TWI854240B - 圖像感測器積體晶片及其形成方法 - Google Patents

Abstract

本揭露涉及一種圖像感測器積體晶片。該圖像感測器積體晶片包含設置在具有第一半導體材料區的基板內的光電二極體區。第二半導體材料區設置在基板上。在基板以及第二半導體材料區之間配置經圖案化摻雜層。第二半導體材料區包含與第二半導體材料區的底部表面連接的側壁。該側壁延伸通過該經圖案化摻雜層。第二半導體材料區的底部表面位於光電二極體區正上方。

Description

圖像感測器積體晶片及其形成方法

本揭露關於一種圖像感測器積體晶片及其形成方法。

圖像感測器為固態設備，組構為將入射光線轉換為電訊號。圖像感測器根據光電效應運作，一種現象為：當入射光線照射到半導體本體內的原子時，產生電子-電洞對。電子以及電洞在不同的方向上移動以產生電訊號，該訊號可提供給一個能將電訊號轉換成資料的處理器。具有圖像感測器的積體晶片(IC)被廣泛用於現代電子裝中，諸如手機、安全攝影機、醫療裝置、先進的駕駛輔助系統(如前方碰撞警告(FCW)、自主緊急制動(AEB)、行人檢測或類似系統)等。

本揭露有關一種圖像感測器積體晶片，包含：光電二極體區，設置在基板內，基板包含第一半導體材料區；第二半導體材料區，設置在基板上；經圖案化摻雜層，配置在基板以及第二半導體材料區之間；以及其中第二半導體材料區包含側壁，其連接到第二半導體材料區的底部表面，側壁延伸通過經圖案化摻雜層以及底部表面為在光電二極體區正上方。

本揭露還關於一種圖像感測器積體晶片，包含：光電二極體區，設置在矽基板內；經圖案化摻雜矽層，設置在矽基板上，經圖案化摻雜矽層具有側壁，其直接覆蓋光電二極體區；鍺區，設置在經圖案化摻雜矽層上，其中鍺區包含突起物，突起物從鍺區的下表面向外延伸到正位於經圖案化摻雜矽層的側壁之間；第一內連件，耦接到摻雜區，摻雜區從第一內連件延伸到光電二極體區；以及第二內連件，耦接到第一摻雜接觸區，第一摻雜接觸區設置在鍺區內，位於光電二極體區以及鍺區的突起物正上方。

本揭露另關於一種形成圖像感測器積體晶片的方法，包含：形成光電二極體區在基板內，基板包含第一半導體材料區；沿著基板的外表面以及在光電二極體區之上形成摻雜層；圖案化摻雜層以形成經圖案化摻雜層，其具有一或多個側壁，一或多個側壁界定一或多個通道開口，一或多個通道開口延伸通過在光電二極體區正上方的經圖案化摻雜層；以及形成第二半導體材料區在經圖案化摻雜層上以及在一或多個通道開口內。

如下的揭露提供許多不同實施例，或示範例，用於實現所提供主題的不同特徵。為簡化本揭露，下文描述組件及配置的具體示範例。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在接著的描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可能會在各種示範例中重複元件符號及/或符號。這樣的重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或組構之間的關係。

再者，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一（些）元件或特徵之關係，如圖式中繪示。空間相對術語旨在涵蓋除在圖式中描繪之定向以外之使用或操作中之裝置之不同定向。設備可其他方式定向（旋轉90度或按其他定向）且本揭露中使用之空間相對描述同樣可相應地解釋。

單光子雪崩二極體（single photon avalanche diode；SPAD）是一種固態光電偵測器，它可被跨越電磁波譜廣泛範圍的入射輻射（例如伽馬、X射線、β及α粒子、紫外線（UV）輻射、可見光、紅外線（IR）輻射等）照亮。一個SPAD通常包含一第一摻雜區（例如p摻雜區）以及一第二摻雜區（例如n摻雜區），配置在半導體基板內。在運作期間中，入射的光子可能會擊中基板且產生電子-電洞對。第一摻雜區以及第二摻雜區受到高偏壓電壓的影響，增加了空泛區的電場。高偏壓電壓高於擊穿電壓，以便使SPAD在蓋革模式（Geiger mode）下運作，並在來自單一入射光子的倍增區內產生自我維持的雪崩電流（例如具有更多＞10 ⁶個電子）。

雖然在CMOS（互補金屬氧化物半導體）製程中經常使用矽，但其他半導體材料可能具有能帶間隙，對於可見光譜以外的波長，提供比矽更好的光子裝置性能。因此，在製造SPAD的其間，可蝕刻半導體基板以形成一凹部，隨後用第二半導體材料填充。在這樣的裝置中，在運作期間，入射光子可能會擊中第二半導體材料及產生一個電子-電洞對。隨後移動該電子到半導體基板，其倍增區內產生自我維持的雪崩電流。

然而，已了解到用於形成凹部的蝕刻製程會損壞半導體基板，導致沿著半導體基板以及第二半導體材料之間的介面出現缺陷（例如介面缺陷、懸鍵等）。這些缺陷可能會捕獲電荷載流子（如電子）且導致不想要的洩漏電流（leakage current），從而導致SPAD內的暗電流及/或白色像素問題。為了防止SPAD內的暗電流及/或白色像素問題，可執行植入製程，以沿著凹部的邊緣植入摻雜物。選擇摻雜物使其為具有防止電荷載流子移動的摻雜類型，從而減輕洩漏電流。然而，這種摻雜物將增加半導體材料以及倍增區之間的障壁高度（barrier height），從而降低SPAD的性能（例如光電二極體效率）。

本揭露涉及一種圖像感測器積體晶片。該圖像感測器積體晶片包含基板，其包含第一半導體材料。第二半導體材料配置在基板上。第二半導體材料藉由經圖案化摻雜層而與基板分開。光電二極體區設置在第二半導體材料下方的基板內。經圖案化摻雜層包含側壁，其界定在光電二極體區正上方的通道開口。第二半導體材料延伸通過通道開口以接觸基板。在運作期間，電子-電洞對可在第二半導體材料內形成。然而，由於第二半導體材料接觸第一半導體材料，因此在第二半導體材料以及光電二極體區之間有一個相對較低的障壁。相對較低的障壁提高了圖像感測器積體晶片的性能，而經圖案化摻雜層降低洩漏電流，從而使所揭露的圖像感測器積體晶片同時具有良好的性能以及低暗電流。

圖1A說明圖像感測器積體晶片100的一些實施例的剖面圖，包含設置在不同半導體材料之間的經圖案化摻雜層。

圖像感測器積體晶片100包含基板102，其包含或為第一半導體材料（例如第一半導體材料區）。第二半導體材料108（例如第二半導體材料區）設置在基板102上。在一些實施例中，基板102具有側壁以及水平延伸表面，該側壁以及水平延伸表面界定設置在基板102的上表面102u內的凹部105。在這樣的實施例中，第二半導體材料108可設置在凹部105內。第二半導體材料108為一種與第一半導體材料不同的材料。舉例而言，第一半導體材料可為矽，第二半導體材料108可包含或為鍺。在一些實施例中，第一摻雜接觸區110沿著第二半導體材料108的上表面而設置。

經圖案化摻雜層106配置在基板102以及第二半導體材料108之間。經圖案化摻雜層106組構為鈍化（passivate）沿著基板102的一或多個表面而配置的缺陷（例如陷阱（trap））。藉由沿著基板102的一或多個表面鈍化缺陷，可改善沿著一或多個表面的洩漏（leakage）。經圖案化摻雜層106包含界定一或多個通道開口107的側壁，該一或多個通道開口107延伸通過經圖案化摻雜層106。第二半導體材料108包含突起物109，其從第二半導體材料108的下表面向外延伸到正位於經圖案化摻雜層106的側壁之間。在一些實施例中，突起物109藉由與第二半導體材料108的底部表面耦接的側壁界定。突起物109直接接觸基板102。

在一些實施例中，基板102以及經圖案化摻雜層106為相同的半導體材料。舉例而言，基板102可包含矽基板以及經圖案化摻雜層106可包含經圖案化摻雜矽層。在一些實施例中，經圖案化摻雜層106可包含與基板102相同材料的磊晶層。在其他實施例中，經圖案化摻雜層106可包含在基板102內的摻雜區。在一些實施例中，經圖案化摻雜層106沿著基板102的側壁以及水平延伸表面配置，及界定凹部105。在這樣的實施例中，經圖案化摻雜層106在垂直以及橫向上都在基板102以及第二半導體材料108之間。

光電二極體區101設置在基板102內，在一或多個通道開口107的正下方。在一些實施例中，光電二極體區101可包含或為單光子雪崩二極體（SPAD）的一部分。在一些實施例中，光電二極體區101包含具有第一摻雜類型（例如包含p型摻雜物）的第一摻雜區104以及具有第二摻雜類型（例如包含n型摻雜物）的第二摻雜區112。在一些實施例中，第二摻雜區112從基板102的上表面102u連續延伸到第一摻雜區104下方。在這樣的實施例中，在第一摻雜區104正下方的第二摻雜區112的第一部分112a形成光電二極體區101的p-n接面（p-n junction），而橫向在第一摻雜區104之外的第二摻雜區112的第二部分112b形成電連接。

在一些實施例中，複數個第一內連件116以及複數個第二內連件118設置在基板102的上表面102u上的電介質結構114內。複數個第一內連件116耦接到第二摻雜區112以及複數個第二內連件118耦接到第一摻雜接觸區110。

在運作期間，複數個第一內連件116組構為向第二摻雜區112施加第一偏壓電壓（例如正偏壓電壓），以及複數個第二內連件118組構為向第一摻雜接觸區110施加第二偏壓電壓（例如負偏壓電壓）。偏壓電壓之間的差值可在約10V（伏特）以及約30V之間、約15V以及約20V之間、約17V，或其他類似值的範圍。當入射光子120擊中第二半導體材料108內的原子時，該原子可釋放電子以形成電子-電洞對121。偏壓電壓導致電子以及電洞向相反方向移動。當電子離開第二半導體材料108時，它行進到基板102的第一摻雜區104（例如倍增區）。由於高的逆向偏壓電壓（reverse bias voltage），在第一摻雜區104內發生衝擊電離（impact ionization），導致雪崩倍增發生且產生附加的電子。附加的電子做為光電流而提供給第二摻雜區112。

典型地，未圖案化摻雜層可對電子及/或電洞從第二半導體材料108流向基板102提供能量障壁，從而減少藉由圖像感測器積體晶片100產生的光電流。然而，經圖案化摻雜層106中的一或多個通道開口107減輕了電子及/或電洞流向基板102內的障壁，且提高了圖像感測器積體晶片100的性能（例如光電二極體效率）。此外，由於經圖案化摻雜層106保持在基板102以及第二半導體材料108之間，圖像感測器積體晶片100內的洩漏也得到改善，從而減少暗電流及/或暗電流率、抖動（jitter）等。

圖1B說明沿著剖面線A-A´擷取的圖1A的圖像感測器積體晶片100的一些實施例的俯視圖122。圖1C說明圖1A的圖像感測器積體晶片100的一些實施例的沿著剖面線B-B´擷取的俯視圖128。在一些實施例中，圖1A的剖面圖可沿著俯視圖122的剖面線C-C´擷取。

如俯視圖122以及128所示，第二半導體材料108在第一方向124以及垂直於第一方向124的第二方向126延伸過一或多個通道開口107。經圖案化摻雜層106在第一封閉及不間斷迴路來環繞第二半導體材料108的外周。在一些實施例中，第二摻雜區112可在第二封閉及不間斷迴路來環繞第二半導體材料108的外周。在一些實施例中，經圖案化摻雜層106以及第二摻雜區112可繞著第二半導體材料108的中心為實質上同心。

圖2A說明圖像感測器積體晶片200的一些實施例的剖面圖，包含設置在不同半導體材料之間的未圖案化摻雜層。

圖像感測器積體晶片200包含藉由未圖案化摻雜層201而與基板102分開的第二半導體材料108。在操作期間，入射光子120可在第二半導體材料108內形成電子-電洞對121。電子-電洞對121的電子可隨著第一路徑202，而從第二半導體材料108內延伸到基板102內的第一摻雜區104。第一路徑202延伸通過未圖案化摻雜層201。

圖2B說明圖像感測器積體晶片204的一些實施例的剖面圖，包含設置在不同半導體材料之間的經圖案化摻雜層。

圖像感測器積體晶片204包含藉由經圖案化摻雜層106而與基板102分開的第二半導體材料108。在操作期間，入射光子120可在第二半導體材料108內形成電子-電洞對121。電子-電洞對121的電子可隨著第二路徑206，而從第二半導體材料108內延伸到基板102的第一摻雜區104。第二路徑206延伸通過一或多個通道開口107，其延伸通過經圖案化摻雜層106。

圖2C說明顯示對應於圖2A以及2B的圖像感測器積體晶片的導電帶圖（conductive band diagram）的曲線圖208的一些實施例。

曲線圖208說明沿著圖2A的圖像感測器積體晶片200的第一路徑202擷取的第一能帶圖210。第一能帶圖210包含基板102以及第二半導體材料108之間的能量障壁211。該能量障壁211具有相當於約0.6eV、約0.4eV或其他類似值的障壁高度212。曲線圖208進一步包含沿著圖2B的圖像感測器積體晶片204的第二路徑206擷取的第二能帶圖214。第二能帶圖214在基板102以及第二半導體材料108之間有一個較小的障壁（例如具有約0.2eV、約0eV或其他類似值的高度的障壁）。較小的障壁是由於第二路徑206延伸通過經圖案化摻雜層106內的一或多個通道開口107。由於經圖案化摻雜層在基板102以及第二半導體材料108之間提供了較低的障壁高度，所揭露的圖像感測器積體晶片能夠比具有未圖案化摻雜層的圖像感測器積體晶片具有更好的性能。

可理解的是，在各種實施例中，所揭露的一或多個通道開口可在經圖案化摻雜層內具有不同的尺寸、形狀及/或空間組構。不同的尺寸、形狀及/或空間組構允許用相應的光電二極體結構實現不同的性能。舉例而言，具有一或多個通道開口，共同提供較大的整體通道開口尺寸，將改善從第二半導體材料到光電二極體區的電子傳送，但也可能導致更高的洩漏、增加暗電流，及/或類似情況。相反，具有一或多個通道開口，共同提供較小的整體通道開口尺寸，將導致較低的洩漏、較低的暗電流，及/或類似情況，但也可能導致從第二半導體材料到相應的光電二極體區的電子傳送減少。圖3A至圖3C說明具有一或多個具有不同尺寸、形狀及/或空間組構的通道開口的經圖案化摻雜層的一些實施例的俯視圖。

圖3A說明圖像感測器積體晶片的一些實施例的俯視圖300，其包含被經圖案化摻雜層106圍繞的一或多個通道開口107。該經圖案化摻雜層106進一步被第二摻雜區112所圍繞。在一些實施例中，一或多個通道開口107包含藉由經圖案化摻雜層106的一或多個側壁所界定的單一圓形通道開口。在其他實施例中，一或多個通道開口107可包含不同形狀的單一通道開口（例如方形通道開口、圓形通道開口、橢圓形通道開口、多邊形通道開口等）。第二半導體材料108延伸到一或多個通道開口107內。在一些實施例中，單一圓形通道開口可沿著第一方向124以及沿著與第一方向124垂直的第二方向126在經圖案化摻雜層106內實質上居中（centered）。

圖3B說明圖像感測器積體晶片的一些附加的實施例的俯視圖302，包含被經圖案化摻雜層106圍繞的一或多個通道開口107。一或多個通道開口107包含分別藉由經圖案化摻雜層106的一或多個側壁界定的複數個獨立的通道開口。第二半導體材料108延伸到一或多個通道開口107內。在一些實施例中，複數個獨立的通道開口配置在一維陣列內，使得複數個獨立的通道開口沿著第一方向124藉由經圖案化摻雜層106而彼此分開。在一些實施例中，複數個獨立的通道開口包含複數個矩形通道開口。在其他實施例中，複數個獨立的通道開口可包含不同形狀的通道開口（例如方形通道開口、圓形通道開口、橢圓形通道開口、多邊形通道開口等）。在一些實施例中，一維陣列在經圖案化摻雜層106內居中。在一些實施例中，複數個獨立的通道開口包含中心通道開口107c，該中心通道開口沿著第一方向124以及沿著第二方向126在經圖案化摻雜層106內居中。在一些附加的實施例中，複數個單獨的通道開口進一步包含週邊通道開口107p，該週邊通道開口107p沿著第一方向124的中心通道開口107c的相對側邊對稱地設置。

圖3C說明積體晶片的一些附加的實施例的俯視圖304，包含藉由經圖案化摻雜層106圍繞的一或多個通道開口107。該一或多個通道開口107包含分別藉由經圖案化摻雜層106的一或多個側壁所界定的複數個獨立的通道開口。第二半導體材料108延伸到一或多個通道開口107內。在一些實施例中，複數個獨立的通道開口被配置在二維陣列內，使得複數個獨立的通道開口沿著第一方向124以及沿著第二方向126藉由經圖案化摻雜層106而彼此分開。在一些實施例中，複數個獨立的通道開口包含複數個圓形通道開口。在其他實施例中，複數個獨立的通道開口可包含不同形狀的通道開口(例如方形通道開口、矩形通道開口、橢圓形通道開口、多邊形通道開口等)。在一些實施例中，二維陣列在經圖案化摻雜層106內居中。在一些實施例中，複數個獨立的通道開口包含中心通道開口107c，其沿著第一方向124以及沿著第二方向126在經圖案化摻雜層106內居中。在一些附加的實施例中，複數個單獨的通道開口進一步包含週邊通道開口107p，該週邊通道開口107p沿著中心通道開口107c的相對側邊沿著第一方向124以及沿著第二方向126對稱地設置。

圖4A說明包含所揭露的經圖案化摻雜層的圖像感測器積體晶片400的一些附加的實施例的剖面圖。

圖像感測器積體晶片400包含具有側壁以及水平延伸表面的基板102，其界定設置在基板102的上表面內的凹部105。在一些實施例中，基板102可包含第一半導體材料。在一些實施例中，凹部105可延伸到基板102以到第一深度402，第一深度402在約0微米(μm)以及約5μm之間、約0μm 以及約3μm之間、約1μm以及約3μm之間，或其他類似值。在一些實施例中，凹部105設置在像素區410內。在一些實施例中，像素區410的寬度可在約5μm到約20μm之間、約1μm到約10μm之間，或其他類似的值。

經圖案化摻雜層106沿著側壁以及基板102的水平延伸表面配置。經圖案化摻雜層106包含界定一或多個通道開口107的側壁。在一些實施例中，經圖案化摻雜層106可包含沿著側壁以及基板102的水平延伸表面延伸的摻雜磊晶層。在其他實施例中，經圖案化摻雜層106可包含植入到基板102的摻雜區。在一些實施例中，經圖案化摻雜層106可包含第一摻雜類型(例如摻有硼、鋁、鎵或類似物的p型矽)。在一些實施例中，經圖案化摻雜層106可具有實質上均勻的厚度404。在一些實施例中，厚度404可在約0埃(Å)以及約500Å之間、約10Å以及約400Å之間、約100Å以及約300Å之間或其他類似值的範圍內。

第二半導體材料108設置在凹部105內以及經圖案化摻雜層106上。第二半導體材料108為不同於基板102的材料。在一些實施例中，可選擇第二半導體材料108為對具有高於可見光光譜的波長的入射輻射具有良好的效率。舉例而言，第二半導體材料108可包含或為鍺。經圖案化摻雜層106位於基板102以及第二半導體材料108之間。在一些實施例中，經圖案化摻雜層106在垂直以及橫向都在基板102以及第二半導體材料108之間。

第二半導體材料108包含突起物109，該突起物從第二半導體材料108的下表面向外延伸至正位在經圖案化摻雜層106的側壁之間。在一些實施例中，突起物109可延伸到經圖案化摻雜層106的底部下方的非零距離406。在這樣的實施例中，第二半導體材料108的突起物109為垂直且橫向地接觸到經圖案化摻雜層106底部下方的基板102。在一些實施例中，非零距離406可在約0Å以及約500Å之間、約10Å以及約400Å之間、約100Å以及約300Å之間，或其他類似的值的範圍內。在一些實施例中，突起物109可完全被橫向侷限在光電二極體區101的相對側邊之間。在其他實施例中（未顯示），突起物109橫向延伸過光電二極體區101的相對側邊。

在一些實施例中，在第二半導體材料108之上配置蓋層408。蓋層408可包含第三半導體材料。在一些實施例中，第三半導體材料可包含或為與基板102的第一半導體材料相同的半導體材料。舉例而言，第一半導體材料以及第三半導體材料可包含或為矽。蓋層408從基板102的上表面垂直延伸到接觸第二半導體材料108的頂部。在一些實施例中，蓋層408以及基板102的上表面102u實質上共面（例如在化學機械平面化（CMP）製程的公差內的平面）。在一些實施例中，蓋層408完全覆蓋第二半導體材料108的頂部。在一些實施例中，蓋層408可包含橫向接觸基板102的側壁的相對的最外側壁。在其他實施例中（未示出），蓋層408可包含橫向接觸經圖案化摻雜層106的側壁的相對的最外側壁。

第一摻雜接觸區110設置在蓋層408內。在一些實施例中，第一摻雜接觸區110設置在一或多個通道開口107正上方。一些實施例中，第一摻雜接觸區110包含p型區域。舉例而言，第一摻雜接觸區110可包含第一摻雜類型（例如摻有硼、鋁、鎵或類似物的p型矽）。在一些實施例中，第一摻雜接觸區110可侷限在蓋層408內。在其他實施例中（未顯示），第一摻雜接觸區110可從蓋層408內延伸到第二半導體材料108內。

光電二極體區101配置在一或多個通道開口107下方的基板102內。在一些實施例中，光電二極體區101包含具有第一摻雜類型（例如p型摻雜）的第一摻雜區104以及具有第二摻雜類型（例如n型摻雜）的第二摻雜區112。在一些實施例中，第一摻雜區104可包含p型矽（例如摻雜硼、鋁、鎵或類似物），第二摻雜區112可包含n型矽（例如摻雜砷、磷或類似物）。在一些實施例中，第二摻雜區112從基板102的上表面102u延伸到第一摻雜區104下方。在這樣的實施例中，第二摻雜區112包含水平延伸的第二摻雜區112h以及垂直延伸的第二摻雜區112v，其從水平延伸的第二摻雜區112h的頂部向外突出。在一些替代性的實施例中（未顯示），光電二極體區101可延伸到第二半導體材料108中。在一些這樣的實施例中，第二半導體材料108的一部分可包含第一摻雜類型，以便做為第一摻雜區。在一些實施例中，包含第一摻雜類型的第二半導體材料108的部分可藉由垂直配置在其間的基板102的本質摻雜（intrinsically doped）部分與基板102內的第二摻雜區112分開。

在一些實施例中，在基板102的上表面102u之上配置有電介質結構114。該電介質結構114圍繞著複數個第一內連件116以及複數個第二內連件118。複數個第一內連件116電耦接第二摻雜區112。在一些實施例中，複數個第一內連件116藉由沿著基板102的上表面102u配置的第二摻雜接觸區412耦接到第二摻雜區112。第二摻雜接觸區412包含比第二摻雜區112更高的摻雜濃度，以便降低與複數個第一內連件116的接觸電阻。在一些實施例中，複數個第一內連件116可包含與第二摻雜接觸區412接觸的第一導電接點116a以及第一導電接點116a之上的第一內連件導線116b。複數個第二內連件118電耦接第一摻雜接觸區110。在一些實施例中，複數個第二內連件118可包含與第一摻雜接觸區110接觸的第二導電接點118a以及第二導電接點118a之上的第二內連件導線118b。

在一些實施例中，電介質結構114包含複數個堆疊的層間電介質（ILD）層114a-114b。複數個堆疊的ILD層114a-114b橫向圍繞複數個第一內連件116以及複數個第二內連件118。在一些實施例中，複數個堆疊的ILD層114a-114b可包含一或多個二氧化矽、SiCOH、氟矽酸鹽玻璃（fluorosilicate glass）、磷酸鹽玻璃（例如硼磷矽酸鹽玻璃（borophosphate silicate glass））或類似物。在一些實施例中，舉例而言，複數個第一內連件116及/或複數個第二內連件118可包含導電金屬，諸如銅、鋁及/或鎢。在一些實施例中，複數個堆疊的ILD層114a-114b的二或複數者中的相鄰者可藉由包含氮化物、碳化物或類似物的蝕刻停止層（未顯示）分開。

圖4B說明沿著剖面線A-A´擷取的圖4A的圖像感測器積體晶片的俯視圖414。

如俯視圖414所示，一或多個通道開口107包含在第一方向124延伸的第一寬度416以及在垂直於第一方向124的第二方向126延伸的第一高度418。第一寬度416以及第一高度418使得一或多個通道開口107具有約等於第一寬度416乘以第一高度418的第一面積。第二半導體材料108包含在第一方向124延伸的第二寬度420以及在第二方向126延伸的第二高度422。第二寬度420以及第二高度422給予第二半導體材料108一個第二面積，該面積約等於第二寬度420乘以第二高度422。第一面積與第二面積的比率在大於約0%以及約100%的範圍內、在大於約10%以及小於約80%之間，或其他類似值。

圖5說明包含已揭露的圖案摻雜層的圖像感測器積體晶片500的一些實施例的剖面圖。

圖像感測器積體晶片500包含設置在基板102內的光電二極體區101。在一些實施例中，光電二極體區101包含第一摻雜區104以及設置在第一摻雜區104下方的第二摻雜區112。第一摻雜區104包含第一摻雜類型（例如p型）以及第二摻雜區112包含第二摻雜類型（例如n型）。經圖案化摻雜層106沿著基板102的上表面102u配置。在各種實施例中，經圖案化摻雜層106可包含基板102上的摻雜磊晶層或在基板102內的摻雜區。經圖案化摻雜層106包含界定一或多個通道開口107的一或多個側壁，這些一或多個通道開口107在第一摻雜區104正上方。

第二半導體材料108設置在經圖案化摻雜層106上以及基板102的上表面102u上。第一摻雜接觸區110沿著第二半導體材料108的上表面以及在第二半導體材料108內設置。第一摻雜接觸區110包含第一摻雜類型（例如p型）。

電介質結構114沿著基板102的下表面102L配置。該電介質結構114圍繞複數個第一內連件116，耦接其第二摻雜區112。在一些實施例中，電介質結構114可包含複數個第一堆疊的ILD層。在一些實施例中，複數個第一內連件116可包含第一導電接點116a、內連件通路及/或第一內連件導線116b。附加的電介質結構502沿著第二半導體材料108的上表面配置，該上表面遠離基板102。附加的電介質結構502圍繞著與第一摻雜接觸區110耦接的複數個第二內連件118。在一些實施例中，附加的電介質結構502可包含複數個第二堆疊的ILD層。在一些實施例中，複數個第二內連件118可包含第二導電接點118a、第二內連件通路及/或第二內連件導線118b。

圖6A說明包含所揭露的圖案摻雜層的多維積體晶片600的一些實施例的剖面圖。

多維積體晶片600包含圖像感測器積體晶片（IC）晶粒602，圖像感測器IC晶粒602包含設置在基板102內的光電二極體區101。光電二極體區101包含設置在基板102內的第二摻雜區112。在光電二極體區101之上的基板102的凹部內設置第二半導體材料108。第一摻雜接觸區110沿著第二半導體材料108的表面設置，該表面遠離基板102。第二摻雜區112與電介質結構114內的複數個第一內連件116耦接，以及第一摻雜接觸區110與電介質結構114內的複數個第二內連件118耦接。複數個第一內連件116以及複數個第二內連件118耦接到複數個第一接合結構604（例如接合墊）。

多維積體晶片600進一步包含附加的IC晶粒606。附加的IC晶粒606包含設置在附加的基板610內的複數個半導體裝置608。複數個半導體裝置608可包含耦接到附加的基板610之上的附加的電介質結構614內的複數個第三附加的內連件612的電晶體裝置（例如平面FET、FinFET、閘極全環（GAA）裝置、奈米片裝置或類似裝置）。在一些實施例中，複數個半導體裝置608可為處理器（例如訊號處理單元）的一部分，組構為從圖像感測器IC晶粒602接收訊號。複數個第三附加的內連件612耦接到配置在附加的電介質結構614上及/或內的複數個附加的接合結構616（例如接合墊）。

圖像感測器IC晶粒602沿著混合接合介面（hybrid bonding interface）接合到附加的IC晶粒606，其中複數個第一接合結構604沿著導電介面與複數個附加的接合結構616接觸，以及電介質結構114沿著電介質介面與附加的電介質結構614接觸。

圖6B說明包含所揭露的經圖案化摻雜層的多維積體晶片618的一些附加的實施例的剖面圖。

多維積體晶片618包含圖像感測器IC晶粒602，圖像感測器IC晶粒602具有設置在基板102內的光電二極體區101。光電二極體區101包含設置在基板102內的第二摻雜區112。第二半導體材料108設置在基板102上。第一摻雜的接觸區域110設置在第二半導體材料108內。第二摻雜區112耦接電介質結構114內的複數個第一內連件116以及第一摻雜接觸區110耦接附加的電介質結構502內的複數個第二內連件118。複數個第二內連件118耦接到複數個第一接合結構604（例如接合墊）。

多維積體晶片600進一步包含沿著混合接合介面而接合到圖像感測器IC晶粒602的附加的IC晶粒606，其中複數個第一接合結構604沿著導電介面接觸複數個附加的接合結構616，且電介質結構114沿著電介質介面接觸附加的電介質結構614。

可理解的是，所揭露的圖像感測器積體晶片可在不同類型的積體晶片應用中實現。在一些實施例中，所揭露的圖像感測器積體晶片可實現在手機、汽車應用（例如雷射雷達）或類似應用中使用的短波紅外直接飛行時間（SWIR dToF）感測器。所揭露的圖像感測器積體晶片在短波紅外光譜（例如對於波長在約1.3以及約1.5µm之間、約1.4µm以及約3µm之間，或其他類似值）中的良好性能（例如高靈敏度及/或光子檢測效率）為SWIR dToF提供了良好的性能。

圖7說明包含具有所揭露的光電二極體結構的SWIR dToF感測器的積體晶片結構700的剖面圖。

積體晶片結構700包含耦接到基座基板702的第一IC晶粒701。在各種實施例中，基座基板702可包含中介層基板（interposer substrate）、封裝基板（package substrate）、印刷電路板或類似物。第一IC晶粒701包含設置在基板102內的光電二極體區101。第二半導體材料108藉由經圖案化摻雜層106而與基板102分開。

在一些實施例中，一或多個濾色器704配置在基板102上。該一或多個濾色器704組構為傳輸特定波長的入射輻射。舉例而言，一或多個濾色器704的第一濾色器可組構為傳輸具有第一範圍內的波長的輻射（例如對應於綠光），同時反射具有不同於第一範圍的第二範圍內的波長的輻射（例如對應於紅光）等。一或多個微透鏡706設置在一或多個濾色器704上。一或多個微透鏡706組構為向光電二極體區101聚焦輻射。

照明積體晶片（illumination integrated chip）708也被設置在基座基板702上。在一些實施例中，照明積體晶片708可包含發光二極體、VCSEL（垂直腔表面發射雷射器；vertical cavity surface emitting laser）或類似物。在一些實施例中，封裝710圍繞第一IC晶粒701以及照明積體晶片708。

在操作期間，照明積體晶片708組構為產生照明電磁輻射712（例如近紅外輻射）。照明電磁輻射712可從目標物體714上反彈並做為反射電磁輻射716向第一IC晶粒701反射。第一IC晶粒701組構為檢測反射的電磁輻射716並從中產生訊號。處理積體晶片（未顯示）組構為處理該訊號（例如確定到目標物體714的距離）。

圖8至圖20說明形成包含已揭露的經圖案化摻雜層的圖像感測器積體晶片的方法的一些實施例的剖面圖800-2000。儘管圖8至圖20是結合方法來描述的，但可理解的是，圖8至圖20中揭露的結構不限於這樣的方法，而是可做為獨立於該方法的結構而獨立存在。此外，可理解的是，圖1至圖7中說明的結構可在圖8至圖20所示的方法的替代實施例中形成。

如圖8的剖面圖800所示，提供基板102。在各種實施例中，基板102可為任何類型的半導體本體（例如矽、SiGe、SOI等），諸如半導體晶圓及/或晶圓上的一或多個晶粒，以及任何其他類型的與之相關的半導體及/或磊晶層。在一些實施例中（未示出），一或多個半導體裝置形成在基板102上及/或內。

如圖8的剖面圖800所示，在基板102內形成水平延伸的第二摻雜區112h。水平延伸的第二摻雜區112h與基板102的上表面102u藉由一個非零距離而垂直分開。水平延伸的第二摻雜區112h被形成為從第一端橫向延伸到相對的第二端。在一些實施例中，水平延伸的第二摻雜區112h可藉由根據第一遮罩804將第一摻雜物種類802選擇性地植入基板102而形成。在各種實施例中，第一遮罩804可包含氧化物、光刻膠或其他類似材料。在一些實施例中，第一遮罩804可形成在基板102的上表面102u上以及第一摻雜物種類802可選擇性地植入到基板102的上表面102u。在各種實施例中，第一摻雜物種類802可包含砷、磷或類似物。

如圖9的剖面圖900所示，在基板102內形成垂直延伸的第二摻雜區112v。垂直延伸的第二摻雜區112v從水平延伸的第二摻雜區112h垂直延伸到基板102的上表面102u以形成第二摻雜區112。在一些實施例中，垂直延伸的第二摻雜區112v可藉藉由根據第二遮罩904將第二摻雜物種類902選擇性地植入基板102而形成。在各種實施例中，第二遮罩904可包含氧化物、光刻膠或其他類似材料。在一些實施例中，第二遮罩904可形成在基板102的上表面102u上以及第二摻雜物種類902可選擇性地植入到基板102的上表面102u。在各種實施例中，第二摻雜物種類902可包含砷、磷或類似物。

如圖10的剖面圖1000所示，第二摻雜接觸區412沿著垂直延伸的第二摻雜區112v的頂部以及沿著基板102的上表面102u而形成在基板102內。第二摻雜接觸區412包含比第二摻雜區112更高的摻雜濃度，以便減少與覆蓋的內連件的接觸電阻。在一些實施例中，第二摻雜接觸區412可藉由根據第三遮罩1004選擇性地將第三摻雜物種類1002植入基板102而形成。在各種實施例中，第三遮罩1004可包含氧化物、光刻膠或其他類似材料。在不同的實施例中，第三摻雜物種類1002可包含砷、磷或類似物。

如圖11的剖面圖1100所示，根據第一圖案化製程選擇性地蝕刻基板102，以在基板102的上表面102u內形成凹部105。在一些實施例中，第一圖案化製程可藉由根據第四遮罩1104將基板102選擇性地暴露於第一蝕刻劑1102而執行。第一圖案化製程形成基板102的一或多個側壁以及基板102的水平延伸表面，它們界定凹部105。在一些實施例中，第一蝕刻劑1102可包含乾式蝕刻劑（例如具有氟基蝕刻化學的電漿蝕刻劑、SF ₆電漿、或類似物）或濕式蝕刻劑。在一些實施例中，第四遮罩1104可包含光敏材料（例如光刻膠）、硬遮罩或類似物。凹部105形成以延伸到基板102的第一深度402。在一些實施例中，第一深度402可在約0µm以及約5µm之間、約0µm以及約3µm之間、約1µm以及約3µm之間，或其他類似的值的範圍內。

如圖12的剖面圖1200所示，在基板102內形成第一摻雜區104。在一些實施例中，第一摻雜區104可藉由根據第五遮罩1204將第四摻雜物種類1202選擇性地植入基板102而形成。第一摻雜區104可形成為接觸第二摻雜區112，從而在基板102內形成光電二極體區101。在各種實施例中，第五遮罩1204可包含氧化物、光刻膠或其他類似材料。在各種實施例中，第四摻雜物種類1202可包含硼、鎵、鋁或類似物。

如圖13的剖面圖1300所示，摻雜層1302沿著基板102的一或多個側壁以及水平延伸表面而形成。摻雜層1302組構為弭平（pacify）可能沿著基板102的一或多個側壁以及水平延伸表面而形成的缺陷（例如陷阱）。在一些實施例中，摻雜層1302可形成一厚度404，該厚度404在約0Å以及約500Å之間、約10Å以及約400Å之間、約100Å以及約300Å之間，或其他類似值的範圍內。

在一些實施例中，摻雜層1302可藉由選擇性磊晶生長製程而形成。選擇性磊晶生長製程沿著基板102的一或多個側壁以及水平延伸表面形成摻雜層1302。選擇性磊晶生長製程可形成摻雜層1302，使其具有沿著基板102的一或多個側壁以及水平延伸表面為實質上均勻的厚度404。在一些實施例中，在選擇性磊晶生長製程之前，在基板102的上表面102u上形成第一犧牲電介質1306。第一犧牲電介質1306阻擋摻雜層1302的形成，從而使摻雜層1302被侷限在凹部105內。在一些實施例中，第一犧牲電介質1306可包含氧化物（例如氧化矽）、氮化物（例如氮化矽）、碳化矽（例如碳化矽），或類似物。

在其他實施例中，摻雜層1302可藉由選擇性地將第五摻雜物種類植入基板102而形成。在一些實施例中，在植入製程之後可執行高溫退火，以將第五摻雜物種類擴散到基板102中。在一些實施例中，第五摻雜物種類可包含硼、鎵、鋁或類似物。在一些實施例中，高溫退火可在大於約750℃、大於約900℃、大於約1000℃或其他類似值的溫度下執行。在一些這樣的實施例中，摻雜層1302可藉由將第五摻雜物種類植入到根據第一犧牲電介質1306的基板102中而形成。植入製程可形成摻雜層1302，使其沿著一或多個側壁的厚度小於沿著基板102的水平延伸表面的厚度。

如圖14的剖面圖1400所示，第二犧牲電介質1402形成在摻雜層1302以及第一犧牲電介質1306上。在一些實施例中，第二犧牲電介質1402可包含氧化物（例如氧化矽）、氮化物（例如氮化矽）、碳化矽（例如碳化矽）或類似物。在一些實施例中，第二犧牲電介質1402可藉由一或多個沉積製程（例如PVD製程、CVD製程、PE-CVD製程、高密度IMP沉積、高密度ICP沉積、濺射製程、LP-CVD或類似製程）而形成。

如圖15的剖面圖1500所示，根據第二圖案化製程選擇性地蝕刻摻雜層（例如圖14的1302），以形成延伸通過經圖案化摻雜層106的一或多個通道開口107。在一些實施例中，一或多個通道開口107可延伸到基板102中，以便一或多個通道開口107藉由經圖案化摻雜層106以及基板102的側壁所界定。

在一些實施例中，可藉由根據第六遮罩1504將摻雜層（例如圖14的1302）以及第二犧牲電介質1402選擇性地暴露於第二蝕刻劑1502來執行第二圖案化製程。第二犧牲電介質1402將摻雜層與第六遮罩1504分開。藉由將摻雜層與第六遮罩1504分開，第二犧牲電介質1402可防止經圖案化摻雜層106的損壞及/或污染，其可能導致圖像感測器積體晶片內的洩漏電流的增加。在一些實施例中，第二蝕刻劑1502可包含乾式蝕刻劑（例如具有氟基蝕刻化學的電漿蝕刻劑、SF ₆電漿，或類似物）或濕式蝕刻劑（例如氫氟酸（HF）、氫氧化鉀（KOH）、piranha蝕刻，或類似物）。在一些實施例中，第六遮罩1504可包含光敏材料（例如光刻膠）、硬遮罩或類似物。

如圖16的剖面圖1600所示，移除第一犧牲電介質以及第二犧牲電介質。在各種實施例中，第一犧牲電介質以及第二犧牲電介質可藉由平面化製程（例如化學機械平面化（CMP）製程）、蝕刻製程或類似製程來移除。

如圖17的剖面圖1700所示，第二半導體材料108形成在凹部105內以及經圖案化摻雜層106上。第二半導體材料108形成為具有突起物109，該突起物延伸通過一或多個通道開口107以在經圖案化摻雜層106的底部或下方接觸基板102。在一些實施例中，第二半導體材料108可藉由沉積製程（例如PVD製程、CVD製程、PE-CVD製程、高密度電離金屬電漿（IMP）沉積、高密度電感耦接電漿（ICP）沉積、濺射製程、低壓化學氣相沉積（LP-CVD）或類似製程）的方式形成。在一些實施例中，在凹部105內形成第二半導體材料108之後，可執行平面化製程（例如CMP製程），以從基板102的上表面102u之上移除過多的第二半導體材料。

如圖18的剖面圖1800所示，在第二半導體材料108上形成蓋層408。在一些實施例中，蓋層408可藉由將第二半導體材料108凹陷到低於基板102的上表面102u的非零距離來形成。隨後在第二半導體材料108上形成蓋半導體材料（capping semiconductor material），接著為平面化製程（例如化學機械平面化（CMP）製程），從基板102的上表面102u之上移除過多的蓋半導體材料以界定蓋層408。在一些實施例中，蓋層半導體材料可包含藉由沉積製程（例如PVD製程、CVD製程、PE-CVD製程、高密度IMP沉積、高密度ICP沉積、濺射製程、LP-CVD或類似製程）形成的矽。

如圖19的剖面圖1900所示，在蓋層408內形成第一摻雜接觸區110。在一些實施例中，第一摻雜接觸區110可藉由根據第七遮罩1904將第六摻雜物種類1902選擇性地植入蓋層408而形成。在一些實施例中，第一摻雜接觸區110可延伸至第二半導體材料108內。在各種實施例中，第七遮罩1904可包含氧化物、光刻膠或其他類似材料。在一些實施例中，第六摻雜物種類1902可包含鎵、硼或類似物。

如圖20的剖面圖2000所示，在基板102的上表面102u之上形成電介質結構114。在一些實施例中，電介質結構114可藉由一或多個沉積製程（例如PVD製程、CVD製程、PE-CVD製程、高密度IMP沉積、高密度ICP沉積、濺射製程、LP-CVD製程，或類似製程）形成。在各種實施例中，電介質結構114可包含二氧化矽、碳摻雜的二氧化矽、氧化矽、BSG、PSG、BPSG、FSG、多孔電介質材料（例如多孔碳摻雜的二氧化矽），或類似材料。

在電介質結構114內形成複數個第一內連件116以及複數個第二內連件118。複數個第一內連件116藉由第二摻雜接觸區412耦接到第二摻雜區112，且複數個第二內連件118耦接到第一摻雜接觸區110。在一些實施例中，複數個第一內連件116及/或複數個第二內連件118可包含導電接點、內連件通路及/或內連件導線。在一些實施例中，複數個第一內連件116以及複數個第二內連件118可藉由選擇性地蝕刻電介質結構114以在電介質結構114內界定通路及/或溝槽，在通路及/或溝槽內形成導電材料（例如銅、鋁等），以及執行平面化製程（例如化學機械平面化製程）而同時形成。在一些實施例中，該平面化製程可包含CMP製程。

圖21至圖31說明形成包含所揭露的經圖案化摻雜層的圖像感測器積體晶片的方法的一些替代實施例的剖面圖2100-3100。儘管圖21至圖31是結合方法來描述的，但可理解的是，圖21至圖31中揭露的結構不限於這樣的方法，而是可做為獨立於方法的結構而獨立存在。此外，可理解的是，圖1至圖7中說明的結構可在圖21至圖31所示的方法的替代實施例中形成。

如圖21的剖面圖2100所示，在基板102內形成第一摻雜區104。在一些實施例中，第一摻雜區104可藉由根據第一遮罩2104選擇性地將第一摻雜物種類2102植入基板102而形成。

如圖22的剖面圖2200所示，在基板102內形成第二摻雜區112。第二摻雜區112與基板102的上表面102u垂直地以一個非零距離而分開。第二摻雜區112可形成為以接觸第一摻雜區104，從而在基板102內形成光電二極體區101。在一些實施例中，第二摻雜區112可藉由根據第二遮罩2204選擇性地將第二摻雜物種類2202植入基板102而形成。

如圖23的剖面圖2300所示，電介質結構114形成在基板102的上表面102u上。在一些實施例中，電介質結構114可藉由一或多個沉積製程（例如PVD製程、CVD製程、PE-CVD製程、高密度IMP沉積、高密度ICP沉積、濺射製程、LP-CVD製程等）形成。在電介質結構114內形成複數個第一內連件116。複數個第一內連件116形成以接觸第二摻雜區112。在一些實施例中，複數個第一內連件116可包含第一導電接點116a以及第一內連件導線116b。

如圖24的剖面圖2400所示，可薄化基板102以減少基板102的厚度。在各種實施例中，可藉由蝕刻及/或機械研磨基板102的下表面102L以薄化基板102的厚度，將基板102的厚度從第一厚度t ₁減至第二厚度t ₂。在一些實施例中，第一厚度t ₁可在約700µm以及約800µm之間的範圍內。在一些實施例中，第二厚度t ₂可在約20µm以及約80µm之間的範圍內。

如圖25的剖面圖2500所示，犧牲電介質2502形成在基板102的下表面102L上。在一些實施例中，犧牲電介質2502可包含氧化物（例如氧化矽）、氮化物（例如氮化矽）、碳化矽（例如碳化矽）或類似物。

如圖26的剖面圖2600所示，沿著基板102的下表面102L形成摻雜層2602。摻雜層2602組構以弭平缺陷（例如陷阱），這些缺陷可能在基板102的薄化期間沿著基板102的下表面102L形成（例如在圖23中所示）。在一些實施例中，摻雜層2602可藉由將第三摻雜物種類2604植入基板102的下表面102L而形成。在其他實施例中，摻雜層2602可藉由選擇性的磊晶生長製程形成。在這樣的實施例中，摻雜層1302可在形成犧牲電介質2502之前形成。

如圖27的剖面圖2700所示，第三遮罩2702形成在犧牲電介質2502上。藉由將摻雜層2602與第三遮罩2702分開，犧牲電介質2502可防止摻雜層2602的損壞及/或污染，其可能導致圖像感測器積體晶片內的洩漏電流增加。

如圖28的剖面圖2800所示，摻雜層（例如圖26的2602）根據第一圖案化製程而選擇性地蝕刻，以形成延伸通過經圖案化摻雜層106的一或多個通道開口107。在一些實施例中，一或多個通道開口107可延伸到基板102中，以便一或多個通道開口107藉由經圖案化摻雜層106以及基板102的側壁而界定。在一些實施例中，第一圖案化製程可藉由根據第四遮罩2804將摻雜層選擇性地暴露於第一蝕刻劑2802來執行。在一些實施例中，第一蝕刻劑2802可包含乾式蝕刻劑(例如具有氟基蝕刻化學電漿蝕刻劑、SF₆電漿或類似物)或濕式蝕刻劑(例如氫氟酸(HF)、氫氧化鉀(KOH)、piranha蝕刻或類似物)。在一些實施例中，第四遮罩2804可包含光敏材料(例如光刻膠)、硬遮罩或類似物。

如圖29的剖面圖2900所示，第二半導體材料108形成在經圖案化摻雜層106上。第二半導體材料108形成為具有突起物109，突起物109延伸通過一或多個通道開口107以在經圖案化摻雜層106的底部或下方接觸基板102。在一些實施例中，第二半導體材料108可藉由沉積製程(例如PVD製程、CVD製程、PE-CVD製程、高密度IMP沉積、高密度ICP沉積、濺射製程、LP-CVD或類似製程)的方式形成。

如圖30的剖面圖3000所示，在第二半導體材料108內形成第一摻雜接觸區110。在一些實施例中，第一摻雜接觸區110可藉由根據第四遮罩3004選擇性地將第四摻雜物種類3002植入第二半導體材料108而形成。在各種實施例中，第四遮罩3004可包含氧化物、光刻膠或其他類似材料。

如圖31的剖面圖3100所示，在第二半導體材料108之上形成附加的電介質結構502。在一些實施例中，附加的電介質結構502可藉由一或多個沉積製程(例如PVD製程、CVD製程、PE-CVD製程、高密度IMP沉積、高密度ICP沉積、濺射製程、LP-CVD製程或類似製程)形成。在附加的電介質結構502中形成複數個第二內連件118。在一些實施例中，複數個第二內連件118可包含導電接點、內連件及/或內連件導線。

圖32說明形成包含已揭露的經圖案化摻雜層的圖像感測器積體晶片的方法3200的一些實施例的流程圖。

雖然方法3200在此被說明以及描述為一系列操作或事件，但可理解的是，所說明的此類操作或事件的順序不應解釋為限制性意義。舉例而言，一些操作可能以不同的順序及/或與其他操作或事件同時發生，而不是在此說明及/或描述的那些操作或事件。此外，並非所有說明的操作都需要實現本文描述的一或多個方面或實施例。此外，本文所描述的一或多個操作可在一或多個單獨的操作及/或階段中進行。

在操作3202，在包含第一半導體材料的基板內形成光電二極體區。在一些實施例中，光電二極體區可根據操作3204-3206形成。

在操作3204，在一些實施例中，可在基板內形成第一摻雜區。圖12說明對應於操作3204的一些實施例的剖面圖1200。圖21說明對應於操作3204的一些附加的實施例的剖面圖2100。

在操作3206，在基板內形成第二摻雜區。圖8至圖9說明對應於操作3206的一些實施例的剖面圖800-900。圖22說明對應於操作3206的一些附加的實施例的剖面圖2200。

在操作3208，在一些實施例中，基板可被圖案化以在基板的上表面內形成在光電二極體區之上的凹部。圖11說明對應於操作3208的一些實施例的剖面圖1100。

在操作3210，沿著基板的外表面以及在光電二極體區之上形成摻雜層。圖13說明對應於操作3210的一些實施例的剖面圖1300。圖26說明對應於操作3210的一些附加的實施例的剖面圖2600。

在操作3212，摻雜層被圖案化以形成具有在光電二極體區正上方的一或多個通道開口的經圖案化摻雜層。圖15說明對應於操作3212的一些實施例的剖面圖1500。圖27至圖28說明對應於操作3212的一些附加的實施例的剖面圖2700-2800。

在操作3214，第二半導體材料形成在經圖案化摻雜層上以及一或多個通道開口內。圖17說明對應於操作3214的一些實施例的剖面圖1700。圖29說明與操作3214相對應的一些附加實施例的剖面圖2900。

在操作3216，沿著第二半導體材料的上表面以及在一或多個通道開口正上方形成摻雜接觸區。圖18至圖19說明對應於操作3216的一些實施例的剖面圖1800-1900。圖30說明對應於操作3216的一些附加的實施例的剖面圖3000。

在操作3218，形成內連件以耦接到第二摻雜區以及摻雜接觸區。圖20說明對應於操作3218的一些實施例的剖面圖2000。圖23以及圖31說明對應於操作3218的一些附加的實施例的剖面圖2300以及3100。

因此，本揭露涉及一種圖像感測器積體晶片，包含經圖案化摻雜層，其配置在包含第一半導體材料以及基板上的第二半導體材料的基板內的光電二極體區之間。第二半導體材料延伸通過經圖案化摻雜層中的一或多個通道開口，以便在第二半導體材料以及光電二極體區之間提供一個相對較低的障壁。相對較低的障壁提高了圖像感測器積體晶片的性能，而經圖案化摻雜層降低了洩漏電流，從而使所揭露的圖像感測器積體晶片具有良好的性能以及低暗電流。

在一些實施例中，本揭露有關一種圖像感測器積體晶片。圖像感測器積體晶片包含：光電二極體區，設置在基板內，該基板包含第一半導體材料區；第二半導體材料區，設置在該基板上；經圖案化摻雜層，配置在該基板以及該第二半導體材料區之間；以及該第二半導體材料區包含一側壁，其連接到該第二半導體材料區的一底部表面，該側壁延伸通過該經圖案化摻雜層以及該底部表面為在該光電二極體區正上方。在一些實施例中，該經圖案化摻雜層的側壁沿著介面橫向接觸該第二半導體材料區的該側壁，該介面在該光電二極體區正上方。在一些實施例中，該基板包含側壁以及水平延伸表面，該水平延伸表面在該基板的上表面內界定義凹部，該第二半導體材料區設置在該凹部內。在一些實施例中，圖像感測器積體晶片進一步包含蓋層，配置在該第二半導體材料區上以及正位於該基板的該側壁之間。在一些實施例中，該經圖案化摻雜層包含硼。在一些實施例中，第二半導體材料區垂直延伸至該經圖案化摻雜層的一底部下方。在一些實施例中，經圖案化摻雜層為橫向以及垂直地位於該第一半導體材料區以及該第二半導體材料區之間。在一些實施例中，經圖案化摻雜層與該第一半導體材料區為相同的半導體材料區。在一些實施例中，光電二極體區包含：第一摻雜區，具有第一摻雜類型，其中該第一摻雜區位於該第二半導體材料區的該底部表面正下方；以及第二摻雜區，具有第二摻雜類型，其中該第二摻雜區包含垂直延伸的第二摻雜區，其耦接水平延伸的第二摻雜區，該水平延伸的第二摻雜區接觸該第一摻雜區的底部。

在其他實施例中，本揭露有關一種圖像感測器積體晶片。圖像感測器積體晶片包含：光電二極體區，設置在矽基板內；經圖案化摻雜矽層，設置在該矽基板上，該經圖案化摻雜矽層具有側壁，其直接覆蓋該光電二極體區；鍺區，設置在該經圖案化摻雜矽層上，其中該鍺區包含突起物，該突起物從該鍺區的下表面向外延伸到正位於該經圖案化摻雜矽層的該側壁之間；第一內連件，耦接到摻雜區，該摻雜區從該第一內連件延伸到該光電二極體區；以及第二內連件，耦接到第一摻雜接觸區，該第一摻雜接觸區設置在該鍺區內，位於該光電二極體區以及該鍺區的該突起物正上方。在一些實施例中，圖像感測器積體晶片進一步包含電介質結構，設置在該鍺區以及該矽基板之上，其中該電介質結構橫向圍繞該第一內連件以及該第二內連件。在一些實施例中，圖像感測器積體晶片進一步包含第一電介質結構，設置在該矽基板下方以及圍繞該第一內連件；以及第二電介質結構，設置在該鍺區之上以及圍繞該第二內連件。在一些實施例中，經圖案化摻雜矽層包含複數個側壁，其藉由該經圖案化摻雜矽層而橫向相互分開，該複數個側壁界定複數個獨立的通道開口，其延伸通過該經圖案化摻雜矽層；以及其中該鍺區延伸通過該複數個獨立的通道開口以接觸該矽基板。在一些實施例中，複數個獨立的通道開口設置成一陣列，以及沿著第一方向及沿著垂直於該第一方向的第二方向相互分開，該第一方向以及該第二方向與該鍺區的該下表面為平行。在一些實施例中，突起物橫向延伸過該光電二極體區的相對側邊。

在另外的實施例中，本揭露有關一種形成圖像感測器積體晶片的方法。該方法包含：形成光電二極體區在基板內，該基板包含第一半導體材料區；沿著該基板的外表面以及在該光電二極體區之上形成摻雜層；圖案化該摻雜層以形成經圖案化摻雜層，其具有一或多個側壁，該一或多個側壁界定一或多個通道開口，該一或多個通道開口延伸通過在該光電二極體區正上方的該經圖案化摻雜層；以及形成第二半導體材料區在該經圖案化摻雜層上以及在該一或多個通道開口內。在一些實施例中，該方法進一步包含形成該光電二極體區包含：執行第一植入製程以形成第一摻雜區，其具有第一摻雜類型；以及執行第二植入製程以形成第二摻雜區，其具有第二摻雜類型，該第二摻雜區在該第一摻雜區下方。在一些實施例中，第二摻雜區包含一水平延伸的第二摻雜區，其在該第二半導體材料區的底部下方延伸；以及垂直延伸的第二摻雜區，其沿著該第二半導體材料區的側壁延伸。在一些實施例中，該方法進一步包含：圖案化該基板以形成凹部在該基板的上表面內；形成該第二半導體材料區在該凹部內；以及執行平面化製程以從該基板之上移除過多的該第二半導體材料區。在一些實施例中，該方法進一步包含：執行蝕刻製程以將該第二半導體材料區凹陷在該基板的上表面下方；形成蓋層在該第二半導體材料區之上；以及形成摻雜接觸區在該蓋層內。

上述內容概述了幾個實施例或示範例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各方面。本技術領域中具有通常知識者應認識到，其可很容易地將本揭露做為設計或修改其他製程及結構的基礎，以實現相同的目的及/或實現本文介紹的實施例或示範例的相同優勢。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本文進行各種改變、替代及改動。

100:圖像感測器積體晶片 101:光電二極體區 102:基板 102L:下表面 102u:上表面 104:第一摻雜區 105:凹部 106:經圖案化摻雜層 107:一或多個通道開口 107c:中心通道開口 107p:週邊通道開口 108:第二半導體材料 109:突起物 110:第一摻雜接觸區 112:第二摻雜區 112a:第一部分 112b:第二部分 112h:水平延伸的第二摻雜區 112v:垂直延伸的第二摻雜區 114:電介質結構 114a:複數個堆疊的ILD層 114b:複數個堆疊的ILD層 116:複數個第一內連件 116a:第一導電接點 116b:第一內連件導線 118:複數個第二內連件 118a:第二導電接點 118b:第二內連件導線 120:入射光子 121:電子-電洞對 122:俯視圖 124:第一方向 126:第二方向 128:俯視圖 200:圖像感測器積體晶片 201:未圖案化摻雜層 202:第一路徑 204:圖像感測器積體晶片 206:第二路徑 208:曲線圖 210:第一能帶圖 211:能量障壁 212:障壁高度 214:第二能帶圖 300:俯視圖 302:俯視圖 304:俯視圖 400:圖像感測器積體晶片 402:第一深度 404:厚度 406:非零距離 408:蓋層 410:像素區 412:第二摻雜接觸區 414:俯視圖 416:第一寬度 418:第一高度 420:第二寬度 422:第二高度 500:圖像感測器積體晶片 502:附加的電介質結構 600:多維積體晶片 602:圖像感測器IC晶粒 604:複數個第一接合結構 606:附加的IC晶粒 608:複數個半導體裝置 610:附加的基板610 612:數個第三附加的內連件 614:附加的電介質結構 616:複數個附加的接合結構 618:多維積體晶片 700:積體晶片結構 701:第一IC晶粒 702:基座基板 704:一或多個濾色器 706:一或多個微透鏡 708:照明積體晶片 710:封裝 712:照明電磁輻射 714:目標物體 716:電磁輻射 800:剖面圖 802:第一摻雜物種類 804:第一遮罩 900:剖面圖 902:第二摻雜物種類 904:第二遮罩 1000:剖面圖 1002:第三摻雜物種類 1004:第三遮罩 1100:剖面圖 1102:第一蝕刻劑 1104:第四遮罩 1200:剖面圖 1202:第四摻雜物種類 1204:第五遮罩 1300:剖面圖 1302:摻雜層 1306:第一犧牲電介質 1400:剖面圖 1402:第二犧牲電介質 1500:剖面圖 1502:第二蝕刻劑 1504:第六遮罩 1600:剖面圖 1700:剖面圖 1800:剖面圖 1900:剖面圖 1902:第六摻雜物種類 1904:第七遮罩 2000:剖面圖 2100:剖面圖 2102:第一摻雜物種類 2104:第一遮罩 2200:剖面圖 2202:第二摻雜物種類 2204:第二遮罩 2300:剖面圖 2400:剖面圖 2500:剖面圖 2502:犧牲電介質 2600:剖面圖 2602:摻雜層 2604:第三摻雜物種類 2700:剖面圖 2702:第三遮罩 2800:剖面圖 2802:第一蝕刻劑 2804:第四遮罩 2900:剖面圖 3000:剖面圖 3002:第四摻雜物種類 3004:第四遮罩 3100:剖面圖 3200:方法 3202:操作 3204:操作 3206:操作 3208:操作 3210:操作 3212:操作 3214:操作 3216:操作 3218:操作 t ₁:第一厚度 t ₂:第二厚度

當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵未按比例繪製。實際上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。

圖1A至圖1C說明圖像感測器積體晶片的一些實施例，該圖像感測器積體晶片包含設置在不同半導體材料之間的經圖案化摻雜層。

圖2A至圖2C說明與具有不同摻雜層的不同圖像感測器積體晶片相關的能量障壁(energy barrier)的一些實施例。

圖3A至圖3C說明包含經圖案化摻雜層的圖像感測器積體晶片的一些實施例的俯視圖。

圖4A至圖4B說明包含經圖案化摻雜層的圖像感測器積體晶片的一些附加的實施例。

圖5說明包含經圖案化摻雜層的圖像感測器積體晶片的一些替代實施例的剖面圖。

圖6A至圖6B說明包含經圖案化摻雜層的多維積體晶片結構的一些實施例的剖面圖。

圖7說明包含短波紅外感測器直接飛行時間（short-wave infrared sensor direct time-of-flight；SWIR dToF）感測器的積體晶片結構的剖面圖，該感測器包含經圖案化摻雜層。

圖8至圖20說明形成包含經圖案化摻雜層的圖像感測器積體晶片的方法的一些實施例。

圖21至圖31說明形成包含經圖案化摻雜層的圖像感測器積體晶片的方法的一些替代實施例。

圖32說明包含經圖案化摻雜層的圖像感測器積體晶片的形成方法的一些實施例的流程圖。

100:圖像感測器積體晶片

101:光電二極體區

102:基板

102u:上表面

104:第一摻雜區

105:凹部

106:經圖案化摻雜層

107:一或多個通道開口

108:第二半導體材料

109:突起物

110:第一摻雜接觸區

112:第二摻雜區

112a:第一部分

112b:第二部分

114:電介質結構

116:複數個第一內連件

118:複數個第二內連件

120:入射光子

121:電子-電洞對

Claims (10)

1. 一種圖像感測器積體晶片，包含：一光電二極體區，設置在一基板內，該基板包含一第一半導體材料區；一第二半導體材料區，設置在該基板上；一經圖案化摻雜層，配置在該基板以及該第二半導體材料區之間，其具有一或多個側壁，該一或多個側壁界定一或多個通道開口，該一或多個通道開口延伸通過在該光電二極體區正上方的該經圖案化摻雜層；以及其中該第二半導體材料區在該經圖案化摻雜層上以及在該一或多個通道開口內。
2. 如請求項1所述的圖像感測器積體晶片，其中該經圖案化摻雜層的該一或多個側壁沿著一介面橫向接觸該第二半導體材料區的一側壁，該介面在該光電二極體區正上方。
3. 如請求項1所述的圖像感測器積體晶片，其中該第二半導體材料區垂直延伸至該經圖案化摻雜層的一底部下方。
4. 如請求項1所述的圖像感測器積體晶片，其中該經圖案化摻雜層為橫向以及垂直地位於該第一半導體材料區以及該第二半導體材料區之間。
5. 一種圖像感測器積體晶片，包含：一光電二極體區，設置在一矽基板內； 一經圖案化摻雜矽層，設置在該矽基板上，該經圖案化摻雜矽層具有一或多個側壁，其直接覆蓋該光電二極體區，該一或多個側壁界定一或多個通道開口；一鍺區，設置在該經圖案化摻雜矽層上以及在該一或多個通道開口內，其中該鍺區包含一突起物，該突起物從該鍺區的一下表面向外延伸到正位於該經圖案化摻雜矽層的該側壁之間；一第一內連件，耦接到一摻雜區，該摻雜區從該第一內連件延伸到該光電二極體區；以及一第二內連件，耦接到一第一摻雜接觸區，該第一摻雜接觸區設置在該鍺區內，位於該光電二極體區以及該鍺區的該突起物正上方。
6. 如請求項5所述的圖像感測器積體晶片，進一步包含：一電介質結構，設置在該鍺區以及該矽基板之上，其中該電介質結構橫向圍繞該第一內連件以及該第二內連件。
7. 如請求項5所述的圖像感測器積體晶片，其中該突起物橫向延伸過該光電二極體區的相對側邊。
8. 一種形成圖像感測器積體晶片的方法，包含：形成一光電二極體區在一基板內，該基板包含一第一半導體材料區；沿著該基板的一外表面以及在該光電二極體區之上形成一摻雜層； 圖案化該摻雜層以形成一經圖案化摻雜層，其具有一或多個側壁，該一或多個側壁界定一或多個通道開口，該一或多個通道開口延伸通過在該光電二極體區正上方的該經圖案化摻雜層；以及形成一第二半導體材料區在該經圖案化摻雜層上以及在該一或多個通道開口內。
9. 如請求項8所述的方法，其中形成該光電二極體區包含：執行一第一植入製程以形成一第一摻雜區，其具有一第一摻雜類型；以及執行一第二植入製程以形成一第二摻雜區，其具有一第二摻雜類型，該第二摻雜區在該第一摻雜區下方。
10. 如請求項8所述的方法，進一步包含：執行一蝕刻製程以將該第二半導體材料區凹陷在該基板的一上表面下方；形成一蓋層在該第二半導體材料區之上；以及形成一摻雜接觸區在該蓋層內。