TWI848273B - 製造半導體裝置的方法及半導體裝置 - Google Patents
製造半導體裝置的方法及半導體裝置 Download PDFInfo
- Publication number
- TWI848273B TWI848273B TW111108554A TW111108554A TWI848273B TW I848273 B TWI848273 B TW I848273B TW 111108554 A TW111108554 A TW 111108554A TW 111108554 A TW111108554 A TW 111108554A TW I848273 B TWI848273 B TW I848273B
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor die
- sealant
- opening
- semiconductor
- redistribution structure
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 185
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 claims abstract description 86
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 33
- 239000000565 sealant Substances 0.000 claims description 103
- 239000000758 substrate Substances 0.000 claims description 48
- 239000000463 material Substances 0.000 claims description 40
- 238000007789 sealing Methods 0.000 claims description 13
- 238000004806 packaging method and process Methods 0.000 claims description 7
- 230000001678 irradiating effect Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 98
- 230000008569 process Effects 0.000 description 51
- 238000000465 moulding Methods 0.000 description 31
- 229920000642 polymer Polymers 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 239000000945 filler Substances 0.000 description 12
- 229910000679 solder Inorganic materials 0.000 description 11
- 229910052737 gold Inorganic materials 0.000 description 10
- 239000010931 gold Substances 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- 238000005553 drilling Methods 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 238000009713 electroplating Methods 0.000 description 7
- 239000004642 Polyimide Substances 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229920002577 polybenzoxazole Polymers 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- -1 polytetrafluoroethylene Polymers 0.000 description 3
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000004696 Poly ether ether ketone Substances 0.000 description 2
- 239000004734 Polyphenylene sulfide Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920002530 polyetherether ketone Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920000069 polyphenylene sulfide Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 239000004721 Polyphenylene oxide Substances 0.000 description 1
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BZHJMEDXRYGGRV-UHFFFAOYSA-N Vinyl chloride Chemical compound ClC=C BZHJMEDXRYGGRV-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- CXOWYMLTGOFURZ-UHFFFAOYSA-N azanylidynechromium Chemical compound [Cr]#N CXOWYMLTGOFURZ-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- IUYOGGFTLHZHEG-UHFFFAOYSA-N copper titanium Chemical compound [Ti].[Cu] IUYOGGFTLHZHEG-UHFFFAOYSA-N 0.000 description 1
- 229920006038 crystalline resin Polymers 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 125000003700 epoxy group Chemical group 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229920000840 ethylene tetrafluoroethylene copolymer Polymers 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011152 fibreglass Substances 0.000 description 1
- 229920002313 fluoropolymer Polymers 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000003999 initiator Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 239000004850 liquid epoxy resins (LERs) Substances 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BSIDXUHWUKTRQL-UHFFFAOYSA-N nickel palladium Chemical compound [Ni].[Pd] BSIDXUHWUKTRQL-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000570 polyether Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000010955 robust manufacturing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000011343 solid material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
半導體裝置及製造方法,其中形成一第一重分布結構,半導體裝置結合至第一重分布結構,且半導體裝置密封在密封劑中。複數個第一開口形成在密封劑內,例如沿著密封劑的角落,以協助釋放壓力及減少裂痕。
Description
本揭露實施例係有關於一種半導體裝置及其製造方法,特別係有關於一種密封劑包含開口的半導體裝置。
隨著半導體積體電路在二維空間中愈來愈小,更多的注意力集中在,透過使用中介層將多個功能性晶粒連接在一起。一特定實施例包括一種系統,例如基板晶圓晶片疊合(chip-on-wafer-on-substrate,CoWoS)系統,其中數個晶粒附接至一晶圓且然後附接至一基板。然而,隨著裝置愈來愈小,需要解決額外的問題。
本揭露實施例提供一種製造一半導體裝置的方法,包括:形成一重分布結構;將一第一半導體晶粒附接至重分布結構;以及用一密封劑密封第一半導體晶粒。其中在密封第一半導體晶粒之後,密封劑具有一第一開口,從一第一表面延伸一第一距離至密封劑之中,第一距離小於密封劑的一高度,第一表面與第一半導體晶粒同平面,第一開口的一底部表面為密封劑。
本揭露實施例提供一種製造一半導體裝置的方法,包括:將一第一半導體晶粒結合至一第一重分布層;將一第二半導體晶粒結合至第一重分布層;用一密封劑密封第一半導體晶粒及第二半導體晶粒;以及沿著密封劑的各自角落,形成複數個開口,其中複數個開口的每一壁為密封劑。
本揭露實施例提供一種半導體裝置,包括:一重分布結構、一第一半導體晶粒、一第二半導體晶粒、一密封劑以及一第一開口。第一半導體晶粒結合至重分布結構。第二半導體晶粒結合至重分布結構。密封劑圍繞第一半導體晶粒及第二半導體晶粒,密封劑具有一第一表面,與第一半導體晶粒及第二半導體晶粒共平面。第一開口從第一表面部分地延伸至密封劑之中,第一開口位於第一半導體晶粒與密封劑的一側壁之間,第一開口的一底部為密封劑。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例,以簡化說明。當然,這些特定的範例並非用以限定。例如,若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方,即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例,亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間,而使上述第一特徵與第二特徵可能未直接接觸的實施例。此外,本揭露實施例可在各個範例中重複元件符號及/或字母。此重複係為了簡潔與明確之目的,本身並非用於指定所討論的各個實施例及/或配置之間的關係。
此外,與空間相關用詞,例如「在…下方」、「下方」、「較低的」、「在…上方」、「上方」及類似的用詞,係為了便於描述圖式中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外,這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位),則在此使用的空間相關詞也可依此相同解釋。
現在將參照扇出(fan-out)封裝形式的晶圓晶片系統疊合(system on chip on wafer,SoCoW)裝置敘述實施例,上述封裝運用數個第一開口,以協助減少或消除密封劑內產生裂痕。然而,所述的實施例並非意欲以限制實施例,所呈現的概念可包含在廣泛範圍中的實施例,包括任何適合的技術世代,所有皆完整地包含在範疇內。
現在請參照第1圖,顯示一第一載體基板101,包含一上覆的聚合物層105。舉例來說,第一載體基板101包括以矽為基底的材料(例如:玻璃或氧化矽)、或者其他材料(例如:氧化鋁)、任何此等材料的組合等。第一載體基板101為平面,以方便半導體裝置的附接,例如:一第一半導體晶粒201及一第二半導體晶粒203(在第1圖未繪示,但在下文中參照第2圖繪示及討論)。
選擇性的一第一接著層103放置在第一載體基板101上,以協助上覆結構的接著(例如:聚合物層105)。在一實施例中,第一接著層103可包括一紫外線膠,當暴露於紫外光時喪失其接著特性。然而,亦可使用其他種類的接著劑,例如:壓敏接著劑、輻射固性接著劑、環氧樹脂、上述之組合等。第一接著層103可以半液體或膠體形式放置在第一載體基板101上,其在壓力下容易變形。
聚合物層105放置在第一接著層103上方,且用以在例如:第一重分布結構107形成後,提供對第一重分布結構107的保護。在一實施例中,聚合物層105可為聚苯噁唑(polybenzoxazole,PBO),但亦可用任何適合的材料,例如:聚醯亞胺或聚醯亞胺衍生物、阻焊劑(Solder Resistance,SR)、或味之素堆積薄膜(Ajinomoto build-up film,ABF)。聚合物層105可利用例如:旋塗製程來放置介於約2微米與約15微米之間的厚度,例如:約5微米,但可利用任何適合的方法及厚度。
一旦聚合物層105形成,第一重分布結構107(例如:一有機中介層)可透過例如:重分布層優先(RDL-first)技術形成於聚合物層105上方。在一實施例中,第一重分布結構107包括一連串的導電層(a series of conductive layers)111(例如:三個導電層),嵌設在一連串的介電層(a series of dielectric layers)109(例如:三個介電層)內。在一實施例中,這一連串的介電層109中的第一者形成在聚合物層105上方,且這一連串的介電層109中的第一者可為例如:聚苯噁唑(polybenzoxazole,PBO)的材料,但可用任何適合的材料,例如:聚醯亞胺或聚醯亞胺衍生物。可利用例如:旋塗製程來放置這一連串的介電層109中的第一者,但可用任何適合的方法。
在形成這一連串的介電層109中的第一者之後,可藉由移除這一連串的介電層109中的第一者的部分,來做出通過這一連串的介電層109中的第一者的開口。上述開口可利用適合的光微影遮罩及蝕刻製程來形成,但可利用任何適合的一或多個製程來圖案化這一連串的介電層109中的第一者。在一些實施例中,這一連串的介電層109中的第一者的光微影遮罩及蝕刻製程可運用通過一罩幕(reticle)多次暴露圖案化能量,因為這一連串的介電層109中的第一者大於通過罩幕所暴露的單一圖樣。
一旦形成且圖案化這一連串的介電層109中的第一者,這一連串的導電層111的第一者形成於這一連串的介電層109中的第一者上方,且通過形成於這一連串的介電層109中的第一者內的開口。在一實施例中,這一連串的導電層111中的第一者可藉由初始地形成一鈦銅合金的種晶層(圖未示)來形成,上述種晶層的形成係透過一適合的形成製程例如:化學氣相沉積或濺鍍。可接著形成一光阻劑(圖亦未示),以覆蓋種晶層,且可接著圖案化光阻劑,以顯露種晶層位於這一連串的導電層111中的第一者預期位置的那些部分。
一旦形成且圖案化光阻劑,一導電材料例如:銅,可透過一沉積製程例如:電鍍,而形成在種晶層上。導電材料可形成以具有介於約1微米與約10微米之間的厚度,例如:約5微米。然而,雖然所討論的材料及方法適於形成導電材料,此等材料僅為示例。可用任何其他適合的材料例如:鋁銅或金,且可用任何其他適合的形成製程例如:化學氣相沉積或物理氣相沉積,來形成這一連串的導電層111中的第一者。一旦形成導電材料,可透過適合的移除製程例如:灰化,來移除光阻劑。附加地,在光阻劑移除之後,種晶層被光阻劑覆蓋的部分可透過例如:適合的蝕刻製程來移除,上述蝕刻製程利用導電材料作為遮罩。
一旦形成這一連串的導電層111中的第一者,可藉由重複相似於這一連串的介電層109中的第一者及這一連串的導電層111中的第一者的步驟來形成這一連串的介電層109中的第二者及這一連串的導電層111中的第二者。此等步驟可如預期而重複,以將這一連串的導電層111中的每一者電性連接至下方的導電層111中的一者,且可根據預期而經常重複,直到形成這一連串的導電層111中的最上者及這一連串的介電層109中的最上者。在一實施例中,可繼續這一連串的導電層111及這一連串的介電層109的沉積及圖案化,直到第一重分布結構107具有預期的層數量,例如:三層,但可用任何適合數量的獨立層。
一旦完成這一連串的導電層111及這一連串的介電層109,可形成第一導電連接件113。在一實施例中,第一導電連接件113可為微凸塊、球柵陣列封裝(ball grid array,BGA)連接件、焊料球、金屬柱、可控塌陷晶片連接(controlled collapse chip connection,C4)凸塊、化學鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique,ENEPIG)形成的凸塊等。第一導電連接件113可包括導電材料,例如:焊料、銅、鋁、金、鎳、銀、鈀、錫等、或上述之組合。在一些實施例中,第一導電連接件113係藉由初始地透過蒸鍍、電鍍、印刷、焊料轉移、球放置等來形成一層焊料而形成。一旦在結構上形成一層焊料,可執行回焊,以將材料成形為預期的凸塊形狀。
在另一實施例中,第一導電連接件113包括藉由濺鍍、印刷、電鍍、無電電鍍、化學氣相沉積等而形成的金屬柱(例如:銅柱)。金屬柱可為無焊料的,且具有實質上垂直的側壁。在一些實施例中,一金屬覆蓋層形成在金屬柱頂部。金屬覆蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金等、或上述之組合,且可藉由電鍍製程而形成。
第2圖繪示第一半導體晶粒201及第二半導體晶粒203的放置。在一實施例中,第一半導體晶粒201及第二半導體晶粒203可為半導體裝置,例如:單晶片系統(system-on-a-chip)晶粒、邏輯晶粒、動態隨機存取記憶體晶粒、靜態隨機存取記憶體晶粒、中央處理單元晶粒、輸入輸出(I/O)晶粒、上述之組合等。附加地,雖然第一半導體晶粒201及第二半導體晶粒203可為相同種類的裝置(例如:為同質構件,例如皆為單晶片系統裝置或動態隨機存取記憶體晶粒),第一半導體晶粒201及第二半導體晶粒203亦可為不同種類的晶粒(例如:為異質構件,其中一者可為邏輯晶粒或單晶片系統晶粒,且另一者可為動態隨機存取記憶體晶粒,例如高頻寬記憶體(high bandwidth memory,HBM)晶粒)。半導體晶粒亦可包括堆疊的多個晶粒。可用任何適合的半導體晶粒的組合及任何數量的半導體晶粒,且所有此等數量、組合及功能性皆意欲包括在本揭露實施例的範疇內。
在一實施例中,可利用例如:取放(pick and place)製程,將第一半導體晶粒201及第二半導體晶粒203放置到第一導電連接件113上。一旦放置第一半導體晶粒201及第二半導體晶粒203,執行一結合。舉例來說,在第一導電連接件113為微凸塊的一實施例中,結合製程可包括一回焊製程,藉此將第一導電連接件113的溫度提高至第一導電連接件113液化且流動的程度,藉此,一旦第一導電連接件113再次固化,第一半導體晶粒201及第二半導體晶粒203結合至第一重分布結構107。然而,可利用任何其他放置第一半導體晶粒201及第二半導體晶粒203的方法。
一旦結合,可將一第一底部填充料205放置在第一半導體晶粒201、第二半導體晶粒203及第一重分布結構107之間。在一實施例中,第一底部填充料205為保護性材料,用以緩衝及支持第一半導體晶粒201、第二半導體晶粒203及第一重分布結構107免於操作及環境的劣化,例如:操作期間產熱所導致的壓力。可利用包含毛細作用的注入製程來放置第一底部填充料205,或者第一底部填充料205可形成在第一半導體晶粒201、第二半導體晶粒203及第一重分布結構107之間的空間中,且可例如包括分配在第一半導體晶粒201、第二半導體晶粒203及第一重分布結構107之間且然後固化而變硬的一液體環氧樹脂。
第3圖繪示,一旦放置第一底部填充料205,可利用一密封劑301來密封第一半導體晶粒201及第二半導體晶粒203。在一實施例中,可利用一成型裝置300來放置密封劑301,成型裝置300包含例如:一頂部成型部303及可從頂部成型部303分開的一底部成型部305。當頂部成型部303下降以鄰接底部成型部305時,形成一用於第一半導體晶粒201及第二半導體晶粒203的成型空腔307。因此,雖然成型空腔307的形狀會被第一半導體晶粒201及第二半導體晶粒203的尺寸和形狀影響,僅作為範例,成型空腔307可具有一第一直徑,足夠容納第一半導體晶粒201及第二半導體晶粒203,且形成密封劑301的大小。然而,可利用任何適合的大小。
成型空腔307的側壁可用一釋放材料(在第3圖未分開繪示)塗層。此釋放材料意欲提供密封劑301一非黏著表面,所以,一旦密封第一半導體晶粒201及第二半導體晶粒203,可輕易地從成型空腔307移除第一半導體晶粒201及第二半導體晶粒203,而不黏著成型空腔307的側壁。上述釋放材料可為例如:金、聚四氟乙烯(Teflon)、鉻-氮(Cr-N)、上述之組合等,但可用任何適合的釋放材料。
選擇性地,分開的一釋放膜(在第3圖未分開繪示)可定位以位於頂部成型部303與第一半導體晶粒201及第二半導體晶粒203之間。上述釋放膜可為,一旦第一半導體晶粒201及第二半導體晶粒203經過密封製程,容許密封劑不黏貼、或從表面釋放的材料。釋放膜可包括聚醯亞胺、氯乙烯、聚碳酸酯(PC)、氟塑膜(ETFE)、聚四氟乙烯(PTFE)、聚對苯二甲酸乙二酯(PET)、聚全氟乙丙烯(FEP)、聚氯乙烯、含氟玻璃纖維布、合成紙、金屬箔、上述之組合等。
為了放置密封劑301,可首先將第一半導體晶粒201及第二半導體晶粒203放置於成型空腔307中。一旦就定位,將頂部成型部303定位鄰接於底部成型部305,藉此將第一半導體晶粒201及第二半導體晶粒203封閉在成型空腔307內。一旦封閉,頂部成型部303及底部成型部305(連同夾在其間的釋放膜)可形成一氣密封口,以控制成型空腔307的氣體流入及流出。頂部成型部303及底部成型部305可利用例如:一壓縮工具及介於約5千牛頓與約200千牛頓之間(例如:介於約50至100千牛頓之間)的力,而被壓緊在一起。
一旦封閉第一半導體晶粒201及第二半導體晶粒203,放置密封劑301在成型空腔307內。密封劑301可為一樹脂,例如:聚醯亞胺、聚苯硫醚(PPS)、聚醚醚酮(PEEK)、聚醚(PES)、耐熱晶體樹脂、上述之組合等。密封劑301可在頂部成型部303及底部成型部305對齊之前被放置在成型空腔307內,或者可通過一注入埠(圖未示)而被注入成型空腔307中。
一旦密封劑301放置在成型空腔307中,使得密封劑301密封第一半導體晶粒201及第二半導體晶粒203,密封劑301可被固化以將密封劑301硬化,將保護最佳化。雖然明確的固化製程係至少部分地視選用作為密封劑301的特定材料而定,在成型化合物選用作為密封劑301的一實施例中,上述固化可透過一製程例如:將密封劑301加熱至約100ºC與約130ºC之間(例如:約125ºC)約60秒至約3000秒(例如:約600秒)而發生。附加地,在密封劑301內可包括起始劑及/或催化劑,以更佳地控制固化製程。
然而,本技術領域中具有通常知識者將可瞭解,上述的固化製程僅為示例性製程,並非意欲限制本實施例。可利用其他固化製程,例如:照射或甚至讓密封劑301在環境溫度下硬化。可利用任何適合的固化製程,且所有此等製程皆意欲完整包括在本文討論的實施例的範疇內。
第4圖繪示,一旦放置且固化密封劑301,可將上述結構轉移至一第二載體基板401,且可移除第一載體基板101。在一實施例中,可利用例如:一第二接著層(在第4圖中未分開繪示)而將密封劑301附接至第二載體基板401。第二載體基板401及第二接著層可類似於第一載體基板101及第一接著層103(在上文參照第1圖描述),但可用任何適合的結構及任何適合的接著件。
附加地,一旦密封劑301附接至第二載體基板401,可移除第一載體基板101。在一實施例中,可利用例如:熱製程以改變第一接著層103的接著性質,而將第一載體基板101脫離。在一特定實施例中,用一能量源例如:紫外線(ultraviolet,UV)雷射、二氧化碳(CO
2)雷射、或紅外線(infrared,IR)雷射,以照射且加熱第一接著層103,直到第一接著層103失去其至少一些接著性質。一旦執行,第一載體基板101及第一接著層103可從結構物理地分離且移除。
第5圖繪示第二導電連接件501形成通過聚合物層105,且電性連接第一重分布結構107。為了開始第二導電連接件501的形成,利用例如:雷射鑽孔方法來圖案化聚合物層105以顯露第一重分布結構107的部分。在此種方法中,一保護層例如:光熱轉換(light-to-heat conversion,LTHC)層或一水溶性保護膜(hogomax)層(在第5圖中未分開繪示)首先沉積在聚合物層105上方。一旦保護,將一雷射導向聚合物層105預期被移除的那些部分,以顯露下方的第一重分布結構107。在雷射鑽孔製程期間,鑽孔能量可在0.1毫焦耳至約30毫焦耳的範圍中,且鑽孔角度與聚合物層105的法線成約0度(垂直於聚合物層105)至約85度。在一實施例中,可形成圖案化以形成第一重分布結構107上方的開口,以具有介於約100微米至約300微米之間的寬度,例如:約200微米。
在另一實施例中,圖案化聚合物層105可藉由先施加光阻劑(在第5圖中未單獨繪示)至聚合物層105,且接著將光阻劑顯露至一圖案化的能量源(例如:圖案化的光源),以誘發化學反應,藉此誘發光阻劑顯露至圖案化光源的那些部分產生物理變化。然後施加一顯影劑至顯露的光阻劑,以利用物理變化並選擇性地移除光阻劑的顯露部份或光阻劑的未顯露部份(視預期圖案而定),且下方聚合物層105的顯露部份係用例如:乾蝕刻製程來移除。然而,可用任何其他適合用於圖案化聚合物層105的方法。
一旦顯露下方的聚合物層105,可形成第二導電連接件501。在一實施例中,第二導電連接件501可為可控塌陷晶片連接(C4)凸塊、微凸塊、球柵陣列封裝(BGA)連接件、焊料球、金屬柱、化學鍍鎳鈀浸金技術(ENEPIG)形成的凸塊等。第二導電連接件501可包括導電材料,例如:焊料、銅、鋁、金、鎳、銀、鈀、錫等、或上述之組合。在一些實施例中,第二導電連接件501係藉由初始地透過蒸鍍、電鍍、印刷、焊料轉移、球放置等來形成一層焊料而形成。一旦在結構上形成一層焊料,可執行回焊,以將材料成形為預期的凸塊形狀。
在另一實施例中,第二導電連接件501包括藉由濺鍍、印刷、電鍍、無電電鍍、化學氣相沉積等而形成的金屬柱(例如:銅柱)。金屬柱可為無焊料的,且具有實質上垂直的側壁。在一些實施例中,一金屬覆蓋層形成在金屬柱頂部。金屬覆蓋層可包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金等、或上述之組合,且可藉由電鍍製程而形成。
第6圖繪示第二載體基板401的脫離。在一實施例中,第二導電連接件501及連帶包括第一半導體晶粒201及第二半導體晶粒203的結構,可附接至一紫外線膠帶601及一環結構(第6圖中未分開繪示)。上述環結構可為一金屬環,意欲在脫離製程期間及之後,提供結構支持及穩定性。在一實施例中,第二導電連接件501利用例如:紫外線膠帶601而附接至環結構,但可利用任何其他適合的接著件或附接件。
一旦第二導電連接件501及連帶包括第一半導體晶粒201及第二半導體晶粒203的結構附接至環結構,可利用例如:一熱製程來改變第二接著層的接著性質,以將第二載體基板401從包括第一半導體晶粒201及第二半導體晶粒203的結構脫離。在一特定實施例中,用一能量源例如:紫外線(UV)雷射、二氧化碳(CO
2)雷射、或紅外線(IR)雷射,以照射且加熱第二接著層,直到第二接著層失去其至少一些接著性質。一旦執行,第二載體基板401及第二接著層可從包括第二導電連接件501、第一半導體晶粒201及第二半導體晶粒203的結構物理地分離且移除。
然而,雖然可利用環結構來支持第二導電連接件501,此種描述僅為可用的一種方法,而非意欲限制實施例。在另一實施例中,第二導電連接件501可利用例如:一第一膠水而附接至一第三載體基板。在一實施例中,第三載體基板類似於第一載體基板101,但亦可為不同。一旦附接,可照射第二接著層,且可物理地移除第二接著層及第二載體基板401。
一旦附接第二導電連接件501,可選擇性地薄化密封劑301,以顯露第一半導體晶粒201及第二半導體晶粒203。在一實施例中,可利用一化學機械研磨(chemical mechanical polishing,CMP)製程來薄化密封劑301,直到密封劑301、第一半導體晶粒201及第二半導體晶粒203彼此同平面。在一實施例中,可薄化密封劑301,直到密封劑301具有一第一高度H
1,介於約150微米至約700微米之間,且總體結構具有一第二高度H
2,介於約300微米至約850微米之間。然而,亦可用任何適合的薄化製程(例如:研磨製程或甚至一或多個回蝕製程)及任何適合的高度。
第7A圖至第7C圖繪示密封劑301內第一開口701的形成,在半導體晶粒與密封劑301的側壁之間。在一實施例中,利用一雷射鑽孔方法形成第一開口701。在此種方法中,一雷射709產生一雷射光束705,且將雷射光束705導向密封劑301預期移除的部分。在雷射鑽孔製程期間,鑽孔能量可介在1毫焦耳至約10毫焦耳之間的範圍中,且鑽孔角度與密封劑301的法線成約0度(垂直於密封劑301)至約85度。
在另一實施例中,可藉由先施加光阻劑(在第7A圖中未單獨繪示)至密封劑301,且然後將光阻劑顯露至圖案化能量源(例如:圖案化光源),而圖案化密封劑301,以誘發化學反應,藉此誘發光阻劑顯露至圖案化光源的那些部分產生物理變化。然後施加一顯影劑至顯露的光阻劑,以利用物理變化並選擇性地移除光阻劑的顯露部份或光阻劑的未顯露部份(視預期圖案而定),且下方密封劑301的顯露部份係用例如:乾蝕刻製程來移除。然而,可用任何其他適合用於圖案化密封劑301的方法。
第7B圖繪示第一半導體晶粒201、第二半導體晶粒203及密封劑301的上視圖,包含四個第一開口701形成在密封劑301內。在此實施例中,第一開口701位於密封劑301的角落與對應的第一半導體晶粒201及第二半導體晶粒203的角落之間。藉由將第一開口701位於密封劑301相鄰角落的區域內,可利用第一開口701協助釋放沿著角落累積的壓力。
第7C圖繪示第7B圖中虛線框707中其一第一開口701的放大圖。如所見,在一實施例中,第一開口701位於一第一開口區域內(在第7C圖中以標示為703的虛線框表示),其中第一開口區域703呈「L」的形狀。如此一來,第一開口區域703的一第一側沿著第二半導體晶粒203的一第一側延伸,同時第一開口區域703的一第二側沿著第二半導體晶粒203的一第二側延伸。
如此一來,在一實施例中,其中密封劑301可具有沿著第二半導體晶粒203的第一側的一第一寬度W
1,介於約0.4毫米至約1.2毫米之間,以及沿著第二半導體晶粒203的第二側的一第一長度L
1,介於約0.4毫米至約1.2毫米之間,第一開口區域703可位於距第二半導體晶粒203一第一距離D
1處,第一距離D
1介於約50微米至約200微米之間。附加地,第一開口區域703可位於距密封劑301的邊緣一第二距離D
2處,第二距離D
2介於約50微米至約200微米之間。然而,可用任何適合的尺寸。
附加地,第一開口區域703可具有適於在後續製造、測試(例如:可靠度測試期間施加冷卻熱負載的期間)或操作期間減少或消除角落處的壓力的尺寸。舉例來說,在一實施例中,第一開口區域703可具有密封劑301的總頂部表面的約百分之3至約百分之10之間的面積,且可具有一第二寬度W
2,大於等於約0.3毫米且小於約1毫米,且亦可具有一第二長度L
2,介於約0.15毫米與約0.8毫米之間。進一步地,第一開口區域703可具有一第三寬度W
3,介於約0.15毫米與約0.8毫米之間,以及一第三長度L
3,大於等於約0.3毫米。最後,第二長度L
2與第三寬度W
3的比例可等於第一寬度W
1與第一長度L
1的比例減第一距離D
1的兩倍。然而,可用任何適合的尺寸。
在第一開口區域703內,第一開口701可排列以協助減少或消除裂痕的發生。如所見,在此實施例中,第一開口701可成形為尖的「C」形,其中第一開口701具有多個與第一開口區域703的邊緣接觸的點。附加地,第一開口701可在密封劑301形成一第三高度H
3,介於約0.2毫米至約0.15毫米之間,小於第二高度H
2。然而,可利用任何適合的高度及深度。
藉由增加第一開口701作為成型切割(molding cut)結構,可減少或甚至消除整體的壓力。如此有效的成型壓力的減少有助於避免或消除可能發生在角落處的裂痕。這有助於確保角落處更佳的角落可靠性,對超大型有機中介層(例如:當有機中介層為用以成像有機中介層的罩幕的兩倍大時)來說是個很大的問題。如此裂痕的減少有助於提升所製造裝置的產率及效能。
第8圖繪示,一旦第一開口701形成在第一開口區域703內,上述結構可從其他結構(未分開繪示)切割。在一實施例中,第一半導體晶粒201及第二半導體晶粒203可先附接至一第二環結構801。第二環結構801可為金屬環,意欲在切割製程期間及之後,為結構提供支持及穩定性。在一實施例中,第一半導體晶粒201及第二半導體晶粒203利用例如:一紫外線膠帶803而附接至第二環結構801,但可替代地利用任何其他適合的接著件或附接件。
一旦附接至第二環結構801,利用一或多個鋸片(saw blades)(在第8圖中藉由標示為805的鋸片表示)切割第一半導體晶粒201及第二半導體晶粒203,以將第一半導體晶粒201及第二半導體晶粒203從其他結構(未分開繪示)分離。然而,亦可用任何適合的切割方法,包括雷射剝離(laser ablation)或一或多次濕蝕刻。
第9圖繪示,一旦切割上述結構,第二導電連接件501結合至一封裝基板901。在一些實施例中,封裝基板901為積層封裝基板,其中導電跡線嵌設在積層介電層中。在其他實施例中,封裝基板901為堆積封裝基板,包括核心(圖未示)及堆積在核心相反側的導電跡線。堆積封裝基板的核心包括一纖維層(圖未示)及穿透纖維層的金屬特徵(圖未示),且導電跡線透過金屬特徵而互連。可利用作為核心的材料的特定範例包括玻璃纖維樹脂例如:FR4、雙馬來醯亞胺三嗪(bismaleimide-triazine,BT)樹脂、其他印刷電路板(PCB)材料或薄膜、堆積薄膜例如: 味之素堆積薄膜(ABF)或其他積層。導電跡線係透過核心中的導電特徵而互連。
在一實施例中,可藉由先將第二導電連接件501與封裝基板901的導電結構對齊,而結合第二導電連接件501。在第二導電連接件501為可控塌陷晶片連接連接件的實施例中,一旦對齊且接觸,然後回焊第二導電連接件501,以將第二導電連接件501結合至封裝基板901。然而,可用任何適合的結合製程。
附加地,一旦結合第二導電連接件501,可放置一第二底部填充料903在第一重分布結構107與封裝基板901之間。在一實施例中,第二底部填充料903為保護性材料,用以緩衝及支持封裝基板901、第二導電連接件501及第一重分布結構107免於操作或環境的劣化,例如:操作期間產熱所導致的壓力。可利用包含毛細作用的注入製程來放置第二底部填充料903,或者第二底部填充料903可形成在第一重分布結構107及封裝基板901之間的空間中,且可例如包括分配在第一重分布結構107及封裝基板901之間且然後固化而變硬的一液體環氧樹脂。
藉由在密封劑301中增加第一開口701,製造製程所產生的壓力可被減少及/或消除。此壓力的減少進一步減少或消除可發生在密封劑301角落處的裂痕。這有助於保證角落處較少的裂痕,有助於提升所製造裝置的整體產率及效能。
第10圖至第11圖繪示另一實施例,其中的製造製程,並非在密封劑301的薄化(如以上參照第7A圖至第7C圖所述)之後馬上形成第一開口701,第一開口701反而等到第二導電連接件501已結合至封裝基板901且已分配第二底部填充料903之後才形成。在此實施例中,製程如以上參照第1圖至第9圖所述進行,但省略第一開口701的形成。如此一來,如第10圖所繪示,第一半導體晶粒201及第二半導體晶粒203連接至封裝基板901,同時第一半導體晶粒201及第二半導體晶粒203被密封劑301圍繞,而不存在第一開口701。
第11圖繪示,一旦第一半導體晶粒201及第二半導體晶粒203結合至封裝基板901,第一開口701可形成在密封劑301內。舉例來說,第一開口701可如上述參照第7A圖至第7C圖所述而形成,例如:藉由利用雷射709產生雷射光束705,且將雷射光束705導向密封劑301。然而,可用任何適合形成第一開口701的方法。
藉由等到已放置第二底部填充料903之後,第二底部填充料903就定位以在第一開口701形成期間保護結構。尤其,第二底部填充料903在密封劑301暴露至雷射光束705時增加了另一層保護。附加地,第一開口701的形成可在製造製程期間任何需要的時間點執行,藉此擴展製造的彈性,且容許更健全的製造製程。
第12圖至第13圖繪示又另一實施例,其中省略薄化密封劑301之後的第一開口701的形成,且第一開口701在製造製程中不同的時點形成。在此實施例中,製程如以上參照第1圖至第2圖而開始,其中第一重分布結構107形成,然後第一半導體晶粒201及第二半導體晶粒203結合至第一重分布結構107。
然而,在此實施例中,當第一半導體晶粒201及第二半導體晶粒203放置在成型空腔307內時,藉由增加延伸件1201(以虛線繪示與頂部成型部303分開)至頂部成型部303而形成第一開口701。在一實施例中,延伸件1201可與頂部成型部303一起形成或增加至頂部成型部303,且可具有與所預期的第一開口701類似的長度、寬度及形狀。舉例來說,延伸件1201可具有第一高度H
1,且成形為第一開口701的預期形狀。
一旦有了延伸件1201(無論是在頂部成型部303上或為頂部成型部303的一部分),將第一半導體晶粒201及第二半導體晶粒203放置在成型空腔307內,且頂部成型部303及底部成型部305合在一起。一旦合在一起,可注射或加入密封劑301至成型空腔307,以密封第一半導體晶粒201及第二半導體晶粒203。
然而,因為存在為預期第一開口701的形狀的延伸件1201,當密封劑301進入成型空腔307時,密封劑301無法填充被延伸件1201佔據的區塊。如此一來,密封劑301會呈現延伸件1201的形狀。因此,當頂部成型部303從底部成型部305分離以移除第一半導體晶粒201及第二半導體晶粒203時,延伸件1201亦會從密封劑301被移除,藉此在製程的此階段中留下第一開口701。
第13圖繪示,一旦利用頂部成型部303形成包含第一開口701的密封劑301,製程可如以上參照第4圖至第9圖所述而繼續(不包含如以上參照第7A圖至第7C圖所述執行第一開口701的形成)。尤其,形成第二導電連接件501、薄化密封劑301(連同第一開口701)、且第二導電連接件501結合至封裝基板901。然而,可用任何適合的方法。
藉由將延伸件1201整合至頂部成型部303中,第一開口701可在引入密封劑301的期間形成。如此一來,第一開口701的形成與密封劑301的放置為同一步驟,藉此使後續及分開的形成步驟變得多餘且不必要。如此一來,可達成第一開口701的優勢而不需製造製程中的額外步驟。
第14圖繪示又另一實施例,其中並非讓第一開口701沒有任何固體或液體材料(如以上參照第1圖至第13圖討論的實施例所繪示),以一第一材料1401填充第一開口701,這有助於進一步減少或消除沿著角落的壓力。在一實施例中,第一材料1401可為較密封劑301更軟的材料,例如:具有介於約2吉帕斯卡至約10吉帕斯卡之間的楊氏係數,例如:環氧樹脂或聚合物材料。在第一材料1401為環氧樹脂的一實施例中,第一材料1401可透過一注入製程、一分配製程或一塗層製程而放置到第一開口701中。然而,可用任何適合的材料及任何適合的製程。
在一些實施例中,可將第一材料1401加至第一開口701中,以部分地填充、填充及/或超填第一開口701。在第一材料1401超填第一開口701的實施例中,可用一平坦化製程(例如:化學機械研磨或回蝕製程)以將第一材料1401與密封劑301平坦化。然而,可用任何適合的製程。
藉由將第一材料1401加至第一開口701中,可施加精準的強度(例如:用於支持)及軟度(用於減少壓力)。如此一來,密封劑301內所容許的壓力可被精準地控制。因此,額外的材料可提供額外的強度,但仍獲得減少壓力的優點。
第15A圖至第15E圖繪示進一步的實施例,其中第一開口701(有填充或無填充第一材料1401)以有別於以上參照第7A圖至第7C圖所繪示及描述的「C」形的不同形狀形成。請先看第15A圖,在此實施例中,第一開口701並非具有尖的「C」形,用直角來連接第一開口701的不同部分,反而,第一開口701形成為具有弧形的「C」形。此種弧形有助於進一步避免沿著尖銳邊緣累積的壓力。
接下來請看第15B圖,繪示第一開口701的又另一實施例。然而,在此實施例中,第一開口701形成為「L」形,填滿整個第一開口區域703。舉例來說,第一開口701可形成包含兩個直的部分,兩個直的部分以直角彼此相交。在此實施例中,兩個直的部分可為相同長度或可為彼此不同的長度。然而,可用任何適合的尺寸。
接下來請看第15C圖,在此實施例中,第一開口701形成為「H」形。舉例來說,第一開口701可具有兩個直的部分,彼此分開一距離。進一步地,第三個直的部分可延伸在兩個直的部分之間,在兩個直的部分的中點。然而,第三個直的部分可用任何適合的尺寸及任何適合的位置。
接下來請看第15D圖,在此實施例中,第一開口701形成為獨立、單一的形狀。舉例來說,在此繪示的實施例中,第一開口701形成為三角形。然而,可用任何其他適合的形狀,例如:方形、圓形等。
最後,請看第15E圖,在此實施例中,第一開口701形成為其他前述形狀的組合。舉例來說,如圖所繪示,第一開口701可包括「H」形(以上參照第15C圖所繪示)及三角形(以上參照第15D圖所繪示)的組合。然而,可用任何適合的形狀。
藉由用任何預期形狀的第一開口701(有填充或無填充),可減少沿著密封劑301的角落發生的壓力。藉由減少沿著密封劑301角落的壓力,則可減少沿著角落形成的裂痕。如此的減少有助於增加製造製程的整體產率。
根據一實施例,一種製造半導體裝置的方法包括:形成一重分布結構;將一第一半導體晶粒附接至重分布結構;以及用一密封劑密封第一半導體晶粒。其中在密封第一半導體晶粒之後,密封劑具有一第一開口,從一第一表面延伸一第一距離至密封劑之中,第一距離小於密封劑的一高度,第一表面與第一半導體晶粒同平面,第一開口的一底部表面為密封劑。在一實施例中,上述方法更包括將重分布結構結合至一封裝基板。在一實施例中,密封第一半導體晶粒更包括:施加密封劑在第一半導體晶粒周圍;以及在完成施加密封劑之後,形成第一開口。在一實施例中,形成第一開口包括將一雷射光束導向密封劑。在一實施例中,上述方法更包括在形成第一開口之前,薄化密封劑。在一實施例中,第一開口具有一C型。在一實施例中,用密封劑密封第一半導體晶粒包括將密封劑放置在一第一延伸件周圍,第一延伸件為第一開口的形狀。
根據另一實施例,一種製造半導體裝置的方法包括:將一第一半導體晶粒結合至一第一重分布層;將一第二半導體晶粒結合至第一重分布層;用一密封劑密封第一半導體晶粒及第二半導體晶粒;以及沿著密封劑的各自角落,形成複數個開口,其中複數個開口的每一壁為密封劑。在一實施例中,上述方法更包括用一第一材料至少部分地填充複數個開口的至少一者。在一實施例中,第一材料較密封劑更軟。在一實施例中,形成複數個開口係至少部分地藉由用一雷射照射密封劑來執行。在一實施例中,照射密封劑係在密封劑的一薄化之後執行。在一實施例中,照射密封劑係在第一重分布層結合至一封裝基板之後發生。在一實施例中,複數個開口至少一者具有一H型。
本揭露實施例提供一種半導體裝置,包括:一重分布結構、一第一半導體晶粒、一第二半導體晶粒、一密封劑以及一第一開口。第一半導體晶粒結合至重分布結構。第二半導體晶粒結合至重分布結構。密封劑圍繞第一半導體晶粒及第二半導體晶粒,密封劑具有一第一表面,與第一半導體晶粒及第二半導體晶粒共平面。第一開口從第一表面部分地延伸至密封劑之中,第一開口位於第一半導體晶粒與密封劑的一側壁之間。在一實施例中,第一開口填充有一第一材料,第一材料較密封劑更軟。在一實施例中,第一開口為一C型。在一實施例中,第一開口為一H型。在一實施例中,第一開口為一三角形。在一實施例中,上述半導體裝置更包括一封裝基板,結合至重分布結構,第一開口的一底部為密封劑。
前述內文概述了許多實施例的特徵,使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解,且可輕易地以本揭露為基礎來設計或修飾其他製程及結構,並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下,可對本揭露進行各種改變、置換或修改。
101:第一載體基板
103:第一接著層
105:聚合物層
107:第一重分布結構
109:介電層
111:導電層
113:第一導電連接件
201:第一半導體晶粒
203:第二半導體晶粒
205:第一底部填充料
300:成型裝置
301:密封劑
303:頂部成型部
305:底部成型部
307:成型空腔
401:第二載體基板
501:第二導電連接件
601:紫外線膠帶
701:第一開口
703:第一開口區域
705:雷射光束
707:虛線框
709:雷射
801:第二環結構
803:紫外線膠帶
805:鋸片
901:封裝基板
903:第二底部填充料
1201:延伸件
1401:第一材料
D
1:第一距離
D
2:第二距離
H
1:第一高度
H
2:第二高度
H
3:第三高度
L
1:第一長度
L
2:第二長度
L
3:第三長度
W
1:第一寬度
W
2:第二寬度
W
3:第三寬度
根據以下的詳細說明並配合所附圖式做完整揭露。應被強調的是,根據本產業的一般作業,圖示並未必按照比例繪製。事實上,可能任意的放大或縮小元件的尺寸,以做清楚的說明。
第1圖繪示根據一些實施例,第一重分布結構的形成。
第2圖繪示根據一些實施例,第一半導體晶粒與第二半導體晶粒的結合。
第3圖繪示根據一些實施例,第一半導體晶粒與第二半導體晶粒的密封。
第4圖繪示根據一些實施例,載體的結合。
第5圖繪示根據一些實施例,導電連接件的形成。
第6圖繪示根據一些實施例的平坦化製程。
第7A圖至第7C圖繪示根據一些實施例,第一開口的形成。
第8圖繪示根據一些實施例的切割(singulation)製程。
第9圖繪示根據一些實施例,結構至封裝基板的結合。
第10圖至第11圖繪示根據一些實施例,在結合至封裝基板之後,第一開口的形成。
第12圖至第13圖繪示根據一些實施例,包含延伸件的第一開口的形成。
第14圖繪示根據一些實施例,第一開口的填充。
第15A圖至第15E圖繪示根據一些實施例,第一開口的不同形狀。
107:第一重分布結構
201:第一半導體晶粒
203:第二半導體晶粒
301:密封劑
501:第二導電連接件
701:第一開口
705:雷射光束
709:雷射
H3:第三高度
Claims (11)
- 一種製造半導體裝置的方法,該方法包括:形成一重分布結構;將一第一半導體晶粒附接至該重分布結構;以及用一密封劑密封該第一半導體晶粒,其中在密封該第一半導體晶粒之後,該密封劑具有一第一開口,從一第一表面延伸一第一距離至該密封劑之中,該第一距離小於該密封劑的一高度,該第一表面與該第一半導體晶粒同平面,該第一開口的一底部表面為該密封劑;其中密封該第一半導體晶粒更包括:施加該密封劑在該第一半導體晶粒周圍;以及在完成施加該密封劑之後,形成該第一開口,其中用該密封劑密封該第一半導體晶粒包括將該密封劑放置在一第一延伸件周圍,該第一延伸件為該第一開口的形狀。
- 如請求項1之方法,其中形成該第一開口包括將一雷射光束導向該密封劑。
- 如請求項1之方法,更包括在形成該第一開口之前,薄化該密封劑。
- 一種製造半導體裝置的方法,該方法包括:將一第一半導體晶粒結合至一第一重分布層;將一第二半導體晶粒結合至該第一重分布層;用一密封劑密封該第一半導體晶粒及該第二半導體晶粒;以及沿著該密封劑的各自角落,形成複數個開口,其中該等開口的每一壁為該密 封劑;該方法更包括用一第一材料至少部分地填充該等開口的至少一者。
- 如請求項4之方法,其中形成該等開口係至少部分地藉由用一雷射照射該密封劑來執行。
- 如請求項5之方法,其中照射該密封劑係在該密封劑的一薄化之後執行。
- 如請求項5之方法,其中照射該密封劑係在該第一重分布層結合至一封裝基板之後發生。
- 一種半導體裝置,包括:一重分布結構;一第一半導體晶粒,結合至該重分布結構;一第二半導體晶粒,結合至該重分布結構;一密封劑,圍繞該第一半導體晶粒及該第二半導體晶粒,該密封劑具有一第一表面,與該第一半導體晶粒及該第二半導體晶粒共平面;以及一第一開口,從該第一表面部分地延伸至該密封劑之中,該第一開口位於該第一半導體晶粒與該密封劑的一側壁之間,該第一開口的一底部為該密封劑;其中該第一開口填充有一第一材料,該第一材料較該密封劑更軟。
- 如請求項8之半導體裝置,其中該第一開口為一C型。
- 如請求項8之半導體裝置,其中該第一開口為一H型。
- 如請求項8之半導體裝置,其中該第一開口為一三角形。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US202163178094P | 2021-04-22 | 2021-04-22 | |
US63/178,094 | 2021-04-22 | ||
US17/346,972 US11854837B2 (en) | 2021-04-22 | 2021-06-14 | Semiconductor devices and methods of manufacturing |
US17/346,972 | 2021-06-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202243046A TW202243046A (zh) | 2022-11-01 |
TWI848273B true TWI848273B (zh) | 2024-07-11 |
Family
ID=82861588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111108554A TWI848273B (zh) | 2021-04-22 | 2022-03-09 | 製造半導體裝置的方法及半導體裝置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US11854837B2 (zh) |
CN (1) | CN114937642A (zh) |
TW (1) | TWI848273B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140027929A1 (en) * | 2011-12-14 | 2014-01-30 | STATS ChipPAC. Ltd. | Semiconductor Device and Method of Forming Vertical Interconnect Structure with Conductive Micro Via Array for 3-D FO-WLCSP |
US20180006192A1 (en) * | 2016-06-29 | 2018-01-04 | Heptagon Micro Optics Pte. Ltd. | Optoelectronic modules including optoelectronic device subassemblies and methods of manufacturing the same |
TW202038343A (zh) * | 2018-11-30 | 2020-10-16 | 台灣積體電路製造股份有限公司 | 半導體裝置及其形成方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7884457B2 (en) * | 2007-06-26 | 2011-02-08 | Stats Chippac Ltd. | Integrated circuit package system with dual side connection |
US9460951B2 (en) * | 2007-12-03 | 2016-10-04 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of wafer level package integration |
US8258633B2 (en) * | 2010-03-31 | 2012-09-04 | Infineon Technologies Ag | Semiconductor package and multichip arrangement having a polymer layer and an encapsulant |
US9676614B2 (en) * | 2013-02-01 | 2017-06-13 | Analog Devices, Inc. | MEMS device with stress relief structures |
US20180053753A1 (en) * | 2016-08-16 | 2018-02-22 | Freescale Semiconductor, Inc. | Stackable molded packages and methods of manufacture thereof |
KR102530754B1 (ko) * | 2018-08-24 | 2023-05-10 | 삼성전자주식회사 | 재배선층을 갖는 반도체 패키지 제조 방법 |
US10978312B2 (en) * | 2019-05-03 | 2021-04-13 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
-
2021
- 2021-06-14 US US17/346,972 patent/US11854837B2/en active Active
-
2022
- 2022-02-22 CN CN202210159986.1A patent/CN114937642A/zh active Pending
- 2022-03-09 TW TW111108554A patent/TWI848273B/zh active
-
2023
- 2023-08-10 US US18/447,443 patent/US20230386863A1/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140027929A1 (en) * | 2011-12-14 | 2014-01-30 | STATS ChipPAC. Ltd. | Semiconductor Device and Method of Forming Vertical Interconnect Structure with Conductive Micro Via Array for 3-D FO-WLCSP |
US20180006192A1 (en) * | 2016-06-29 | 2018-01-04 | Heptagon Micro Optics Pte. Ltd. | Optoelectronic modules including optoelectronic device subassemblies and methods of manufacturing the same |
TW202038343A (zh) * | 2018-11-30 | 2020-10-16 | 台灣積體電路製造股份有限公司 | 半導體裝置及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
US20230386863A1 (en) | 2023-11-30 |
US20220344174A1 (en) | 2022-10-27 |
TW202243046A (zh) | 2022-11-01 |
CN114937642A (zh) | 2022-08-23 |
US11854837B2 (en) | 2023-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11990454B2 (en) | Package structure and method of forming the same | |
US11776935B2 (en) | Semiconductor device and method of manufacture | |
US11855018B2 (en) | Semiconductor device and method of manufacture | |
US10475768B2 (en) | Redistribution layers in semiconductor packages and methods of forming same | |
TWI593082B (zh) | 半導體元件及製造方法 | |
US11854998B2 (en) | Semiconductor device and method of manufacture | |
US11158619B2 (en) | Redistribution layers in semiconductor packages and methods of forming same | |
US10872850B2 (en) | Package structure and method of forming thereof | |
US20130093075A1 (en) | Semiconductor Device Package and Method | |
US20220367211A1 (en) | Semiconductor Device and Methods of Manufacture | |
KR102238309B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
US20240266336A1 (en) | Package structure and method of forming the same | |
TWI848273B (zh) | 製造半導體裝置的方法及半導體裝置 | |
US20200006225A1 (en) | Semiconductor Device and Method of Manufacture |