TWI844781B

TWI844781B - 半導體元件及其形成方法

Info

Publication number: TWI844781B
Application number: TW110122829A
Authority: TW
Inventors: 韓峰; 黃劍; 桂林春; 陳忠浩
Original assignee: 台灣積體電路製造股份有限公司; 大陸商台積電（中國）有限公司
Priority date: 2020-12-23
Filing date: 2021-06-22
Publication date: 2024-06-11

Abstract

半導體元件之形成方法包含形成一閘極結構於一基板上；形成一第一閘極間隔物及一第二閘極間隔物分別在該閘極結構的相對側壁上；植入一第一導電類型的一第一摻雜物於該基板中，以形成鄰接該第一閘極間隔物的一輕摻雜源極區、以及鄰接該第二閘極間隔物的一輕摻雜汲極區；形成一圖案化遮罩於該輕摻雜汲極區的一第一部分上，並留下該輕摻雜汲極區的一第二部分成暴露的；以及在該圖案化遮罩存在時，植入該第一導電類型的一第二摻雜物於該基板中，使得該輕摻雜汲極區的該第二部分轉變為一汲極區。

Description

半導體元件及其形成方法

本揭露係關於一種積體電路結構，特別係關於具有汲極延伸區的電晶體。

半導體積體電路材料及設計的技術進展已產生數代半導體積體電路，其中與前代相比，每代具有更小且更複雜的電路。在半導體積體電路發展過程中，功能密度(亦即，單位晶片面積互連裝置之數量)大體已增加而幾何大小(亦即，可以使用製造製程產生之最小部件(或接線))已減小。此縮小過程通常藉由增加生產效率並降低相關成本來提供益處。

根據一些實施方式，半導體元件之形成方法包含形成一閘極結構於一基板上；形成一第一閘極間隔物及一第二閘極間隔物分別在該閘極結構的相對側壁上；植入一第一導電類型的一第一摻雜物於該基板中，以形成鄰接該第一閘極間隔物的一輕摻雜源極區、以及鄰接該第二閘極間隔物的一輕摻雜汲極區；形成一圖案化遮罩於該輕摻雜汲極區的一第一部分上，並留下該輕摻雜汲極區的一第二部分成暴露的；以及在該圖案化遮罩存在時，植入該第一導電類型的一第二摻雜物於該基板中，使得該輕摻雜汲極區的該第二部分轉變為一汲極區。

根據一些實施方式，一種半導體元件之形成方法包含形成一閘極結構於一基板上；形成一第一閘極間隔物於該閘極結構的一第一側、及一第二閘極間隔物於該閘極結構的一第二側；形成在第一閘極間隔物附近的一輕摻雜源極區、及在該第二閘極間隔物附近的一輕摻雜汲極區；形成從該輕摻雜源極區沿著遠離該閘極結構的一方向橫向延伸的一源極區、及從該輕摻雜汲極區沿著遠離該閘極結構的一方向橫向延伸的一汲極區；在形成該源極區與該汲極區後，形成一保護層，該保護層延伸跨過該輕摻雜汲極區與該汲極區的一交界並在覆蓋整個該汲極區之前終止；以及在該保護層存在時，形成一汲極矽化物區於該汲極區中。

根據一些實施方式，一種半導體元件包含一閘極結構，於一基板上；一第一閘極間隔物及一第二閘極間隔物，分別於該閘極結構的相對側；一輕摻雜汲極區，從該第一閘極間隔物的正下方橫向延伸至跨過該第一閘極間隔物的一外側壁；一汲極區，從該輕摻雜汲極區沿著遠離該閘極結構的一方向橫向延伸；一第一保護層，於該輕摻雜汲極區上；以及一汲極矽化物區，於該汲極區上並接觸該第一保護層的一端面。

110:基板

112:NFET區域

114:PFET區域

111:第一元件區域

113:第二元件區域

115:第三元件區域

120:閘極結構

122:閘極介電層

124:閘極電極

130:n型輕摻雜區

132、136:n型源極延伸區

134、138:n型汲極延伸區

140:閘極間隔物

152:源極區

154:汲極區

160、162、164:抗蝕劑保護氧化物層

1601:端面

1602:第一階

1604:第二階

1606:升階面

172、174、176:矽化物區

182、184、186:接觸

190:層間介電層

220:閘極結構

222:閘極介電層

224:閘極電極

230:p型輕摻雜區

232、236:p型源極延伸區

234、238:p型汲極延伸區

240:閘極間隔物

252:源極區

254:汲極區

260、262、264:抗蝕劑保護氧化物層

2602:第一階

2604:第二階

2606:升階面

272、274、276:矽化物區

282、284、286:接觸

320:閘極結構

322:閘極介電層

324:閘極電極

330:輕摻雜區

332:源極延伸區

334:汲極延伸區

340:閘極間隔物

352:源極區

354:汲極區

360:抗蝕劑保護氧化物層

372、374、376:矽化物區

382、384、386:接觸

390:層間介電層

420:閘極結構

422:閘極介電層

424:閘極電極

430:輕摻雜區

436:源極延伸區

438:汲極延伸區

440:閘極間隔物

452:源極區

454:汲極區

462、464:抗蝕劑保護氧化物層

472、474、476:矽化物區

482、484、486:接觸

520:閘極結構

522:閘極介電層

524:閘極電極

530:輕摻雜區

531:源極延伸區

533:汲極延伸區

340:閘極間隔物

552:源極區

554:汲極區

572、574、576:矽化物區

582、584、586:接觸

BS1、BS2:階梯狀底面結構

C1、C2:曲線

D1、D2、D3、D4:深度

L1、L2、L4、L5、L6、L7:長度

L3:距離

M1、M2、M3、M4、M5、M6、M7:圖案化遮罩

IMP1、IMP2、IMP3、IMP4、IMP5、IMP6、IMP7:離子佈植

S101、S102、S103、S104、S105、S106、S107、S108、S109:方框

S3:側壁

P1、P2:長度

P3:距離

R1、R2:長度

R3:距離

PW:p型井

NW:n型井

WEL1、WEL2、WEL3:井區域

P-sub:p型基板

當結合附圖閱讀時，根據以下詳細地描述可以最好地理解本揭露的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意地增加或減小。

第1圖至第10圖繪示根據本揭露的一些實施方式的積體電路形成中的中間階段的剖面圖。

第11圖繪示根據部分實施方式之形成積體電路的方法的流程圖。

第12圖至第16圖繪示根據本揭露的一些實施方式的積體電路形成中的中間階段的剖面圖。

第17圖至第21圖繪示根據本揭露的一些實施方式的積體電路形成中的中間階段的剖面圖。

第22圖繪示不同電晶體的關閉電流(off current，也可稱漏電流)的實驗結果比較圖。

以下公開提供了用於實現所提供的主題的不同特徵的許多不同的實施方式或示例。以下描述元件和配置的特定示例以簡化本揭露。當然，這些僅僅是示例，而無意於進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵直接接觸的實施方式，並且還可以包括在第一特徵和第二特徵之間形成附加特徵使得第一特徵和第二特徵可以不直接接觸的實施方式。另外，本揭露可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施方式和/或配置之間的關係。

更甚者，空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同的轉向。再者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用的空間相對的描述語可作對應的解讀。如本文所使用的，「約」、「大約」、「近似」或「實質上」通常是指在給定值或範圍的20%內、或10%內、或5%內。本文給出的數值量是近似的，這意味著如果沒有明確說明，則可以推斷此數值是「約」、「大約」、「近似」或「實質上」的。

隨著積體電路的微縮，電晶體的尺寸也日益縮小。電晶體的尺寸縮小可能造成閘極結構與汲極區域的距離過短，因而可能導致過高的閘電極誘發之汲極漏電流(gate induce drain leakage；GIDL)。有鑑於此，本揭露於部分實施方式中，在閘極結構與汲極區域之間額外形成一伸長的輕摻雜區，此伸長的輕摻雜區能夠增加閘極結構至汲極區域的距離，從而達到抑制GIDL的效果。

根據各個示例性實施方式提供了電晶體及其形成方法。根據一些實施方式繪示形成電晶體的中間階段。論述了一些實施方式的一些變化。在各個視圖及說明性實施方式中，相同元件符號用於指代相同元件。在所示出的示例性實施方式中，平面電晶體(planar field-effect transistor；planar FET)用作說明本揭露的概念的範例，但在其他實施方式中，鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)或閘極環繞場效電晶體(gate-all-around(GAA)FET)亦可採用本揭露的概念。

第1圖至第10圖繪示根據本揭露的一些實施方式的積體電路形成中的中間階段的剖面圖。第1圖至第10圖所示的步驟亦在第11圖所示的流程圖中示意性反映。所形成的電晶體包括根據一些示例性實施方式的p型電晶體及n型電晶體。在各個視圖及說明性實施方式中，相同元件符號用於指代相同元件。可理解，額外操作可以在第1圖至第10圖所示的製程之前、期間、及之後提供，且下文所描述的一些操作可針對本方法的額外實施方式替代或消除。操作/製程的次序係可互換的。

第1圖示出初始結構的剖面圖。初始結構包括半導體基板110。半導體基板110可以包括半導體晶圓，例如矽晶圓。替代地，半導體基板110可以包括其他元素半導體，例如鍺。半導體基板110還可以包括化合物半導體，例如碳化矽、砷化鎵、砷化銦和磷化銦。此外，半導體基板110可以包括合金半導體，例如矽鍺、碳化矽鍺、磷化鎵砷和磷化鎵銦。在一些實施方式中，半導體基板110包括覆蓋在塊狀半導體上的磊晶(epitaxial，epi)層。此外，半導體基板110可以包括絕緣體上半導體(semiconductor-on-insulator，SOI)結構。例如，半導體基板110可以包括由諸如氧佈植分離(separation by implanted oxygen，SIMOX)的製程而形成的埋藏式氧化物(buried oxide，BOX)層。在各種實施方式中，半導體基板110可以包括埋藏層，例如n型埋藏層(n-type buried layer，NBL)、p型埋藏層(p-type buried layer，PBL)和/或包括埋藏式氧化物層的埋藏介電層。在一些繪示實施方式中，半導體基板110包括p型矽基板(p-substrate；P-Sub)或n型矽基板(n-substrate；N-Sub)。在一些實施方式中，覆蓋在半導體基板110上的磊晶(epitaxial，epi)層可以是p型摻雜的，亦可是n型摻雜的。

半導體基板110包括第一元件區域112及第二元件區域114中。第一元件區域112是n型電晶體區域，其中將形成一或多個n型電晶體，諸如一或多個n型planar FET、一或多個n型FinFET、及/或一或多個n型GAA FET。第二元件區域112是p型電晶體區域，其中將形成一或多個p型電晶體，諸如一或多個p型FinFET、一或多個n型FinFET及/或一或多個n型GAA FET。因此，在本文中，元件區域112也可以被稱為NFET(n型場效電晶體)區域，且元件區域114也可以被稱為PFET(p型場效電晶體)區域。

在一些實施方式中，p型井(p-type well)PW形成於半導體基板110的NFET區域112中。n型井(n-type well)NW形成於半導體基板110中。在一些實施方式中，p型井PW通過離子佈植形成。舉例來說，可在NFET區域112中佈植硼離子和/或二氟化硼(BF₂)離子以形成p型井PW。在一些其他實施方式中，n型井NW是通過選擇性擴散形成的。在一些實施方式中，n型井NW也是通過離子佈植形成的。舉例來說，可以在PFET區域114中佈植砷或磷離子以形成n型井NW。在一些其他實施方式中，n型井NW是通過選擇性擴散形成的。

在具有不同井類型之實施方式中，可使用光阻劑或其他遮罩(未單獨地例示)來實現用於NFET區域112及PFET區域114之不同植入步驟。例如，光阻劑可先形成在NFET區域112及PFET區域114上。接著，對光阻劑進行圖案化以使PFET區域114暴露。可藉由使用自旋塗技術來形成光阻劑，且可使用可接受的微影技術來對光阻劑進行圖案化。一旦光阻劑經圖案化，就在PFET區域114中執行n型雜質植入以形成n型井NW，且光阻劑可做為遮罩以實質上防止n型雜質經植入到NFET區域112中。n型雜質可以係植入到區域中的磷、砷、銻或類似物，其濃度範圍為約10¹⁶原子/cm³至約10¹⁸原子/cm³。在植入之後，諸如藉由可接受的灰化製程來去除光阻劑。

在對PFET區域114進行植入之前，光阻劑或其他遮罩(未單獨地例示)在NFET區域112及PFET區域114上。接著對光阻劑進行圖案化以使NFET區域112暴露。可藉由使用自旋塗技術來形成光阻劑，且可使用可接受的微影技術來對光阻劑進行圖案化。一旦光阻劑經圖案化，就可在NFET區域112中執行p型雜質植入以形成P型井，且光阻劑可做為遮罩以實質上防止p型雜質經植入到PFET區域114中。p型雜質可以係植入到區域中的硼、氟化硼、銦等，其濃度範圍為約10¹⁶原子/cm³至約10¹⁸原子/cm³。在植入之後，可諸如藉由可接受的灰化製程來去除光阻劑。

在一些實施方式中，在對NFET區域112及PFET區域114進行植入之後，可執行退火以修復植入損傷且激活經植入的p型雜質及/或n型雜質。

在第2圖中，閘極結構120及220分別形成在p型井PW及n型井NW上。閘極結構120包含閘極介電層122以及位於閘極介電層122上的閘極電極124。類似地，閘極結構220包含閘極介電層222以及位於閘極介電層222上的閘極電極224。在一些實施方式中，閘極結構120及220的形成方法包括，例如但不侷限於，先沉積一或多層的閘極介電材料覆蓋整個基板110的p型井PW及n型井NW，再沉積一或多層的閘極電極材料於該一或多層的閘極介電材料上，接著採用適當的微影及蝕刻技術將沉積的閘極電極材料與閘極介電材料圖案化成位於p型井PW局部區域的閘極結構120、以及位於n型井NW局部區域的閘極結構220。

在這樣的實施方式中，由於閘極介電層122及222係來自相同的閘極介電材料，故閘極介電層122及222具有相同的介電材料。相似地，由於閘極電極124及224係來自相同的閘極電極材料，故閘極電極124及224具有相同的導電材料。在一些實施方式中，閘極介電層122及222可以包括氧化矽層。替代地，閘極介電層122及222可以可選地包括高介電常數(k)介電質材料、氮氧化矽、其他合適的材料或上述的組合。高k材料可以選自於金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿或上述的組合。閘極介電層122及222可以具有多層結構，例如一層氧化矽和另一層高k材料。可以使用化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化物、其他合適的製程或上述組合來形成閘極介電層122及222。

閘極電極124及224可以包括摻雜的多晶矽(polysilicon)。替代地，閘極電極124及224可以包括諸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi之類的金屬、其他合適的導電材料或上述的組合。閘極電極124及224可以通過CVD、PVD、電鍍和其他適當的製程形成。閘極電極124及224可以具有多層結構，並且可以使用不同製程的組合在多步驟製程中形成。

在第3圖中，圖案化遮罩層M1形成在PFET區域114上，用以定義接著形成在NFET區域112中的n型輕摻雜區130。圖案化遮罩層M1可包括有機材料，如光阻材料，並且可使用旋塗製程形成，隨後使用合適的光微影技術圖案化光阻材料以形成延伸穿過圖案化遮罩層M1的孔，並暴露出NFET區域112。例如，光阻材料被照射(曝露)及顯影以移除部分光阻材料。更詳細地，可將光遮罩(未示出)放置在光阻材料上，隨後可將光阻材料曝露於輻射射束，此輻射射束可為紫外(UV)或準分子雷射，如氟化氪(KrF)準分子雷射或氟化氬(ArF)準分子雷射。光阻材料的曝露可例如使用浸沒光微影工具或極紫外光(extreme ultraviolet light；EUV)工具來執行，以提高解析度並縮短最小可實現間距。可執行烘烤或固化處理來硬化曝露的光阻材料，並且可使用顯影劑來移除光阻材料的曝露或未曝露部分，此取決於使用的是正性抗蝕劑還是負性抗蝕劑。

在形成圖案化遮罩層M1之後，採用n型摻雜物進行n型輕摻雜離子佈植IMP1，以在NFET區域112中形成具有n型雜質(如磷、砷、銻或類似物)的n型輕摻雜(lightly doped source/drain；LDD)區130。閘極結構120用作此n型輕摻雜離子佈植IMP1的佈植遮罩，使得n型輕摻雜區可以實質上自對準至閘極結構120的側壁，而無須額外定義光阻圖案於NFET區域112上。在一些實施方式中，n型輕摻雜離子佈植IMP1的離子植入角度可以是傾斜的，使得n型輕摻雜區130不僅形成在NFET區域112中未被閘極結構120覆蓋的區域，還可以延伸至閘極結構120的下方。因此，n型輕摻雜區130會與閘極結構120部分重疊。

n型輕摻雜區130的摻雜濃度會低於後續形成的n型汲極區域的摻雜濃度，因此，n型輕摻雜區130的局部區域可用來減輕閘極結構120與後續形成的n型汲極區域之間的GIDL。在一些實施方式中，n型輕摻雜區130的摻雜濃度(亦即，n型雜質濃度)可以為約5x10¹⁶原子/cm³至約5x10¹⁸原子/cm³，但其他濃度範圍亦涵蓋於本揭露的範疇中。如果n型輕摻雜區130的摻雜濃度過低，則可能會導致形成的NFET的電流密度(current density)過低。如果n型輕摻雜區130的摻雜濃度過高，則可能會導致GIDL的抑制不足。在一些實施方式中，n型輕摻雜區130的摻雜濃度高於p型井PW及n型井NW的摻雜濃度。在一些實施方式中，n型輕摻雜區130的深度D1為約50奈米至約500奈米，但其他深度範圍亦涵蓋於本揭露的範疇中。

在完成n型輕摻雜離子佈植IMP1之後，可使用例如電漿灰化製程移除圖案化遮罩層M1。在一些實施方式中，執行電漿灰化製程使得光阻遮罩M1的溫度升高，直到光阻遮罩M1經歷熱分解且被移除。然而，可使用任何其他合適的製程，如濕式剝離，來移除圖案化遮罩層M1。

在第4圖中，圖案化遮罩層M2形成在NFET區域112上，用以定義接著形成在PFET區域114中的p型輕摻雜區230。圖案化遮罩層M2可包括有機材料，如光阻材料，並且可使用旋塗製程形成，隨後使用合適的光微影技術圖案化光阻材料以形成延伸穿過圖案化遮罩層M2的孔，並暴露出PFET區域114。詳細的微影製程已描述於關於圖案化遮罩層M1的記載中，故不重複敘述以求簡潔。

在形成圖案化遮罩層M2之後，採用p型摻雜物進行p型輕摻雜離子佈植IMP2，以在PFET區域114中形成具有p型雜質(如硼、氟化硼、銦或類似物)的p型輕摻雜(LDD)區230。閘極結構220用作此p型輕摻雜離子佈植IMP2的佈植遮罩，使得p型輕摻雜區可以實質上自對準至閘極結構220的側壁，而無須額外定義光阻圖案於PFET區域114上。在一些實施方式中，p型輕摻雜離子佈植IMP2的離子植入角度可以是傾斜的，使得p型輕摻雜區不僅形成在PFET區域114中未被閘極結構220覆蓋的區域，還可以延伸至閘極結構220的下方。

p型輕摻雜區230的摻雜濃度會低於後續形成的p型汲極區域的摻雜濃度，因此，p型輕摻雜區230的局部區域可用來減輕閘極結構220與後續形成的p型汲極區域之間的GIDL。在一些實施方式中，p型輕摻雜區230的摻雜濃度(亦即，p型雜質濃度)可以為約5x10¹⁶原子/cm³至約5x10¹⁸原子/cm³，但其他濃度範圍亦涵蓋於本揭露的範疇中。如果p型輕摻雜區230的摻雜濃度過低，則可能會導致形成的PFET的電流密度(current density)過低。如果p型輕摻雜區230的摻雜濃度過高，則可能會導致GIDL的抑制不足。在一些實施方式中，p型輕摻雜區230的摻雜濃度高於p型井PW及n型井NW的摻雜濃度。在一些實施方式中，p型輕摻雜區230的深度D2為約50奈米至約500奈米，但其他深度範圍亦涵蓋於本揭露的範疇中。在完成p型輕摻雜離子佈植IMP2之後，可使用例如電漿灰化製程移除圖案化遮罩層M2。然而，可使用任何其他合適的製程，如濕式剝離，來移除圖案化遮罩層M2。

在如第3及4圖所繪示的實施方式中，n型輕摻雜區130係先形成，而p型輕摻雜區230係後形成的。然而，在其他實施方式中，p型輕摻雜區230可先形成，而後再形成n型輕摻雜區130。也就是說，p型輕摻雜離子佈植IMP2的執行可早於n型輕摻雜離子佈植IMP1。在一些實施方式中，在完成n型輕摻雜離子佈植IMP1及/或p型輕摻雜離子佈植IMP2之後，可執行退火以修復植入損傷且激活經植入的p型雜質及/或n型雜質。

在第5圖中，當完成n型輕摻雜區130及p型輕摻雜區230後，閘極間隔物140形成於閘極結構120的相對兩側壁上，且閘極間隔物240形成於閘極結構220的相對兩側壁上。閘極間隔物140及240的形成方式可包含使用適當的沉積技術(例如，化學氣相沉積、原子層沉積等或其組合)在基板110上方共形地形成一或多層間隔物材料，接著執行非等向性蝕刻製程以蝕刻該一或多層間隔物材料，從而去除該一或多層間隔物材料的水平部分，並使該一或多層間隔物材料留在閘極結構120及220的側壁上。在閘極結構120的側壁上之剩餘的間隔物材料可稱為閘極間隔物140，而在閘極結構220的側壁上之剩餘的間隔物材料可稱為閘極間隔物240。在一些實施方式中，此非等向性蝕刻是使用由三氟甲烷(CHF₃)氣體和/或氯氣(Cl₂)產生的電漿的反應離子蝕刻製程。在一些實施方式中，閘極間隔物140及240包括氮化矽(Si₃N₄)，然而也可以使用其他材料(例如，氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、多孔介電材料、氫摻雜的碳氧化矽(SiOC：H)、低介電常數介電材料或其他合適的介電材料)。

在第6圖中，圖案化遮罩M3(例如圖案化的光阻)形成在PFET區域114上，並形成在NFET區域112中的一n型輕摻雜區130的局部區域上。舉例來說，圖案化遮罩M3覆蓋閘極結構120的一部分(例如：圖中閘極結構120的右側部分)、位在閘極結構120的該部分旁的一閘極間隔物140、以及位在該閘極間隔物140旁的n型輕摻雜區130，並露出n型輕摻雜區130的其他區域。在形成圖案化遮罩M3之後，採用n型摻雜物對露出的n型輕摻雜區130進行n型重摻雜離子佈植IMP3，以形成具有n型雜質(如磷、砷、銻或類似物)的n型源極區152及n型汲極區154。n型源極區152及n型汲極區154的摻雜濃度會高於n型輕摻雜區130的摻雜濃度。因此，n型源極區152及n型汲極區154可做為NFET的源極端(source terminal)與汲極端(drain terminal)，而剩餘的n型輕摻雜區130則可用來減輕閘極結構120與n型汲極區154之間的GIDL。

在一些實施方式中，n型源極區152及n型汲極區154的摻雜濃度(亦即，n型雜質濃度)可以為約10¹⁹原子/cm³至約10²⁰原子/cm³，但其他濃度範圍亦涵蓋於本揭露的範疇中。在一些實施方式中，n型源極區152及n型汲極區154的摻雜濃度比n型輕摻雜區130的摻雜濃度高超過一個數量級(order of magnitude)。如果n型源極區152及n型汲極區154的摻雜濃度沒有比n型輕摻雜區130的摻雜濃度高超過一個數量級，則剩餘的n型輕摻雜區130可能不足以產生期望的GIDL抑制。

在一些實施方式中，n型源極區152及n型汲極區154的深度D3大於或等於n型輕摻雜區130的深度D1，以利n型源極區152及n型汲極區154足夠深到能產生期望的電流於閘極結構120下方的通道區中。舉例來說，n型源極區152及n型汲極區154的深度D3與n型輕摻雜區130的深度D1的比值為約1：1至約2：1，但其他比值範圍亦涵蓋於本揭露的範疇中。

在完成n型重摻雜離子佈植IMP3之後，n型輕摻雜區130具有一些剩餘部分，這些剩餘部分的摻雜濃度實質上未被n型重摻雜離子佈植IMP3改變，而維持比n 型源極區152及n型汲極區154之摻雜濃度更低的輕摻雜濃度。n型輕摻雜區130的剩餘部分包含第一剩餘部分132從n型源極區152往閘極結構120下方的通道區延伸，而可在本文中稱為n型源極延伸區132，此外，n型輕摻雜區130的剩餘部分還包含第二剩餘部分134從n型汲極區154往閘極結構120下方的通道區延伸，而可在本文中稱為n型汲極延伸區134。由於圖案化遮罩M3覆蓋圖中右側的n型輕摻雜區130但不覆蓋圖中左側的n型輕摻雜區130，因此在完成以圖案化遮罩M3做為佈植遮罩的n型重摻雜離子佈植IMP3後，n型輕摻雜區130會具有不對稱對稱於閘極結構120的中心軸的n型源極延伸區132及n型汲極延伸區134。具體來說，n型汲極延伸區134橫向延伸的長度L1會比n型源極延伸區132橫向延伸的長度L2更長。如此一來，n型汲極區154與閘極結構120之間的橫向距離L3可被伸長的輕摻雜n型汲極延伸區134所增加，從而抑制GIDL。

此外，由於n型源極延伸區132橫向延伸的長度L2比n型汲極延伸區134橫向延伸的長度L1更短，故n型源極區152與閘極結構120之間的橫向距離會比n型汲極區154與閘極結構120之間的橫向距離L3更短，從而助於縮小NFET的尺寸。舉例來說，在第6圖所示的實施方式中，n型源極區152與閘極結構120之間的橫向距離實質上為零。也就是說，n型源極區152與n型源極延伸區132的交界實質上對齊閘極結構120的側壁。因此，這種不對稱n型源極/汲極延伸區152與154有助於在不過度增加NFET尺寸的情況下，有效抑制GIDL。因此，這樣的不對稱電晶體可應用於具有較嚴格的空間要求的電路中(亦即，電晶體排列密度要求較高的電路)，例如微有機發光二極體(micro organic light-emitting diode；micro OLED)的畫素驅動電路或其他電路。

在此類不對稱電晶體的一些實施方式中，n型汲極延伸區134橫向延伸的長度L1與n型源極延伸區132橫向延伸的長度L2的比值為約2：1至約5：1，但其他比值範圍亦涵蓋於本揭露的範疇中。如果n型汲極延伸區134橫向延伸的長度L1與n型源極延伸區132橫向延伸的長度L2的比值過大，則n型汲極延伸區134橫向延伸的長度L1可能會過長，從而導致電晶體的電流密度過低。如果n型汲極延伸區134橫向延伸的長度L1與n型源極延伸區132橫向延伸的長度L2的比值過小，則n型汲極延伸區134橫向延伸的長度L1可能會過短，可能會導致GIDL的抑制不足；或者是n型源極延伸區132橫向延伸的長度L2可能會過長，導致電晶體的尺寸可能會過大而無法適用於空間要求較嚴格的電路中。

在一些實施方式中，閘極結構120具有未被圖案化遮罩M3覆蓋的區域以及被圖案化遮罩M3覆蓋的區域。換句話說，閘極結構120延伸在圖案化遮罩M3外的橫向長度P1大於0，且閘極結構120在圖案化遮罩M3正下方延伸的橫向長度P2也大於0。在一些實施方式中，閘極結構120延伸在圖案化遮罩M3外的橫向長度P1與在圖案化遮罩M3下方延伸的橫向長度P2的總和為約0.1乘以此電晶體的預設Vdd電壓，但其他長度範圍亦涵蓋於本揭露的範疇中。在一些實施方式中，圖案化遮罩M3具有一側壁S3位於n型汲極區154上，此側壁S3與閘極結構120之間的橫向距離P3為約0.1微米至約0.5微米，但其他距離範圍亦涵蓋於本揭露的範疇中。如果圖案化遮罩M3的側壁S3與閘極結構120之間的橫向距離P3過長，將導致n型汲極區154與閘極結構120之間的橫向距離L3過長，從而可能影響電晶體的電流密度。如果圖案化遮罩M3的側壁S3與閘極結構120之間的橫向距離P3過短，將導致n型汲極區154與閘極結構120之間的橫向距離L3過短，從而可能導致GIDL的抑制不足。

在一些實施方式中，n型重摻雜離子佈植IMP3的離子植入角度可以是傾斜的，使得n型源極區152可側向(亦即橫向)地延伸跨過閘極間隔物140的外側壁至閘極間隔物140正下方。相似地，傾斜的離子植入角度也可使得n型汲極區154橫向地延伸跨過圖案化遮罩M3的側壁S3至圖案化遮罩M3的正下方。因此，圖案化遮罩M3可重疊p型源極區154與p型源極延伸區134的交界。

在完成n型重摻雜離子佈植IMP3之後，可使用例如電漿灰化製程移除圖案化遮罩層M3。然而，在其他實施方式中，可使用任何其他合適的製程，如濕式剝離，來移除圖案化遮罩層M3。

在第7圖中，圖案化遮罩M4(例如圖案化的光阻)形成在NFET區域112上，並形成在PFET區域114中的一p型輕摻雜區230的局部區域上。舉例來說，圖案化遮罩M4覆蓋閘極結構220的一部分(例如：圖中閘極結構220的右側部分)、位在閘極結構220的該部分旁的一閘極間隔物240、以及位在該閘極間隔物240旁的p型輕摻雜區230，並露出p型輕摻雜區230的其他區域。在形成圖案化遮罩M4之後，採用p型摻雜物對露出的p型輕摻雜區230進行p型重摻雜離子佈植IMP4，以形成具有p型雜質(如硼、氟化硼、銦或類似物)的p型源極區252及p型汲極區254。p型源極區252及p型汲極區254的摻雜濃度會高於p型輕摻雜區230的摻雜濃度。因此，p型源極區252及p型汲極區254可做為PFET的源極端與汲極端，而剩餘的p型輕摻雜區230則可用來減輕閘極結構220與p型汲極區254之間的GIDL。

在一些實施方式中，p型源極區252及p型汲極區254的摻雜濃度(亦即，p型雜質濃度)可以為約10¹⁹原子/cm³至約10²⁰原子/cm³，但其他濃度範圍亦涵蓋於本揭露的範疇中。在一些實施方式中，p型源極區252及p型汲極區254的摻雜濃度比p型輕摻雜區230的摻雜濃度高超過一個數量級。如果p型源極區252及p型汲極區254的摻雜濃度沒有比p型輕摻雜區230的摻雜濃度高超過一個數量級，則剩餘的p型輕摻雜區230可能不足以產生期望的GIDL抑制。

在一些實施方式中，p型源極區252及p型汲極區254的深度D4大於或等於p型輕摻雜區230的深度D2，以利p型源極區252及p型汲極區254足夠深到能產生期望的電流於閘極結構220下方的通道區中。舉例來說，p型源極區252及p型汲極區254的深度D3與p型輕摻雜區230的深度D2的比值為約1：1至約2：1，但其他比值範圍亦涵蓋於本揭露的範疇中。

在完成p型重摻雜離子佈植IMP4之後，p型輕摻雜區230具有一些剩餘部分，這些剩餘部分的摻雜濃度實質上未被p型重摻雜離子佈植IMP4改變，而維持比p型源極區252及p型汲極區254之摻雜濃度更低的輕摻雜濃度。p型輕摻雜區230的剩餘部分包含第一剩餘部分232從p型源極區252往閘極結構220下方的通道區延伸，而可在本文中稱為p型源極延伸區232，此外，p型輕摻雜區230的剩餘部分還包含第二剩餘部分234從p型汲極區254往閘極結構220下方的通道區延伸，而可在本文中稱為p型汲極延伸區234。由於圖案化遮罩M4覆蓋圖中右側的p型輕摻雜區230但不覆蓋圖中左側的p型輕摻雜區230，因此在完成以圖案化遮罩M4做為佈植遮罩的p型重摻雜離子佈植IMP4後，p型輕摻雜區230會具有不對稱於閘極結構220中心軸的p型源極延伸區232及p型汲極延伸區234。具體來說，p型汲極延伸區234橫向延伸的長度會比p型源極延伸區232橫向延伸的長度。如此一來，p型汲極區254與閘極結構220之間的橫向距離可被伸長的輕摻雜p型汲極延伸區234所增加，從而抑制GIDL。在一些實施方式中，p型汲極延伸區234橫向延伸的長度與p型源極延伸區232橫向延伸的長度的比值範圍及其選擇理由如前文中關於NFET的源極/汲極延伸區長度L1與L2的討論，故不重複敘述以求簡潔。

此外，由於p型源極延伸區232橫向延伸的長度比p型汲極延伸區234橫向延伸的長度更短，故p型源極區252與閘極結構220之間的橫向距離會比p型汲極區254與閘極結構220之間的橫向距離更短，從而助於縮小PFET的尺寸。舉例來說，在第7圖所示的實施方式中，p型源極區252與閘極結構220之間的橫向距離實質上為零。也就是說，p型源極區252與p型源極延伸區232的交界實質上對齊閘極結構220的側壁。因此，這種不對稱p型源極/汲極延伸區252與254有助於在不過度增加PFET尺寸的情況下，有效抑制GIDL。因此，這樣的不對稱電晶體可應用於具有較嚴格的空間要求的電路中。

在一些實施方式中，閘極結構220延伸在圖案化遮罩M4外的橫向長度大於0，且閘極結構220在圖案化遮罩M4下方延伸的橫向長度也大於0。在一些實施方式中，閘極結構220延伸在圖案化遮罩M4外的橫向長度與在圖案化遮罩M4下方延伸的橫向長度的總和為約0.1乘以此電晶體的預設Vdd電壓，但其他長度範圍亦涵蓋於本揭露的範疇中。在一些實施方式中，圖案化遮罩M4具有一側壁立於p型汲極區254上，此側壁與閘極結構220 之間的橫向距離為約0.1微米至約0.5微米，但其他距離範圍亦涵蓋於本揭露的範疇中。這個橫向距離範圍的選擇理由如同前文中關於圖案化遮罩M3的側壁S3與閘極結構120之間的橫向距離P3的討論，故不重複敘述以求簡潔。

在一些實施方式中，p型重摻雜離子佈植IMP4的離子植入角度可以是傾斜的，使得p型源極區252可側向地延伸跨過閘極間隔物240的外側壁至閘極間隔物240正下方。相似地，傾斜的離子植入角度也可使得p型汲極區254橫向地延伸跨過圖案化遮罩M4的側壁至圖案化遮罩M4的正下方。因此，圖案化遮罩M4可重疊p型源極區254與p型源極延伸區234的交界。

在完成p型重摻雜離子佈植IMP4之後，可使用例如電漿灰化製程移除圖案化遮罩層M4。然而，在其他實施方式中，可使用任何其他合適的製程，如濕式剝離，來移除圖案化遮罩層M4。

在如第6及7圖所繪示的實施方式中，n型源極/汲極區152及154係先形成，而p型源極/汲極區252及254係後形成的。然而，在其他實施方式中，p型源極/汲極區252及254可先形成，而後再形成n型源極/汲極區152及154。也就是說，p型重摻雜離子佈植IMP4的執行可早於n型重摻雜離子佈植IMP3。在一些實施方式中，在完成n型重摻雜離子佈植IMP3及/或p型重摻雜離子佈植IMP4之後，可執行退火以修復植入損傷且激活經植入的p型雜質及/或n型雜質。

在第8圖中，抗蝕劑保護氧化物(resist protection oxide)層160及260分別形成於NFET區域112及PFET區域114中，並分別覆蓋延伸在閘極間隔物140及240外的n型汲極延伸區134與p型汲極延伸區234。抗蝕劑保護氧化物層160及260的形成可包括沉積一層氧化物層(例如SiO₂層)，並接著採用適合的蝕刻技術(例如乾蝕刻、濕蝕刻或其組合)將此層氧化物層圖案化成抗蝕劑保護氧化物層160及260。抗蝕劑保護氧化物層160及260可以在後續討論的後續自對準矽化(salicide)製程期間達到矽化物阻擋層的作用。進一步來說，抗蝕劑保護氧化物層160及260覆蓋不形成矽化物的區域。進一步來說，這些抗蝕劑保護氧化物層160及260覆蓋n型汲極區154與p型汲極區254的局部區域，而可用來定義後續形成於n型汲極區154與p型汲極區254其他區域上的矽化物位置。此外，這些抗蝕劑保護氧化物層160及260也覆蓋閘極電極124及224的局部區域，故也可用來定義後續形成於閘極電極124及224其他區域上的矽化物位置。

閘極電極124具有未被抗蝕劑保護氧化物層160覆蓋的區域以及被抗蝕劑保護氧化物層160覆蓋的區域。換句話說，閘極電極124延伸在抗蝕劑保護氧化物層160外的橫向長度R1大於0，且閘極電極124在抗蝕劑保護氧化物層160下方延伸的橫向長度R2也大於0。在一些實施方式中，抗蝕劑保護氧化物層160具有端面1601位於n型汲極區154上。此端面1601與閘極結構120之間的橫向距離R3會大於或等於前述圖案化遮罩M3的側壁S3與閘極結構120之間的橫向距離P3，藉以確保在後續矽化製程中，矽化物不會形成在n型汲極延伸區134上。換句話說，如此抗蝕劑保護氧化物層160的端面1601與閘極結構120之間的橫向距離R3小於前述圖案化遮罩M3的側壁S3與閘極結構120之間的橫向距離P3，則在後續製程中矽化物可能會非預期性地形成在n型汲極延伸區134。類似地，抗蝕劑保護氧化物層260在p型汲極區254上的端面與閘極結構220之間的橫向距離也會小於前述圖案化遮罩M4的側壁與閘極結構220之間的橫向距離。

在一些實施方式中，抗蝕劑保護氧化物層160具有階梯狀底面結構BS1。此階梯狀底面結構BS1具有第一階1602、比第一階1602高的第二階1604、以及連接第一階1602與第二階1604的升階面(steprise)1606。階梯狀底面結構BS1的第一階1602從n型汲極延伸區134側向延伸跨過n型汲極延伸區134與n型汲極區154的交界至n型汲極區154中，但在完全覆蓋n型汲極區154之前終止。階梯狀底面結構BS1的第二階1604從閘極間隔物140側向延伸跨過閘極間隔物140與閘極電極124的交界至閘極電極124的頂面中，但在完全覆蓋閘極電極124之前終止。升階面1606在閘極間隔物140的外側壁上延伸。在閘極間隔物140的外側壁頂部具有因製程因素(例如用於形成閘極間隔物140、240的非等向性蝕刻)產生的圓角時，升階面1606的頂端也會具有相應形狀的凹弧面。

類似地，在一些實施方式中，抗蝕劑保護氧化物層260具有階梯狀底面結構BS2。此階梯狀底面結構BS2具有第一階2602、比第一階2602高的第二階2604、以及連接第一階2602與第二階2604的升階面2606。階梯狀底面結構BS2的第一階2602從p型汲極延伸區234側向延伸跨過p型汲極延伸區234與p型汲極區254的交界至p型汲極區254中，但在完全覆蓋p型汲極區254之前終止。階梯狀底面結構BS2的第二階2604從閘極間隔物240側向延伸跨過閘極間隔物240與閘極電極224的交界至閘極電極224的頂面中，但在完全覆蓋閘極電極224之前終止。升階面2606在閘極間隔物240的外側壁上延伸。在閘極間隔物240的外側壁頂部具有圓角時，升階面2606的頂端也會具有相應形狀的凹弧面。

在一些實施方式中，當抗蝕劑保護氧化物層160及260的材料係共形地(conformally)沉積於半導體基板110上時，抗蝕劑保護氧化物層160及260也會具有與階梯狀底面結構BS1、BS2實質上共形的階梯狀頂面結構，如第8圖所示。

在第9圖中，矽化物區域172、174、176、272、274、及276可以通過矽化製程形成(例如自對準矽化製程)。在一些實施方式中，矽化物區域172、174、176、 272、274、及276藉由以下形成：首先沉積能夠與下方的源極/汲極區域152、154、252、254的單晶矽及閘極電極124、224的多晶矽材料反應的金屬(諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或它們的合金)，然後執行熱退火製程使得此金屬與源極/汲極區域152、154、252、254的單晶矽及閘極電極124、224的多晶矽引起反應，以分別在源極/汲極區域152、154、252、254上形成矽化物區域172、174、272、274，且分別在閘極電極124及224上形成矽化物區域176及276。然後例如藉由蝕刻製程去除沉積金屬的未反應部分。儘管這些矽化物區域172、174、176、272、274、及276稱為矽化物區域，但是如果源極/汲極區域152、154、252、254及/或閘極電極176、276包含鍺或矽鍺，則矽化物區域172、174、176、272、274、及276也可以係鍺化物區域或矽鍺化物區域(例如，包含矽化物及鍺化物的區域)。

在一些實施方式中，如第9圖所示，矽化物區域172係從n型源極區152內延伸至比n型源極區152的頂面更高的位置；矽化物區域174係從n型汲極區154內延伸至比n型汲極區154的頂面更高的位置；矽化物區域176係從閘極電極124內延伸至比閘極電極124的頂面更高的位置；矽化物區域272係從p型源極區252內延伸至比p型源極區252的頂面更高的位置；矽化物區域274係從p型汲極區254內延伸至比p型汲極區254的頂面更高的位置；矽化物區域276係從閘極電極224內延伸至比閘極電極224的頂面更高的位置。因此，閘極矽化物區176與n型汲極矽化物區174分別接觸抗蝕劑保護氧化物層160的相對兩端面，而閘極矽化物區276與p型汲極矽化物區274分別接觸抗蝕劑保護氧化物層260的相對兩端面。另外，n型源極矽化物區172會接觸閘極間隔物140的外側壁，p型源極矽化物區272會接觸閘極間隔物240的外側壁。

在第10圖中，層間介電層(interlayer dielectric；ILD)190沉積橫跨NFET區域112及PFET區域114。層間介電層190可由介電質材料形成且可藉由任何合適的方法(諸如CVD、電漿增強CVD(plasma-enhanced CVD；PECVD)或FCVD)來沉積。介電質材料可包括磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜矽玻璃(undoped silicate glass；USG)等。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施方式中，接觸蝕刻停止層(contact etch stop layer；CESL)(未繪示)可在層間介電層190之前先沉積在基板110。CESL可包含介電質材料(諸如氮化矽、二氧化矽，氮氧化矽等)，其具有與上覆的層間介電層190的材料不同的蝕刻速率。

接著，在NFET區域112中形成延伸穿過層間介電層190至n型源極矽化物區172的源極接觸182、延伸穿過層間介電層190至n型汲極矽化物區174的汲極接觸184、及延伸穿過層間介電層190至閘極矽化物區176的閘極接觸186，並在PFET區域114中形成延伸穿過層間介電層190至n型源極矽化物區272的源極接觸282、延伸穿過層間介電層190至n型汲極矽化物區274的汲極接觸284、及延伸穿過層間介電層190至閘極矽化物區276的閘極接觸286。這些接觸182、184、186、282、284、286可各自包含一或多個層，諸如阻障層、擴散層及填充材料。例如，在一些實施方式中，這些接觸182、184、186、282、284、286各自包括阻障層及導電材料且電耦合到下面的導電特徵結構(例如矽化物區)。阻障層可包括鈦、氮化鈦、鉭、氮化鉭等金屬或金屬氮化物。導電材料可以係銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。

這些接觸182、184、186、282、284、286的形成可包含，在層間介電層190利用適當的微影及蝕刻製程形成多個接觸孔，以分別暴露矽化物區172、174、176、272、274、及276，沉積一或多種金屬材料於這些接觸孔中。接著，可執行平坦化製程(諸如CMP)以從層間介電層190的表面去除過量材料。

第11圖繪示根據部分實施方式之形成積體電路的方法的流程圖。儘管將方法繪示和/或描述為一系列步驟或事件，但是應當理解，此方法不限於所繪示的順序或步驟。因此，在部分實施方式中，可以使用與所繪示之順序不同的順序執行這些步驟，和/或可以同時執行這些步驟。此外，在部分實施方式中，可以將所繪示的步驟或事件細分為多個步驟或事件，其可以在不同的時間執行或與其他步驟或子步驟同時地執行。在部分實施方式中，可以省略一些繪示的步驟或事件，並且可以包括其他未繪示的步驟或事件。

在方框S101中，閘極結構形成於基板上。第2圖繪示對應方框S101的步驟的部分實施方式的剖面圖。

在方框S102中，輕摻雜源極區域與輕摻雜汲極區域形成於閘極結構的相對側。第3及4圖繪示對應方框S101的步驟的部分實施方式的剖面圖。

在方框S103中，閘極間隔物形成於閘極結構的側壁。第5圖繪示對應方框S103的步驟的部分實施方式的剖面圖。

在方框S104中，形成圖案化遮罩遮蔽部分的輕摻雜汲極區域。第6及7圖繪示對應方框S104的步驟的部分實施方式的剖面圖。

在方框S105中，執行離子佈植以形成源極區域及汲極區域。第6及7圖繪示對應方框S105的步驟的部分實施方式的剖面圖。

在方框S106中，圖案化遮罩被移除。第8圖繪示對應方框S106的步驟的部分實施方式的剖面圖。

在方框S107中，抗蝕劑保護氧化物層係形成以覆蓋輕摻雜汲極區域的剩餘部分。第8圖繪示對應方框S107 的步驟的部分實施方式的剖面圖。

在方框S108中，矽化物區域係形成於源極區域、閘極結構及汲極區域上。第9圖繪示對應方框S108的步驟的部分實施方式的剖面圖。

在方框S109中，汲極接觸、源極接觸、及閘極接觸係形成於矽化物區上。第10圖繪示對應方框S109的步驟的部分實施方式的剖面圖。

第12圖至第16圖繪示根據本揭露的部分實施方式之積體電路形成方法的示例性順序過程。可理解到，可以在第12圖至第16圖所示的操作之前、期間和之後提供附加的操作，並且下面描述的一些操作可以被替換或消除以作為對於此方法之另外的實施方式。操作/過程的順序可以互換。

第12圖繪示在執行如第5圖所示之閘極間隔物140及240形成之後的步驟。在第12圖中，圖案化遮罩M5(例如圖案化的光阻)形成在PFET區域114上，並形成在NFET區域112中的兩n型輕摻雜區130的局部區域上。舉例來說，圖案化遮罩M3覆蓋閘極結構120的相對兩部分(例如：圖中閘極結構120的左側部分及右側部分)、兩閘極間隔物140、以及位在該兩閘極間隔物140旁的兩n型輕摻雜區130，並露出這兩n型輕摻雜區130的其他區域。在形成圖案化遮罩M5之後，對露出的n型輕摻雜區130進行n型重摻雜離子佈植IMP5，以形成具有n型雜質(如磷、砷、銻或類似物)的n型源極區152及 n型汲極區154。n型源極區152及n型汲極區154的摻雜濃度及深度如前文中關於第6圖的描述所載，故不重複以求簡潔。

遮罩M5的圖案可經設計使得在完成n型重摻雜離子佈植IMP5之後，n型輕摻雜區130具有實質上對稱於閘極結構120的中心軸之第一及第二剩餘部分136及138。這些剩餘部分136及138的摻雜濃度實質上未被n型重摻雜離子佈植IMP5改變，而維持比n型源極區152及n型汲極區154之摻雜濃度更低的輕摻雜濃度。第一剩餘部分136從n型源極區152往閘極結構120下方的通道區延伸，而可在本文中稱為n型源極延伸區136。第二剩餘部分138從n型汲極區154往閘極結構120下方的通道區延伸，而可在本文中稱為n型汲極延伸區138。由於圖案化遮罩M5同時覆蓋圖中右側的n型輕摻雜區130與圖中左側的n型輕摻雜區130，因此在完成以圖案化遮罩M5做為佈植遮罩的n型重摻雜離子佈植IMP5後，n型輕摻雜區130會具有實質上對稱的n型源極延伸區136及n型汲極延伸區138。具體來說，n型汲極延伸區138橫向延伸的長度L6和n型源極延伸區136橫向延伸的長度L7係相當的(comparable)或實質上相等的。因此，n型源極區152與n型汲極區154的橫向長度也是相當或實質上相等的。這種對稱的NFET可應用於具有較寬鬆的空間要求的電路中(亦即，電晶體排列密度要求較低的電路)、或是應用於源極電壓與汲極電壓相當的電路中。

關於n型源極延伸區136及n型汲極延伸區138、n型源極區152及n型汲極區154的其他細節如同前文中關於第6圖的敘述所載，故不重複敘述以求簡潔。在完成n型重摻雜離子佈植IMP5之後，可使用例如電漿灰化製程移除圖案化遮罩層M5。然而，在其他實施方式中，可使用任何其他合適的製程，如濕式剝離，來移除圖案化遮罩層M5。

在第13圖中，圖案化遮罩M6(例如圖案化的光阻)形成在NFET區域112上，並形成在PFET區域114中的兩p型輕摻雜區230的局部區域上。舉例來說，圖案化遮罩M6覆蓋閘極結構220的兩部分(例如：圖中閘極結構220的左側部分與右側部分)、位在閘極結構220旁的兩閘極間隔物240、以及該兩閘極間隔物240旁的兩p型輕摻雜區230，並露出這兩p型輕摻雜區230的其他區域。在形成圖案化遮罩M6之後，對露出的p型輕摻雜區230進行p型重摻雜離子佈植IMP6，以形成具有p型雜質(如硼、氟化硼、銦或類似物)的p型源極區252及p型汲極區254。p型源極區252及p型汲極區254的摻雜濃度及深度如前文中關於第7圖的描述所載，故不重複以求簡潔。

遮罩M6的圖案可經設計使得在完成p型重摻雜離子佈植IMP6之後，p型輕摻雜區230具有實質上對稱於閘極結構220的中心軸的第一及第二剩餘部分236及238。這些剩餘部分236及238的摻雜濃度實質上未被p 型重摻雜離子佈植IMP6改變，而維持比p型源極區252及p型汲極區254之摻雜濃度更低的輕摻雜濃度。第一剩餘部分232從p型源極區252往閘極結構220下方的通道區延伸，而可在本文中稱為p型源極延伸區236。第二剩餘部分234從p型汲極區254往閘極結構220下方的通道區延伸，而可在本文中稱為p型汲極延伸區238。由於圖案化遮罩M6同時覆蓋圖中右側的p型輕摻雜區230與圖中左側的p型輕摻雜區230，因此在完成以圖案化遮罩M6做為佈植遮罩的p型重摻雜離子佈植IMP6後，p型輕摻雜區230會具有對稱的p型源極延伸區236及p型汲極延伸區238。具體來說，p型汲極延伸區238橫向延伸的長度與p型源極延伸區236橫向延伸的長度相當或實質上相等。因此，p型源極區252與p型汲極區254的橫向長度也是相當或實質上相等的。這種對稱的PFET可應用於具有較寬鬆的空間要求的電路中(亦即，電晶體排列密度要求較低的電路)、或是應用於源極電壓與汲極電壓相當的電路中。

關於p型源極延伸區236及p型汲極延伸區238、p型源極區252及p型汲極區254的其他細節如同前文中關於第7圖的敘述所載，故不重複敘述以求簡潔。在完成p型重摻雜離子佈植IMP6之後，可使用例如電漿灰化製程移除圖案化遮罩層M6。然而，在其他實施方式中，可使用任何其他合適的製程，如濕式剝離，來移除圖案化遮罩層M6。在一些實施方式中，在完成n型重摻雜離子佈植IMP5 及/或p型重摻雜離子佈植IMP6之後，可執行退火以修復植入損傷且激活經植入的p型雜質及/或n型雜質。

在第14圖中，抗蝕劑保護氧化物層162及164形成於NFET區域112中並分別覆蓋實質上對稱的n型源極延伸區136與n型汲極延伸區138，抗蝕劑保護氧化物層262及264形成於PFET區域114中並分別覆蓋實質上對稱的p型源極延伸區236與p型汲極延伸區238。在一些實施方式中，抗蝕劑保護氧化物層162及164實質上對稱於閘極結構120的中心軸，而抗蝕劑保護氧化物層262及264實質上對稱於閘極結構220的中心軸。抗蝕劑保護氧化物層162、164、262及264的材料、形成方法與幾何形狀尺寸的細節如同前文中關於第8圖的抗蝕劑保護氧化物層160及260的敘述所載，故不重複以求簡潔。

在第15圖中，矽化物區域172、174、176、272、274、及276可以通過矽化製程(例如自對準矽化製程)分別於n型源極區域152、n型汲極區域174、NFET閘極電極124、p型源極區域252、p型汲極區域254、及PFET閘極電極224上。矽化物區域的材料、形成方法、與幾何形狀尺寸的細節如同前文中關於第9圖的敘述所載，故不重複敘述。

在第16圖中，層間介電層190沉積於NFET區域112及PFET區域114。接著，在NFET區域112中形成延伸穿過層間介電層190至n型源極矽化物區172的源極接觸182、延伸穿過層間介電層190至n型汲極矽化物區174的汲極接觸184、及延伸穿過層間介電層190至閘極矽化物區176的閘極接觸186，並在PFET區域114中形成延伸穿過層間介電層190至n型源極矽化物區272的源極接觸282、延伸穿過層間介電層190至n型汲極矽化物區274的汲極接觸284、及延伸穿過層間介電層190至閘極矽化物區276的閘極接觸286。層間介電層190與接觸182、184、186、282、284、及286的材料及形成方法的細節如同前文中關於第10圖的敘述所載，故不重複以求簡潔。

第17圖至第21圖繪示根據本揭露的部分實施方式之積體電路形成方法的示例性順序過程。可理解到，可以在第17圖至第21圖所示的操作之前、期間和之後提供附加的操作，並且下面描述的一些操作可以被替換或消除以作為對於此方法之另外的實施方式。操作/過程的順序可以互換。

第17圖繪示在執行如第5圖所示之閘極間隔物140及240形成的步驟。如第17圖所示，基板110包括第一元件區域111、第二元件區域113以及第三元件區域115。在一些實施方式中，第一元件區域111係用於形成具有較嚴格的空間要求的電路(亦即，電晶體排列密度要求較高的電路)，第二元件區域113係用於形成具有較寬鬆的空間要求的電路，而第三元件區域115係用於形成具有較寬鬆的GIDL要求的電路。

在一些實施方式中，第一、第二、及第三元件區域 111、113、及115分別包含井區域WEL1、WEL2及WEL3。這些井區域WEL1、WEL2及WEL3包含p型井及/或n型井。p型井與n型井的材料及形成方法如同前文中關於第1圖的敘述所載，故不重複以求簡潔。

在一些實施方式中，第一、第二、及第三元件區域111、113、及115分別包含具有閘極介電層322及閘極電極324的閘極結構320、具有閘極介電層422及閘極電極424的閘極結構420、及具有閘極介電層322及閘極電極524的閘極結構520。閘極結構320、420及520的材料及形成方法如同前文中關於第2圖的敘述所載，故不重複以求簡潔。

在一些實施方式中，第一、第二、及第三元件區域111、113、及115分別包含位於閘極結構320相對側的輕摻雜區域330、位於閘極結構420相對側的輕摻雜區域430、以及位於閘極結構520相對側的輕摻雜區域530。這些輕摻雜區域330、430及530包含n型輕摻雜區域及/或p型輕摻雜區域。n型輕摻雜區域與p型輕摻雜區域的材料、形成方法、與幾何形狀尺寸如同前文中關於第3及4圖的敘述所載，故不重複以求簡潔。

在一些實施方式中，第一、第二、及第三元件區域111、113、及115分別包含覆蓋閘極結構320側壁的閘極間隔物340、覆蓋閘極結構420側壁的閘極間隔物440以及覆蓋閘極結構520側壁的閘極間隔物540。閘極間隔物340、440及540的材料及形成方法如同前文中關於第 5圖的敘述所載，故不重複以求簡潔。

在第18圖中，圖案化遮罩M7被形成以覆蓋第一元件區域111的一對輕摻雜區域330中的其中一者，並覆蓋第二元件區域113的一對輕摻雜區域430中的兩者，且不覆蓋第三元件區域115的一對輕摻雜區域530中的任一者。舉例來說，舉例來說，在第一元件區域111中，圖案化遮罩M7覆蓋閘極結構340的一部分(例如：圖中閘極結構320的右側部分)、位在閘極結構320的該部分旁的單一閘極間隔物340、以及位在該閘極間隔物340旁的單一輕摻雜區330，並露出該輕摻雜區330的其他區域；在第二元件區域113中，圖案化遮罩M7覆蓋閘極結構420的相對兩部分(例如：圖中閘極結構420的左側部分及右側部分)、兩閘極間隔物440、以及位在該兩閘極間隔物440旁的兩輕摻雜區430，並露出這兩n型輕摻雜區430的其他區域。在形成圖案化遮罩M7之後，對露出的輕摻雜區330、430及530進行重摻雜離子佈植IMP7，以形成具有n型雜質(如磷、砷、銻或類似物)或p型雜質(如硼、氟化硼、銦或類似物)的源極區352及汲極區354於第一元件區域111中、形成具有n型雜質或p型雜質的源極區452及汲極區454於第二元件區域113中、及形成具有n型雜質或p型雜質的源極區552及汲極區554於第三元件區域115中。源極/汲極區352、354、452、454、552及554的摻雜濃度及深度如前文中關於第6及7圖的描述所載，故不重複以求簡潔。

遮罩M7的圖案可經設計使得在完成重摻雜離子佈植IMP7之後，第一元件區域111中的輕摻雜區330的剩餘部分包含不對稱於閘極結構320的中心軸的源極延伸區332及汲極延伸區334，第一元件區域113中的輕摻雜區430的剩餘部分包含實質上對稱於閘極結構420的中心軸的源極延伸區436及汲極延伸區438，第三元件區域115中的輕摻雜區530的剩餘部分包含實質上對稱於閘極結構520的中心軸但橫向長度比源極/汲極延伸區436/438更小的源極延伸區531及汲極延伸區533。

在第一元件區域111中，汲極延伸區334的橫向長度比源極延伸區332更長，故可在不過度增加電晶體尺寸的情況下抑制GIDL。因此，具有較嚴格的GIDL要求及較嚴格的空間要求的電路可設計並形成於第一元件區域111中。在第二元件區域113中，汲極延伸區438拉大了汲極區域454至閘極結構420的距離，故可抑制GIDL，此外源極延伸區436也拉大了源極區域452至閘極結構420的距離，故第二元件區域113中的電晶體尺寸可能會比第一元件區域111中的電晶體尺寸稍大。因此，具有較嚴格的GIDL要求但較寬鬆的空間要求的電路可設計並形成於第二元件區域113中。在第三元件區域115中，汲極延伸區533並沒有拉大汲極區域554至閘極結構520的距離，故可能具有較高的GIDL。因此，具有較寬鬆的GIDL要求但較嚴格的空間要求的電路可設計並形成於第三元件區域115中。

在完成重摻雜離子佈植IMP7之後，可使用例如電漿灰化製程移除圖案化遮罩層M7。然而，在其他實施方式中，可使用任何其他合適的製程，如濕式剝離，來移除圖案化遮罩層M7。在一些實施方式中，在完成重摻雜離子佈植IMP7之後，可執行退火以修復植入損傷且激活經植入的p型雜質及/或n型雜質。

在19圖中，抗蝕劑保護氧化物層360形成於第一元件區域111中並覆蓋汲極延伸區334，抗蝕劑保護氧化物層462及464形成於第二元件區域113中並分別覆蓋實質上對稱的源極延伸區436與汲極延伸區438，而並無抗蝕劑保護氧化物層形成於第三元件區域115中。抗蝕劑保護氧化物層462及464實質上對稱於閘極結構420的中心軸。抗蝕劑保護氧化物層360、462、及464的材料、形成方法與幾何形狀尺寸的細節如同前文中關於第8圖的抗蝕劑保護氧化物層160及260的敘述所載，故不重複以求簡潔。

在第20圖中，執行矽化製程(例如自對準矽化製程)，以在第一元件區域111中的源極區域352、汲極區域354及閘極電極324上分別形成矽化物區域372、374及376，在第二元件區域113中的源極區域452、汲極區域454及閘極電極424上分別形成矽化物區域472、474及476，並在第三元件區域115中的源極區域552、汲極區域554及閘極電極524上分別形成矽化物區域572、574及576。矽化物區域的材料、形成方法、與幾何形狀尺寸的細節如同前文中關於第9圖的敘述所載，故不重複敘述。

在第21圖中，層間介電層390沉積於第一、第二、及第三元件區域111、113及115上。接著，在第一元件區域111中形成延伸穿過層間介電層390至源極矽化物區372的源極接觸382、延伸穿過層間介電層390至汲極矽化物區374的汲極接觸384、及延伸穿過層間介電層390至閘極矽化物區376的閘極接觸386；在第二元件區域113中形成延伸穿過層間介電層390至源極矽化物區472的源極接觸482、延伸穿過層間介電層390至汲極矽化物區474的汲極接觸484、及延伸穿過層間介電層390至閘極矽化物區476的閘極接觸486；並在第三元件區域115中形成延伸穿過層間介電層390至源極矽化物區572的源極接觸582、延伸穿過層間介電層390至汲極矽化物區574的汲極接觸584、及延伸穿過層間介電層390至閘極矽化物區576的閘極接觸586。層間介電層390與接觸382、384、386、482、484、486、582、584、及586的材料及形成方法的細節如同前文中關於第10圖的敘述所載，故不重複以求簡潔。

第22圖繪示不同電晶體1及2的關閉電流(off current，也可稱漏電流)的實驗結果比較圖，其中縱軸代表汲極電流，橫軸代表汲極電壓Vd。曲線C1為電晶體1的漏電流曲線，曲線C2為電晶體2的漏電流曲線，其中電晶體1為具有延伸至閘極間隔物外的汲極延伸區的電晶體(如第21圖所示之元件區域111或113中的電晶體)，電晶體2的汲極延伸區則沒有延伸至閘極間隔物外(如第21圖所示之元件區域115中的電晶體)。由第22圖可知，當汲極電壓超過一定程度時，漏電流曲線C2變的比漏電流曲線C1更為陡峭。也就是說，電晶體2比電晶體1更容易產生漏電流。由此可知，具有延伸至閘極間隔物外的汲極延伸區之電晶體1具有比電晶體2更好的GIDL抑制效果。

基於以上討論，可以看出本揭露提供了益處。然而，應當理解，其他實施例可以提供附加的益處，並且在本文中不必公開所有益處，並且對於所有實施例都不需要特定的益處。一些實施方式的一個益處是，由GIDL所造成的漏電流可被延伸至閘極間隔物外的汲極延伸區所抑制。一些實施方式的另一個益處是，此延伸至閘極間隔物外的汲極延伸區可由LDD製程來形成，故製程穩定度可相當於標準的電晶體製程，且無須增加額外的成本。

在一些實施方式中，半導體元件之形成方法包含形成一閘極結構於一基板上；形成一第一閘極間隔物及一第二閘極間隔物分別在該閘極結構的相對側壁上；植入一第一導電類型的一第一摻雜物於該基板中，以形成鄰接該第一閘極間隔物的一輕摻雜源極區、以及鄰接該第二閘極間隔物的一輕摻雜汲極區；形成一圖案化遮罩於該輕摻雜汲極區的一第一部分上，並留下該輕摻雜汲極區的一第二部分成暴露的；以及在該圖案化遮罩存在時，植入該第一導電類型的一第二摻雜物於該基板中，使得該輕摻雜汲極區的該第二部分轉變為一汲極區。

在一些實施方式中，形成該圖案化遮罩會使得該輕摻雜源極區不被該圖案化遮罩所覆蓋。

在一些實施方式中，在植入該第二摻雜物於該基板中的過程中，該輕摻雜汲極區的該第一部分的摻雜濃度維持不變。

在一些實施方式中，植入該第二摻雜物於該基板中也使得該輕摻雜源極區的一部分轉變為一源極區，並留下該輕摻雜源極區之位在該第一閘極間隔物下的一另一部分保持成未轉變的。

在一些實施方式中，該輕摻雜源極區的該未轉變部分的長度小於該輕摻雜汲極區之該第一部分的長度。

在一些實施方式中，該源極區域與該汲極區域不對稱於該閘極結構的一中心軸。

在一些實施方式中，該圖案化遮罩也形成於該輕摻雜源極區的一第一部分上，並留下該輕摻雜源極區的一第二部分成暴露的。

在一些實施方式中，植入該第二摻雜物於該基板中也使得該輕摻雜源極區的該第二部分轉變為一源極區。

在一些實施方式中，該輕摻雜源極區的該第一部分的長度實質上同於該輕摻雜汲極區的該第一部分的長度。

在一些實施方式中，此方法更包含在植入該第二摻雜物於該基板中之後，移除該圖案化遮罩層以暴露出該輕摻雜汲極區的該第一部分以及該輕摻雜源極區的該第一部分；以及在移除該圖案化遮罩後，形成一第一保護層於該輕摻雜汲極區的該第一部分、及一第二保護層於該輕摻雜汲極區的該第二部分。

在一些實施方式中，該第一保護層與該第二保護層係對稱於該閘極結構的一中心軸。

在一些實施方式中，一種半導體元件之形成方法包含形成一閘極結構於一基板上；形成一第一閘極間隔物於該閘極結構的一第一側、及一第二閘極結構於該閘極結構的一第二側；形成在第一間隔物附近的一輕摻雜源極區、及在該第二間隔物附近的一輕摻雜汲極區；形成從該輕摻雜源極區沿著遠離該閘極結構的一方向橫向延伸的一源極區、及從該輕摻雜汲極區沿著遠離該閘極結構的一方向橫向延伸的一汲極區；在形成該源極區與該汲極區後，形成一保護層，該保護層延伸跨過該輕摻雜汲極區與該汲極區的一交界並在覆蓋整個該汲極區之前終止；以及在該保護層存在時，形成一汲極矽化物區於該汲極區中。

在一些實施方式中，該保護層更延伸跨過該第二閘極間隔物與該閘極結構之間的一界面並在覆蓋整個該閘極結構之前終止。

在一些實施方式中，此方法更包含在該保護層存在時，形成一閘極矽化物層於該閘極結構上。

在一些實施方式中，該閘極矽化物層接觸該第一閘極間隔物但與該第二閘極間隔物分離。

在一些實施方式中，該源極區沒有該保護層。

在一些實施方式中，一種半導體元件包含一閘極結構，於一基板上；一第一閘極間隔物及一第二閘極間隔物，分別於該閘極結構的相對側；一輕摻雜汲極區，從該第一閘極間隔物的正下方橫向延伸至跨過該第一閘極間隔物的一外側壁；一汲極區，從該輕摻雜汲極區沿著遠離該閘極結構的一方向橫向延伸；一第一保護層，於該輕摻雜汲極區上；以及一汲極矽化物區，於該汲極區上並接觸該第一保護層的一端面。

在一些實施方式中，該第一保護層具有一階梯狀底面，該階梯狀底面包含從該輕摻雜汲極區延伸至跨過該輕摻雜汲極區與該汲極區的一交界的一第一階、從該閘極結構之一頂面延伸至跨過該閘極結構與該第一閘極間隔物之間的一界面的一第二階、以及連接該第一階及該第二階的一升階面。

在一些實施方式中，半導體元件更包含一第二保護層，位於該輕摻雜源極區上；以及一源極矽化物層，位於該源極區上並接觸該第二保護層的一端面。

在一些實施方式中，半導體元件更包含一閘極矽化物層，位於該閘極結構上，該閘極矽化物層從該第一保護層延伸至該第二保護層。

前述概述了幾個實施方式的特徵，使得具有本領域之通常知識者可以更好地理解本揭露的各方面。具有本領域之通常知識者應當理解，他們可以容易地將本揭露作為設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的益處。具有本領域之通常知識者還應該理解，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變、替換和變更。