TWI844207B - 非揮發性記憶體及其電壓偵測電路 - Google Patents

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Abstract

本發明為一種非揮發性記憶體的電壓偵測電路。當一待機信號不動作時，非揮發性記憶體的電源供應單元產生一陣列電壓至一第一節點。電壓偵測電路包括一初始電壓產生器、一電容器、一拴鎖器與一組合邏輯電路。初始電壓產生器接收一反相待機信號與一致能信號。初始電壓產生器的一輸出端連接至一第二節點。電容器耦接於第一節點與第二節點之間。拴鎖器的一輸入端連接至第二節點，拴鎖器的一輸出端連接至一第三節點。組合邏輯電路的一輸入端連接至第三節點，組合邏輯電路的一輸出端產生致能信號。

Description

非揮發性記憶體及其電壓偵測電路
本發明是有關於一種非揮發性記憶體及其內部電路，且特別是有關於一種可處於閒置模式(idle mode)下的非揮發性記憶體(non-volatile memory)及其相關的電壓偵測電路。
眾所周知，非揮發性記憶體(non-volatile memory)已經非常廣泛的應用於各種電子產品。在低功耗(low power)的電子產品中，非揮發性記憶體會進入閒置模式(idle mode)，以防止過多功率損耗。
請參照第1圖，其所繪示為習知電子產品中非揮發性記憶體示意圖。非揮發性記憶體100包括一記憶體模組(memory module)120、處理單元112與電源供應單元114。記憶體模組120中包括一驅動電路122與一記憶陣列(memory array)124。
非揮發性記憶體100連接至一主機(host)180並接收一供應電壓(supply voltage)VDD。舉例來說，電子產品的電池提供供應電壓VDD，使得非揮發性記憶體100接收供應電壓VDD而運作。
處理單元112連接至主機180以及記憶體模組120。當非揮發性記憶體100在正常模式(normal mode)時，處理單元112接收主機180發出的存取指令(access command)，並產生控制信號Ctrl來存取記憶體模組120中的資料。
再者，電源供應單元114將供應電壓VDD轉換為陣列電壓VARRAY，並傳遞至記憶體模組120的驅動電路122。舉例來說，驅動電路122中至少包括一字元線驅動器(word line driver)。字元線驅動器接收陣列電壓VARRAY，且字元線驅動器連接至記憶陣列124的多條字元線WL1~WLn。
當處理單元112存取記憶體模組120中的資料時，字元線驅動器將陣列電壓VARRAY轉換為字元線電壓(word line voltage)，並根據控制信號Ctrl來驅動記憶陣列124中的特定一條字元線(word line)。
當主機180與非揮發性記憶體100之間未進行存取動作超過一特定時間之後，非揮發性記憶體100會切換為閒置模式(idle mode)。在閒置模式時，處理單元112動作(assert)待機信號(standby signal，STB)並維持一小部份的內部電路運作。另外，電源供應單元114則根據待機信號STB而停止運作。因此，電源供應單元114停止產生陣列電壓VARRAY，使得記憶體模組120也停止運作。
當主機180對非揮發性記憶體100再次進行存取動作時，非揮發性記憶體100會再次由閒置模式(idle mode)切換至正常模式(normal mode)。此時，處理單元112不動作(deassert)待機信號STB，電源供應單元114會再次啟動(start-up)並產生陣列電壓VARRAY。
然而，由於電源供應單元114啟動時間(start-up time)過長，於啟動的過程中，陣列電壓VARRAY尚未準備好(ready)，驅動電路122無法即時接收陣列電壓VARRAY來快速地(quickly)驅動字元線。也就是說，當非揮發性記憶體100 由閒置模式(idle mode)切換至正常模式(normal mode)時，由於電源供應單元114無法即時供陣列電壓VARRAY，將導致處理單元112無法即時存取記憶體模組120中的資料，造成非揮發性記憶體100的存取效率(performance)降低。
為了解決非揮發性記憶體100由閒置模式切換至正常模式的初期，處理單元112無法即時存取記憶體模組120的缺陷。在習知非揮發性記憶體100中可以設計一個啟動時間(start-up time)短，能夠快速準備好(ready)陣列電壓VARRAY的電源供應單元114。
然而，電源供應單元114至少包括：帶差參考電路(bandgap reference circuit)、電壓調整器(voltage regulator)與電荷泵(charge pump)。為了縮短電源供應單元114的啟動時間(start-up time)，需要的電荷泵尺寸(size)會非常大，會佔據電源供應單元114很大的佈局面積(layout area)。
請參照第2圖，其所繪示為習知另一非揮發性記憶體示意圖。相較於第1圖之非揮發性記憶體100，非揮發性記憶體200中更包括一輔助電源供應單元210。
輔助電源供應單元210接收供應電壓VDD以及待機信號STB，並產生陣列電壓VARRAY。於正常模式時，待機信號STB未動作，輔助電源供應單元210未運作，由電源供應單元114產生陣列電壓VARRAY。於閒置模式時，待機信號STB動作，電源供應單元114未運作，由輔助電源供應單元210產生陣列電壓VARRAY。
如上所述，不論在閒置模式或正常模式時，非揮發性記憶體200中的記憶體模組120皆能收到陣列電壓VARRAY。因此，當非揮發性記憶體200由閒置模式切換至正常模式時，由於記憶體模組120已經接收到陣列電壓VARRAY，所以處理單元112可立刻存取記憶體模組120中的資料。
然而，在非揮發性記憶體200中增加輔助電源供應單元210也會增加佈局面積(layout area)，並且產生額外的功耗。
本發明係有關於一種非揮發性記憶體，包括：一處理單元，產生一待機信號；一電源供應單元，連接至一第一節點，該電源供應單元接收該待機信號，其中當待機信號不動作時，該電源供應單元將一供應電壓轉換為一第一數值的一陣列電壓，並輸出該陣列電壓至該第一節點，且當待機信號動作時，該電源供應單元停止產生該陣列電壓；一電壓偵測電路，連接至該第一節點並接收該待機信號，其中當該待機信號動作時，該電壓偵測電路偵測該第一節點上的該陣列電壓；以及，一記憶體模組，連接至該第一節點並接收該陣列電壓；其中，當該陣列電壓由該第一數值降低並到達一第二數值時，該電壓偵測電路動作一致能信號以致能該處理單元，使得該處理單元不動作該待機信號；其中，當該陣列電壓由該第二數值上升並到達該第一數值時，該處理單元動作該待機信號，且該電壓偵測電路不動作該致能信號。
本發明係有關於一種非揮發性記憶體中的一電壓偵測電路，該非揮發性記憶體中包括一電源供應單元連接至一第一節點，當一待機信號不動作時，該電源供應單元輸出一第一數值的一陣列電壓至該第一節點，當該待機信號動作時，該電源供應單元停止輸出該陣列電壓，該電壓偵測電路包括：一初始電壓產生器，該初始電壓產生器接收一反相待機信號與一致能信號，該初始電壓產生器的一輸出端連接至一第二節點；一電容器，該電容器的一第一端耦接至該第一節點，該電容器的一第二端耦接至該第二節點；一拴鎖器，該拴鎖 器的一輸入端連接至該第二節點，該拴鎖器的一輸出端連接至一第三節點，該拴鎖器的一第一電源端耦接至一供應電壓，該拴鎖器的一第二電源端耦接至一接地端；以及，一組合邏輯電路，該組合邏輯電路的一輸入端連接至該第三節點，該組合邏輯電路的一輸出端產生該致能信號。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100,200,300:非揮發性記憶體
112,312:處理單元
114,314:電源供應單元
120,320:記憶體模組
122,322:驅動電路
124,324:記憶陣列
180,380:主機
210:輔助電源供應單元
330:電壓偵測電路
400:初始電壓產生器
410:拴鎖器
420:組合邏輯電路
422:反閘
426:反及閘
第1圖為習知電子產品中非揮發性記憶體示意圖；第2圖為習知另一非揮發性記憶體示意圖；第3A圖與第3B圖為本發明非揮發性記憶體及其相關信號示意圖；第4A圖為本發明電壓偵測電路示意圖；第4B圖為第4A圖電壓偵測電路的相關信號示意圖；第5圖為電壓偵測電路的詳細結構；第6A圖為電壓偵測電路在充電期間的運作示意圖；第6B圖為電壓偵測電路在偵測期間初期的運作示意圖；第6C圖為電壓偵測電路在偵測期間後期的運作示意圖；以及第6D圖為第5圖電壓偵測電路的相關信號示意圖。
請參照第3A圖與第3B圖，其所繪示為本發明非揮發性記憶體及其相關信號示意圖。其中，非揮發性記憶體300連接至一主機380，主機380可產生存取指令(access command)至非揮發性記憶體300，用以存取非揮發性記憶體300中的資料，其詳細運作不再贅述。
非揮發性記憶體300包括一記憶體模組(memory module)320、一處理單元312、電源供應單元314與電壓偵測電路330。記憶體模組320中包括一驅動電路322與一記憶陣列324。非揮發性記憶體300接收一供應電壓(supply voltage)VDD。舉例來說，電子產品的電池提供供應電壓VDD，使得非揮發性記憶體300接收供應電壓VDD而運作。
電源供應單元314將供應電壓VDD轉換為陣列電壓VARRAY，且電源供應單元314的輸出端連接至節點a。舉例來說，電源供應單元314將3.3V的供應電壓VDD轉換為9V的陣列電壓VARRAY。
另外，記憶體模組320的驅動電路322連接至節點a，使得陣列電壓VARRAY可傳遞至記憶體模組320的驅動電路322。舉例來說，驅動電路322中至少包括一字元線驅動器(未繪示)。字元線驅動器接收陣列電壓VARRAY，且字元線驅動器連接至記憶陣列324的多條字元線WL1~WLn。
當非揮發性記憶體300在正常模式時，處理單元312可產生控制信號Ctrl存取記憶體模組320中的資料。再者，當處理單元312存取記憶體模組320中的資料時，字元線驅動器將陣列電壓VARRAY轉換為字元線電壓(word line voltage)，並根據控制信號Ctrl來驅動記憶陣列324中的特定一條字元線(word line)。
當非揮發性記憶體300進入閒置模式時，處理單元312切換為待機狀態(standby state)並動作(assert)待機信號STB。此時，處理單元312內部僅剩一小部份電路在運作。另外，電源供應單元314則根據待機信號STB而停止運作，因此電源供應單元314停止產生陣列電壓VARRAY。也就是說，當待機信號STB動作時，由於電源供應單元314停止產生陣列電壓VARRAY，所以節點a上的陣列電壓VARRAY逐漸下降。
根據本發明的實施例，電壓偵測電路330連接至節點a，並接收待機信號STB。當待機信號STB動作，代表處理單元312切換為待機狀態(standby state)，且電壓偵測電路330開始偵測節點a上的陣列電壓VARRAY。當待機信號STB未動作，代表處理單元312離開待機狀態，且電壓偵測電路330未偵測節點a上的陣列電壓VARRAY。
如第3B圖所示，揮發性記憶體300在閒置模式時，節點a上的陣列電壓VARRAY會在第一數值(first value)V1與第二數值V2之間變化。亦即，第一數值V1為陣列電壓VARRAY的最大值，第二數值V2為陣列電壓VARRAY的最小值。其中，第一數值V1為電源供應單元314產生陣列電壓VARRAY的穩定值(stable value)，第二數值V2為陣列電壓VARRAY的低臨限值(low threshold value)。舉例來說，陣列電壓VARRAY產生的穩定值為9V，陣列電壓VARRAY的低臨限值為8.7V，亦即第一數值V1為9V，第二數值V2為8.7V。
在時間點ta，陣列電壓VARRAY降低並到達第二數值V2。此時，電壓偵測電路330動作(assert)致能信號EN，並將致能信號EN切換為邏輯高準位，用以致能(enable)處理單元312。因此，處理單元312被致能，且處理單元312離開 待機狀態。因此，處理單元312不動作(deassert)待機信號STB，並將待機信號STB切換為邏輯低準位。
在時間點ta到時間點tb的期間，為充電期間(charging period)TCHG，處理單元312離開待機狀態，並且待機信號STB維持在邏輯低準位，致能信號維持在高邏輯準位。由於待機信號STB在邏輯低準位，電源供應單元314運作並充電節點a。因此，節點a上的陣列電壓VARRAY上升，並由最低的第二數值V2上升至最大的第一數值V1。
於時間點tb，陣列電壓VARRAY上升並到達第一數值V1，處理單元312再次切換為待機狀態。此時，處理單元312動作待機信號STB，將待機信號STB切換為邏輯高準位，使得電源供應單元314停止運作。另外，電壓偵測電路330不動作致能信號EN，將致能信號EN切換為邏輯低準位，且電壓偵測電路330開始偵測節點a上的陣列電壓VARRAY。
於時間點tb到時間點tc為偵測期間(detecting period)TDET，待機信號STB維持在邏輯高準位，致能信號EN維持在邏輯低準位。因此，陣列電壓VARRAY由最大的第一數值V1下降至最低的第二數值V2。也就是說，於偵測期間(detecting period)TDET，電壓偵測電路330會持續偵測節點a上的陣列電壓VARRAY。
於時間點tc，陣列電壓VARRAY降低到第二數值V2。此時，電壓偵測電路330動作(assert)致能信號EN，並將致能信號EN切換為邏輯高準位，用以致能(enable)處理單元312。因此，處理單元312不動作(deassert)待機信號STB，並將待機信號STB切換為邏輯低準位，並使得處理單元312離開待機狀態。而時間點tc至時間點td為另一個充電期間。在時間點tc至時間點td的充電週期，陣列電壓VARRAY再次上升至第一數值V1。
由以上的說明可知，本發明的非揮發性記憶體300在閒置模式時，電壓偵測電路330可偵測電源供應單元314輸出端上的陣列電壓VARRAY大小。於偵測期間TDET，當陣列電壓VARRAY下降至第二數值V2時，電壓偵測電路330動作致能信號EN，使得處理單元312離開待機狀態，並進入充電期間TCHG。在充電期間TCHG，電壓供應單元314產生陣列電壓VARRAY，使得陣列電壓VARRAY由第二數值V2上升到第一數值V1。之後，處理單元312再次進入待機狀態，並進入另一個偵測期間。
也就是說，本發明的非揮發性記憶體300在閒置模式時，利用電壓偵測電路330來偵測陣列電壓VARRAY大小，並控制陣列電壓VARRAY維持在一特定範圍之間。因此，當非揮發性記憶體300由閒置模式切換至正常模式時，由於記憶體模組320已經接收到陣列電壓VARRAY，所以處理單元312可即時存取記憶體模組320中的資料，可大幅提高非揮發性記憶體300的存取效能。
另外，在充電期間TCHG，處理單元312離開待機狀態。此時，處理單元312會確認陣列電壓VARRAY上升到第一數值V1後，再次進入待機狀態。舉例來說，處理單元312可直接接收陣列電壓VARRAY，並判斷陣列電壓VARRAY是否到達第一數值V1。當陣列電壓VARRAY到達第一數值V1時，處理單元312動作(assert)待機信號STB，並進入待機狀態。
或者，處理單元312可以根據電源供應單元314的啟動時間(start-up time)來判斷陣列電壓VARRAY是否到達第一數值V1。舉例來說，電源供應單元314的重啟時間約1.5μs。亦即，電源供應單元314在啟動後1.5μs，其產生的陣列電壓VARRAY可到達穩定的第一數值V1。因此，處理單元312可在致能信號EN 動作超過1.5μs之後(例如，在致能信號EN動作2.0μs時)，動作(assert)待機信號STB並進入待機狀態。
當然，本發明並未限定處理單元312判斷陣列電壓VARRAY是否到達第一數值V1的方式。亦即，當陣列電壓VARRAY到達第一數值V1時，處理單元312動作待機信號STB，並進入待機狀態。
另外，在上述的說明中，處理單元312動作(assert)待機信號STB時，將待機信號STB由邏輯低準位切換為邏輯高準位；處理單元312不動作(deassert)待機信號STB時，將待機信號STB由邏輯高準位切換為邏輯低準位。當然，本發明不以此為限，在此領域的技術人員可以自行定義待機信號STB的邏輯準位。同理，在此領域的技術人員也可以依據實際要求來自行定義致能信號EN的邏輯準位。
再者，本發明也不限定於陣列電壓VARRAY、第一數值V1與第二數值V2。舉例來說，在此領域的技術人員可以根據記憶體模組320中記憶陣列324的特性，來設計電源供應單元314，並提供其他的陣列電壓VARRAY(例如12V)，至驅動電路322，並定義陣列電壓VARRAY的第一數值V1與第二數值V2分別為12V以及11.5V。
請參照第4A圖，其所繪示為本發明電壓偵測電路示意圖。電壓偵測電路330包括：反閘(NOT gate)430、初始電壓產生器(initial voltage generator)400、拴鎖器(latch)410、電容器C、電晶體M1、電晶體M2、電晶體Ma以及組合邏輯電路420。其中，電晶體M1為P型電晶體，電晶體M2與電晶體Ma為N型電晶體。
反閘430輸入端接收待機信號STB，反閘430輸出端產生反相待機信號STBb。當然，反閘430也可以設計在處理單元312內，使得處理單元312產生互補關係的待機信號STB與反相待機信號STBb至電壓偵測電路330。
初始電壓產生器400的二輸入端接收致能信號EN與反相待機信號STBb，初始電壓產生器400的輸出端連接至節點c。初始電壓產生器400可根據致能信號EN與反相待機信號STBb來產生生初始電壓(initial voltage，VINI)。根據致能信號EN與反相待機信號STBb，初始電壓產生器400於充電期間TCHG運作，使得節點c上的電壓為初始電壓VINI。再者，根據致能信號EN與反相待機信號STBb，初始電壓產生器400於偵測期間TDET未運作，使得節點c上的電壓由初始電壓VINI開始下降。
電容器C的第一端耦接至節點a用以接收陣列電壓VARRAY，電容器的第二端耦接至節點c。
拴鎖器410的輸入端in連接至節點c，拴鎖器410的輸出端out連接至節點d，拴鎖器410的第一電源端(power terminal，pw1)經由電晶體M1耦接至供應電壓VDD，拴鎖器410的第二電源端pw2經由電晶體M2耦接至接地端GND，拴鎖器410的輸出端out經由電晶體Ma耦接至接地端GND。
另外，電晶體M1的源極端接收供應電壓VDD，電晶體M1的汲極端連接至拴鎖器410的第一電源端pw1，電晶體M1的閘極端接收偏壓電壓VBS1使得電晶體M1保持在開啟(turn on)狀態。電晶體M2的汲極端連接至拴鎖器410的第二電源端pw2，電晶體M2的閘極端接收待機信號STB，電晶體M2的源極端連接至接地端GND。電晶體Ma的汲極端連接至拴鎖器410的輸出端out，電晶體Ma的閘極端接反相收待機信號STBb，電晶體Ma的源極端連接至接地端GND。當然， 在其他的實施例中，拴鎖器410的第一電源端pw1也可以直接接收供應電壓VDD，而不需要經由變晶體M1來接收供應電壓VDD。
於充電週期TCHG，電晶體M2關閉(turn off)，拴鎖器410未運作，而電晶體Ma開啟(turn on)，使得栓鎖器410的輸出端out被重置(reset)為接地電壓(0V)。亦即，節點d的電壓為接地電壓。
於偵測週期TDET，電晶體M2開啟(turn on)，電晶體Ma關閉(turn off)，拴鎖器410運作。此時，根據拴鎖器410輸入端in的電壓變化，栓鎖器410可在輸出端out產生觸發信號STR。
另外，組合邏輯電路420的輸入端連接至節點d，組合邏輯電路420的輸出端產生致能信號EN。
根據本發明的實施例，在充電週期TCHG，初始電壓產生器400運作，拴鎖器410未運作。於偵測週期TDET，初始電壓產生器400未運作，拴鎖器410運作。
請參照第4B圖，其所繪示為第4A圖電壓偵測電路的相關信號示意圖。相較於第3B圖，第4B圖中更增加節點c與節點d上的信號。如第4B圖所示，於時間點ta至時間點tb的充電期間TCHG，致能信號EN為邏輯高準位，待機信號STB為邏輯低準位。因此，節點c的電壓被充電至初始電壓VINI。另外，節點a上的陣列電壓VARRAY上升至第一數值V1。
於時間點tb至時間點tc的偵測期間TDET，致能信號EN為邏輯低準位，待機信號STB為邏輯高準位，節點c的電壓由初始電壓VINI開始下降。由於電容器C連接於節點a與節點c之間，因此在偵測週期TDET，節點a與節點c的電壓會有相同的電壓下降率(falling rate)。
於時間點tc，陣列電壓VARRAY下降至小於或等於第二數值V2的電壓準位，且節點c(亦即，拴鎖器410輸入端in)的電壓下降至小於或等於觸發電壓(trigger voltage，VTR)的電壓準位。此時，拴鎖器410被觸發，使得拴鎖器410輸出端out(亦即，節點d)改變狀態，並動作一觸發信號(trigger signal，STR)。根據動作的觸發信號STR，組合邏輯電路420動作致能信號EN。也就是說，當陣列電壓VARRAY小於或等於第二數值V2時，觸發信號STR動作。另外，當陣列電壓VARRAY到達第二數值V2時，組合邏輯電路420根據觸發信號STR來動作致能信號EN，並代表偵測期間TDET結束。
請參照第5圖，其所繪示為電壓偵測電路的詳細結構。其中，初始電壓產生器400包括：開關SW、電晶體M3、電晶體M4、電晶體M5、電阻R。其中，電晶體M3為P型電晶體，電晶體M4與電晶體M5為N型電晶體。
開關SW的第一端連接至節點b，開關SW的控制端接收致能信號EN，開關的第二端為初始電壓產生器400的輸出端，並連接至節點c。根據致能信號EN，開關SW於充電期間TCHG成為閉合狀態(close state)，初始電壓VINI由節點b傳遞至節點c。根據致能信號EN，開關SW於偵測期間TDET成為斷開狀態(open state)，節點c無法接收由初始電壓產生器400輸出端產生的初始電壓VINI。
電晶體M3的源極端接收供應電壓VDD，電晶體M3的汲極端連接至節點b。電阻R第一端連接至節點b，電阻R第二端連接至電晶體M3的閘極端。電晶體M4的汲極端連接至電阻R的第二端，電晶體M4的閘極端接收偏壓電壓VBS2。電晶體M5的汲極端連接至電晶體M4的源極端，電晶體M5的源極端連接至接地端GND，電晶體M5的閘極端為初始電壓產生器400的輸入端，且接收反相待機信號STBb。
拴鎖器410包括電晶體M6與電晶體M7。其中，電晶體M7為P型電晶體，電晶體M6為N型電晶體，電晶體M6的汲極端為拴鎖器410的輸入端in，電晶體M7的汲極端為拴鎖器410的輸出端out。
在拴鎖器410中，電晶體M6的汲極端連接至節點c，電晶體M6的閘極端連接至節點d，電晶體M6的源極端為拴鎖器410的第二電源端pw2。再者，電晶體M7的源極端為拴鎖器410的第一電源端pw1，電晶體M7的閘極端連接至節點c，電晶體M7的汲極端連接至節點d。
組合邏輯電路420可根據觸發信號STR與待機信號STB來產生致能信號EN。組合邏輯電路420包括一反閘(NOT gate)422與一反及閘(NAND gate)426。反閘422的輸入端連接至節點d，反閘422的輸出端連接至反及閘426的第一輸入端，反及閘426的第二輸入端接收待機信號STB，反及閘426的輸出端產生致能信號EN。
反閘422更包括一電晶體Mp與一電晶體Mn。電晶體Mp的閘極端連接至節點d，電晶體Mp的汲極端連接至電晶體Mn的汲極端。電晶體Mp的源極端接收供應電壓VDD。電晶體Mn的源極端連接至接地電壓GND。根據本發明的實施例，電晶體Mn的臨限電壓(threshold voltage)大於電晶體M6的臨限電壓。
再者，本發明的組合邏輯電路420是根據致能信號EN以及待機信號STB的邏輯準位來設計。也就是說，本發明並不限定於第5圖中組合邏輯電路420，在此領域的技術人員可以根據實際的邏輯準位來設計組合邏輯電路420。
請參照第6A圖，其所繪示為電壓偵測電路在充電期間的運作示意圖。請參照第6B圖，其所繪示為電壓偵測電路在偵測期間初期的運作示意圖。請參照第6C圖，其所繪示為電壓偵測電路在偵測期間後期的運作示意圖。請參 照第6D圖，其所繪示為第5圖電壓偵測電路的相關信號示意圖。另外，在第6A圖、第6B圖與第6C圖中，反閘422不再以電晶體Mp與電晶體Mn的實際電路來表示，而僅以簡化的電路符號來表示。
如第6A圖與第6D圖所示，於時間點ta至時間點tb的充電期間TCHG，待機信號STB為邏輯低準位，反相待機信號STBb為邏輯高準位，致能信號EN為邏輯高準位，開關SW為閉合狀態。此時，電晶體M2關閉，拴鎖器410不動作。再者，電晶體Ma開啟，節點d的電壓被重置(reset)至接地電壓(0V)。組合邏輯電路420產生邏輯高準位的致能信號EN。另外，初始電壓產生器400運作。以下詳細說明初始電壓產生器400的運作原理。
由於致能信號EN與反相待機信號STBb為邏輯高準位，電晶體M5開啟，初始電壓產生器400運作。此時，電晶體M4接收偏壓電壓VBS2產生偏壓電流IBS，且偏壓電流IBS由供應電壓VDD經由電晶體M3、電阻R、電晶體M4、電晶體M5流至接地端GND。
再者，電晶體M3開啟，電晶體M3閘極端的電壓VG等於(VDD-VTHP)，亦即VG=VDD-VTHP。另外，節點b上的初始電壓VINI即為(VG+R×IBS)。其中，VTHP為電晶體M3的臨限電壓(threshold voltage)，VG可視為電晶體M3的開啟電壓(turn on voltage)。換言之，在充電週期TCHG，開關SW為閉合狀態，所以在時間點tb時，節點c充電至初始電壓VINI。另外，節點a上的陣列電壓VARRAY充電至第一數值V1。
如第6B圖與第6D圖所示，時間點tb至時間點tc為偵測期間TDET。於偵測期間TDET的初期(時間點tb)，待機信號STB切換為邏輯高準位，反相待機信號STBb切換為邏輯低準位，並使得組合邏輯電路420將致能信號EN切換為邏 輯低準位。因此，初始電壓產生器400未運作，開關SW為斷開狀態，且節點c的電壓等於初始電壓VINI。另外，電晶體M2開啟，拴鎖器410動作。再者，電晶體Ma關閉，且節點d的電壓為接地電壓(0V)。
換言之，電壓偵測電路330在偵測期間TDET的初期，時間點tb，節點a的陣列電壓VARRAY等於第一數值V1，節點c的電壓等於初始電壓VINI。其中，初始電壓VINI=(VG+R×IBS)。
第6D圖所示，時間點tb至時間點tc為偵測期間TDET，初始電壓產生器400未運作，開關SW為斷開狀態，拴鎖器410動作，節點a上的陣列電壓VARRAY以及節點c上的電壓以相同的下降率(falling rate)逐漸降低。
如第6C圖與第6D圖所示，於偵測期間TDET的後期(時間點tc)，節點a的陣列電壓VARRAY降低至第二數值V2，節點c的電壓降低至VG。其中，VG=VDD-VTHP。舉例來說，當電晶體M3與電晶體M7有相同的尺寸(size)時，VG可視為電晶體M7的開啟電壓。亦即，拴鎖器410的觸發電壓VTR等於電晶體M7的開啟電壓VG。
換言之，在時間點tc時，節點c的電壓降低至觸發電壓VTR(VTR=VG)，拴鎖器410中的電晶體M7開啟，拴鎖器410被觸發。因此，節點d的電壓(觸發信號STR)由邏輯低準位切換為邏輯高準位，使得組合邏輯電路420動作致能信號EN，將致能信號EN由邏輯低準位切換為邏輯高準位。接著，在很短的時間內，處理單元312不動作待機信號STB。因此，處理單元312再次進入充電期間TCHG，並使得電晶體Ma開啟，將節點d的電壓重置(reset)至接地電壓(0V)。
在其他的實施例中，當節點c的電壓逐漸下降，電晶體M7開始稍微開啟，並提升節點c的電壓。另外，臨限電壓較低的電晶體M6也稍微開啟，並 下拉節點d的電壓。在上述的運作下，可使得節點d的電壓迅速上升，並可避免漏電流的產生。
由以上的說明可知，於時間點tc，致能信號EN動作，待機信號STB不動作，偵測期間TDET結束，電壓偵測電路330進入下一個充電期間TCHG。其後續運作類似，不再贅述。
再者，由第6D圖可知，節點c的電壓由初始電壓VINI下降至觸發電壓VTR。其中，VINI=(VG+R×IBS)，VTR=VG。所以初始電壓VINI與觸發電壓VTR的電壓差異△V為R×IBS。相同地，陣列電壓VARRAY的第一數值V1與第二數值V2之間的電壓差異△V也為R×IBS。換言之，控制初始電壓產生器400中的電阻R以及偏壓電流IBS的大小即可決定陣列電壓VARRAY中漣波(ripple)的峰對峰值(peak to peak value)。
舉例來說，陣列電壓VARRAY的第一數值V1為9V。控制初始電壓產生器400中的電阻R以及偏壓電流IBS的乘積為0.3V時，即可確定第二數值V2為8.7V。
再者，在上述的說明中，當電晶體M3與電晶體M7的尺寸相同時，電晶體M3與電晶體M7會有相同的開啟電壓VG，使得拴鎖器410的觸發電壓VTR等於VG。實際上，在此領域的技術人員也可以設計尺寸相異的電晶體M3與電晶體M7，並利用電晶體M3與電晶體M7之間的尺寸比例來推算出電晶體M7的開啟電壓，作為拴鎖器410的觸發電壓VTR。
另外，在實際的運作上，當非揮發性記憶體300處於閒置模式時，偵測期間TDET約為1000μs，充電期間TCHG約為2μs。也就是說，利用電壓偵測 電路330，可以讓非揮發性記憶體300在閒置模式時，暫時控制電源供應單元314運作，並持續地提供陣列電壓VARRAY至記憶體模組。
再者，由於電壓偵測電路330僅由少數的電子元件所組成，其佈局面積非常小。另外，本發明的電壓偵測電路330僅在充電期間TCHG會產生電流。在充電期間TCHG之外，電壓偵測器330完全不會產生漏電流(leakage current)，因此可以減少非揮發性記憶體300的功耗。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300:非揮發性記憶體
312:處理單元
314:電源供應單元
320:記憶體模組
322:驅動電路
324:記憶陣列
330:電壓偵測電路
380:主機

Claims (19)

  1. 一種非揮發性記憶體，包括：一處理單元，產生一待機信號；一電源供應單元，連接至一第一節點，該電源供應單元接收該待機信號，其中當待機信號不動作時，該電源供應單元將一供應電壓轉換為一第一數值的一陣列電壓，並輸出該陣列電壓至該第一節點，且當待機信號動作時，該電源供應單元停止產生該陣列電壓；一電壓偵測電路，連接至該第一節點並接收該待機信號，其中當該待機信號動作時，該電壓偵測電路偵測該第一節點上的該陣列電壓；以及一記憶體模組，連接至該第一節點並接收該陣列電壓；其中，當該陣列電壓由該第一數值降低並到達一第二數值時，該電壓偵測電路動作一致能信號以致能該處理單元，使得該處理單元不動作該待機信號；其中，當該陣列電壓由該第二數值上升並到達該第一數值時，該處理單元動作該待機信號，且該電壓偵測電路不動作該致能信號。
  2. 如請求項1所述之非揮發性記憶體，其中該記憶體模組包括一驅動電路以及一記憶陣列，該驅動電路包括一字元線驅動器，該字元線驅動器連接至該記憶陣列的複數條字元線；當該處理單元存取該記憶體模組時，該字元線驅動器將該陣列電壓轉換為一字元線電壓，並驅動該記憶陣列中的一特定字元線。
  3. 如請求項1所述之非揮發性記憶體，其中該電壓偵測電路包括：一反閘，該反閘接收該待機信號，並產生一反相待機信號； 一初始電壓產生器，根據該反相待機信號與該致能信號來產生一初始電壓至一第二節點；一電容器，該電容器的一第一端耦接至該第一節點，該電容器的一第二端耦接至該第二節點；一拴鎖器，連接至該第二節點與一第三節點；其中，於一偵測期間，當該陣列電壓小於或等於該第二數值時，動作一觸發信號；以及一組合邏輯電路，根據該待機信號與該觸發信號來產生該致能信號。
  4. 如請求項3所述之非揮發性記憶體，其中於一充電期間，該待機信號不動作，該反相待機信號動作，該致能信號動作，該觸發信號被重置為一接地電壓。
  5. 如請求項4所述之非揮發性記憶體，其中於該偵測期間，當該陣列電壓由該第一數值下降時，該待機信號動作，該反相待機信號不動作，該致能信號不動作，該初始電壓產生器未運作，該拴鎖器運作。
  6. 如請求項5所述之非揮發性記憶體，其中，當該陣列電壓到達該第二數值時，該組合邏輯電路根據該觸發信號來動作該致能信號，並結束該偵測期間。
  7. 如請求項6所述之非揮發性記憶體，其中於該偵測期間，該陣列電壓與該第二節點的電壓具有相同的一電壓下降率。
  8. 一種非揮發性記憶體中的一電壓偵測電路，該非揮發性記憶體中包括一電源供應單元連接至一第一節點，當一待機信號不動作時，該電源供應單元輸出一第一數值的一陣列電壓至該第一節點，當該待機信號動作時，該電源供應單元停止輸出該陣列電壓，該電壓偵測電路包括： 一初始電壓產生器，該初始電壓產生器接收一反相待機信號與一致能信號，該初始電壓產生器的一輸出端連接至一第二節點；一電容器，該電容器的一第一端耦接至該第一節點，該電容器的一第二端耦接至該第二節點；一拴鎖器，該拴鎖器的一輸入端連接至該第二節點，該拴鎖器的一輸出端連接至一第三節點，該拴鎖器的一第一電源端耦接至一供應電壓，該拴鎖器的一第二電源端耦接至一接地端；以及一組合邏輯電路，該組合邏輯電路的一輸入端連接至該第三節點，該組合邏輯電路的一輸出端產生該致能信號。
  9. 如請求項8所述之電壓偵測電路，其中於一充電期間，該待機信號不動作，該反相待機信號動作，該致能信號動作，該初始電壓產生器產生一初始電壓至該第二節點，且該拴鎖器的該輸出端被重置為一接地電壓。
  10. 如請求項9所述之電壓偵測電路，其中於一偵測期間，該待機信號動作，該反相待機信號不動作，該致能信號不動作，該初始電壓產生器未運作，該拴鎖器運作，該第二節點的電壓由該初始電壓開始下降，且該第一節點的該陣列電壓由該第一數值開始下降。
  11. 如請求項10所述之電壓偵測電路，其中，當該第二節點的電壓下降至一觸發電壓時，該拴鎖器被觸發，並動作一觸發信號，使得該組合邏輯電路動作該致能信號，並結束該偵測期間。
  12. 如請求項11所述之電壓偵測電路，其中於結束該偵測期間時，該第一節點的該陣列電壓下降至小於或等於一第二數值。
  13. 如請求項8所述之電壓偵測電路，更包括一第一電晶體與一第二電晶體，該第一電晶體的一源極端接收該供應電壓，該第一電晶體的一閘極端接收一第一偏壓電壓，該第一電晶體的一汲極端連接至該拴鎖器的該第一電源端，該第二電晶體的一汲極端連接至該拴鎖器的該第二電源端，該第二電晶體的一閘極端接收該待機信號，該第二電晶體的一源極端連接至該接地端。
  14. 如請求項8所述之電壓偵測電路，其中該初始電壓產生器包括：一第三電晶體，該第三電晶體的一源極端接收該供應電壓，該第三電晶體的一汲極端連接至一第四節點；一電阻，該電阻的一第一端連接至該第四節點，該電阻的一第二端連接至該第三電晶體的一閘極端；一第四電晶體，該第四電晶體的一汲極端連接至該電阻的該第二端，該第四電晶體的一閘極端接收一第二偏壓電壓；一第五電晶體，該第五電晶體的一汲極端連接至該第四電晶體的該源極端，該第五電晶體的一閘極端接收該反相待機信號，該第五電晶體的一源極端耦接至該接地端；以及一開關，該開關的一第一端連接至該第四節點，該開關的一第二端連接至該第二節點，該開關的一控制端接收該致能信號；其中，於一充電期間，該待機信號不動作，該反相待機信號動作，該致能信號動作，該開關為一閉合狀態，該初始電壓產生器產生該初始電壓至該第二節點；其中，於一偵測期間，該待機信號動作，該反相待機信號不動作，該致能信號不動作，該開關為一斷開狀態。
  15. 如請求項8所述之電壓偵測電路，其中該拴鎖器包括：一第六電晶體，該第六電晶體的一汲極端連接至該第二節點，該第六電晶體的一閘極端連接至該第三節點，該第六電晶體的一源極端為該拴鎖器的該第二電源端；以及一第七電晶體，該第七電晶體的一源極端為該拴鎖器的該第一電源端，該第七電晶體的一閘極端連接至該第二節點，該第七電晶體的一汲極端連接至該第三節點；其中，於一充電期間，該第二節點被充電至該初始電壓，該第一節點的該陣列電壓為該第一數值；其中，於一偵測期間，當該第二節點的電壓下降至一觸發電壓時，該拴鎖器被觸發並動作一觸發信號。
  16. 如請求項15所述之電壓偵測電路，其中該組合邏輯電路包括：一反閘，該反閘的一輸入端連接至該第三節點；以及一反及閘，該反及閘的一第一輸入端連接至該反閘的一輸出端，該反及閘的一第二輸入端接收該待機信號，該反及閘的一輸出端產生該致能信號；其中，當該拴鎖器產生該觸發信號時，該組合邏輯電路動作該致能信號。
  17. 如請求項16所述之電壓偵測電路，其中該反閘包括：一第八電晶體，該第八電晶體的一源極端接收該供應電壓，該第八電晶體的一閘極端連接至該第三節點，該第八電晶體的一汲極端連接至該反及閘的該第一輸入端；以及 一第九電晶體，該第九電晶體的一汲極端連接至該反及閘的該第一輸入端，該第九電晶體的一閘極端連接至該第三節點，該第九電晶體的一源極端耦接至該接地端；其中，該第九電晶體的一臨限電壓大於該第六電晶體的一臨限電壓。
  18. 如請求項8所述之電壓偵測電路，更括括一第十電晶體，該第十電晶體的一汲極端連接至該第三節點，該第十電晶體的一閘極端接收該反相待機信號，該第十電晶體的一源極端耦接至該接地端，其中當該反相待機信號動作時，該第十電晶體將該拴鎖器的該輸出端重置到一接地電壓。
  19. 如請求項8所述之電壓偵測電路，其中該非揮發性記憶體更包括一處理單元接收該致能信號，當該致能信號動作時，該處理單元不動作該待機信號，且當該第一節點的該陣列電壓充電至該第一數值時，該處理單元動作該待機信號。
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