TWI844198B - 半導體裝置及其製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 238000000034 method Methods 0.000 title claims description 27
- 239000004020 conductor Substances 0.000 claims abstract description 96
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 28
- 239000010941 cobalt Substances 0.000 claims abstract description 28
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000010949 copper Substances 0.000 claims abstract description 24
- 229910052802 copper Inorganic materials 0.000 claims abstract description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 21
- 230000004888 barrier function Effects 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 15
- 150000001869 cobalt compounds Chemical class 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 abstract description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 7
- JUZTWRXHHZRLED-UHFFFAOYSA-N [Si].[Cu].[Cu].[Cu].[Cu].[Cu] Chemical compound [Si].[Cu].[Cu].[Cu].[Cu].[Cu] JUZTWRXHHZRLED-UHFFFAOYSA-N 0.000 abstract description 5
- 229910021360 copper silicide Inorganic materials 0.000 abstract description 5
- 238000000137 annealing Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000012528 membrane Substances 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- -1 for example Chemical compound 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 235000012149 noodles Nutrition 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910016344 CuSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- HPDFFVBPXCTEDN-UHFFFAOYSA-N copper manganese Chemical compound [Mn].[Cu] HPDFFVBPXCTEDN-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- IJGSGCGKAAXRSC-UHFFFAOYSA-M tris(2-hydroxyethyl)-methylazanium;hydroxide Chemical compound [OH-].OCC[N+](C)(CCO)CCO IJGSGCGKAAXRSC-UHFFFAOYSA-M 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Abstract
本實施方式之半導體裝置具備第1絕緣膜、及配置於第1絕緣膜之配線。配線具有第1導電體、第1膜、第2膜及第3膜。第1導電體包含銅。第1膜設置於第1導電體之側面及底面，包含鈷。第2膜設置於第1導電體之上表面，包含矽化銅。第3膜設置於第1膜之上表面，包含矽化鈷。第2膜及第3膜之位置低於第1絕緣膜之上表面。
Description
本實施方式係關於一種半導體裝置及其製造方法。
隨著半導體裝置之小型化，正不斷開發配線及介層插塞之微細化及高密度化之技術。對於此種半導體裝置，因微細化而要求提高具有高縱橫比之配線及介層插塞之可靠性。
本發明提供一種能夠提高可靠性之半導體裝置及其製造方法。
本實施方式之半導體裝置具備第1絕緣膜、及配置於第1絕緣膜之配線。配線具有第1導電體、第1膜、第2膜及第3膜。第1導電體包含銅。第1膜設置於第1導電體之側面及底面，包含鈷。第2膜設置於第1導電體之上表面，包含矽化銅。第3膜設置於第1膜之上表面，包含矽化鈷。第2膜及第3膜之位置低於第1絕緣膜之上表面。
根據上述構成，可提供一種能夠提高可靠性之半導體裝置及其製造方法。
以下，參照圖式來說明本發明之實施方式。本實施方式並不限定本發明。以下實施方式中，半導體基板之上下方向表示使設有半導體元件之面朝上時之相對方向，有時與按照重力加速度之上下方向不同。圖式係模式圖或概念圖，各部分之比率等未必與實際相同。於說明書及圖式中，對與既有圖式中所述要素相同之要素附上相同符號並適當省略詳細之說明。
＜第1實施方式＞[配線構造體之構成]使用圖1A對本實施方式之半導體裝置之配線構造體之構成進行說明。圖1A係說明本實施方式之半導體裝置之配線構造體10之剖視圖。
如圖1A所示，配線構造體10具備第1絕緣膜12、第2絕緣膜14、第3絕緣膜16、第4絕緣膜18、配置於第1絕緣膜12之下層配線20b、配置於第3絕緣膜16之上層配線30b、將下層配線20b之再下一層配線(未圖示)與下層配線20b連接之插塞20a、及將下層配線20b與上層配線30b連接之插塞30a。第1絕緣膜12、第2絕緣膜14、第3絕緣膜16與第4絕緣膜18依序積層於基板(未圖示)上。第1絕緣膜12與第2絕緣膜14分別包含相接之面a，第2絕緣膜14與第3絕緣膜16分別包含相接之面b。
下層配線20b例如於x方向上延伸，且於y方向上並排地配置有複數個。因此，下層配線20b於y方向上相鄰。上層配線30b於z方向上配置於較下層配線20b更靠上方。上層配線30b亦與下層配線20b同樣，於x方向上延伸，且於y方向上並排地配置有複數個。
於圖1A所示之例中，插塞20a、30a以與左側配線連接之方式設置。右側配線例如於x方向上連接有其他插塞20a、30a。
第1絕緣膜12具備第1貫通孔13a、及於面a具有開口之凹部13b。凹部13b連接於第1貫通孔13a。於第1貫通孔13a，配置有插塞20a。插塞20a包含第1導電體22、第1障壁膜24及第1膜26。於凹部13b，配置有下層配線20b。下層配線20b包含第1導電體22、第1障壁膜24、第1膜26、第2膜27、及第3膜28。第1障壁膜24以與第1絕緣膜12相接之方式配置於第1貫通孔13a與凹部13b。第1膜26以與第1障壁膜24相接之方式配置於第1貫通孔13a與凹部13b。第1導電體22以與第1膜26相接之方式配置於第1貫通孔13a與凹部13b。第1障壁膜24、第1導電體22與第1膜26在低於面a之位置(第1貫通孔13a側之位置)從第1絕緣膜12露出。第1障壁膜24於凹部13b與第2絕緣膜14相接。第1導電體22在低於面a之位置(第1貫通孔13a側之位置)，隔著第2膜27與第2絕緣膜14相接。第1膜26在低於面a之位置(第1貫通孔13a側之位置)，隔著第3膜28與第2絕緣膜14相接。第1導電體22中除上表面以外之部分被第1膜26及第1障壁膜24覆蓋。即，較佳為，第1膜26及第1障壁膜24配置於凹部13b之內側面及底面，第1導電體22不與第1絕緣膜12接觸。
更詳細而言，第1膜26設置於第1導電體22之側面及底面。第2膜27設置於第1導電體22之上表面。第3膜28設置於第1膜26之上表面。第1障壁膜24設置於第1膜26與第1絕緣膜12之間、及第3膜28與第1絕緣膜12之間。再者，於圖1A所示之例中，第1障壁膜24延伸至面a。又，第2膜27及第3膜28位於較第1絕緣膜12之上表面(面a)更靠第1貫通孔13a側。
第2絕緣膜14具備從面a貫通至面b之第2貫通孔15。第2貫通孔15連接於凹部13b。於第2貫通孔15，配置有插塞30a之一部分。配置於第2貫通孔15之插塞30a包含第1障壁膜34、第1導電體32及第1膜36。插塞30a之構成與插塞20a之構成大致相同。於第2貫通孔15，配置有第1障壁膜34、第1導電體32及第1膜36。插塞30a之第1障壁膜34以與第2膜27及第2絕緣膜14相接之方式配置於第2貫通孔15。插塞30a之第1導電體32以與第1膜36相接之方式配置於第2貫通孔15。
第3絕緣膜16具備第3貫通孔17a及凹部17b。第3貫通孔17a連接於第2貫通孔15。凹部17b連接於第3貫通孔17a。於第3貫通孔17a，配置有插塞30a之一部分。配置於第3貫通孔17a之插塞30a包含第1障壁膜34、第1導電體32及第1膜36。於凹部17b，配置有上層配線30b。上層配線30b包含第1障壁膜34、第1導電體32、第1膜36、第2膜37及第3膜38。上層配線30b之構成與下層配線20b之構成大致相同。於第3貫通孔17a與凹部17b，配置有第1障壁膜34、第1導電體32及第1膜36。第1障壁膜34以與第3絕緣膜16相接之方式配置於第3貫通孔17a與凹部17b。第1膜36以與第1障壁膜34相接之方式配置於第3貫通孔17a與凹部17b。第1導電體32以與第1膜36相接之方式配置於第3貫通孔17a與凹部17b。第1障壁膜34、第1導電體32及第1膜36跨及第2貫通孔15、第3貫通孔17a及凹部17b而連續地配置。第1導電體32中除上表面以外之部分被第1障壁膜34及第1膜36覆蓋。即，較佳為，第1障壁膜34配置於與第2貫通孔15、第3貫通孔17a、凹部17b之內側面及第2膜27相接之面，第1導電體32不與第2絕緣膜14及第3絕緣膜16接觸。
第1絕緣膜12與第3絕緣膜16可包含矽及氧，例如可為氧化矽膜。第2絕緣膜14與第4絕緣膜18可包含矽及氮，例如可為氮化矽膜或碳氮化矽膜。第1導電體22可包含銅、鈷、鎳、錳、銅錳(CuMn)、或銅鋁(CuAl)。第1障壁膜24可包含鈦、氮化鈦、鉭、氮化鉭。
再者，以下實施方式中，說明第1導電體22包含銅之情形。又，第1障壁膜24例如包含氮化鉭。又，第1膜26例如包含鈷(Co)。第2膜27例如包含矽化銅(CuSi
x)。矽化銅例如至少包含Cu
3Si及Cu
15Si
4中之至少1個。第3膜28例如包含矽化鈷(CoSi
y)。矽化鈷例如包含Co
2Si、CoSi及CoSi
2中之至少1個。
本實施方式之配線構造體10具有第1膜26、第2膜27及第3膜28。第1膜26設置於第1導電體22之側面及底面，包含鈷。如下文參照圖1B所作說明，第1膜26能夠共形地形成。藉此，能夠輔助下述第1導電體22之晶種層22'之中斷部，從而能夠提高第1導電體22之嵌入性。
又，第2膜27及第3膜28之上表面之位置、或第1導電體22及第1膜26之上表面之位置低於第1絕緣膜12之上表面(面a)。藉此，如下所述，能夠擴大相鄰之下層配線20b間之距離D，從而能夠提高耐受電壓。
又，第2絕緣膜14設置於第1絕緣膜12之上表面、第2膜27之上表面及第3膜28之上表面。第2絕緣膜14例如為碳氮化矽膜，包含矽化合物。第2膜27及第3膜28係包含矽化物之膜，因此能夠提高第1導電體22與第2絕緣膜14之間及第1膜26與第2絕緣膜14之間之界面密接性，從而能夠提高配線之可靠性。
[配線構造體之製造方法]圖1B至圖1H係說明本實施方式之半導體裝置之配線構造體之製造方法的剖視圖。
如圖1B所示，首先，於第1絕緣膜12之上表面形成第1貫通孔13a、凹部13b。利用光微影法，以使要形成第1貫通孔13a、凹部13b之區域露出之方式於第1絕緣膜12上形成抗蝕圖案。對從抗蝕圖案露出之第1絕緣膜12進行蝕刻，形成第1貫通孔13a、凹部13b。第1絕緣膜12可包含矽及氧，例如可為氧化矽膜。
其次，於第1貫通孔13a、凹部13b之內側面及底面依序形成第1障壁膜24及第1膜26。第1障壁膜24例如藉由濺鍍而形成。第1膜26例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)而形成。藉此，能夠共形地形成第1膜26。
其次，藉由於第1貫通孔13a、凹部13b內介隔第1障壁膜24及第1膜26形成第1導電體22，而形成下層配線20b。第1導電體22例如藉由電解電鍍法形成。如圖1B及圖1C所示，第1導電體22例如亦可當藉由濺鍍而於第1膜26上形成晶種層22'之後，利用電解電鍍法介隔晶種層22'形成。於形成晶種層22'時，由於存在第1膜26，故晶種層22'於圖1B之虛線所示之部位中斷，抑制了孔隙產生。第1導電體22例如包含銅。第1障壁膜24例如包含氮化鉭。藉由利用第1障壁膜24覆蓋第1導電體22，能夠抑制第1導電體22中含有之成分擴散至第1絕緣膜12。
其後，進行退火，如圖1D所示，利用化學機械研磨法(Chemical Mechanical Polishing)去除多餘之第1導電體22、第1障壁膜24及第1膜26直至第1絕緣膜12之上表面為止。即，對第1絕緣膜12之上表面、第1膜26之上表面及第1導電體22之上表面進行研磨。
其次，如圖1E所示，於第1絕緣膜12之上表面、第1膜26之上表面及第1導電體22之上表面，形成包含矽(Si)之材料膜40。材料膜40例如包含非晶矽。材料膜40例如藉由CVD或PVD(Physical Vapor Deposition，物理氣相沈積)而形成。材料膜40之形成較佳為於低溫下進行，以防止形成要在後續步驟中形成之第2膜27及第3膜28。材料膜40之形成例如於250℃以下進行。
其次，如圖1F所示，例如進行退火等處理。藉由退火而從材料膜40側去除第1導電體22及第1膜26之一部分，從而形成凹部，並且形成第2膜27及第3膜28。更詳細而言，第1導電體22之銅及第1膜26之鈷藉由退火而擴散至材料膜40，藉此，第1導電體22及第1膜26之上表面之位置變得低於第1絕緣膜12。此時，藉由退火而於第1導電體22之上表面、即第1導電體22與材料膜40之間形成第2膜27。於第1膜26之上表面、即第1膜26與材料膜40之間形成第3膜28。
退火之溫度越高，則第2膜27及第3膜28越容易形成得較厚。該情形時，例如可能會導致配線電阻上升。因此，以銅及鈷擴散，且第2膜27及第3膜28不會變得過厚之條件，進行退火。
退火溫度例如較佳為300℃以下。退火處理例如可於300℃下進行30秒，或者亦可按如下方式分階段進行，上述方式係指於250℃下進行20秒之退火，然後於300℃下進行20秒之退火。
第1導電體22及第1膜26各自所包含之銅及鈷之擴散係數相對較高，因此容易擴散至材料膜40。另一方面，第1障壁膜24中所包含之鉭之擴散係數相對較低，故難以擴散至材料膜40。因此，第1障壁膜24基本上未被去除。銅(Cu)向材料膜40(Si)之擴散係數例如於400℃、90分鐘之退火條件下約為2.9×10
-6(cm
2/sec)。鈷(Co)向材料膜40(Si)之擴散係數例如於400℃、90分鐘之退火條件下約為6.6×10
-12(cm
2/sec)。鉭(Ta)向材料膜40(Si)之擴散係數例如於400℃、90分鐘之退火條件下約為2.0×10
-14(cm
2/sec)。
再者，於包含氮化鉭之第1障壁膜24與材料膜40之間，難以形成矽化鉭。其原因在於，形成矽化鉭之溫度要高於形成矽化銅及矽化鈷之溫度。
又，於圖1F所示之步驟中，亦可使構成材料於第1絕緣膜12與材料膜40之接觸面擴散。該情形時，於圖1A所示之第1絕緣膜12之上表面附近，材料膜40之構成材料(例如矽)之濃度變高。
其次，如圖1G所示，將銅及鈷已擴散至內部之材料膜40去除。材料膜40例如藉由濕式蝕刻而去除。濕式蝕刻中所使用之藥液例如為TMY(三(2-羥乙基)甲基氫氧化銨)。第2膜27及第3膜28分別殘存於第1導電體22及第1膜26上。藉由從上表面側去除第1導電體22之一部分，能夠擴大相鄰之下層配線20b間之距離D。藉此，能夠提高耐受電壓。其結果，能夠提高配線之可靠性。
再者，包含氮化鉭之第1障壁膜24相對較難去除。鉭氧化後成為絕緣體。因此，基本不會影響到下層配線20b間之距離D及耐受電壓。
其次，如圖1H所示，於具有下層配線20b之第1絕緣膜12之上、第2膜27之上及第3膜28之上形成第2絕緣膜14。第2絕緣膜14例如為碳氮化矽膜。其後，於第2絕緣膜14之上形成第3絕緣膜16。第2絕緣膜14與第3絕緣膜16例如使用CVD裝置而沈積。其後，如圖1A所示，於第2絕緣膜14與第3絕緣膜16，形成供配置上層配線30b之凹部17b、及從凹部17b到達下層配線20b之第2貫通孔15及第3貫通孔17a。凹部17b及第2貫通孔15、第3貫通孔17a係於藉由光微影法呈凹部17b之形狀圖案化之金屬等硬質遮罩上，形成呈第2貫通孔15及第3貫通孔17a之形狀圖案化之抗蝕圖案，藉由蝕刻而形成。藉由於凹部17b形成第2貫通孔15及第3貫通孔17a，第2膜27之上表面於第2貫通孔15之底部露出。第2絕緣膜14可包含矽及氮，例如可為氮化矽膜或碳氮化矽膜。第3絕緣膜16可包含矽及氧，例如可為氧化矽膜。
其後，於第2貫通孔15、第3貫通孔17a、凹部17b內介隔第1障壁膜24及第1膜26形成第1導電體22。第1障壁膜24例如藉由濺鍍而形成。第1膜例如藉由CVD而形成。第1導電體22係例如藉由電解電鍍法而形成。第1導電體22例如包含銅。第1障壁膜24例如包含氮化鉭。
藉由形成插塞30a及上層配線30b，並形成第4絕緣膜18，可製造圖1A所示之配線構造體10。
[比較例]圖2A至圖2B係說明比較例之半導體裝置之配線構造體之製造方法的剖視圖。於比較例之配線構造體之製造方法中，與第1實施方式相比，將第1導電體22局部去除之方法不同。省略與第1實施方式相同之說明，此處，對與第1實施方式之配線構造體之構成不同之部分進行說明。
藉由化學機械研磨法去除多餘之第1導電體22、第1障壁膜24及第1膜26後(參照圖1D)，如圖2A所示，從上表面側將第1膜26及第1導電體22局部去除(形成凹槽)。第1導電體22例如藉由濕式蝕刻而去除，第1膜26亦與第1導電體22一起被去除。此處，第1膜26之蝕刻速率高於第1導電體22之蝕刻速率。因此，於圖2A所示之例中，形成凹部26r。
如圖2B所示，當形成第2絕緣膜14時，會因凹部26r而產生孔隙26v。
對此，於第1實施方式中，藉由向材料膜40擴散而去除第1導電體22及第1膜26之一部分。藉此，能夠使第1膜26之去除速度相對於第1導電體22之去除速度之比率變小，能夠抑制孔隙26v之產生。其結果，能夠提高配線之可靠性。
＜變化例＞[配線構造體之構成]使用圖3A對本實施方式之半導體裝置之配線構造體之構成進行說明。圖3A係說明本實施方式之半導體裝置之配線構造體10a之剖視圖。本實施方式之配線構造體之構成除了於第2膜27與第3膜28之間上表面之高度不同以外，與第1實施方式之配線構造體之構成大致相同。省略與第1實施方式相同之說明，此處對與第1實施方式之配線構造體之構成不同之部分進行說明。
第2膜27之上表面之位置亦可為與第3膜28之上表面不同之高度。第2膜27之高度與第3膜28之高度之差異係例如因銅之擴散速度與鈷之擴散速度之差異而產生。
於銅較鈷更容易擴散之情形時，第2膜27之上表面之位置低於第3膜28之上表面。該情形時，與第2膜27之上表面之位置高於第3膜28之上表面之情形(參照圖2A及圖2B)相比，於第2絕緣膜14形成時不易產生孔隙。
[配線構造體之製造方法]圖3B係說明本實施方式之半導體裝置之配線構造體之製造方法的剖視圖。於本實施方式之配線構造體之製造方法中，與第1實施方式相比，第1導電體22與第1膜26之間去除速度不同。省略與第1實施方式相同之說明，此處對與第1實施方式之配線構造體之構成不同之部分進行說明。
圖3B所示之步驟與第1實施方式之圖1F所示之步驟相同，例如為退火等處理。於圖3B所示之例中，銅之擴散速度高於鈷之擴散速度，故第1導電體22較第1膜26更容易去除。
＜第2實施方式＞[配線構造體之構成]使用圖4A對本實施方式之半導體裝置之配線構造體之構成進行說明。圖4A係說明本實施方式之半導體裝置之配線構造體10b之剖視圖。本實施方式之配線構造體之構成除了未設置第2膜27及第3膜28，而對第1膜26進行處理使其成為其他膜以外，與第1實施方式之配線構造體之構成大致相同。省略與第1實施方式相同之說明，此處對與第1實施方式之配線構造體之構成不同之部分進行說明。
配線構造體10b具備第4膜29來代替第1膜26。又，未設置有第2膜27及第3膜28。
第4膜29設置於第1導電體22之側面及底面。第4膜29包含鈷化合物。鈷化合物例如為氮化鈷(CoN
z)。第4膜29之蝕刻速率如下文參照圖4F所作說明，低於包含鈷之第1膜26之蝕刻速率。藉此，能夠抑制孔隙，從而能夠提高可靠性。
第2絕緣膜14設置於第1絕緣膜12之上表面、第1導電體22之上表面及第4膜29之上表面。
第1障壁膜24設置於第4膜29與第1絕緣膜12之間。又，設置於插塞30a之底面之第1障壁膜24與下層配線20b之第1導電體22相接。
本實施方式之配線構造體10b具有第4膜29。第4膜29設置於第1導電體22之側面及底面，包含鈷化合物。輔助第1導電體22之晶種層22'之分級切割部之第4膜29之蝕刻速率低於第1實施方式之第1膜26之蝕刻速率。結果，如下文參照圖4F及圖4G所作說明，能夠抑制孔隙，從而能夠提高配線之可靠性。
又，第1導電體22及第4膜29之上表面之位置低於第1絕緣膜12之上表面(面a)。藉此，能夠擴大下層配線20b間之距離，從而能夠提高耐受電壓。再者，亦能夠擴大上層配線30b間之距離。
[配線構造體之製造方法]圖4B至圖4G係說明本實施方式之半導體裝置之配線構造體之製造方法的剖視圖。本實施方式之配線構造體之製造方法中，與第1實施方式相比，對第1膜26進行了處理，未形成第2膜27及第3膜28。省略與第1實施方式相同之說明，此處對與第1實施方式之配線構造體之構成不同之部分進行說明。
又，第2實施方式之配線構造體之製造方法除對第1膜26進行處理以外，與比較例之配線構造體之製造方法相同。
如圖4B所示，於第1絕緣膜12之上表面形成第1貫通孔13a、凹部13b，於第1貫通孔13a、凹部13b之內側面及底面形成第1障壁膜24及第1膜26。第1膜26例如藉由CVD而形成。第1膜26例如包含鈷。
其次，如圖4C所示，藉由對第1膜26進行處理，而形成包含鈷化合物之第4膜29。鈷化合物例如為氮化鈷(CoN
z)。第1膜26之處理例如為NH
3等離子體處理。藉此，能夠形成較第1膜26蝕刻速率低之第4膜29。
其次，如圖4D所示，介隔第4膜29形成晶種層22'。
其次，如圖4E所示，介隔晶種層22'於第1貫通孔13a、凹部13b內形成第1導電體22，並進行退火，利用化學機械研磨法去除多餘之第1導電體22、第1障壁膜24及第4膜29直至第1絕緣膜12之上表面為止。即，對第1絕緣膜12之上表面、第4膜29之上表面及第1導電體22之上表面進行研磨。第1導電體22例如包含銅。
其次，如圖4F所示，從上表面側將第4膜29及第1導電體22局部去除(形成凹槽)。第1導電體22例如藉由濕式蝕刻而去除，第4膜29亦與第1導電體22一起被去除。局部去除第4膜29及第1導電體22時之第4膜29之蝕刻速率低於第1膜26之蝕刻速率。藉此，於第2實施方式中，與參照圖2A及圖2B所說明之比較例相比，能夠抑制凹部26r，從而能夠抑制孔隙26v。結果，能夠提高配線之可靠性。
其次，如圖4G所示，於具有下層配線20b之第1絕緣膜12之上表面、第1導電體22之上表面及第4膜29之上表面形成第2絕緣膜14。第2絕緣膜14例如為碳氮化矽膜。其後，於第2絕緣膜14之上形成第3絕緣膜16。
藉由形成插塞30a及上層配線30b，並形成第4絕緣膜18，能夠製造圖4A所示之配線構造體10b。
＜第3實施方式＞[半導體裝置之構成]使用圖5對本實施方式之半導體裝置1之構成進行說明。圖5係表示半導體裝置1之基本構成之剖視圖。如圖5所示，半導體裝置1為貼合基板，具備記憶單元陣列晶片100及控制電路(CMOS(complementary metal oxide semiconductor，互補金氧半導體)電路)晶片200。記憶單元陣列晶片100與控制電路晶片200藉由連接面C1而連接。
[記憶單元陣列晶片之構造]如圖5所示，記憶單元陣列晶片100具有複數個電極層160、複數個半導體柱150及記憶體側配線層170。複數個電極層160與未圖示之複數個絕緣層交替地積層。各個半導體柱150於與基板垂直之方向上，貫通經積層之複數個電極層160而配置。各個半導體柱150介隔絕緣層而與複數個電極層160組合，藉此作為包含記憶單元之複數個電晶體發揮功能。即，於記憶單元陣列區域110中，三維配置有包含記憶單元之複數個電晶體。半導體柱150於一端(基板側)與源極線電性連接，於另一端(與基板相反之側)與記憶體側配線層170電性連接。於記憶體側配線層170之連接面C1，配置有用以與控制電路晶片200連接之連接端子。
於基板上，與記憶單元陣列區域110並排地配置引出區域120。於引出區域120，複數個電極層160分別將端子部分呈階梯狀引出。而且，各個端子部分經由於絕緣膜上開口之接觸孔而與垂直方向之配線連接。該等垂直方向之配線與記憶體側配線層170電性連接，且經由連接端子與控制電路晶片200連接。
[控制電路晶片之構造]如圖5所示，控制電路晶片200具有基板250、構成控制電路之複數個電晶體260及電路側配線層270。複數個電晶體260形成於基板250，於與基板250相反之側電性連接於電路側配線層270。於電路側配線層270之連接面C1配置有用以與記憶單元陣列晶片100連接之連接端子。基板250亦可為矽基板等半導體晶圓。
電路側配線層270包含配線構造體10c。此處，配線構造體10c相當於電路側配線層270之配線或介層插塞。
對本發明之若干個實施方式進行說明，但該等實施方式係作為示例而提出，並非意圖限定發明之範圍。該等實施方式能以其他各種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等範圍中。
[相關申請之交叉參考]
本申請基於2022年06月21日提出申請之在先日本專利申請第2022-99941號之優先權而主張優先權利益，藉由引用而將其全部內容併入本文中。
1:半導體裝置
10:配線構造體
10a:配線構造體
10b:配線構造體
10c:配線構造體
12:第1絕緣膜
13a:第1貫通孔
13b:凹部
14:第2絕緣膜
15:第2貫通孔
16:第3絕緣膜
17a:第3貫通孔
17b:凹部
18:第4絕緣膜
20a:插塞
20b:下層配線
22:第1導電體
22':晶種層
24:第1障壁膜
26:第1膜
26r:凹部
26v:孔隙
27:第2膜
28:第3膜
29:第4膜
30a:插塞
30b:上層配線
32:第1導電體
34:第1障壁膜
36:第1膜
37:第2膜
38:第3膜
40:材料膜
100:記憶單元陣列晶片
110:記憶單元陣列區域
120:引出區域
160:電極層
170:記憶體側配線層
200:控制電路晶片
250:基板
260:電晶體
270:電路側配線層
a:面
b:面
C1:連接面
D:距離
圖1A係說明本發明之一實施方式之半導體裝置之剖視圖。
圖1B係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖1C係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖1D係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖1E係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖1F係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖1G係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖1H係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖2A係說明比較例之半導體裝置之製造方法之剖視圖。
圖2B係說明比較例之半導體裝置之製造方法之剖視圖。
圖3A係說明變化例之半導體裝置之剖視圖。
圖3B係說明變化例之半導體裝置之製造方法之剖視圖。
圖4A係說明本發明之一實施方式之半導體裝置之剖視圖。
圖4B係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖4C係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖4D係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖4E係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖4F係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖4G係說明本發明之一實施方式之半導體裝置之製造方法的剖視圖。
圖5係說明本發明之一實施方式之半導體裝置之剖視圖。
10:配線構造體
12:第1絕緣膜
13a:第1貫通孔
13b:凹部
14:第2絕緣膜
15:第2貫通孔
16:第3絕緣膜
17a:第3貫通孔
17b:凹部
18:第4絕緣膜
20a:插塞
20b:下層配線
22:第1導電體
22':晶種層
24:第1障壁膜
26:第1膜
27:第2膜
28:第3膜
30a:插塞
30b:上層配線
32:第1導電體
34:第1障壁膜
36:第1膜
37:第2膜
38:第3膜
40:材料膜
a:面
b:面
D:距離
Claims (8)
- 一種半導體裝置，其具備第1絕緣膜、及配置於上述第1絕緣膜之配線，上述配線具有：第1導電體，其包含銅；第1膜，其設置於上述第1導電體之側面及底面，包含鈷；第2膜，其設置於上述第1導電體之上表面，包含銅及矽；及第3膜，其設置於上述第1膜之上表面，包含鈷及矽；且上述第2膜及上述第3膜之位置低於上述第1絕緣膜之上表面。
- 如請求項1之半導體裝置，其中上述第2膜之上表面之位置處於與上述第3膜之上表面不同之高度。
- 如請求項1之半導體裝置，其中上述第2膜之上表面之位置低於上述第3膜之上表面。
- 如請求項1之半導體裝置，其中上述配線進而具有第1障壁膜，該第1障壁膜設置於上述第1膜與上述第1絕緣膜之間及上述第3膜與上述第1絕緣膜之間。
- 如請求項1之半導體裝置，其還具備第2絕緣膜，該第2絕緣膜設置於上述第1絕緣膜之上表面、上述第2膜之上表面及上述第3膜之上表面，包含矽。
- 一種半導體裝置之製造方法，其包括：於第1絕緣膜形成凹部；於上 述凹部之內側面及底面形成包含鈷之第1膜；於上述凹部之內部形成包含銅之第1導電體；對上述第1絕緣膜之上表面、上述第1膜之上表面及上述第1導電體之上表面進行研磨；於上述第1絕緣膜之上表面、上述第1膜之上表面及上述第1導電體之上表面形成包含矽之材料膜；藉由使上述第1導電體之銅及上述第1膜之鈷擴散至上述材料膜，而使上述第1導電體及上述第1膜之上表面之位置低於上述第1絕緣膜之上表面，且於上述第1導電體之上表面形成包含銅及矽之第2膜，並且於上述第1膜之上表面形成包含鈷及矽之第3膜；去除上述材料膜。
- 一種半導體裝置之製造方法，其包括：於第1絕緣膜形成凹部；於上述凹部之內側面及底面形成包含鈷之第1膜；藉由對上述第1膜進行處理而形成包含鈷化合物之第4膜；於上述凹部之內部形成包含銅之第1導電體；對上述第1絕緣膜之上表面、上述第4膜之上表面及上述第1導電體之上表面進行研磨；從上表面側將上述第4膜及上述第1導電體局部去除。
- 如請求項7之半導體裝置之製造方法，其中局部去除上述第4膜及上述第1導電體時之上述第4膜之蝕刻速率低於上述第1膜之蝕刻速率。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022099941A JP2024000935A (ja) | 2022-06-21 | 2022-06-21 | 半導体装置およびその製造方法 |
| JP2022-099941 | 2022-06-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202401724A TW202401724A (zh) | 2024-01-01 |
| TWI844198B true TWI844198B (zh) | 2024-06-01 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210249349A1 (en) | 2020-02-07 | 2021-08-12 | International Business Machines Corporation | High performance metal insulator metal capacitor |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210249349A1 (en) | 2020-02-07 | 2021-08-12 | International Business Machines Corporation | High performance metal insulator metal capacitor |
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