TWI842912B - 處理系統，系統單晶片及用於履行算術運算之方法 - Google Patents

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Abstract

一種範例私有處理管線可包括：一經遮蔽解密單元，用以履行將輸入資料變換為經遮蔽解密資料之一經遮蔽解密操作；一經遮蔽功能性單元，用以藉由履行一經遮蔽運算於該經遮蔽解密資料來產生一經遮蔽結果；及一經遮蔽加密單元，用以履行將該經遮蔽結果變換為一經加密結果之一經遮蔽加密操作。

Description

處理系統，系統單晶片及用於履行算術運算之方法
本揭露一般而言係有關於電腦科技，而更明確地係有關於多晶片封裝中之晶粒上信號終止。
各種規範(例如，一般資料保護規範(GDPR))要求電腦系統內之資料被加密在靜止時(例如，藉由履行碟片加密)以及在運行中(例如，藉由履行主記憶體加密或晶片至晶片加密)兩者。再者，工業標準要求使用標準化密碼及密碼模式於資料加密，在靜止時(例如，AES-XTS)以及在運行中(例如，AES-GCM)。
100:私有處理管線
110:經遮蔽解密單元
120:經遮蔽功能性單元
130:經遮蔽加密單元
140,150:遮罩/加密轉換單元
160:密碼金鑰管理器
170:隨機數產生器
200:私有處理管線
210A,210B:經遮蔽解密單元
220:經遮蔽功能性單元
230:經遮蔽加密單元
260:密碼金鑰管理器
270:遮罩產生器
800:處理器
801,803:管線
802:提取級
804:長度解碼級
806:解碼級
808:配置級
810:重新命名級
811:執行區塊
812:排程級
814:暫存器讀取/記憶體讀取級
816:執行級
818:寫入回/記憶體寫入級
820:緩慢ALU
822:例外處置級
824:確定級
830:前端單元
832:分支預測單元
834:指令快取單元
836:指令變換後備緩衝(TLB)
838:指令提取單元
840:解碼單元
850:執行引擎單元
852:重新命名/配置器單元
854:撤回單元
856:排程器單元
858:實體暫存器集單元
860:執行叢集
862:執行單元
864:記憶體存取單元
880:記憶體單元
882:資料TLB單元
884:資料快取單元
886:第2階(L2)快取單元
900:多處理器系統
916:第一匯流排
918:匯流排橋
920:第二匯流排
932:記憶體
934:記憶體
938:高性能圖形電路
939:高性能圖形介面
950:點對點互連
952,954:P-P介面
970:第一處理器
972,982:集成記憶體控制器單元
974a,974b:處理器核心
976,978:點對點(P-P)介面
980:第二處理器
984a,984b:處理器核心
986,988:P-P介面
990:晶片組
994,998:點對點介面電路
996:介面
1000:多處理器系統
1014:I/O裝置
1015:舊有I/O裝置
1032,1034:記憶體
1070,1080:處理器
1072,1082:控制邏輯
1090:晶片組
1092:控制邏輯
1100:SoC
1102:互連單元
1102A-N:核心
1106:共享快取單元
1108:集成圖形邏輯
1110:系統代理單元
1114:集成記憶體控制器單元
1116:匯流排控制器單元
1120:媒體處理器
1124:影像處理器
1126:音頻處理器
1128:視頻處理器
1130:靜態隨機存取記憶體(SRAM)單元
1132:直接記憶體存取(DMA)單元
1140:顯示單元
1200:SoC
1206,1207:核心
1208:快取控制
1209:匯流排介面單元
1210:L2快取
1211:互連
1215:GPU
1220:視頻編碼解碼器
1225:視頻介面
1230:用戶身份模組(SIM)
1235:開機ROM
1240:SDRAM控制器
1245:快閃控制器
1250:周邊控制
1260:DRAM
1265:快閃
1270:藍芽模組
1275:3G數據機
1280:GPS
1285:Wi-Fi
1300:計算系統
1302:處理裝置
1304:主記憶體
1306:靜態記憶體
1308:匯流排
1310:視頻顯示裝置
1312:文數輸入裝置
1314:游標控制裝置
1316:資料儲存裝置
1318:網路介面裝置
1319:網路
1320:信號產生裝置
1322:圖形處理單元
1324:電腦可讀取儲存媒體
1326:軟體
1328:視頻處理單元
[圖1]概略地繪示依據本揭露之一或多個態樣所實施的範例私有處理管線架構。
[圖2]概略地繪示用於在Galois場GF(2 n )內所 履行之整數計算的私有處理管線架構之範例實施方式。
[圖3]描繪藉由依據本揭露之一或多個態樣而操作的功能性單元以履行一經遮蔽乘法運算的範例方法之流程圖。
[圖4]描繪藉由依據本揭露之一或多個態樣而操作的功能性單元以履行一經遮蔽加法運算的範例方法之流程圖。
[圖5]描繪藉由依據本揭露之一或多個態樣而操作的功能性單元以實施一經遮蔽查找表的範例方法之流程圖。
[圖6]描繪藉由依據本揭露之一或多個態樣而操作的功能性單元所履行之經遮蔽比較操作的範例方法之流程圖。
[圖7]描繪藉由依據本揭露之一或多個態樣而操作的私有處理管線以履行計算的範例方法之流程圖。
[圖8A]係一方塊圖，其繪示結合依據本揭露之一或多個態樣而操作的私有處理管線之一範例處理器的微架構。
[圖8B]係一方塊圖，其繪示由圖8A之範例處理器所實施的依序管線及暫存器重新命名級、失序發送/執行管線。
[圖8C]係一方塊圖，其繪示結合依據本揭露之一或多個態樣而操作的私有處理管線之另一範例處理器的微架構。
[圖9]係結合依據本揭露之一或多個態樣而操作的私有處理管線之一多處理器系統的一方塊圖。
[圖10]係結合依據本揭露之一或多個態樣而操作的私有處理管線之另一多處理器系統的一方塊圖。
[圖11]係一範例系統單晶片(SoC)之一方塊圖，該SoC包括結合依據本揭露之一或多個態樣而操作的私有處理管線之核心的一或多個。
[圖12]係另一範例系統單晶片(SoC)之一方塊圖，該SoC包括結合依據本揭露之一或多個態樣而操作的私有處理管線之核心的一或多個。
[圖13]繪示以計算系統之範例形式的機器之圖形表示，於該系統內係執行一組指令以致使該機器實施依據本揭露之一或多個態樣而操作的私有處理管線。
【發明內容】與【實施方式】
各種規範(例如，一般資料保護規範(GDPR))要求電腦系統內之資料被加密在靜止時(例如，藉由履行碟片加密)以及在運行中(例如，藉由履行主記憶體加密或晶片至晶片加密)兩者。再者，工業標準要求使用標準化密碼及密碼模式於資料加密，在靜止時(例如，AES-XTS)以及在運行中(例如，AES-GCM)。
因此，將對其計算的資料被儲存以經加密形式。在履行計算之前，該資料需從該碟片被擷取、被解密、及被再加密至主記憶體；接著，該資料需從主記憶體 被擷取、被解密、及被儲存在處理器快取記憶體中。因此，快取記憶體中之資料呈現以清楚(未加密)形式，使得處理器可提取該資料、在其上操作、並將結果儲存在快取記憶體中。接著，來自快取記憶體之資料被加密至主記憶體，並進一步再加密至碟片。
上述程序易遭受數種資料隱私風險。駐存在快取中之清楚(未加密)形式下的資料可藉由複製、監聽或旁通道分析而滲漏。此外，旁通道分析可被利用於重建密碼金鑰，其保護經加密資料。文中之「旁通道分析」將指稱一種從目標資料處理裝置之實體實施方式及/或操作的某些態樣導出一或多個受保護資訊項目的方法，其係藉由測量與該目標資料處理裝置之操作相關聯的一或多個物理參數之值，諸如藉由某些電路的功率消耗、由目標資料處理裝置所發出的熱或電磁輻射，等等。為了提供資料隱私，電腦系統應能夠在經加密資料上計算。
本揭露之態樣克服上述不足並確保符合相關規範及工業標準，其係藉由提供能夠在經加密資料上計算而同時符合工業標準密碼實行的系統。特別地，文中所述之私有處理管線確保資料在其壽命之任何階段被加密(即使當在功能性單元上計算時)；因此，即使控制大部分特權階層(除了金鑰管理之控制階層以外)的極強攻擊者將無法讀取該資料。文中所述之私有處理管線進一步確保其在靜止時且在主記憶體中的資料係依循儲存加密中之標準實行(例如，使用AES之適當模式)，因此允許舊有相容性及 可擴充性。文中所述之私有處理管線能抵抗第一級旁通道攻擊；在一些實施方式中，對抗更高級旁通道攻擊的保護亦可被實施。再者，功能性單元(GF(2^n)中之範例)的實施方式可展現恆定時間，因此資料無法經由定期的旁通道攻擊來獲得。
文中所述之範例私有處理管線可被利用於結合一特定領域私有資料路徑中之多個功能性單元(例如，用於履行整數與固定點計算，諸如乘-與-加、乘-與-減、比較(符號)等)。特別地，文中所述之系統及方法可被用於履行各種基於人工智慧(AI)的解決方案之訓練及推理級，諸如可訓練分類器、人工神經網路，等。
因此，文中所述之私有管線架構確保資料隱私且能抵抗至少第一級旁通道攻擊。再者，文中所述之私有管線架構係更有效率的，就計算時間及硬體足跡而言，其提供資料隱私及安全性的各種習知技術。
圖1概略地繪示依據本揭露之一或多個態樣所實施的範例私有處理管線架構。私有處理管線可被實施為獨立管線或可藉由加入能夠在經加密資料上計算的功能性單元而擴增微處理器之習知管線，其中經加密資料係以標準化區塊密碼(諸如AES)之操作模式來加密。
在以下描述中，術語「經遮蔽操作」應指稱區塊密碼E之經遮蔽實施方式，該區塊密碼將訊息m及金鑰k接受為其輸入並產生密碼文字c=E(m,k)。相同區塊密碼之解密程序復原m=D(c,k)。經遮蔽實施方式將經遮蔽輸 入m’=m+m a (其中+係XOR或算術運算)及輸入遮罩m a (隨機數)及金鑰k接受為輸入。其將經遮蔽密碼文字c’=c+m c 、及一輸出遮罩m a 產生為輸出。密碼文字可藉由反轉該遮蔽操作來刪除。因此，(c’,m c )=maskedE(m’,m a ,k)。類似地，(m’,m a )=maskedD(c’,m c ,k)。
如圖1所概略地繪示，私有處理管線100包括經遮蔽解密單元110、一或多個經遮蔽功能性單元120、及經遮蔽加密單元130。經遮蔽解密單元110履行經遮蔽解密操作以將輸入資料(其可，例如，藉由AES-XTS或另一標準操作模式來加密)變換為經遮蔽解密資料(例如，由算術或布林遮罩所保護)，並接著將經遮蔽解密資料饋送至經遮蔽功能性單元120之輸入。因為經遮蔽解密操作係利用經遮蔽密碼金鑰，所以該等密碼金鑰將永不以清楚形式出現在記憶體中或在通訊匯流排上，而因此將確保資料隱私。
經遮蔽功能性單元120可實施各種算術運算(例如，乘、加、及/或比較)於經遮蔽資料，而因此該資料將永不以清楚形式出現在記憶體中或在通訊匯流排上。再者，在功能性單元內之各操作上更新該等遮罩係確保經遮蔽功能性單元120之旁通道抗性。
在各個實施方式中，經遮蔽功能性單元120可由在經加密資料上計算的多種功能性單元所表示，假設在由經遮蔽功能性單元120所實施的加密類型與其採用處理管線100之計算系統的其他組件之間履行適當轉換。該 轉換可由選擇性遮罩/加密轉換單元140及150所履行。
經遮蔽功能性單元120之經遮蔽輸出被饋送至經遮蔽加密單元130，其履行經遮蔽加密操作以將經遮蔽功能性單元120之輸出變換至經加密結果。因為經遮蔽加密操作係利用經遮蔽密碼金鑰，所以該等密碼金鑰將永不以清楚形式出現在記憶體中或在通訊匯流排上，而因此將確保資料隱私。
私有處理管線100可進一步包括密碼金鑰管理器160及隨機數產生器170。密碼金鑰管理器160可被採用以安全地供應用於加密及解密操作之秘密密碼金鑰。隨機數產生器170係用於產生用於遮蔽操作之密碼遮罩。
因此，私有處理管線之所揭露架構確保其資料永不在任何時點以清楚形式展示，從記憶體或計算系統之其他組件載入經加密資料至私有處理管線100，在該資料上履行計算，及輸出經加密資料至記憶體或計算系統(其採用私有處理管線100)之其他組件。
應注意：圖1僅係說明性而不應被理解為限制性。在一些實施方式中，由私有管線100之單元所履行的遮蔽操作可由其他密碼操作所取代。所繪示的組件可組態以各種方式，且一些範例可包括除了所描繪者之外的更多組件或更少組件。
圖2概略地繪示用於在Galois場GF(2 n )內所履行之整數計算的圖1之私有處理管線架構100的範例實施方式。如圖2所概略地繪示，私有處理管線200包括兩個經遮 蔽解密單元210A-210B、經遮蔽功能性單元220、及經遮蔽加密單元230。經遮蔽解密單元210A-210B履行經遮蔽解密操作以將各別經加密輸入Enc(a)及Enc(b)變換至經遮蔽輸出。特別地，經遮蔽解密單元210A履行經遮蔽解密操作(例如，經遮蔽AES解密操作)於經加密輸入Enc(a)與遮罩m'(其已由遮罩產生器270所產生)之經接收組合，並產生經遮蔽解密輸出m a 及a+m a 。類似地，經遮蔽解密單元210B履行經遮蔽解密操作(例如，經遮蔽AES解密操作)於經加密輸入Enc(b)與遮罩m'(其已由遮罩產生器270所產生)之經接收組合，並產生經遮蔽解密輸出m b 及b+m b 。在圖2中，圓圈加符號(“♁”)係標示互斥析取(XOR)運算(使得a+a=0)。
經遮蔽解密單元210A-210B之輸出被饋送至經遮蔽功能性單元220，其履行一或多個算術運算(例如，加、乘、或其組合)於經遮蔽輸入，並產生經遮蔽輸出m c 及c+m c ，如下文中更詳細地描述。經遮蔽功能性單元220之經遮蔽輸出被饋送至經遮蔽加密單元230，其履行經遮蔽加密操作(例如，經遮蔽AES加密操作)於其輸入並產生經加密遮蔽輸出Enc(c)+m o ，其接著藉由履行與遮罩值m o 之互斥析取運算而被去遮蔽，使得私有處理管線200之輸出係由經遮蔽功能性單元220所履行之算術運算的經加密結果Enc(c)來表示。
用於經遮蔽解密及加密操作的密碼金鑰係由密碼金鑰管理器260所供應。應注意：圖2僅係說明性而不 應被理解為限制性。在一些實施方式中，私有處理管線200可被一般化至Galois場之外的算術計算。再者，圖1之私有處理管線架構100的各種其他實施方式可被用於直接計算或查找表，如下文更詳細地描述。所繪示的組件可組態以各種方式，且一些範例可包括除了所描繪者之外的更多組件或更少組件。
如上文所述，圖1之功能性單元120可履行一或多個算術運算(例如，加、乘、或其組合)於經遮蔽輸入並產生經遮蔽輸出。特別地，功能性單元可履行經遮蔽乘法運算，如由圖3所概略地繪示。
圖3描繪藉由依據本揭露之一或多個態樣而操作的功能性單元以履行一經遮蔽乘法運算的範例方法之流程圖。方法300及/或其個別功能、常式、子常式、或操作之各者可由一或多個硬體模組來履行。
假設c=a x b標示具有以清楚形式之所有運算元及輸出的乘法運算，且a'、b'、c'標示相應的經遮蔽輸入及輸出(例如，藉由應用布林遮罩)，亦即，a'=a+m a ，b'=b+m b ，及c'=c+m c ，其中m a ，m b 及m c 為各別地遮蔽輸入及輸出之隨機整數，則履行方法300之功能性單元接受經遮蔽輸入a'=a+m a 及b'=b+m b 、以及輸入遮罩m a 及m b ，履行經遮蔽乘法運算，並返回經遮蔽輸出c'=c+m c 、以及輸出遮罩m c 。
在區塊310，功能性單元產生隨機整數以被用為輸出遮罩m c ： mc=rng()
在區塊320，功能性單元計算中間結果D之第一部分d 1 為第一經遮蔽輸入a'乘以第二遮罩m b 的乘積：d 1=(a+m a )×m b =a×m b +m a ×m b
在區塊330，功能性單元計算中間結果D之第二部分d 2 為第二經遮蔽輸入b'乘以第一遮罩m b 的乘積：d 2=(b+m b )×m a =b×m a +m a ×m b
在區塊340，功能性單元計算中間結果D之第三部分d 3 為第一遮罩m a 乘以第二遮罩m b 的乘積：d 3=m a ×m b
在區塊350，功能性單元計算中間結果D為三個部分之總和：D=d 1+d 2+d 3
在區塊360，功能性單元計算經遮蔽總和c'為第一經遮蔽輸入a'乘以第二經遮蔽輸入b’的乘積：c'=a'×b'
應注意：a'×b'=(a+m a )×(b+m b )=(a×b)+(b×m a )+(a×m b )(m a ×m b )。
在區塊370，功能性單元將經計算遮蔽輸出c'乘以輸出遮罩m c ：c'=m c ×c'
應注意：m c ×c'=m c +(a'×b')。
在區塊380，功能性單元將中間結果D加至經計算遮蔽輸出c'： c'=c'+D
應注意：c'+D=m c +(a×b)。
在區塊390，功能性單元輸出經計算遮蔽輸出c'及輸出遮罩m c ，且該方法終止。
如上文所述，功能性單元履行一或多個算術運算(例如，加、乘、或其組合)於經遮蔽輸入並產生經遮蔽輸出。特別地，功能性單元可履行經遮蔽加法運算，如由圖4所概略地繪示。
圖4描繪藉由依據本揭露之一或多個態樣而操作的功能性單元以履行一經遮蔽加法運算的範例方法之流程圖。方法400及/或其個別功能、常式、子常式、或操作之各者可由一或多個硬體模組來履行。
假設c=a+b標示具有以清楚形式之所有運算元及輸出的加法運算，且a’，b’，及c’標示相應的經遮蔽輸入及輸出(例如，藉由應用布林遮罩)，亦即，a'=a+m a ，b'=b+m b ，及c'=c+m c ，其中m a ，m b 及m c 為各別地遮蔽輸入及輸出之隨機整數，則履行方法400之功能性單元接受經遮蔽輸入a'=a+m a 及b'=b+m b 、以及輸入遮罩m a 及m b ，履行經遮蔽加法運算，並返回經遮蔽輸出c'=c+m c 、以及輸出遮罩m c 。
在區塊410，功能性單元產生隨機整數以被用為輸出遮罩m c ：m c =rng()
在區塊420，功能性單元計算中間結果D為兩 個輸入遮罩m a 與m b 之總和：D=m a +m b
在區塊430，功能性單元計算經遮蔽結果c'為兩個經遮蔽輸入a'與b'之總和：c'=a'+b'
應注意：a'+b'=(a+m a )+(b+m b )=(a+b)+m a +m b 。
在區塊440，功能性單元將遮罩c'應用至經計算結果c'：c'=m c +c'
應注意：m c +c'=m c +(a'+b')。
在區塊450，功能性單元將中間結果D加至經計算結果c'：c'=c'+D
應注意：c'+D=m c +(a+b)。
在區塊460，功能性單元輸出經遮蔽結果c'及遮罩m c ，且該方法終止。
圖5描繪藉由依據本揭露之一或多個態樣而操作的功能性單元以實施一經遮蔽查找表的範例方法之流程圖。方法500及/或其個別功能、常式、子常式、或操作之各者可由一或多個硬體模組來履行。
假設T標示一查找表，其返回由兩個輸入a及b所識別的元件c，使得c=T(a,b)具有以清楚形式之所有運算元及輸出，則實施方法500之功能性單元係接受經遮蔽輸入a'=a+m a 及b'=b+m b 、以及輸入遮罩m a 及m b 並返回 經遮蔽輸出c'=c+m c 、以及輸出遮罩m c 。
在區塊510，功能性單元產生隨機整數以被用為遮罩：m c =rng()。
在區塊520，功能性單元將由索引(i,j)所識別的元件從清楚文字查找表T複製至經遮蔽查找表T'，而同時藉由輸入遮罩以偏移各別索引：T’[i+m a ,j+m b ]=T[i,j]+m c
應注意：索引操作係藉由模除運算子表T之大小來履行。
在區塊530，功能性單元計算經遮蔽結果c'為由經遮蔽輸入a'與b'所識別之經遮蔽表T'的元件：c'=T’[a',b']
在區塊540，功能性單元輸出經遮蔽結果c'及輸出遮罩m c ，且該方法終止。
如上文所述，功能性單元履行一或多個算術運算(例如，加、乘、或其組合)於經遮蔽輸入並產生經遮蔽輸出。在一些實施方式中，功能性單元可進一步履行經遮蔽比較運算以比較兩個經遮蔽輸入，如由圖6所概略地繪示。
圖6描繪藉由依據本揭露之一或多個態樣而操作的功能性單元所履行之經遮蔽比較操作的範例方法之流程圖。方法600及/或其個別功能、常式、子常式、或操作之各者可由一或多個硬體模組來履行。實施方法500之功能性單元接受經遮蔽輸入a'=a+m a 及b'=b+m b 、以及 輸入遮罩m a 及m b 並返回經遮蔽輸出c'=c+m c 、以及輸出遮罩m c 。
在區塊610，功能性單元產生隨機整數以被用為遮罩：m c =rng()。
在區塊620，功能性單元計算兩個輸入遮罩的總和：D=m a +m b
在區塊630，功能性單元計算其中間值
Figure 109120809-A0305-02-0017-1
在區塊640，功能性單元計算結果c'：c'=m c 假如(a'+b'==D)，否則
Figure 109120809-A0305-02-0017-3
。
在區塊650，功能性單元輸出經遮蔽結果c'及輸出遮罩m c ，且該方法終止。
圖7描繪藉由依據本揭露之一或多個態樣而操作的私有處理管線以履行計算的範例方法之流程圖。方法700及/或其個別功能、常式、子常式、或操作之各者可由一或多個硬體模組來履行。
在區塊710，私有處理管線接收輸入資料。
在區塊720，私有處理管線係藉由經遮蔽解密單元以履行經遮蔽解密操作，其將輸入資料變換為經遮蔽解密資料，如上文中更詳細地描述。
在區塊730，私有處理管線係藉由經遮蔽功能性單元以履行經遮蔽操作於經遮蔽解密資料來產生經遮蔽結果，如上文中更詳細地描述。
在區塊740，私有處理管線係藉由經遮蔽加密單元以履行經遮蔽加密操作，其將經遮蔽結果變換為經加密資料，如上文中更詳細地描述。
在區塊750，私有處理管線輸出經加密結果，且該方法終止。
圖8A係一方塊圖，其繪示結合依據本揭露之一或多個態樣而操作的私有處理管線之一範例處理器的微架構。明確地，處理器800係闡明其將被包括於處理器中的依序架構核心及暫存器重新命名邏輯、失序發送/執行邏輯，依據本發明之至少一實施方式。
處理器800包括一耦合至執行引擎單元850之前端單元830，且兩者均耦合至記憶體單元880。處理器800可包括減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。於又另一實施例中，處理器800可包括特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、圖形核心，等等。於一實施方式中，處理器800可為多核心處理器或者可為多處理器系統之部分。
前端單元830包括一分支預測單元832，其係耦合至指令快取單元834，其係耦合至指令變換後備緩衝(TLB)836，其係耦合至指令提取單元838，其係耦合至解碼單元840。解碼單元840(亦已知解碼器)解碼指令；並將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反 應)、或被衍生自原始指令。解碼器840可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。指令快取單元834被進一步耦合至記憶體單元880。解碼單元840被耦合至執行引擎單元850中之重新命名/配置器單元852。
執行引擎單元850包括重新命名/配置器單元852，其係耦合至撤回單元854及一組一或更多排程器單元856。排程器單元856代表任何數目的不同排程器電路，包括保留站(RS)、中央指令窗，等等。排程器單元856被耦合至實體暫存器集單元858。實體暫存器集單元858之各者代表一或更多實體暫存器集，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點等等、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。實體暫存器集單元858係由撤回單元854所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器集；使用未來檔、歷史緩衝器、和撤回暫存器集；使用暫存器映圖和暫存器池，等等)。
通常，架構暫存器從處理器之外部或者從編程者之觀點為可見的。暫存器不限於任何已知特定類型的電路。各種不同類型的暫存器為適合的，只要其能夠儲存並提供資料如文中所述者。適當暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配 置實體暫存器、專屬及動態配置實體暫存器之組合，等等。撤回單元854及實體暫存器集單元858被耦合至執行叢集860。執行叢集860包括一組一或更多執行單元862及一組一或更多記憶體存取單元864。執行單元862可履行各種操作(例如，移位、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。
雖然某些實施方式可包括數個專屬於特定功能或功能集之執行單元，但其他實施方式可包括僅一個或多個執行單元，皆履行所有功能。排程器單元856、實體暫存器集單元858、及執行叢集860被顯示為可能複數的，因為某些實施方式係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器集單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施方式被實施於其中僅有此管線之執行叢集具有記憶體存取單元864)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元864被耦合至記憶體單元880，其包括資料預提取器880、資料TLB單元882、資料快取單元(DCU)884、及第2階(L2)快取單元886，舉出一些範例。於某些實施方式中，DCU 884亦已知為第一階資料快取(L1快取)。DCU 884可處置多重顯著的快取喪失並 繼續服務進來的儲存及載入。其亦支援維持快取同調性。資料TLB單元882為一種藉由映射虛擬及實體位址空間以增進位址變換速度之快取。於一範例實施方式中，記憶體存取單元864包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元880中之資料TLB單元882。L2快取單元886可被耦合至一或更多其他階的快取且最終至主記憶體。
於一實施方式中，資料預提取器880臆測地載入/預提取資料至DCU 884，此係藉由自動地預測程式將使用哪個資料。預提取係指稱將記憶體階層(例如，較低階快取或記憶體)之一個記憶體位置(例如，位置)中所儲存的資料轉移至其較接近(例如，產生較低存取潛時)處理器之較高階記憶體位置，此係在該資料實際地被該處理器所要求以前。更明確地，預提取係指稱從較低階快取/記憶體之一至資料快取及/或預提取緩衝器的資料之早期擷取，此係在處理器發出針對其被返回之特定資料的要求以前。
處理器800可支援一或更多指令集(例如，x86指令集(具有其已被加入以較新版本之某些延伸)；Imagination Technologies of Kings Langley,Hertfordshire,UK之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸))。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間 切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施方式亦包括分離的指令和資料快取單元以及共用L2快取單元，但替代實施方式可具有針對指令和資料兩者之單一內部快取，諸如(例如)第1階(L1)內部快取、或多階內部快取。於某些實施方式中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
圖8B為闡明由圖8A之處理器800所實施的依序管線及暫存器重新命名級、失序發送/執行管線之方塊圖，依據本發明之某些實施方式。圖8B中之實線方盒係闡明依序管線801，而虛線方盒係闡明暫存器重新命名、失序發送/執行管線803。於圖8B中，管線801及803包括提取級802、長度解碼級804、解碼級806、配置級808、重新命名級810、排程(亦已知為分派或發送)級812、暫存器讀取/記憶體讀取級814、執行級816、寫入回/記憶體寫入級818、例外處置級822、及確定級824。於某些實施方式中，級802-824之排序可不同於所顯示者且不限於圖8B中所示之特定排序。
圖8C係一方塊圖，其繪示結合依據本揭露之一或多個態樣而操作的私有處理管線之另一範例處理器的微架構。於某些實施方式中，依據一實施方式之指令可被實施以操作於資料元件，其具有位元組、字元、雙字元、四字元等等之尺寸；以及資料類型，諸如單和雙精確度整數及浮點資料類型。於一實施方式中，依序前端801為處理器800之部分，其係提取將被執行的指令並準備將稍後於處理器管線中使用的指令。頁加入及內容複製之實施方式可被實施於處理器800中。
前端801包括數個單元。於一實施方式中，指令預提取器816係從記憶體提取指令並將該些指令饋送至指令解碼器818，其接著解碼或解讀該些指令。例如，於一實施方式中，解碼器將已接收指令解碼為一或更多操作，稱為其機器可執行之「微指令」或「微操作」(亦稱為micro op或uops)。於其他實施方式中，解碼器將指令剖析為運算碼及相應的資料和控制欄位，其係由微架構所使用以依據一實施方式來履行操作。於一實施方式中，軌線快取830取用已解碼的微操作並將其組合為微操作佇列834中之程式依序列或軌線，以供執行。當軌線快取830遭遇複雜指令時，則微碼ROM(或RAM)832便提供用以完成該操作所需的微操作。
某些指令被轉換為單一微操作，而其他指令則需要數個微操作來完成完整操作。於一實施方式中，假如需要四個微操作來完成指令，則解碼器818係存取微碼 ROM 832以執行該指令。針對一實施方式，指令可被解碼為少數微操作，以供處理於指令解碼器818。於另一實施方式中，假如需要數個微操作來完成該操作，則指令可被儲存於微碼ROM 832內。軌線快取830係指稱進入點可編程邏輯陣列(PLA)，用以判定正確的微指令指標，以供讀取微碼序列來完成一或更多指令(依據一實施方式)自微碼ROM 832。在微碼ROM 832完成排序針對一指令之微操作後，機器之前端801重新從軌線快取830提取微操作。
失序執行引擎803為準備用於執行之指令處。失序執行邏輯具有數個緩衝器，用以平緩並重新排序指令之流程來最佳化性能，隨著其前進管線且被排程以供執行。配置器邏輯係配置其各微操作欲執行所需的機器緩衝器及資源。暫存器重新命名邏輯係將邏輯暫存器重新命名於暫存器集中之項目上。配置器亦配置各微操作之項目於兩微操作佇列之一中，其中之一係針對記憶體操作而另一係針對非記憶體操作，在指令排程器之前：記憶體排程器、快速排程器802、緩慢/一般浮點排程器804、及簡單浮點排程器806。微操作排程器802、804、806係根據其相依的輸入暫存器運算元來源之備妥狀態及微操作欲完成其操作所需的執行資源之可用性以判定微操作何時準備好執行。一實施方式之快速排程器802可於主時脈循環之各一半時排程，而其他排程器僅可於每主處理器時脈循環排程一次。排程器係針對調度埠仲裁以排程用於執行之微操作。
暫存器集808、810位於排程器802、804、806與執行區塊811中的執行單元812、814、816、818、820、822、824之間。有分離的暫存器集808、810，個別地用於整數及浮點操作。一實施方式之各暫存器集808、810亦包括旁通網路，其可旁通或傳遞剛完成的結果(其尚未被寫入暫存器集)至新的相依微操作。整數暫存器集808及浮點暫存器集810亦能夠彼此通訊資料。針對一實施方式，整數暫存器集808被分割為兩個分離的暫存器集，一暫存器集用於資料之低順序的32位元而第二暫存器集用於資料之高順序的32位元。一實施方式之浮點暫存器集810具有128位元寬項目，因為浮點指令通常具有寬度從64至128位元之運算元。
執行區塊811含有執行單元812、814、816、818、820、822、824，其中該些指令被實際地執行。此區段包括暫存器集808、810，其係儲存微指令所需執行之整數及浮點資料運算元值。一實施方式之處理器800包含數個執行單元：位址產生單元(AGU)812、AGU 814、快速ALU 816、快速ALU 818、緩慢ALU 820、浮點ALU 812、浮點移動單元814。針對一實施方式，浮點執行區塊812、814執行浮點、MMX、SIMD、及SSE、或其他操作。一實施方式之浮點ALU 812包括64位元X64位元浮點除法器，用以執行除法、平方根、及餘數微操作。針對本發明之實施方式，涉及浮點值之指令可被處置以浮點硬體。
於一實施方式中，ALU操作來到高速ALU 執行單元816、818。一實施方式之高速ALU 816、818可執行具有半時脈循環之有效潛時的快速操作。針對一實施方式，大部分複雜整數操作來到緩慢ALU 820，因為緩慢ALU 820包括針對長潛時類型操作的整數執行硬體，諸如乘法器、移位、旗標邏輯、及分支處理。記憶體載入/儲存操作係由AGU 822、824所執行。針對一實施方式，整數ALU 816、818、820被描述以履行整數操作於64位元資料運算元上之背景。於替代實施方式中，ALU 816、818、820可被實施以支援多種資料位元，包括16、32、128、256，等等。類似地，浮點單元822、824可被實施以支援具有各個寬度之位元的廣泛運算元。針對一實施方式，浮點單元822、824可操作於128位元寬的緊縮資料運算元上，配合SIMD及多媒體指令。
於一實施方式中，微操作排程器802、804、806在母載入已完成執行以前調度相依的操作。因為微操作被臆測地排程並執行於處理器800中，所以處理器800亦可包括用以處置記憶體喪失之邏輯。假如資料載入喪失於資料快取中，則可能有相依的操作於管線的途中，其已留給排程器暫時錯誤的資料。重播機制係追蹤並重新執行其使用錯誤資料之指令。僅有相依的操作需要被重播而獨立的操作被容許完成。處理器之一實施方式的排程器及重播機制亦被設計成捕捉指令序列以供文字串比較操作。
術語「暫存器」指稱板上處理器儲存位置，其被使用為用以識別運算元之指令的部分。換言之，暫存 器可為那些從處理器外部(從編程者之觀點)可使用者。然而，實施方式之暫存器不應被限制於指稱特定類型電路。反之，實施方式之暫存器能夠儲存並提供資料、以及履行文中所述之功能。文中所述之暫存器可藉由使用任何數目之不同技術的處理器內之電路來實施，諸如專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、專屬及動態配置實體暫存器之組合，等等。於一實施方式中，整數暫存器係儲存32位元整數資料。一實施方式之暫存器集亦含有針對緊縮資料之八個多媒體SIMD暫存器。
針對以下的討論，暫存器被理解為設計成保持緊縮資料之資料暫存器，諸如64位元寬的MMXTM暫存器(亦稱為「mm」暫存器於某些例子中)於其致能有來自Intel Corporation of Santa Clara,California之MMX科技的微處理器中。這些MMX暫存器(可有整數及浮點形式兩者)可操作以其伴隨SIMD及SSE指令之緊縮資料元件。類似地，有關於SSE2、SSE3、SSE4、或超過(一般稱為「SSEx」)科技之128位元寬的XMM暫存器亦可被用以保持此等緊縮資料運算元。於一實施方式中，於儲存緊縮資料及整數資料時，暫存器無須於兩種資料類型之間區別。於一實施方式中，整數及浮點被含入於相同的暫存器集或不同的暫存器集中。再者，於一實施方式中，浮點及整數資料可被儲存於不同的暫存器或相同的暫存器中。
實施方式可被實施以許多不同的系統類型。現在參考圖9，其顯示結合依據本揭露之一或多個態樣而 操作的私有處理管線之一多處理器系統900的一方塊圖。如圖9中所示，多處理器系統900為點對點互連系統，並包括經由點對點互連950而耦合之第一處理器970及第二處理器980。如圖9中所示，處理器970及980之各者可為多核心處理器，包括第一及第二處理器核心(亦即，處理器核心974a和974b及處理器核心984a和984b)，雖然潛在地更多核心可存在於處理器中。雖然顯示兩個處理器970、980，但應理解其本發明之範圍未如此限制。於其他實施例中，一或更多額外處理器可存在於既定處理器中。
處理器970及980被顯示個別地包括集成記憶體控制器單元972及982。處理器970亦包括為其匯流排控制器單元點對點(P-P)介面976及988之部分；類似地，第二處理器980包括P-P介面986及988。處理器970、980可使用P-P介面電路978、988而經由點對點(P-P)介面950來交換資訊。如圖9中所示，IMC 972及982將處理器耦合至個別記憶體，亦即記憶體932及記憶體934，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器970、980可經由個別的P-P介面952、954而與晶片組990交換資訊，此係使用點對點介面電路976、994、986、998。晶片組990亦可經由高性能圖形介面939而與高性能圖形電路938交換資訊。
晶片組990係經由一介面996而被耦合至第一匯流排916。於一實施方式中，第一匯流排916可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或互連匯流 排等匯流排，雖然本發明之範圍未如此限制。
現在參考圖10，其顯示結合依據本揭露之一或多個態樣而操作的私有處理管線之另一多處理器系統1000的一方塊圖。圖9及10之類似元件係具有類似數字，而圖10之某些態樣已被省略自圖9以免混淆圖9之其他態樣。
圖10闡明處理器1070、1080包括集成記憶體及I/O控制邏輯(「CL」)1072和1092，個別地。針對至少一實施方式，CL 1072、1082包括集成記憶體控制器單元，諸如文中所述者。此外。CL 1072、1092亦可包括I/O控制邏輯。圖10闡明記憶體1032、1034被耦合至CL 1072、1092，且I/O裝置1014亦被耦合至控制邏輯1072、1092。舊有I/O裝置1015被耦合至晶片組1090。
圖11係一範例系統單晶片(SoC)之一方塊圖，該SoC包括結合依據本揭露之一或多個態樣而操作的私有處理管線之核心的一或多個。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
在圖11之範例SoC 1100內，虛線方盒係更多先進SoC上之特徵。互連單元1102被耦合至：應用程式處理器1117，其包括一組一或更多核心1102A-N及共享快取單元1106；系統代理單元1110；匯流排控制器單元1116；集成記憶體控制器單元1114；一組一或更多媒體處理器1120，其可包括集成圖形邏輯1108、影像處理器1124(用以提供靜止及/或視頻相機功能)、音頻處理器1126(用以提供硬體音頻加速)、及視頻處理器1128(用以提供視頻編碼/解碼加速)；靜態隨機存取記憶體(SRAM)單元1130；直接記憶體存取(DMA)單元1132；及顯示單元1140(用以耦合至一或更多外部顯示器)。
接下來回到圖12，其顯示另一範例系統單晶片(SoC)之一方塊圖，該SoC包括結合依據本揭露之一或多個態樣而操作的私有處理管線之核心的一或多個。當作說明性範例，SoC 1200被包括於使用者設備(UE)中。於一實施方式中，UE係指稱其將由終端使用者所用以通訊之任何裝置，諸如手持式電話、智慧型手機、輸入板、超薄筆記型電腦、具有寬頻轉接器之筆記型電腦、或任何其他類似的通訊裝置。UE可連接至基地站或節點，其可本質上相應於GSM網路中之行動站(MS)。頁加入及內容複製之實施方式可被實施於SoC 1200中。
於此，SoC 1200包括2核心-1206及1207。類似於以上所討論者，核心1206及1207可符合指令集架構，諸如具有Intel® Architecture CoreTM之處理器、先進微型裝 置公司(AMD)處理器、MIPS為基的處理器、ARM為基的處理器設計、或其消費者、以及其被授權者或採用者。核心1206及1207被耦合至快取控制1208，其係與匯流排介面單元1209及L2快取1210關聯以與系統1200之其他部分通訊。互連1211包括晶片上互連，諸如IOSF、AMBA、或以上所討論之其他互連，其可實施本發明之一或更多態樣。
於一實施方式中，SDRAM控制器1240係經由快取1210而連接至互連1211。互連1211提供通訊通道至其他組件，諸如：用戶身份模組(SIM)1230，用以與SIM卡互介面、開機ROM 1235，用以保存開機碼以供由核心1206和1207執行來初始化並開機SoC 1200、SDRAM控制器1240，用以與外部記憶體(例如，DRAM 1260)互介面、快閃控制器1245，用以與非揮發性記憶體(例如，快閃1265)互介面、周邊控制1250(例如，串列周邊介面)用以與周邊互介面、視頻編碼解碼器1220和視頻介面1225，用以顯示並接收輸入(例如，觸控致能輸入)、GPU 1215，用以履行圖形相關的計算，等等。這些介面之任一者可結合文中所述之實施方式的態樣。
此外，該系統顯示用於通訊之周邊，諸如藍芽(Bluetooth®)模組1270、3G數據機1275、GPS 1280、及Wi-Fi® 1285。注意：如上所述，UE包括用於通訊之無線電。因此，這些周邊通訊模組可能未被全部包括。然而，於UE中，用於外部通訊之某種形式的無線電應被包括。
圖13繪示以計算系統1300之範例形式的機器 之圖形表示，於該系統內係執行一組指令以致使該機器實施依據本揭露之一或多個態樣而操作的私有處理管線。於替代實施方式中，機器可被連接(例如，連網)至LAN、內部網路、外部網路、或網際網路中之其他機器。機器可操作於用戶伺服器網路環境下之伺服器或用戶裝置之範圍中、或者當作點對點(或分散式)網路環境下之同級機器。機器可為個人電腦(PC)、輸入板PC、機上盒(STB)、個人數位助理(PDA)、行動電話、網路器具、伺服器、網路路由器、開關或橋、或者能夠執行其指明由該機器所採取之行動的一組指令(序列或其他)的任何機器。再者，雖僅顯示單一機器，但術語「機器」亦應被視為包括其獨立地或聯合地執行一組(或多組)用來履行文中所述之任何一或更多方法的指令之機器的任何集合。頁加入及內容複製之實施方式可被實施於計算系統1300中。
計算系統1300包括處理裝置1302、主記憶體1304(例如，快閃記憶體、動態隨機存取記憶體(DRAM)，諸如同步DRAM(SDRAM)或DRAM(RDRAM)等等)、靜態記憶體1306(例如，快閃記憶體、靜態隨機存取記憶體(SRAM)等)、以及資料儲存裝置1316，其係經由匯流排1308而彼此通連。
處理裝置1302代表一或更多一般用途處理裝置，諸如微處理器、中央處理單元，等等。更特別地，處理裝置可為複雜指令組計算(CISC)微處理器、減少指令組計算(RISC)微處理器、極長指令字元(VLIW)微處理器、實 施其他指令集的處理器、或實施指令集之組合的處理器。處理裝置1302亦可為一或更多特殊用途處理裝置，諸如特定應用積體電路(ASIC)、場可編程閘極陣列(FPGA)、數位信號處理器(DSP)、網路處理器，等等。於一實施方式中，處理裝置1302包括一或更多處理器核心。處理器裝置1302組態成執行處理邏輯1326，用以履行文中所討論之操作。
於一實施方式中，處理裝置1302可為一包括所揭露的LLC快取架構之處理器或積體電路的部分。替代地，計算系統1300可包括如文中所述之其他組件。應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
計算系統1300可進一步包括網路介面裝置1318，其係可通訊地耦合至網路1319。計算系統1300亦可包括視頻顯示裝置1310(例如，液晶顯示(LCD)或陰極射線管(CRT))、文數輸入裝置1312(例如，鍵盤)、游標控制裝置1314(例如，滑鼠)、及信號產生裝置1320(例如，揚聲器)、或其他周邊裝置。再者，計算系統1300可包括圖形處理單元1322、視頻處理單元1328及音頻處理單元1332。於另一實施方式中，計算系統1300可包括晶片組(未顯 示)，其係指稱一群積體電路、或晶片，其被設計以與處理裝置1302合作並控制介於處理裝置1302與外部裝置之間的通訊。例如，晶片組可為主機板上之一組晶片，其係將處理裝置1302鏈結至極高速裝置，諸如主記憶體1304和圖形控制器；以及將處理裝置1302鏈結至周邊之較低速周邊匯流排，諸如USB、PCI或ISA匯流排。
資料儲存裝置1316可包括電腦可讀取儲存媒體1324，於其上儲存軟體1326，其係實施文中所述之功能的一或更多方法。軟體1326亦可駐存(完全地或至少部分地)於主記憶體1304內(成為指令1326)及/或於處理器1302內(成為處理邏輯)，在藉由計算系統1300之其執行期間；主記憶體1304及處理裝置1302亦構成電腦可讀取儲存媒體。
電腦可讀取儲存媒體1324亦可被用以儲存其利用處理裝置1302之指令1326及/或含有其呼叫上述應用程式之方法的軟體庫。雖然電腦可存取儲存媒體1324被顯示於範例實施方式中為單一媒體，術語「電腦可讀取儲存媒體」應被視為包括單一媒體或多重媒體(例如，集中式或分散式資料庫、及/或相關快取及伺服器)，其係儲存一或更多指令集。術語「電腦可讀取儲存媒體」亦應被視為包括能夠儲存、編碼或攜載供由機器所執行的一組指令之任何媒體，且該媒體致使該機器履行本揭露實施方式之一或更多方法。術語「電腦可讀取儲存媒體」應因此被視為包括(但不限定於)固態記憶體、及光學和磁性媒體。
下列範例係有關進一步的實施方式。
範例1係一種處理系統，包含：一經遮蔽解密單元電路，用以履行將輸入資料變換為經遮蔽解密資料之一經遮蔽解密操作；一經遮蔽功能性單元電路，用以藉由履行一經遮蔽算術運算於該經遮蔽解密資料來產生一經遮蔽結果；及一經遮蔽加密單元電路，用以履行將該經遮蔽結果變換為一經加密結果之一經遮蔽加密操作。
範例2係範例1之處理系統，其中該經遮蔽算術運算包含以下之至少一者：一經遮蔽加法運算或一經遮蔽乘法運算。
範例3係範例1-2的任一者之處理系統，其中該經遮蔽算術運算包含一經遮蔽比較運算。
範例4係範例1-3的任一者之處理系統，其中該經遮蔽算術運算包含一經遮蔽查找運算。
範例5係範例1-4的任一者之處理系統，其中該經遮蔽解密資料係由以下之一者所保護：一算術遮罩或一布林遮罩。
範例6係範例1-5的任一者之處理系統，進一步包含：一第一轉換單元電路，用以將應用於該經遮蔽解密資料之一第一遮蔽方案轉換至一第二遮蔽方案；及一第二轉換單元電路，用以將應用該經遮蔽結果之該第二遮蔽方案轉換至該第一遮蔽方案。
範例7係範例1-6的任一者之處理系統，進一步包含：一密碼金鑰管理器，用以供應一密碼金鑰來履行 以下之至少一者：該加密操作或該解密操作。
範例8係範例1-7的任一者之處理系統，進一步包含：一隨機數產生器，用以供應一密碼遮罩至該經遮蔽功能性單元電路來履行該經遮蔽算術運算。
範例9係一種系統單晶片(SoC)，包含：一第一經遮蔽解密單元電路，用以履行將第一輸入資料變換為第一經遮蔽解密資料之一第一經遮蔽解密操作；一第二經遮蔽解密單元電路，用以履行將第二輸入資料變換為第二經遮蔽解密資料之一第二經遮蔽解密操作；一經遮蔽功能性單元電路，用以藉由履行一經遮蔽算術運算於該第一經遮蔽解密資料及該第二經遮蔽解密資料來產生一經遮蔽結果；及一經遮蔽加密單元電路，用以履行將該經遮蔽結果變換為一經加密結果之一經遮蔽加密操作。
範例10係範例9之SoC，其中該經遮蔽算術運算包含以下之至少一者：一經遮蔽加法運算或一經遮蔽乘法運算。
範例11係範例9-10的任一者之SoC，其中該經遮蔽算術運算包含一經遮蔽比較運算。
範例12係範例9-11的任一者之SoC，其中該經遮蔽算術運算包含一經遮蔽查找運算。
範例13係範例9-12的任一者之SoC，其中該經遮蔽解密資料係由以下之一者所保護：一算術遮罩或一布林遮罩。
範例14係範例9-13的任一者之SoC，進一步 包含：一密碼金鑰管理器，用以供應一密碼金鑰來履行以下之至少一者：該加密操作或該解密操作。
範例15係範例9-14的任一者之SoC，進一步包含：一隨機數產生器，用以供應一密碼遮罩至該經遮蔽功能性單元電路來履行該經遮蔽算術運算。
範例16係一種方法，包含：由一私有處理管線接收輸入資料；由該私有處理管線之一經遮蔽解密單元電路履行將輸入資料變換為經遮蔽解密資料之一經遮蔽解密操作；由該私有處理管線之一經遮蔽功能性單元電路履行一經遮蔽算術運算於該經遮蔽解密資料來產生一經遮蔽結果；由該私有處理管線之一經遮蔽加密單元電路履行將該經遮蔽結果變換為一經加密結果之一經遮蔽加密操作；及輸出該經加密結果。
範例17係範例16之方法，其中該經遮蔽算術運算包含以下之至少一者：一經遮蔽加法運算或一經遮蔽乘法運算。
範例18係範例16-17的任一者之方法，其中該經遮蔽算術運算包含一經遮蔽比較運算。
範例19係範例16-18的任一者之方法，其中該經遮蔽算術運算包含一經遮蔽查找運算。
範例20係範例16-19的任一者之方法，其中該經遮蔽解密資料係由以下之一者所保護：一算術遮罩或一布林遮罩。
範例21係範例16-20的任一者之方法，進一 步包含：由一第一轉換單元電路變換其應用於該經遮蔽解密資料之一遮蔽方案；及由一第二轉換單元電路變換其應用該經遮蔽結果之一遮蔽方案。
範例22係範例16-21的任一者之方法，進一步包含：從一密碼金鑰管理器接收一密碼金鑰來履行以下之至少一者：該加密操作或該解密操作。
範例23係範例16-22的任一者之方法，進一步包含：從一隨機數產生器接收一密碼遮罩來履行該經遮蔽算術運算。
範例24係一種系統，包含用以履行範例16-23的任一者之方法的機構。
範例25係一種設備系統，包含組態成履行範例16-23的任一者之方法的一處理器。
範例26係一種非暫態機器可讀取儲存媒體，包含可執行指令，當由包含一私有處理管線之一計算系統所執行時該等可執行指令係導致該計算系統實施範例16-23的任一者之方法。
範例27係一種非暫態機器可讀取儲存媒體，包含可執行指令，當由一私有處理管線所執行時該等可執行指令係導致私有處理管線：接收輸入資料；由該私有處理管線之一經遮蔽解密單元電路履行將輸入資料變換為經遮蔽解密資料之一經遮蔽解密操作；由該私有處理管線之一經遮蔽功能性單元電路履行一經遮蔽算術運算於該經遮蔽解密資料來產生一經遮蔽結果；由該私有處理管線之一 經遮蔽加密單元電路履行將該經遮蔽結果變換為一經加密結果之一經遮蔽加密操作；及輸出該經加密結果。
範例28係範例27之非暫態機器可讀取儲存媒體，其中該經遮蔽算術運算包含以下之至少一者：一經遮蔽加法運算或一經遮蔽乘法運算。
範例29係範例27-28的任一者之非暫態機器可讀取儲存媒體，其中該經遮蔽算術運算包含一經遮蔽比較運算。
範例30係範例27-29的任一者之非暫態機器可讀取儲存媒體，其中該經遮蔽算術運算包含一經遮蔽查找運算。
範例31係範例27-30的任一者之非暫態機器可讀取儲存媒體，其中該經遮蔽解密資料係由以下之一者所保護：一算術遮罩或一布林遮罩。
範例32係範例27-31的任一者之非暫態機器可讀取儲存媒體，進一步包含可執行指令，當由該私有處理管線所執行時該等可執行指令係導致私有處理管線：由一第一轉換單元電路變換其應用於該經遮蔽解密資料之一遮蔽方案；及由一第二轉換單元電路變換其應用該經遮蔽結果之一遮蔽方案。
範例33係範例27-32的任一者之非暫態機器可讀取儲存媒體，進一步包含可執行指令，當由該私有處理管線所執行時該等可執行指令係導致私有處理管線：從一密碼金鑰管理器接收一密碼金鑰來履行以下之至少一 者：該加密操作或該解密操作。
範例34係範例27-33的任一者之非暫態機器可讀取儲存媒體，進一步包含可執行指令，當由該私有處理管線所執行時該等可執行指令係導致私有處理管線：從一隨機數產生器接收一密碼遮罩來履行該經遮蔽算術運算。
各個實施方式可具有以上所述之結構性特徵的不同組合。例如，以上所述之該些處理器及方法的所有選擇性特徵亦可針對文中所述之系統而被實施，且該些範例中之特點可被使用於一或更多實施方式的任何地方。
雖然已針對有限數目的實施方式來描述本發明，但那些熟悉此技藝人士將理解從這些實施方式而來的各種修改及變異。後附申請專利範圍應涵蓋所有此等修改及變異而落入本發明之真實精神和範圍內。
於文中之描述中，提出了數個特定細節，諸如以下範例：特定類型的處理器和系統組態、特定硬體結構、特定架構和微架構細節、特定暫存器組態、特定指令類型、特定系統組件、特定測量/高度、特定處理器管線級和操作，等等，以提供對本揭露之透徹瞭解。然而，熟悉本技術人士將清楚瞭解：這些特定細節無須被利用來實行本揭露。於其他例子中，眾所周知的組件或方法，諸如特定和替代處理器架構、針對所述演算法之特定邏輯電路/碼、特定韌體碼、特定互連操作、特定邏輯組態、特定製造技術和材料、特定編譯器實施方式、碼之演算法的特 定表示、特定關機和閘通技術/邏輯以及電腦系統之其他特定操作細節尚未被詳細地描述，以免非必要地混淆本揭露。
實施方式係參考判定特定積體電路中(諸如計算平台或微處理器中)之基於區段的快取之快取線中之資料的有效性來描述。實施方式亦可應用於其他類型的積體電路及可編程邏輯裝置。例如，所揭露的實施方式不限於桌上型電腦系統或可攜式電腦，諸如Intel® UltrabooksTM電腦。且亦可被使用於其他裝置中，諸如手持式裝置、輸入板、其他薄型筆記型電腦、系統單晶片(SoC)裝置、及嵌入式應用。手持式裝置之一些範例包括行動電話、網際網路協定裝置、數位相機、個人數位助理(PDA)、及手持式PC。嵌入式應用通常包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)開關、或者其可履行以下所教導之功能及操作的任何其他系統。已描述其系統可為任何種類的電腦或嵌入式系統。所揭露的實施方式可特別地用於低端裝置，如穿戴式裝置(例如，手錶)、電子植入物、感應和控制設施裝置、控制器、監督控制和資料獲取(SCADA)系統，等等。此外，文中所述之設備、方法、及系統不限於實體計算裝置，但亦可有關用於能量保存和效率的軟體最佳化。如於以下描述中將輕易地變得清楚明白者，文中所述之方法、設備、及系統的實施方式(無論針對硬體、韌體、軟體、或其組合)對於與性能考量平衡之「綠色科 技」是極重要的。
雖然文中實施方式係參考處理器而描述，但其他實施方式可應用於其他類型的積體電路及邏輯裝置。本揭露之實施方式的類似技術及教導可被應用於其他類型的電路或半導體裝置，其可受益自較高的管線通量及增進的性能。本揭露之實施方式的教導可應用於其履行資料調處之任何處理器或機器。然而，本揭露不限於其履行512位元、256位元、128位元、64位元、32位元、或16位元資料操作的任何處理器或機器，其中係履行資料之調處或管理。此外，文中之描述提供範例，且附圖顯示各種範例，以供闡明之目的。然而，這些範例不應被理解在限制性意義，因為其僅欲提供本揭露之實施方式的範例而非欲提供本揭露之實施方式之所有可能實施方式的窮舉列表。
雖然以上範例係描述指令處置及分佈於執行單元及邏輯電路之背景，但本揭露之其他實施方式可藉由機器可讀取、有形媒體上所儲存之資料或指令(其當由機器所履行時係致使機器履行與本揭露之至少一實施方式相符的功能)來完成。於一實施方式中，與本揭露之實施方式相關的功能被實施於機器可執行指令。該些指令可被用以致使通用或特殊用途處理器(其被編程以該些指令)履行本揭露之步驟。本揭露之實施方式可被提供為電腦程式產品(或軟體)，其可包括其上儲存有指令之機器或電腦可讀取媒體，其可被用以編程電腦(或其他電子裝置)來履行依據本揭露之實施方式的一或更多操作。替代地，本揭露之 實施方式的操作可由含有固定功能邏輯以履行該些操作之特定硬體組件所履行，或者可由已編程的電腦組件及固定功能硬體組件之任何組合所履行。
用於程式邏輯以履行本揭露之實施方式的指令可被儲存於系統中之記憶體內，諸如DRAM、快取、快閃記憶體、或其他儲存。再者，該些指令可經由網路或藉由其他電腦可讀取媒體而被分佈。因此機器可讀取媒體可包括用以依可由機器(例如，電腦)所讀取之形式儲存或傳輸資訊的任何機制，但不限定於軟碟、光碟、CD、唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、電可抹除可編程唯讀記憶體(EEPROM)、磁或光學卡、快閃記憶體、或有形之機器可讀取儲存，用於透過經電、光、聲或其他形式的傳播信號(例如，載波、紅外線信號、數位信號，等等)之網際網路的資訊之傳輸。因此，電腦可讀取媒體包括適於以可由機器(例如，電腦)所讀取之形式儲存或傳輸電子指令或資訊的任何類型的有形機器可讀取媒體。
設計可經歷各個階段，從創造至模擬至生產。表示設計之資料可以數種方式來表示設計。首先，如可用於模擬，硬體可使用硬體描述語言或另一功能性描述語言來表示。此外，具有邏輯及/或電晶體閘之電路等級模型可於設計程序之某些階段被產生。再者，大部分設計(於某階段)達到表示硬體模型中之各個裝置的實體布局之 資料的等級。於其中使用傳統半導體製造技術之情況下，表示硬體模型之資料可為指明針對用以產生積體電路之遮罩的不同遮罩層上之各個特徵的存在或缺乏之資料。於設計之任何表示中，資料可被儲存以機器可讀取媒體之任何形式。記憶體或者磁性或光學儲存(諸如碟片)可為用以儲存資訊之機器可讀取媒體，該資訊係經由光或電波(其被調變或者產生以傳輸此資訊)而被傳輸。當電載波(其係指示或攜載碼或設計)被傳輸時，至其電信號之複製、緩衝、或再傳輸被履行之程度，則新的副本被產生。因此，通訊提供者或網路提供者可於有形的機器可讀取媒體上(至少暫時地)儲存一物件，諸如編碼入載波之資訊，實現本揭露之實施方式的技術。
如文中所使用之模組係指稱硬體、軟體、及/或韌體之任何組合。當作範例，模組包括硬體，諸如微控制器，其係與非暫態媒體相關以儲存適於由微控制器所執行的碼。因此，模組之參考(於一實施方式中)係指稱硬體，其被明確地組態成辨識及/或執行該碼以供被保持於非暫態媒體上。再者，於另一實施方式中，模組之使用係指稱包括該碼之非暫態媒體，其係明確地適於由微控制器所執行以履行預定的操作。而如可被推斷者，於又另一實施方式中，術語模組(於此範例中)可指稱微控制器與非暫態媒體之組合。其被顯示為分離之模組邊界經常共同地改變且潛在地重疊。例如，第一和第二模組可共用硬體、軟體、韌體、或其組合，而潛在地留存某些獨立的硬體、軟 體、或韌體。於一實施方式中，術語邏輯之使用包括硬體，諸如電晶體、暫存器、或其他硬體，諸如可編程裝置。
用語「組態成」之使用(於一實施方式中)係指稱配置、結合、製造、提供銷售、進口及/或設計設備、硬體、邏輯、或元件以履行指定的或決定的工作。於此範例中，非操作中之設備或其元件仍「組態成」履行指定的工作，假如其被設計、耦合、及/或互連以履行該指定的工作。當作純粹說明性範例，邏輯閘可提供0或1於操作期間。但邏輯閘「組態成」提供致能信號給時鐘，其不包括其可提供1或0之每一潛在邏輯閘。取代地，邏輯閘係以某方式耦合以致其於操作期間1或0輸出係用以致能時鐘。再次注意：術語「組態成」之使用不要求操作，但取代地聚焦於設備、硬體、及/或元件之潛時狀態，其為當設備、硬體、及/或元件正操作時該設備、硬體、及/或元件所被設計以履行特定工作之潛時狀態。
再者，用語「用以」、「得以/用以」、及/或「可操作以」(於一實施方式中)係指稱某設備、邏輯、硬體、及/或元件，其被設計以致能用指定方式之設備、邏輯、硬體、及/或元件的使用。注意：如上所述，用以、得以、或可操作以(於一實施方式中)係指稱設備、邏輯、硬體、及/或元件之潛時狀態，其中該設備、邏輯、硬體、及/或元件並未操作而被設計以致能用指定方式之設備的使用。
一值(如文中所使用者)包括數字、狀態、邏輯狀態、或二元邏輯狀態之任何已知表示。經常，邏輯位準、邏輯值、或邏輯上的值之使用亦被稱為1和0，其僅代表二元邏輯狀態。例如，1係指稱高邏輯位準而0係指稱低邏輯位準。於一實施方式中，儲存單元(諸如電晶體或快取單元)得以保留單一邏輯值或多數邏輯值。然而，電腦系統中之值的其他表示已被使用。例如，十進位數「十」亦可被表示為1010之二元值及十六進位字母A。因此，一值包括能夠被保留於電腦系統中之資訊的任何表示。
此外，狀態可由值或值之部分所表示。當作範例，第一值(諸如邏輯一)可表示預設或初始狀態，而第二值(諸如邏輯零)可表示非預設狀態。此外，術語重設及設定(於一實施方式中)係指稱預設值以及更新值或狀態，個別地。例如，預設值潛在地包括高邏輯值(亦即，重設)，而更新值潛在地包括低邏輯值(亦即，設定)。注意：值之任何組合可被利用以表示任何數目的狀態。
以上所提出之方法、硬體、軟體、韌體或碼之實施方式可經由指令或碼而被實施，該些指令或碼被儲存於其可由處理元件所執行之機器可存取、機器可讀取、電腦可存取、或電腦可讀取媒體上。非暫態機器可存取/可讀取媒體包括任何機制，其係提供(亦即，儲存及/或傳輸)資訊以其可由機器(諸如電腦或電子系統)所讀取的形式。例如，非暫態機器可存取媒體包括隨機存取記憶體(RAM)，諸如靜態RAM(SRAM)或動態RAM(DRAM)； ROM；磁性或光學儲存媒體；快閃記憶體裝置；電儲存裝置；光學儲存裝置；音響儲存裝置；用以保持從暫時(傳播)信號(例如，載波、紅外線信號、數位信號)所接收之資訊的其他形式儲存裝置；等等，其係用以被區分自非暫態媒體(其可從該處接收資訊)。
用於程式邏輯以履行本揭露之實施方式的指令可被儲存於系統中之記憶體內，諸如DRAM、快取、快閃記憶體、或其他儲存。再者，該些指令可經由網路或藉由其他電腦可讀取媒體而被分佈。因此機器可讀取媒體可包括用以依可由機器(例如，電腦)所讀取之形式儲存或傳輸資訊的任何機制，但不限定於軟碟、光碟、CD、唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、電可抹除可編程唯讀記憶體(EEPROM)、磁或光學卡、快閃記憶體、或有形之機器可讀取儲存，用於透過經電、光、聲或其他形式的傳播信號(例如，載波、紅外線信號、數位信號，等等)之網際網路的資訊之傳輸。因此，電腦可讀取媒體包括適於以可由機器(例如，電腦)所讀取之形式儲存或傳輸電子指令或資訊的任何類型的有形機器可讀取媒體。
遍及本說明書內針對「一個實施方式」或「一實施方式」之參考係表示關於該實施方式所描述之特定特徵、結構、或特性被包括於本發明之至少一實施方式中。因此，遍及本說明書於各處中之用語「於一個實施方 式中」或「於一實施方式中」的出現不一定均指稱相同實施方式。再者，特定特徵、結構、或特性可被結合以任何適當的方式於一或更多實施方式中。
於前述說明書中，已參考其特定範例實施方式而提供詳細描述。然而，將清楚明白的是：可對其進行各種修改及改變而不背離如後附申請專利範圍中所提出之本發明的較寬廣精神及範圍。說明書及圖式因此將被視為說明性意義而非限制性意義。再者，實施方式及其他範例語言之前述使用不一定指稱相同的實施方式或相同的範例，而可指稱不同的或有別的實施方式、以及潛在地相同的實施方式。
詳細描述之某些部分係以電腦記憶體內演算法及對資料位元之操作的符號表示之方式來呈現。這些演算法描述及表示為那些熟悉資料處理技藝人士所使用的方式，以將其工作之本質傳最有效地遞給熟悉此技藝之其他人士。演算法(於此及一般地)被設想為導致所欲的結果之操作的自我符合序列。這些操作為需要物理量之物理調處的那些操作。通常，雖非必要，這些量具有電或磁信號之形式，其能夠被儲存、轉移、結合、比較、或者調處。原則上為了共同使用之目的，已證實有時候可便利地將這些信號稱為位元、值、元件、符號、字母、術語、數字，等等。文中所述之區塊可為硬體、軟體、韌體或其組合。
然而，應瞭解：所有這些及類似用語係與適當的物理量關聯並僅為應用於這些量之便利標示。除非特 別陳述，否則如從上述討論能清楚明白：應理解其遍及說明書，利用諸如「定義」、「接收」、「判定」、「發送」、「鏈結」、「關聯」、「獲得」、「鑑別」、「禁止」、「執行」、「請求」、「通訊」等等術語的討論指的是電腦系統(或類似的電子計算裝置)之動作及程序，其係將電腦系統之暫存器及記憶體內表示為物理(例如，電子)量之資料調處並轉變為計算系統記憶體或暫存器或其他此類資訊儲存、傳輸、或顯示裝置內類似的表示為物理量的其他資料。
文字「範例」或「範例性」於文中被用以表示作用為範例、例子或闡明。文中所描述為「範例」或「範例性」之任何態樣或設計不一定被解讀為超越其他態樣或設計之較佳的或有利的。反之，文字「範例」或「範例性」意欲以具體方式呈現觀念。如本申請案中所使用者，術語「或」係意欲表示包括的「或」而非排他的「或」。亦即，除非另有指明(或從背景可清楚明白)，「X包括A或B」係意欲表示任何自然包括的排列。亦即，假如X包括A；X包括B；或X包括A與B兩者，則「X包括A或B」被滿足於前述例子之任一者下。此外，如本申請案及後附申請專利範圍中所使用之冠詞應一般地被理解為表示「一或更多」，除非另有指明或者從背景清楚得知係有關單一形式。此外，術語「一實施方式」或「一個實施方式」或「一實施方式」或「一個實施方式」之使用(遍及全文)並非意欲表示相同的實施方式或實施方式，除非已 如此描述。同時，術語「第一」、「第二」、「第三」、「第四」等等(如文中所使用者)被表示為用以於不同元件之間區分的標示，且可不一定具有依據其數字指定之順序意義。
100:私有處理管線
110:經遮蔽解密單元
120:經遮蔽功能性單元
130:經遮蔽加密單元
140,150:遮罩/加密轉換單元
160:密碼金鑰管理器
170:隨機數產生器

Claims (16)

  1. 一種處理系統，包含：一密碼金鑰管理器，用以供應一密碼金鑰；一隨機數產生器，用以供應一第一密碼遮罩及一第二密碼遮罩；一第一經遮蔽解密單元電路，用以接收該第一密碼遮罩及一第一經加密輸入資料，並履行使用該密碼金鑰之一第一經遮蔽解密操作來將該第一經加密輸入資料變換為一第一經遮蔽解密資料；一第二經遮蔽解密單元電路，用以接收該第二密碼遮罩及一第二經加密輸入資料，並履行使用該密碼金鑰之一第二經遮蔽解密操作以將該第二經加密輸入資料變換為一第二經遮蔽解密資料；一經遮蔽功能性單元電路，用以藉由履行使用該第一經遮蔽解密資料及該第二經遮蔽解密資料為輸入之一經遮蔽算術運算來產生一經遮蔽結果；及一經遮蔽加密單元電路，用以接收一第三密碼遮罩及該經遮蔽結果並履行使用該密碼金鑰之一經遮蔽加密操作來將該經遮蔽結果變換為一經加密結果。
  2. 如請求項1之處理系統，其中該經遮蔽算術運算包含以下之至少一者：一經遮蔽加法運算或一經遮蔽乘法運算。
  3. 如請求項1之處理系統，其中該經遮蔽算術運算包含一經遮蔽比較運算。
  4. 如請求項1之處理系統，其中該經遮蔽算術運算包含一經遮蔽查找運算。
  5. 如請求項1之處理系統，其中該第一經遮蔽解密資料及該第二經遮蔽解密資料係由以下之一者所保護：一算術遮罩或一布林遮罩。
  6. 如請求項1之處理系統，進一步包含：一第一轉換單元電路，用以將應用於該第一經遮蔽解密資料及該第二經遮蔽解密資料之一第一遮蔽方案轉換至一第二遮蔽方案；及一第二轉換單元電路，用以將應用該經遮蔽結果之該第二遮蔽方案轉換至該第一遮蔽方案。
  7. 一種系統單晶片(SoC)，包含：一密碼金鑰管理器，用以供應一密碼金鑰；一隨機數產生器，用以供應一第一密碼遮罩及一第二密碼遮罩；一第一經遮蔽解密單元電路，用以接收該第一密碼遮罩及一第一經加密輸入資料，並履行使用該密碼金鑰之一第一經遮蔽解密操作來將該第一經加密輸入資料變換為一第一經遮蔽解密資料；一第二經遮蔽解密單元電路，用以接收該第二密碼遮罩及一第二經加密輸入資料，並履行使用該密碼金鑰之一第二經遮蔽解密操作來將該第二經加密輸入資料變換為一第二經遮蔽解密資料；一經遮蔽功能性單元電路，用以藉由履行使用該第一 經遮蔽解密資料及該第二經遮蔽解密資料為輸入之一經遮蔽算術運算來產生一經遮蔽結果；及一經遮蔽加密單元電路，用以接收一第三密碼遮罩及該經遮蔽結果並履行使用該密碼金鑰之一經遮蔽加密操作來將該經遮蔽結果變換為一經加密結果。
  8. 如請求項7之SoC，其中該經遮蔽算術運算包含以下之至少一者：一經遮蔽加法運算或一經遮蔽乘法運算。
  9. 如請求項7之SoC，其中該經遮蔽算術運算包含一經遮蔽比較運算。
  10. 如請求項7之SoC，其中該經遮蔽算術運算包含一經遮蔽查找運算。
  11. 如請求項7之SoC，其中該第一經遮蔽解密資料及該第二經遮蔽解密資料係由以下之一者所保護：一算術遮罩或一布林遮罩。
  12. 一種用於履行算術運算之方法，包含：由一私有處理管線接收來自一密碼金鑰管理器之一密碼金鑰、來自一隨機數產生器之一第一密碼遮罩和一第二密碼遮罩、一第一經加密輸入資料、及一第二經加密輸入資料；由該私有處理管線之一第一經遮蔽解密單元電路履行使用該第一密碼遮罩及該密碼金鑰之一第一經遮蔽解密操作來將該第一經加密輸入資料變換為一第一經遮蔽解密資料； 由該私有處理管線之一第二經遮蔽解密單元電路履行使用該第二密碼遮罩及該密碼金鑰之一第二經遮蔽解密操作來將該第二經加密輸入資料變換為一第二經遮蔽解密資料；由該私有處理管線之一經遮蔽功能性單元電路履行使用該第一經遮蔽解密資料及該第二經遮蔽解密資料為輸入之一經遮蔽算術運算來產生一經遮蔽結果；由該私有處理管線之一經遮蔽加密單元電路履行使用一第三密碼遮罩及該密碼金鑰之一經遮蔽加密操作來將該經遮蔽結果變換為一經加密結果；及輸出該經加密結果。
  13. 如請求項12之方法，其中該經遮蔽算術運算包含以下之至少一者：一經遮蔽加法運算或一經遮蔽乘法運算。
  14. 如請求項12之方法，其中該經遮蔽算術運算包含一經遮蔽比較運算。
  15. 如請求項12之方法，其中該經遮蔽算術運算包含一經遮蔽查找運算。
  16. 如請求項12之方法，其中該第一經遮蔽解密資料及該第二經遮蔽解密資料係由以下之一者所保護：一算術遮罩或一布林遮罩。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3101983B1 (fr) 2019-10-11 2021-11-12 St Microelectronics Grenoble 2 Détermination d'un bit indicateur
FR3101980B1 (fr) * 2019-10-11 2021-12-10 St Microelectronics Grenoble 2 Processeur
FR3101982B1 (fr) * 2019-10-11 2024-03-08 St Microelectronics Grenoble 2 Détermination d'un bit indicateur
CN114048472B (zh) * 2022-01-17 2022-06-24 浙江大学 基于线性码掩码和位切片技术的抗旁路攻击的防御方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050147243A1 (en) * 2004-01-07 2005-07-07 Samsung Electronics Co., Ltd. Cryptographic apparatus, cryptographic method, and storage medium thereof
TW200928851A (en) * 2007-12-28 2009-07-01 Viaccess Sa Method for securing a conditional jump, information carrier, program, secured system and security processor for this method
US20170063522A1 (en) * 2015-09-02 2017-03-02 Stmicroelectronics (Rousset) Sas Verification of the resistance of an electronic circuit to side-channel attacks

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870470A (en) * 1996-02-20 1999-02-09 International Business Machines Corporation Method and apparatus for encrypting long blocks using a short-block encryption procedure
US20020114451A1 (en) * 2000-07-06 2002-08-22 Richard Satterfield Variable width block cipher
JP4596686B2 (ja) * 2001-06-13 2010-12-08 富士通株式会社 Ｄｐａに対して安全な暗号化
KR100574965B1 (ko) * 2004-01-19 2006-05-02 삼성전자주식회사 유한체 곱셈기
KR100594265B1 (ko) * 2004-03-16 2006-06-30 삼성전자주식회사 매스킹 방법이 적용된 데이터 암호처리장치, ａｅｓ암호시스템 및 ａｅｓ 암호방법.
US7899190B2 (en) * 2004-04-16 2011-03-01 Research In Motion Limited Security countermeasures for power analysis attacks
FR2871969B1 (fr) * 2004-06-18 2006-12-01 Sagem Procede et dispositif d'execution d'un calcul cryptographique
KR100610367B1 (ko) * 2004-06-19 2006-08-10 삼성전자주식회사 정보 누출 공격을 방지하기 위한 갈로아 필드 상의 곱셈방법 및 장치, 역변환 장치 그리고 ａｅｓ 바이트 치환연산장치
WO2006058561A1 (en) * 2004-12-01 2006-06-08 Telecom Italia S.P.A. Method and related device for hardware-oriented conversion between arithmetic and boolean random masking
ATE372619T1 (de) * 2005-05-10 2007-09-15 Research In Motion Ltd Schlüsselmaskierung für kryptographische prozesse
FR2893796B1 (fr) * 2005-11-21 2008-01-04 Atmel Corp Procede de protection par chiffrement
JP2007189659A (ja) * 2005-12-15 2007-07-26 Toshiba Corp 暗号化装置、暗号化方法及び暗号化プログラム
DE102006006057B4 (de) * 2006-02-09 2007-12-27 Infineon Technologies Ag Datenverschlüsselungsvorrichtung und Verfahren zum Verschlüsseln von Daten
US7720225B2 (en) * 2006-03-07 2010-05-18 Research In Motion Limited Table splitting for cryptographic processes
US8422668B1 (en) * 2006-12-15 2013-04-16 Spansion Llc Table lookup operation on masked data
US7822207B2 (en) * 2006-12-22 2010-10-26 Atmel Rousset S.A.S. Key protection mechanism
US7970129B2 (en) * 2007-04-19 2011-06-28 Spansion Llc Selection of a lookup table with data masked with a combination of an additive and multiplicative mask
WO2008146482A1 (ja) * 2007-05-30 2008-12-04 Panasonic Corporation 暗号化装置、復号化装置、暗号化方法及び集積回路
US8091139B2 (en) * 2007-11-01 2012-01-03 Discretix Technologies Ltd. System and method for masking arbitrary Boolean functions
ES2366753T3 (es) * 2007-12-13 2011-10-25 Oberthur Technologies Método de procesamiento criptográfico de datos, en particular con la ayuda de una caja s, dispositivo y programas asociados.
JP5229315B2 (ja) * 2008-03-31 2013-07-03 富士通株式会社 共通鍵暗号機能を搭載した暗号化装置及び組込装置
US8306932B2 (en) * 2008-04-08 2012-11-06 Infosys Technologies Limited System and method for adaptive data masking
JP5268609B2 (ja) * 2008-12-09 2013-08-21 株式会社東芝 暗号処理装置及び演算方法
FR2941342B1 (fr) * 2009-01-20 2011-05-20 Groupe Des Ecoles De Telecommunications Get Ecole Nat Superieure Des Telecommunications Enst Circuit de cryptographie protege contre les attaques en observation, notamment d'ordre eleve.
US8156159B2 (en) * 2009-02-11 2012-04-10 Verizon Patent And Licensing, Inc. Data masking and unmasking of sensitive data
JP4837058B2 (ja) * 2009-03-10 2011-12-14 株式会社東芝 演算装置及びプログラム
JP2010245881A (ja) * 2009-04-07 2010-10-28 Toshiba Corp 暗号処理装置
KR101026439B1 (ko) * 2009-07-20 2011-04-07 한국전자통신연구원 Ｓｅｅｄ 암호화에서 차분 전력 분석 공격을 방어하기 위한 마스킹 방법
US8615078B2 (en) * 2009-08-21 2013-12-24 Electronics And Telecommunications Research Institute Method and apparatus for processing F-function in seed encryption system
FR2950721B1 (fr) * 2009-09-29 2011-09-30 Thales Sa Procede d'execution d'un algorithme de protection d'un dispositif electronique par masquage affine et dispositif associe
JP5589083B2 (ja) * 2009-10-14 2014-09-10 ケイオロジクス インク 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路
US8375224B2 (en) * 2009-11-10 2013-02-12 Oracle International Corporation Data masking with an encrypted seed
US8619985B2 (en) * 2010-04-27 2013-12-31 Research In Motion Limited Table splitting for cryptographic processes
KR20120070873A (ko) * 2010-12-22 2012-07-02 한국전자통신연구원 부채널 방지 마스킹 덧셈 연산 장치
KR101601684B1 (ko) * 2011-05-18 2016-03-09 한국전자통신연구원 부채널 공격에 대응하는 대칭키 암호 알고리즘 구현 방법
JP5700128B2 (ja) * 2011-07-27 2015-04-15 富士通株式会社 暗号化処理装置および認証方法
JP5481455B2 (ja) * 2011-09-27 2014-04-23 株式会社東芝 暗号処理装置
JP5711681B2 (ja) * 2012-03-06 2015-05-07 株式会社東芝 暗号処理装置
FR2990034B1 (fr) * 2012-04-25 2014-04-25 Inside Secure Procede de controle de redondance cyclique protege contre une attaque par canal auxiliaire
DE102012018924A1 (de) * 2012-09-25 2014-03-27 Giesecke & Devrient Gmbh Seitenkanalgeschützte Maskierung
US9143325B2 (en) * 2012-12-14 2015-09-22 Microsoft Technology Licensing, Llc Masking with shared random bits
EP2947640B1 (en) * 2013-01-18 2017-08-02 Mitsubishi Electric Corporation Data decryption device, attribute-based encryption system, random number element removing device, data decryption method, and data decryption programm.
US9118441B2 (en) * 2013-01-25 2015-08-25 Freescale Semiconductor, Inc. Layout-optimized random mask distribution system and method
JP2016509268A (ja) 2013-03-04 2016-03-24 トムソン ライセンシングＴｈｏｍｓｏｎ Ｌｉｃｅｎｓｉｎｇ プライバシーを保護する計数の方法およびシステム
US9846656B2 (en) * 2013-04-17 2017-12-19 Laurence H. Cooke Secure computing
US9886593B2 (en) * 2013-08-02 2018-02-06 Yevgeniya (Virginia) Mushkatblat Data masking systems and methods
IN2013CH05879A (zh) * 2013-12-17 2015-06-19 Infosys Ltd
CN103905462B (zh) * 2014-04-16 2017-05-17 深圳国微技术有限公司 可抵御差分功耗分析攻击的加密处理装置及方法
SG10201405852QA (en) * 2014-09-18 2016-04-28 Huawei Internat Pte Ltd Encryption function and decryption function generating method, encryption and decryption method and related apparatuses
JP6413598B2 (ja) * 2014-10-10 2018-10-31 富士通株式会社 暗号処理方法、暗号処理装置、及び暗号処理プログラム
WO2016059870A1 (ja) * 2014-10-14 2016-04-21 ソニー株式会社 暗号処理装置、および暗号処理方法、並びにプログラム
US9485088B2 (en) * 2014-10-31 2016-11-01 Combined Conditional Access Development And Support, Llc Systems and methods for dynamic data masking
DE102014222825A1 (de) * 2014-11-07 2016-05-12 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Vorrichtung und Verfahren zur Multiplikation zur Erschwerung von Seitenkanalangriffen
WO2016094195A2 (en) * 2014-12-08 2016-06-16 Cryptography Research, Inc. Multiplicative masking for cryptographic operations
WO2016109061A1 (en) * 2014-12-30 2016-07-07 Cryptography Research, Inc. Determining cryptographic operation masks for improving resistance to external monitoring attacks
JP6058245B2 (ja) * 2015-01-15 2017-01-11 三菱電機株式会社 乱数拡大装置、乱数拡大方法及び乱数拡大プログラム
US9996708B2 (en) * 2015-06-26 2018-06-12 Intel Corporation SMS4 acceleration processors having encryption and decryption mapped on a same hardware
US20170230171A1 (en) * 2015-08-25 2017-08-10 Massachusetts Institute Of Technology System and method of masking and computing on masked data in a data store
DE102015015953B3 (de) * 2015-12-08 2017-04-27 Giesecke & Devrient Gmbh Kryptoalgorithmus mit schlüsselabhängigem maskiertem Rechenschritt (SBOX-Aufruf)
US10503730B1 (en) * 2015-12-28 2019-12-10 Ionic Security Inc. Systems and methods for cryptographically-secure queries using filters generated by multiple parties
FR3048102B1 (fr) 2016-02-24 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Methode d'execution confidentielle d'un programme operant sur des donnees chiffrees par un chiffrement homomorphe
EP3424175B1 (en) * 2016-03-03 2024-02-21 Cryptography Research, Inc. Converting a boolean masked value to an arithmetically masked value for cryptographic operations
US10140458B2 (en) * 2016-04-07 2018-11-27 Intel Corporation Parallelized authentication encoding
US10685139B2 (en) * 2016-05-06 2020-06-16 Idera, Inc. Systems and methods for dynamic masking of data
CN107547193A (zh) * 2016-06-28 2018-01-05 埃沙尔公司 使替换运算免受侧信道分析的方法
EP3481005B1 (en) * 2016-06-29 2021-01-20 Prosper Creative Co., Ltd. Data masking system
US10771235B2 (en) * 2016-09-01 2020-09-08 Cryptography Research Inc. Protecting block cipher computation operations from external monitoring attacks
US10461925B2 (en) * 2016-09-01 2019-10-29 Cryptography Research, Inc. Hardware masked substitution box for the data encryption standard
FR3056322B1 (fr) * 2016-09-21 2018-09-21 Safran Identity & Security Procede de chiffrement ou de dechiffrement protege contre des attaques par canaux caches
US10256973B2 (en) * 2016-09-30 2019-04-09 Intel Corporation Linear masking circuits for side-channel immunization of advanced encryption standard hardware
US11463236B2 (en) * 2016-12-09 2022-10-04 Cryptography Research, Inc. Programmable block cipher with masked inputs
JP6810348B2 (ja) * 2016-12-16 2021-01-06 富士通株式会社 暗号データ処理方法、暗号データ処理装置および暗号データ処理プログラム
CN106788974B (zh) * 2016-12-22 2020-04-28 深圳国微技术有限公司 掩码s盒、分组密钥计算单元、装置及对应的构造方法
US10754970B2 (en) * 2017-01-27 2020-08-25 International Business Machines Corporation Data masking
EP3367606B1 (en) * 2017-02-24 2019-09-18 Secure-IC SAS Automatic insertion of masking into an algorithm
DE102017002153A1 (de) * 2017-03-06 2018-09-06 Giesecke+Devrient Mobile Security Gmbh Übergang von einer booleschen Maskierung zu einer arithmetischen Maskierung
EP3499788B1 (en) * 2017-12-15 2020-07-29 Secure-IC SAS Dynamic masking
EP3503460A1 (en) * 2017-12-22 2019-06-26 Secure-IC SAS System and method for boolean masked arithmetic addition
KR102411883B1 (ko) * 2018-01-11 2022-06-22 삼성전자주식회사 전자 장치, 서버 및 그 제어 방법
EP3557813A1 (en) * 2018-04-17 2019-10-23 Gemalto Sa Method secured against side-channel attacks performing an arithmetic operation of a cryptographic algorithm mixing boolean and arithmetic operations
US10909260B2 (en) * 2018-06-07 2021-02-02 Jpmorgan Chase Bank, N.A. Methods for data masking and devices thereof
EP3584989B1 (en) * 2018-06-18 2023-09-27 Secure-IC SAS Tweakable block ciphers for secure data encryption
US11822704B2 (en) * 2018-10-29 2023-11-21 Cryptography Research, Inc. Constant time secure arithmetic-to-Boolean mask conversion
US11410081B2 (en) * 2019-05-20 2022-08-09 International Business Machines Corporation Machine learning with differently masked data in secure multi-party computing
US11288397B2 (en) * 2019-09-03 2022-03-29 International Business Machines Corporation Masking text data for secure multiparty computation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050147243A1 (en) * 2004-01-07 2005-07-07 Samsung Electronics Co., Ltd. Cryptographic apparatus, cryptographic method, and storage medium thereof
TW200928851A (en) * 2007-12-28 2009-07-01 Viaccess Sa Method for securing a conditional jump, information carrier, program, secured system and security processor for this method
US20170063522A1 (en) * 2015-09-02 2017-03-02 Stmicroelectronics (Rousset) Sas Verification of the resistance of an electronic circuit to side-channel attacks

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