TWI834551B - 記憶體裝置以及用於非揮發性記憶體的安全程式化的方法 - Google Patents

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Abstract

本發明提供一種記憶體裝置，包含非揮發性記憶體（nonvolatile memory，NVM）和安全程式化電路（secure-programming circuit，SPC）。安全程式化電路用以接收程式化非揮發性記憶體指令以對非揮發性記憶體的給定位置的給定資料字組進行程式化，和回應於接收到程式化揮發性記憶體指令，以隨機次序對非揮發性記憶體中的給定資料字組的位元進行程式化。

Description

記憶體裝置以及用於非揮發性記憶體的安全程式化的方法
本發明涉及非揮發性記憶體，且確切地說，涉及用於快閃記憶體裝置的安全程式化的方法和系統。
快閃記憶體（尤其是嵌入式快閃記憶體）可儲存機密資料，且因此應防止被竊取（「駭客入侵（hacking）」）。
美國專利US11,188,237描述了用於增強快閃記憶體裝置的安全性和防止快閃記憶體裝置被駭的多個實施例。實施例防止惡意行動者駭入快閃記憶體晶片以獲得儲存在晶片內的資料。實施例包含使用故障檢測電路、位址加擾、虛擬陣列、密碼保護、改良的製造技術以及其它機制。
本發明的實施例提供一種記憶體裝置，包含非揮發性記憶體（nonvolatile memory，NVM）和安全程式化電路（secure-programming circuit，SPC）。安全程式化電路用以接收程式化非揮發性記憶體指令以對非揮發性記憶體的給定位置的給定資料字組進行程式化，和回應於接收到程式化非揮發性記憶體指令，以隨機次序對非揮發性記憶體中的給定資料字組的位元進行程式化。
在一些實施例中，給定資料字組由N個位的二次冪組成，且安全程式化電路用以產生N個值的二次冪的隨機排列，並且遵循隨機排列的次序對給定資料字組的位元進行程式化。在實施例中，安全程式化電路用以通過以下操作產生隨機排列：將可逆二元矩陣乘以包含各計數位元的向量，以產生乘積；和將隨機位元的向量與所述乘積相加。在實施例中，可逆矩陣為包含主對角線、第一三角形以及第二三角形的三角形二元矩陣，主對角線包含「1」值，第一三角形包含「0」值且第二三角形包含隨機位元。
本發明的實施例提供一種用於非揮發性記憶體的安全程式化的方法，包含接收程式化非揮發性記憶體指令以對非揮發性記憶體的給定位置的給定資料字組進行程式化。回應於接收到程式化非揮發性記憶體指令，以隨機次序對非揮發性記憶體中的所述給定資料字組的位元進行程式化。
駭客有時試圖通過旁通道攻擊，例如通過監測電力消耗或輻射的電磁能來獲得非揮發性記憶體（或其部分）的內容。
確切地說，包括快閃記憶體和用以讀取和寫入快閃記憶體的讀取/寫入電路系統（例如，具有嵌入式快閃記憶體的處理器）兩者的積體電路通常難以通過直接方法侵入，這是因為讀取/寫入電路系統與非揮發性記憶體之間的資料交換在積體電路的外部引腳上不直接可見。
一些快閃記憶體裝置採用位元串列程式化技術，其中待程式化的資料字組的位元串列地寫入到非揮發性記憶體陣列中。在擦除之後，快閃記憶體單元通常處於給定邏輯值（例如，邏輯1），因此，邏輯1的程式化並不消耗電力，而邏輯0的程式化會大量耗能。通過監測電源電流，駭客可能檢測到何時對邏輯0或邏輯1進行程式化。如果以給定次序（例如，從LSB到MSB，或從MSB到LSB）寫入位元，那麼駭客可容易地重新構建已程式化的字組。
本發明的實施例提供保護非揮發性記憶體免受旁通道攻擊的電路和方法。在實施例中，積體電路包括安全程式化電路，用以以隨機位元次序對快閃記憶體陣列中的字組進行程式化；因此，旁側攻擊將重新構建程式化字組位元的無用隨機排列。
在一些實施例中，安全程式化電路包括：用以儲存待程式化的字組的程式化字組暫存器；用以對正在程式化的位元計數的計數器；用以產生計數的隨機排列的加擾器；用以根據計數的隨機排列來選擇程式化字組暫存器的位元的多工器；以及利用由多工器選擇的值來對快閃記憶體陣列中的位元進行程式化的串列程式化電路。
在一些實施例中，加擾器通過以下操作產生計數的隨機排列：將隨機位元的可逆（例如，三角形）矩陣乘以計數的二元表示；和將隨機位元的向量與所述乘積相加。
圖1為根據本發明的實施例的遭受旁通道攻擊100的安全嵌入式快閃記憶體積體電路102的框圖。
積體電路102包括處理器104和快閃記憶體陣列106（在一些實施例中，可使用其它類型的非揮發性記憶體）。在實施例中，快閃記憶體陣列106包括多個庫（bank）；每個庫包括多個字組，且每個字組包括多個獨立的非揮發性單元。在一些實施例中，每個單元儲存一個位元。
當處理器104擦除庫時，將庫中的所有單元設定為已知邏輯值。傳統地，擦除值任意表示為邏輯1；因此，無需對已擦除庫的快閃記憶體單元中的邏輯1進行程式化。
為了對快閃記憶體陣列106的已擦除庫中的字組（例如，32位元）進行程式化，處理器104將程式化指令發送到安全程式化電路108。程式化指令可包括程式化位址暫存器110中由安全程式化電路儲存的位址欄位，和程式化資料暫存器112中由安全程式化電路儲存的資料欄位。多工器114依序選擇程式化資料暫存器的位元，且將選擇的位元轉發到位元程式化電路116，所述位元程式化電路116用以在由程式化位址暫存器110指向的快閃記憶體陣列字組處一次程式化一個位元。如上文所解釋，僅對處於邏輯0的程式化資料暫存器位元進行程式化。
駭客118試圖讀取快閃記憶體陣列106中由程式化電路116程式化的資料。駭客使用旁通道攻擊，且使用輸入到示波器122的電流探針120來觀測積體電路102消耗的電源電流Idd。如所提及，當程式化電路對邏輯0進行程式化時，積體電路102的電流消耗明顯高於對邏輯1進行程式化時的電流消耗。因此，通過觀測顯示在示波器螢幕上的波形124，駭客可得知對邏輯0進行程式化的時間。
然而，根據圖1中所示出的實施例，已程式化位元的次序是隨機的，且駭客將不能夠重新構建寫入的資料字組。舉例來說，如果積體電路102對快閃記憶體陣列106中的安全金鑰進行程式化，那麼駭客將讀取的金鑰將被位元加擾。
為了使對程式化資料暫存器112的位元進行程式化的次序隨機化，安全程式化電路108更包括：用以對已程式化位元進行計數的計數器126；和使用一對一隨機映射對計數器的輸出進行隨機加擾的加擾器130。多工器114耦接到加擾器130的輸出，且因此將隨機選擇待程式化的程式化資料暫存器112的位元。舉例來說，假設具有8位元程式化資料暫存器，加擾器130可輸出序列2、7、0、1、5、3、4、6，這將是程式化電路對快閃記憶體中的字組進行程式化的次序。加擾器130的輸出也是程式化電路116的位元位址輸入。
在本專利申請案中，在各種語法形式中，術語「隨機」（例如「隨機次序」、「隨機位」、「隨機序列」、「隨機排列」等）皆指真隨機和偽隨機值或事件。
圖1及上文中描述的通道攻擊情境100的配置和積體電路102（包含安全程式化電路108）的配置為出於概念清楚起見而引用的實例。可在替代實施例中使用其它配置。舉例來說，在實施例中，駭客使用的旁通道可為到VDD引腳（未繪示）的返回電流；在另一實施例中，駭客可測量跨越印刷電路中的電阻或電感路徑的電壓降。在一些實施例中，駭客測量從積體電路102發射的電磁輻射，且在其它實施例中，駭客可使用例如麥克風、紅外檢測器等其它構件。
在實施例中，不需要計數器126、加擾器130、程式化資料暫存器112以及多工器128。替代地，處理器104以加擾次序將位元發送到程式化電路116。
在一些實施例中，快閃記憶體陣列每單元儲存兩個或大於兩個位元。舉例來說，在一個實施例中，快閃記憶體單元可為未程式化的、弱程式化的、中等程式化的以及強程式化的。四個狀態通常表示分別具有00、01、10以及11的值的兩個儲存位元。（「弱」、「中等」或「強」涉及在快閃記憶體單元的浮動柵極中捕獲的電荷的測量）。駭客可通過觀測來自VDD電源的電流得知是否將00、01、10或11程式化到快閃記憶體單元；然而，在實施例中，位元對的次序被加擾，且駭客將獲得被加擾的位元對集合。
圖2為根據本發明的實施例的用於安全快閃記憶體程式化的方法的流程圖200。通過安全程式化電路108（如圖1所示）執行流程圖。
流程圖以接收程式化字組操作202開始，其中安全程式化電路接收程式化指令（例如，從圖1的處理器104接收），所述程式化指令包括將被程式化到快閃記憶體陣列106（如圖1所示）的位址字組和資料字組。資料字組可為機密的，例如，密碼金鑰。
接下來，在隨機排列操作204中，積體電路產生程式化字組的所有位元的排列映射。此排列映射使用隨機一對一映射將程式化字組的每個位元位置映射到特定位置。
接著，在串列程式化操作206處，安全程式化電路根據已排列次序在由程式化指令指示的位址處對快閃記憶體陣列中的程式化資料字組的位元進行串列程式化。舉例來說，如果將程式化資料字組的位元0、1、2、3映射到2、1、0、3，那麼安全程式化電路將首先對程式化資料字組的位元2進行程式化，接著為位元1，隨後為位元0和位元3。在操作206之後，流程圖結束。
因此，根據圖2中所示出的流程圖，安全程式化電路在由程式化指令指示的位址處且以隨機位元次序對快閃記憶體陣列中的程式化資料字組的位元進行程式化，從而使旁通道攻擊變得困難。
圖2中所示出和上文所描述的流程圖借助於實例引用。可在替代實施例中使用其它合適的流程圖。舉例來說，在一些實施例中，安全程式化電路108在接收到程式化指令之前準備進行排列映射。在實施例中，在對程式化資料字組的位元進行程式化時，安全程式化電路從尚未程式化的位元判定待程式化的下一個隨機位元。
排列方法
在實施例中，可使用多個方法來產生排列映射。
圖3為根據本發明的實施例的用於產生排列映射的方法的流程圖300。通過加擾器130（如圖1所示）執行流程圖。
流程圖以產生隨機向量操作302開始，其中加擾器產生N個隨機位元的向量V，表示為rnd0到rndN-1（下文針對N=8進行展示）：
接下來，在產生矩陣M操作304的步驟，安全程式化電路產生可逆N×N矩陣，在本實例中為N×N三角形矩陣M，主對角線具有「1」值，兩個三角形（主對角線上方的三角形或主對角線下方的三角形）中的一個具有隨機位元（Ri），且另一三角形具有「0」值。舉例來說，可使用右上方對角線矩陣（右上方三角形具有亂數rndi且左下方三角形具有「0」），如下文所展示（針對N=8）:
安全程式化電路現在進入清零計數操作306，且使計數暫存器清零，這指示現在將對第一位元（從0開始）進行程式化。
接下來，安全程式化電路進入產生Vc操作308，且產生包括計數位元的向量Vc（下文針對N=8進行展示）：
接著，在產生排列向量操作310的步驟，安全程式化電路根據以下產生排列向量Vp：
Vp = Vn + M*Vc
其中加法為二元互斥或（exclusive-or）函數，且乘法為二元及（AND）函數。下文針對N=8展示操作310：
接著在檢查計數完成操作312的步驟，安全程式化電路檢查是否已排列最後一個位元位置（對應於計數=2 N-1）的排列，且如果是，那麼結束流程圖。如果在操作312中，未完成計數，那麼安全程式化電路進入增加計數操作314，增加計數，且接著重新進入操作308，以排列下一個計數值。
圖3中所示出和上文所描述的流程圖300的配置借助於實例引用。可在替代實施例中使用其它配置。舉例來說，在替代實施例中，可使用未必為三角形的其它合適類型的可逆矩陣。在一些實施例中，使用Sattolo演算法（參見例如M. Wilson的"Overview of Sattolo's Algorithm", Algorithms Seminar 2002-2004, F. Chyzak (ed.), INRIA, (2005), pp. 105108）。（然而，Sattolo演算法並非依序的，且如果使用，那麼應添加合適的電路以逐一輸出排列位元。）
圖1到圖3中所示出和上文所描述的積體電路102（包含安全程式化電路108）的配置和流程圖200和流程圖300的方法是僅出於概念清楚起見展示的實例配置和流程圖。在替代實施例中可使用任何其它合適的配置和流程圖。
包含安全程式化電路108的積體電路102的不同子單元可使用合適的硬體來實施，諸如在一或多個專用積體電路（Application-Specific Integrated Circuit，ASIC）或現場可程式設計閘陣列（Field-Programmable Gate Array，FPGA）中，使用軟體、使用硬體或使用硬體與軟體元件的組合。
處理器104和/或安全程式化電路108（如圖1所示）可包括一或多個通用處理器，在軟體中對所述通用處理器進行程式設計以執行本文中所描述的功能。軟體可以電子形式、經由網路或從主機下載到處理器，例如，或其可替代地或另外設置和/或儲存在非暫時性有形媒體（例如，磁性、光學或電子記憶體）上。
儘管本文中所描述的實施例主要解決安全非揮發性記憶體程式設計，但本文中所描述的方法和系統也可用於其它應用中。
因此將瞭解，上文所描述的實施例借助於實例引用，且本發明不限於上文已經具體展示且描述的內容。實情為，本發明的範圍包含上文所描述的各種特徵的組合和子組合兩者，以及所屬領域的技術人員在閱讀前述描述之後將想到且並未在現有技術中公開的本發明的變化及修改。除就這些併入文件中以與本說明書中明確地或隱含地描述的定義有衝突的方式來對任何術語進行定義而言，僅應考慮本說明書中的定義以外，以引用的方式併入本專利申請中的文件被視為申請的整體部分。
100：旁通道攻擊 102：積體電路 104：處理器 106：快閃記憶體 108：安全程式化電路 110：程式化位址暫存器 112：程式化資料暫存器 114：多工器 116：位元程式化電路 118：駭客 120：電流探針 122：示波器 124：波形 126：計數器 130：加擾器 200、300：流程圖 202、204、206、302、304、306、308、310、312、314：操作 Idd：電源電流 VDD：電源
圖1為根據本發明的實施例的安全嵌入式快閃記憶體積體電路（Integrated-Circuit，IC）的方塊圖。 圖2為根據本發明的實施例的用於安全快閃記憶體程式化的方法的流程圖。 圖3為根據本發明的實施例的用於產生排列映射的方法的流程圖。
100：旁通道攻擊 102：積體電路 104：處理器 106：快閃記憶體 108：安全程式化電路 110：程式化位址暫存器 112：程式化資料暫存器 114：多工器 116：位元程式化電路 118：駭客 120：電流探針 122：示波器 124：波形 126：計數器 130：加擾器 Idd：電源電流 VDD：電源

Claims (6)

  1. 一種記憶體裝置，包括：非揮發性記憶體；以及安全程式化電路，用以：接收程式化非揮發性記憶體指令以對所述非揮發性記憶體的給定位置的給定資料字組進行程式化；以及回應於接收到所述程式化非揮發性記憶體指令，以隨機次序對所述非揮發性記憶體中的所述給定資料字組的位元進行程式化；其中所述給定資料字組由N個位的二次冪組成，且其中所述安全程式化電路用以產生N個值的二次冪的隨機排列，並且遵循所述隨機排列的次序對所述給定資料字組的所述位元進行程式化。
  2. 如請求項1所述的記憶體裝置，其中所述安全程式化電路用以通過以下操作產生所述隨機排列：將可逆二元矩陣乘以包括各計數位元的向量以產生乘積；以及將隨機位元的向量與所述乘積相加。
  3. 如請求項2所述的記憶體裝置，其中所述可逆矩陣為包括主對角線、第一三角形以及第二三角形的三角形二元矩陣，其中所述主對角線包括「1」值，所述第一三角形包括「0」值且所述第二三角形包括隨機位元。
  4. 一種用於非揮發性記憶體的安全程式化的方法，所述方法包括：接收程式化非揮發性記憶體指令以對所述非揮發性記憶體的給定位置的給定資料字組進行程式化；以及回應於接收到所述程式化非揮發性記憶體指令，以隨機次序對所述非揮發性記憶體中的所述給定資料字組的位元進行程式化；其中所述給定資料字組由N個位的二次冪組成，且其中對所述資料字組進行程式化包括產生N個值的二次冪的隨機排列，並且遵循所述隨機排列的次序對所述給定資料字組的所述位元進行程式化。
  5. 如請求項4所述的用於非揮發性記憶體的安全程式化的方法，其中產生所述隨機排列包括：將可逆二元矩陣乘以包括各計數位元的向量以產生乘積；以及將隨機位元的向量與所述乘積相加。
  6. 如請求項5所述的用於非揮發性記憶體的安全程式化的方法，其中所述可逆矩陣為包括主對角線、第一三角形以及第二三角形的三角形二元矩陣，其中所述主對角線包括「1」值，所述第一三角形包括「0」值且所述第二三角形包括隨機位元。
TW112116783A 2022-07-31 2023-05-05 記憶體裝置以及用於非揮發性記憶體的安全程式化的方法 TWI834551B (zh)

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