TWI833531B - 半導體記憶體 - Google Patents
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Abstract
本揭露提供一種半導體記憶體。該半導體記憶體包括一資料儲存元件、一資料處理元件以及一接觸元件。該資料處理元件設置在該資料儲存元件上。該接觸元件設置在該資料儲存元件與該資料處理元件之間。該接觸元件將該資料儲存元件與該資料處理元件電性連接。
Description
本申請案主張美國第17/684,526及17/684,650號專利申請案之優先權（即優先權日為「2022年3月2日」），其內容以全文引用之方式併入本文中。
本揭露關於一種半導體記憶體。特別是有關於一種半導體記憶體，其在一資料儲存元件與一資料處理元件之間具有一接觸元件。
電腦處理單元(computer processing unit，CPU)以及圖形處理單元(graphics processing unit，GPU)或其他類型的處理單元變得更快且更強大，對於在這些計算單元與該半導體記憶體之間必須傳輸多快以及多少資料的要求則變得越來越嚴格。一些要求則聚焦在增加晶片外帶寬(off-chip bandwidth)。然而，不斷縮小的該等處理單元之功率限制(power constraint)則限制了其發展。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體記憶體。該半導體記憶體包括一資料儲存元件、一資料處理元件以及一接觸元件。該資料處理元件設置在該資料儲存元件上。該接觸元件設置在該資料儲存元件與該資料處理元件之間。該接觸元件將該資料儲存元件與該資料處理元件電性連接。
本揭露之一實施例提供一種半導體記憶體的製備方法，包括形成一資料儲存元件；形成一接觸元件以電性連接到該資料儲存元件；以及形成一資料處理元件在該資料儲存元件上且電性連接到該接觸元件。
本揭露的該半導體記憶體包括該資料儲存元件以及該資料處理元件，該資料處理元件設置在該資料儲存元件上且經由該接觸元件而電性連接到該資料儲存元件。在多個訊號藉由該資料儲存元件而被接收之前，該資料處理元件可接收或傳送來自一外部電路(例如一半導體記憶體控制器或是一主機元件)的多個命令訊號、多個位址訊號或是多個資料訊號。該資料儲存元件可將該等資料訊號傳送到該資料處理元件，以響應該等命令。該資料處理元件可經配置以處理經由例如多工(multiplexing)或其他功能且來自該資料儲存元件的該等資料訊號，且在該半導體記憶體(或是該資料儲存元件)與該外部元件之間提供較高的處理帶寬。因此，在不犧牲低功率效能的情況下增加了帶寬。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是方塊示意圖，例示本揭露一些實施例的半導體記憶體1以及半導體記憶體控制器50。半導體記憶體控制器50可經由複數個匯流排(buses)連接到半導體記憶體1。半導體記憶體控制器50可經配置以控制半導體記憶體1。半導體記憶體1可包括一資料儲存元件10以及一資料處理元件20。半導體記憶體1可經配置以接收到半導體記憶體控制器50的多個位址訊號、多個資料訊號或是多個命令訊號。半導體記憶體1可經配置以傳送該等位址訊號以及該等資料訊號到半導體記憶體控制器50。資料儲存元件10可經配置以傳送一或多個資料訊號到資料處理訊號20。資料儲存元件10可經配置以接收來自資料處理元件20的一或多個資料訊號。
資料儲存元件10可包括複數個記憶庫BANK1~BANK4。每一個記憶庫可包括複數個半導體記憶體胞、複數個感測放大器(或是列緩衝器)、一列解碼器、一行解碼器及/或複數個輸入/輸出(I/O)緩衝器。
在讀取操作期間，資料處理元件20可經配置以接收來自半導體記憶體控制器50的一或多個位址訊號或是一或多個命令訊號。資料處理元件20可經配置以經由例如多工而處理所接收的該等訊號，然後將所處理的該等訊號傳送到資料儲存元件10。該列解碼器以及該行解碼器可接收一或多個所處理的訊號(包括該等位址訊號)，而該列解碼器與該行解碼器可確定相對應該等位址訊號的多個記憶庫位址。該列解碼器可接收一或多個所處理的訊號(包括該等命令訊號)，並依據該等記憶庫位址而開啟多個字元線，然後在相同列數上的資料會經由多個位元線而傳送到該等感測放大器，進而確定資料是「0」還是「1」。然後，在該列解碼器中之該等位址訊號的多工之後，在該等感測放大器中之所確定的該等資料訊號可傳送到資料處理元件20。資料處理元件20可經配置以經由例如多工而處理該等資料訊號，然後將所處理的該等資料訊號傳送到半導體記憶體控制器50。資料處理元件20可增加在半導體記憶體控制器50與半導體記憶體1之間的該帶寬。
在寫入期間，資料處理元件20可經配置以接收來自半導體記憶體控制器50的一或多個位址訊號、一或多個資料訊號以及一或多個命令訊號。資料處理元件20可經配置以經由例如多工而處理所接收的該等訊號，然後將所處理的該等訊號傳送到資料儲存元件10。該列解碼器與該行解碼器可接收一或多個位址訊號，且該列解碼器與該行解碼器可確定相對應該等位址訊號的多個記憶庫位址。該列解碼器可接收一或多個命令並依據該等記憶庫位址而開啟多個字元線，然後多個資料訊號會從資料處理元件20傳送到該等感測放大器，進而確定該等資料訊號是否為「0」或是「1」。然後，所確定的該等資料訊號會經由多個位元線而傳送到相對應的多個資料單元，並儲存在相對應的該等資料單元中。資料處理單元20可增加在半導體記憶體控制器50與半導體記憶體1之間的帶寬。
半導體記憶體1可包括一動態隨機存取半導體記憶體(DRAM)。半導體記憶體控制器50可包括一邏輯電路。半導體記憶體控制器50可包括一DRAM控制器。
圖2是剖視示意圖，例示本揭露一些實施例整合在半導體封裝100中的半導體記憶體1。半導體封裝100可包括半導體記憶體1、半導體記憶體控制器50、一插入器(interposer)60、一封裝基底70以及一電子元件80。插入器60可設置在封裝基底70上。插入器60可經由複數個連接元件60b而安裝在封裝基底70上。半導體記憶體控制器50可設置在插入器60上。半導體記憶體控制器50可經由複數個連接元件50b而安裝在插入器60上。電子元件80可設置在插入器60上。電子元件80可經由複數個連接元件60b而安裝在插入器60上。插入器60可包括複數個佈線層60w1，電性連接到該等連接元件60b。插入器60的多個佈線層60w2可使半導體記憶體控制器50(例如其一實體層(PHY))與封裝基底70(例如其一實體層(PHY))電性連接。插入器60可包括複數個佈線層60w3，使半導體記憶體控制器50與電子元件80電性連接。插入器60可包括複數個佈線層60w3，以電性連接到該等連接元件60b。插入器60的該等佈線層60w3可使電子元件80與封裝基底70電性連接。封裝基底70可包括複數個連接元件70b，用於安裝到一外部支撐基底或支撐板。
封裝基底70可包括一印刷電路板。電子元件80可包括一處理單元，例如一中央處理單元(CPU)、圖形處理單元(GPU)、系統晶片(SoC)或任何適合於人工智慧(AI)計算的處理單元。
半導體記憶體控制器50可包括在其中的複數個矽穿孔(TSVs)50t，且電性連接到半導體記憶體控制器50的實體層PHY。
半導體記憶體1可設置在半導體記憶體控制器50上。半導體記憶體1可經由複數個連接元件10b1而安裝在半導體記憶體控制器50上。半導體記憶體1可包括資料儲存元件10、資料處理元件20、一連接層20c、一罩蓋層30以及一接觸元件40。資料儲存元件10可包括多個資料儲存晶粒10m的一堆疊。在較上面的一個資料儲存晶粒10m可經由多個連接元件10b2而安裝在較下面的一個資料儲存晶粒10m。該等資料儲存晶粒10m的數量可取決於電子元件80所需的資料量。舉例來說，該等資料儲存晶粒10m的數量可為4個或更高。資料儲存元件10的每一個資料儲存晶粒10m可經由多個矽穿孔10t、該等連接元件10b2以及該等連接元件10b1而與半導體記憶體控制器50電性連接。
罩蓋層30可設置在資料儲存元件10與資料處理元件20之間。資料處理元件20可設置在罩蓋層30上。資料處理元件20可設置在資料儲存元件10上。
接觸元件40可延伸穿經罩蓋層30。接觸元件40可被罩蓋層30所圍繞。接觸元件40可延伸經過資料處理元件20(例如其一介電層21)。接觸元件40可被資料處理元件20的介電層21所圍繞。連接層20c設置在資料處理元件20上。連接層20c可使接觸元件40與資料處理元件20電性連接。接觸元件40可使資料儲存元件10與資料處理元件20電性連接。
圖3是放大頂視示意圖，例示本揭露一些實施例被在圖2中的方框A所包圍的一區域。如圖3所示，資料處理元件20可與資料儲存元件10重疊。資料儲存元件10的尺寸可大於資料處理元件20的尺寸。替代地，資料儲存元件10的尺寸可小於資料處理元件20的尺寸。資料儲存元件10可具有一周圍區10p，圍繞資料儲存元件10的記憶庫。接觸元件40與資料儲存元件10的周圍區10p重疊。周圍區10p可包括一電路層，與資料儲存元件10的其中一或多個記憶庫電性連接。連接層20c可包括各式不同的圖案，用於使資料儲存元件10(或接觸元件40)與資料處理元件20連接。
圖4是放大剖視示意圖，例示本揭露一些實施例沿著在圖3中之剖線B-B'的一區域。資料存儲元件10、資料處理元件20、罩蓋層30以及接觸元件40的詳細結構描述在圖4中。
請參考圖4，資料處理元件10可包括一單元區、一字元線110、一位元線120、一電容器130、一佈線結構140以及一接觸墊150，而該單元區具有一基底10s。
在一些實施例中，舉例來說，基底10s可包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、矽碳(SiC)、碳化矽鍺(SiGeC)、鎵(Ga)、砷化鎵(GaAs)、銦(In)、砷化銦(InAs)、磷化銦(InP)或其他IV-IV族、III-V族或II-VI族半導體材料。在一些其他實施例中，基底10s可包括一層式半導體，例如矽/矽鍺、絕緣體上覆矽或絕緣體上覆矽鍺。
在一些實施例中，一或多個絕緣結構102可形成在基底10s中。絕緣結構102可包括一淺溝隔離(STI)結構。在一些實施例中，絕緣結構102可包括一隔離材料，例如氧化矽(SiO
2)、氮化矽(Si
3N
4)、氮氧化矽(N
2OSi
2)、氧化氮化矽(N
2OSi
2)或是摻氟矽酸鹽。在一些實施例中，絕緣結構102可界定基底10s的一或多個主動區104。
在一些實施例中，一或多個摻雜區106可形成在兩個絕緣結構102之間的基底10s之主動區104的一上部中。在一些實施例中，摻雜區106可摻雜有一N型摻雜物，用於形成一NMOSFET(N通道金屬氧化物半導體場效電晶體)，而該N型摻雜物例如磷(P)、砷(As)或銻(Sb)。在一些其他實施例中，摻雜區106可摻雜有一P型摻雜物，用於形成一PMOSFET，而該P型摻雜物例如硼(B)或銦(In)。
在一些實施例中，一電晶體(例如一切換電晶體)Tr1可形成在兩個絕緣結構102之間的基底10s之主動區104中。摻雜區106可包括電晶體Tr1的一源極接面或是一汲極接面。
字元線110可被主動區104所圍繞。一閘極介電層112可設置在主動區104與字元線110之間。字元線110可被閘極介電層112所圍繞。一埋入隔離層116可設置在字元線110上。埋入隔離層116可被閘極介電層112所圍繞。字元線110可當作電晶體Tr1的一閘極端子使用。在摻雜區106中的該源極接面或是汲極接面可從字元線110延伸到基底10s的一上表面10s1。
閘極介電層112可選自下列其中至少一個：一氧化矽層、一氮化矽層、一氮氧化矽層、一氧化物/氮化物/氧化物(ONO)或是一高介電常數介電膜，該高介電常數介電膜具有比一氧化矽層大的一介電常數。字元線110可包括選自下列其中至少一個才料：鈦、鉭、鎢或其組合。埋入隔離層116可至少包括一氧化矽層、一氮化矽層、一氮氧化矽層或其組合。
位元線120可設置在基底10s上。位元線120可沿著一方向延伸，該方向平行於基底10s的表面10s1。位元線120可經由多個導電接觸點124而連接到摻雜區106或是基底10s的主動區104。該等導電接觸點124可設置在位元線120與基底10s之間。位元線120可藉由一隔離層122而與基底10s分隔開。該等導電接觸點124可被隔離層122所圍繞。位元線120可被隔離層122所覆蓋。該等導電接觸點124可相互電性絕緣。
在一些實施例中，一或多個位元線以及一或多個字元線(圖未示)可形成在兩個相鄰電晶體(例如電晶體Tr1)之間。再者，該等位元線與該等字元線的每一個可電性連接到一栓塞(例如將於後討論如圖4所示的一導電栓塞136)。
導電接觸點124可包括多晶矽、金屬、導電金屬氮化物或其組合。位元線120可包括選自下列其中至少一個：摻雜雜質半導體、金屬、導電金屬氮化物或是金屬矽化物。舉例來說，位元線120可至少包括摻雜多晶矽、TiN、TiSiN、W、矽化鎢或其組合。隔離層122可為一氧化物層、一氮化物層或其組合。
複數個埋入接觸點126可形成在隔離層122上。在不同於圖4之剖面的一剖面中，複數個埋入接觸點126可連接到基底10s的主動區104。複數個埋入接觸點126可至少包括摻雜雜質半導體、金屬、導電金屬氮化物或其組合。
複數個電容器130可連接到複數個埋入接觸點126。該等電容器130可被一介電層132所覆蓋。該等電容器130可連接到基底10s的主動區104。在一些實施例中，該等電容器130可具有一圓柱形形狀，同時該等電容器130的底部可為正方形或是圓形。
每一個電容器130可包括一下電極130b、一隔離層130i以及一上電極130t。舉例來說，上電極130t的一部分可被隔離層130i所圍繞，且上電極130t的一部分可被下電極130b所圍繞。舉例來說，隔離層130i的一部分可被下電極130b所圍繞。一支撐元件130s可設置在複數個電容器之間，以避免該等電容器相互傾斜。複數個電容器130可藉由支撐元件130s而進行支撐。
下電極130b可經由埋入接觸點126而電性連接到一相對應電晶體的一源極接面或是一汲極接面。因此，每一個這樣的下電極130b可用作一半導體記憶體胞之一儲存電容器的一儲存節點。再者，在一些實施例中，上電極130t可為一共同電極，其可電性連接到在半導體記憶體胞內的一接地節點。在一些實施例中，上電極130t可經由上電極130t之電極材料的其他部分或是經由另一個導電元件進行電性連接。
在一些實施例中，下電極130b與上電極130t可包括摻雜多晶矽(poly-Si)或金屬。在一些實施例中，隔離層130i與支撐元件130s每一個可包括五氧化二鉭(Ta
2O
5)、氧化鋁(Al
2O
3)、氧化鉭鍶鉍(strontium bismuth tantalum oxide，SrBi
2Ta
2O
9，SBT)、氧化鈦酸鍶鋇(barium strontium titanate oxide，BaSrTiO
3，BST)、具有高於二氧化矽(SiO
2)之一介電常數的一介電材料，或是具有大約為4.0或更大之一介電常數的一介電材料。在一些實施例中，隔離層130i可包含一單層或是可包含多層的堆疊層。
該等電容器130(或是上電極130t)可經由複數個接觸栓塞134而電性連接到佈線結構140。該等接觸栓塞134可被介電層132所圍繞。該等接觸栓塞134可包括以下至少其中一個：金屬、導電金屬氮化物、一金屬半導體化合物以及摻雜多晶矽。
請參考圖4，一導電栓塞136可延伸經過介電層132。導電栓塞136可設置在介電層132中。導電栓塞136可被介電層132所圍繞。導電栓塞136可使位元線120與佈線結構140電性連接。導電栓塞136可包括以下至少其中一個：金屬、導電金屬氮化物、一金屬半導體化合物以及摻雜多晶矽。
佈線結構140可設置在一介電層142中。佈線結構140可將該等電容器130的上電極130t電性連接到在半導體記憶體1內的一接地節點。佈線結構140可將位元線120電性連接到接觸墊150。
佈線結構140可包括一多層結構。舉例來說，佈線結構140可包括一或多個導電線以及用於連接該等導電線的一或多個導電通孔。
佈線結構140可包括選字以下的至少一材料：金屬、導電金屬氮化物、一金屬半導體化合物以及一摻雜半導體。介電層142可包括一氧化矽層、一氮化矽層、一氮氧化矽層，或是一玻璃、一聚酰亞胺(polyimide，PI)或是其組合。
接觸墊150可設置在資料儲存元件10的一表面101上。接觸墊150可具有設置在資料儲存元件10之表面101上的一部分以及被介電層142所包圍的另一部分。導電墊150可電性連接到佈線結構140的一最上面導線。接觸墊150可被罩蓋層30所覆蓋。雖然一單接觸墊150在圖4中描述，但可有多於一個導電墊設置在資料儲存元件10上。在一些實施例中，該等接觸墊可至少包括鋁或其化合物。
罩蓋層30可覆蓋資料儲存元件10，以使資料儲存元件10可避免形成資料處理元件20之製程中的污染。罩蓋層30可具有一厚度，該厚度足以保護資料儲存元件10避免在形成資料處理元件20中所產生的汙染或粒子。罩蓋層30的該厚度可在大約0.5μm到大約3μm的範圍之間。
罩蓋層30可包括一二氧化矽、玻璃、藍寶石、金屬氧化物、聚酰亞胺或類似物。罩蓋層30可視為資料處理元件20的一氧化物基底。舉例來說，罩蓋層30可包括一多層結構，但並不以此為限。該多層結構的每一層可包括不同材料，例如二氧化矽、藍寶石、金屬氧化物或是聚酰亞胺。舉例來說，罩蓋層30的一最上面層可括氧化鋁，罩蓋層30的一中間層可包括聚酰亞胺，罩蓋層30的一最下面層可包括玻璃。
請再參考圖4，資料處理元件20可包括一介電層21以及一電晶體Tr2，電晶體Tr2被介電層21所圍繞。電晶體Tr2可包括一上閘極端子22、一上閘極介電層23、一通道區24、一汲極端子25、一源極端子26、一下閘極端子27以及一下閘極介電層28。
介電層21可設置在罩蓋層30的一表面301上。下閘極端子27可設置在罩蓋層30的表面301上。下閘極端子27可被介電層21所覆蓋。下閘極介電層28可設置在通道區24與下閘極端子27之間。下閘極端子27可設置在罩蓋層30與上閘極端子22之間。
通道區24可設置在下閘極端子27上。通道區24可被介電層21所覆蓋。通道區24可設置在上閘極端子22與下閘極端子27之間。通道區24可包括下列材料：氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)、鍺等等。
上閘極端子22可設置在通道區24上。上閘極介電層23可設置在上閘極端子22與通道區24之間。汲極端子25可設置在通道區24上。源極端子26可設置在通道區24上。上閘極端子22可設置在汲極端子25與源極端子26之間。
電晶體Tr2可包括以下其中一個：一絕緣體上覆矽(SOI)電晶體、氧化銦鎵鋅(IGZO)基電晶體、一鍺基(Ge-based)電晶體或是N型CMOS偽電晶體(pseudo transistor)。再者，罩蓋層30的材料可依據要形成之電晶體的類型而變化。
電晶體Tr2可依據施加在上閘極端子22的電壓而導通(turned on)或斷開(turned off)。舉例來說，當沙加在上閘極端子22的電壓超過電晶體Tr2的一臨界電壓時，一累積層會形成在通道區24中，然後在汲極端子25與源極端子26之間的多個載子可經由在通道區24中的累積層而進行傳送。在另一個例子中，當施加在上閘極端子22的電壓低於電晶體Tr2的臨界值時，在通道區24中沒有形成累積層，以使沒有任何載子允許經由通道區24而進行傳送。在一些實施例中，電晶體Tr2可為持續導通。舉例來說，當上閘極端子22為非偏壓時，一累積層存在於通道區24中。換言之，上閘極端子22可施加有一電壓，該電壓超過一斷開臨界電壓，以反向在通道區24中的累積層。
下閘極端子27可用於調整電晶體Tr2的臨界電壓。當下閘極端子27施加有一電壓時，其可對在通道區24中之累積層的形成提供電阻或是輔助。換言之，下閘極端子27可部分控制電晶體Tr2。
在電晶體Tr2中的雙閘極結構(例如上閘極端子22與下閘極端子27)提供合宜的臨界電壓控制以及合宜的熱導率。因此，電晶體Tr2可用作一靜電放電(ESD)保護元件或是一ESD保護電路的一部分。
上閘極端子22可具有一厚度，從大約30nm到大約300nm。上閘極介電層可具有一厚度，從大約5nm到大約100nm。通道區24可具有一厚度，從大約100nm+/-50nm。下閘極端子27可具有一厚度，從大約30nm到大約300nm。下閘極介電層28可具有一厚度，從大約5nm到大約100nm。
上閘極端子22與下閘極端子27每一個可至少包括摻雜多晶矽(poly-Si)或金屬。介電層21與上閘極介電層22每一個可至少包括二氧化矽(例如HfLaO或是TiO
2)，或是其他介電材料。
複數個連接層20c1、20c2、20c3、20c4可設置在資料處理元件20的一表面201上。連接層20c1可電性連接到上閘極端子22。上閘極端子22可經由連接層20c1而施加有一電壓。連接層20c2可電性連接到汲極端子25。汲極端子25可經由連接層20c2而施加有一電壓。連接層20c3可電性連接到源極端子26。源極端子26可經由連接層20c3而施加有一電壓。連接層20c4可經由一導電通孔271而電性連接到下閘極端子27。下閘極端子27可經由連接層20c4而施加有一電壓。在一些實施例中，下閘極端子27可包括導電通孔271。
接觸元件40可包括一接觸栓塞401，延伸經過罩蓋層30。接觸栓塞401可被罩蓋層30所圍繞。接觸元件40的接觸栓塞401可設置在資料處理元件20與資料儲存元件10之間。接觸元件40還可包括一接觸栓塞402，延伸經過介電層21。接觸栓塞401與接觸栓塞402可相互連接。接觸元件40可包括下列其中至少一個：金屬、導電金屬氮化物、一金屬半導體化合物以及摻雜多晶矽。
如圖4所示，接觸元件40在資料儲存元件10的表面101上具有一第一投影面積A1，且資料處理元件20在資料儲存元件10的表面101上具有一第二投影面積A2。
接觸元件40可電性連接到連接層20c1。資料處理元件20的電晶體Tr2可電性連接到接觸元件40。接觸元件40可電性連接到接觸墊150。在一些實施例中，資料儲存元件10的其中一個電容器130可電性連接到接觸元件40。接觸元件40可電性連接資料儲存元件10的位元線120。資料儲存元件10的位元線120可電性連接到資料處理元件20的電晶體Tr2。在一些實施例中，資料處理元件20之上閘極端子22的上閘極端子22可電性連接到資料儲存元件10的位元線120。
資料處理元件20可包括一可程式化計算單元，其由複數個電晶體(包括電晶體Tr2)所構成。每一個電晶體具有類似於電晶體Tr2的結構。資料處理元件20的可程式化計算單元可具有複數個功能，舉例來說，多工、加法(adding)、乘法(multiplying)、多次累積(multiply-accumulating)、乘法與加法(multiplying-and-adding)、儲存(storing)、移動(moving)、複製(copying)但並不意此為限。
在藉由資料儲存元件10所接收該等訊號之前，資料處理元件20可經配置以處理多個資料訊號、多個位址訊號以及多個命令訊號。在該等訊號傳送到一外部元件(例如在圖2中的半導體記憶體控制器50)之前，資料處理元件20可經配置以處理來自資料儲存元件10的的多個資料訊號。資料處理元件20可經配置以依據來自其中之一內部控制器或是該外部元件(例如半導體記憶體控制器50)的多個指令而處理該等資料訊號。由於資料處理元件20能夠處理具有如上所述的該等各式不同功能，所以其可增加半導體記憶體1與外部元件(例如半導體記憶體控制器50)之間的帶寬。因此，可降低晶片外帶寬(off-chip bandwidth)。
再者，形成資料處理元件20的製程可與資料儲存元件10的後段(BEOL)製程相容。換言之，資料儲存元件20之多個BEOL層的材料不受關於資料處理元件20之形成的成套設備的限制/是可接受的。如所述的，資料處理元件20可包括較高遷移率的多個電晶體，例如IGZO之N型電晶體、Ge之P型電晶體。因此，其提供機會於最佳化資料處理元件20之可程式化計算單元的效能以及電路面積。
形成資料處理元件20的製程溫度可低於大約400℃，其對資料儲存元件10的電子特性是無害的。
在本揭露中，半導體記憶體1包括資料儲存元件10以及 資料處理元件20，且資料處理元件20設置在資料儲存元件10上，且經由接觸元件40而電性連接到資料儲存元件10。資料處理元件20與資料儲存元件10之間的導電路徑相較於一外部元件中的電路是相對短的。可改善在半導體記憶體1與一外部元件之間的傳送中的延遲(latency)。再者，半導體記憶體1的尺寸可適合封裝基底70。因此，封裝程序可維持相同。
圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的多個階段。為了更好理解本揭露的各方面，至少一些圖式已經進行簡化。在一些實施例中，在圖4中的半導體記憶體1可藉由對應如下所述之圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17的多個步驟進行製造。
請參考圖5，可形成一儲存元件10。可形成一基底10s、一字元線110、一位元線120、多個電容器130、一佈線層140及/或一接觸墊150。可暴露資料儲存元件10的表面101。可暴露接觸墊150。
請參考圖6，舉例來說，可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、遠程電漿CVD(RPCVD)、電漿加強CVD(PECVD)、塗佈等等。可圖案化及蝕刻罩蓋層30以形成一接觸孔89。接觸孔89可穿過罩蓋層30的一部分，並暴露接觸墊150的一部分。
請參考圖7，一導電材料可藉由形成在接觸孔89以及罩蓋層30的表面301中，然後進行化學機械研磨(CMP)以移除覆蓋層30之表面301上的導電材料。因此，形成一接觸栓塞401，並藉由罩蓋層30的表面301而暴露其一上表面401s。
請參考圖8，一導電材料90可藉由例如CVD、低壓化學氣相沉積(LPCVD)或電鍍而形成在接觸栓塞401的上表面401s與罩蓋層30的表面301上。一光阻層91可形成在導電材料90上，並藉由微影製程而進行圖案化。
請參考圖9，可以光阻層91的圖案而蝕刻導電材料90，然後可移除光阻層91的餘留部分。因此，一下閘極端子27以及一導電部410形成在罩蓋層30上。
請參考圖10，一介電部211可藉由例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、遠程電漿CVD(RPCVD)、電漿加強CVD(PECVD)、塗佈等等，然後藉由一CMP製程而形成在罩蓋層30的表面301以覆蓋導電部410與下閘極端子27。
請參考圖11，一通道材料241可藉由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、遠程電漿CVD(RPCVD)、電漿加強CVD(PECVD)、塗佈等等而形成在介電部211上。通道材料241可包括氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦鋅(indium zinc oxide，IZO)、鍺等等。
再者，一光阻層92可形成在通道材料214上並進行圖案化。
請參考圖12，通道材料241可以藉由光阻層92所界定之圖案進行蝕刻，然後一通道區24可形成在介電部211以及一下閘極介電層28可界定在通道區24與下閘極端子27之間。通道區24可在下閘極端子27上。
請參考圖13，一介電部212可形成在介電部211上，以藉由類似於介電部211的一製程而覆蓋通道區24。
請參考圖14，舉例來說，可藉由蝕刻、沉積以及CMP製程而形成一導電通孔411。導電通孔411可形成在導電部410或是下閘極端子27上。
請參考圖15，一導電部412以及一上閘極端子22的製作技術可包含類似於導電部410的一製程。當上閘極端子22的材料不同於導電部412時，上閘極端子22可個別形成。一上閘極介電層23界定在通道區24與上閘極端子22之間。
請參考圖16，一介電部213可藉由類似於介電部211的一製程而形成在介電部212，以覆蓋導電部412與上閘極端子22，因此形成一介電層21。
請參考圖17，一導電通孔可形成在介電層21中，以連接導電部412。因此，一接觸栓塞402形成在介電層21中並連接到接觸栓塞401以形成延伸經過介電層21與罩蓋層30的一接觸元件40。接觸元件40可電性連接到資料儲存元件10的位元線120。在一些實施例中，接觸元件40可電性連接到資料儲存元件10的電容器130。在一些實施例中，接觸元件40可電性連接到資料儲存元件10的字元線110。
再者，複數個導電通孔可形成在上閘極端子22、下閘極端子27以及通道區24上，以形成一資料處理元件20的一電晶體Tr2。資料處理元件20的電晶體Tr2可經由接觸元件40而電性連接到資料儲存元件10的位元線120。因此，一垂直電性傳送路徑形成在資料處理元件20與資料儲存元件10之間。
之後，可以在資料處理元件20的表面201上形成複數個連接層(例如圖4中的連接層21c1、21c2、21c3或21c4)，並且將接觸元件40與資料處理元件20的電晶體Tr2連接以形成圖4的半導體記憶體1。
再者，在圖5到圖17中之該等步驟的製程溫度低於400℃。資料儲存元件10的特性不受形成資料處理元件20之熱積存(thermal budget)的影響。
圖18是流程示意圖，例示本揭露一些實施例之半導體記憶體的製備方法200。
製備方法200開始於步驟S201，其包括形成一資料儲存元件。
製備方法200以步驟S203連續，其包括形成一罩蓋層在該資料儲存元件。
製備方法200以步驟S205連續，其包括形成一接觸元件。該接觸元件電性連接到該資料儲存元件。
製備方法200以步驟S207連續，其包括形成一資料處理元件在該資料儲存元件上。該資料處理元件電性連接到該接觸元件。
製備方法200以步驟S209連續，其包括形成一連續層在該資料處理元件的一介電層上。
製備方法200僅為一例子，並不意指將本揭露限制在申請專利範圍中所明確記載的範圍之外。可以在製備方法200的每個步驟之前、期間或之後提供多個額外的步驟，並且對於該製備方法之多個額外實施例，可替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法200還可包括並未在圖18中所描述的多個步驟。在一些實施例中，製備方法200可包括一或多個在圖18中所描述的步驟。
本揭露之一實施例提供一種半導體記憶體。該半導體記憶體包括一資料儲存元件、一資料處理元件以及一接觸元件。該資料處理元件設置在該資料儲存元件上。該接觸元件設置在該資料儲存元件與該資料處理元件之間。該接觸元件將該資料儲存元件與該資料處理元件電性連接。
本揭露之一實施例提供一種半導體記憶體的製備方法，包括形成一資料儲存元件；形成一接觸元件以電性連接到該資料儲存元件；以及形成一資料處理元件在該資料儲存元件上且電性連接到該接觸元件。
本揭露的該半導體記憶體包括該資料儲存元件以及該資料處理元件，該資料處理元件設置在該資料儲存元件上且經由該接觸元件而電性連接到該資料儲存元件。在多個訊號藉由該資料儲存元件而被接收之前，該資料處理元件可接收或傳送來自一外部電路(例如一半導體記憶體控制器或是一主機元件)的多個命令訊號、多個位址訊號或是多個資料訊號。該資料儲存元件可將該等資料訊號傳送到該資料處理元件，以響應該等命令。該資料處理元件可經配置以處理經由例如多工(multiplexing)或其他功能且來自該資料儲存元件的該等資料訊號，且在該半導體記憶體(或是該資料儲存元件)與該外部元件之間提供較高的處理帶寬。因此，在不犧牲低功率效能的情況下增加了帶寬。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1:半導體記憶體
10:資料儲存元件
10b1:連接元件
10b2:連接元件
10m:資料儲存晶粒
10p:周圍區
10s:基底
10s1:上表面
10t:矽穿孔
20:資料處理元件
20c:連接層
20c1~20c4:連接層
21:介電層
22:上閘極端子
23:上閘極介電層
24:通道區
25:汲極端子
26:源極端子
27:下閘極端子
28:下閘極介電層
30:罩蓋層
40:接觸元件
50: 半導體記憶體控制器
50b:連接元件
50t:矽穿孔
60:插入器
60b:連接元件
60w1:佈線層
60w2:佈線層
60w3:佈線層
70:封裝基底
70b:連接元件
80:電子元件
89:接觸孔
90:導電材料
91:光阻層
92:光阻層
100:半導體封裝
101:表面
102:絕緣結構
104:主動區
106:摻雜區
110:字元線
112:閘極介電層
116:埋入隔離層
120:位元線
122:隔離層
124:導電接觸點
126:埋入接觸點
130:電容器
130b:下電極
130i:隔離層
130s:支撐元件
130t:上電極
132:介電層
134:接觸栓塞
136:導電栓塞
140:佈線結構
142:介電層
150:接觸墊
200:製備方法
201:表面
211:介電部
212:介電部
213:介電部
241:通道材料
271:導電通孔
301:表面
401:接觸栓塞
401s:上表面
402:接觸栓塞
410:導電部
411:導電通孔
412:導電部
A1:第一投影面積
A2:第二投影面積
BANK1~BANK4:記憶庫
PHY:實體層
S201:步驟
S203:步驟
S205:步驟
S207:步驟
S209:步驟
Tr1:電晶體
Tr2:電晶體
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。
圖1是方塊示意圖，例示本揭露一些實施例的半導體記憶體以及半導體記憶體控制器。
圖2是剖視示意圖，例示本揭露一些實施例整合在半導體封裝中的半導體記憶體。
圖3是放大頂視示意圖，例示本揭露一些實施例被在圖2中的方框A所包圍的一區域。
圖4是放大剖視示意圖，例示本揭露一些實施例沿著在圖3中之剖線B-B'的一區域。
圖5是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖6是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖7是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖8是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖9是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖10是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖11是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖12是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖13是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖14是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖15是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖16是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖17是剖視示意圖，例示本揭露一些實施例之半導體記憶體的製備方法的一或多個階段。
圖18是流程示意圖，例示本揭露一些實施例之半導體記憶體的製備方法。
1:半導體記憶體
10:資料儲存元件
10b1:連接元件
10b2:連接元件
10m:資料儲存晶粒
10t:矽穿孔
20:資料處理元件
20c:連接層
21:介電層
30:罩蓋層
40:接觸元件
50:半導體記憶體控制器
50b:連接元件
50t:矽穿孔
60:插入器
60b:連接元件
60w1:佈線層
60w2:佈線層
60w3:佈線層
70:封裝基底
70b:連接元件
80:電子元件
100:半導體封裝
PHY:實體層
Claims (17)
- 一種記憶體，包括：一資料儲存元件；一資料處理元件，設置在該資料儲存元件上；以及一接觸元件，設置在該資料儲存元件與該資料處理元件之間，並將該資料儲存元件與該資料處理元件電性連接；一罩蓋層，設置在該資料儲存元件與該資料處理元件之間；其中該資料處理元件包括一電晶體，電性連接到該接觸元件；其中該電晶體包括一第一閘極端子以及一第二閘極端子，該第二閘極端子設置在該罩蓋層與該電晶體的該第一閘極端子之間。
- 如請求項1所述之記憶體，其中該資料儲存元件包括一電容器，電性連接到該接觸元件。
- 如請求項1所述之記憶體，其中該資料儲存元件包括一位元線，電性連接到該接觸元件。
- 如請求項1所述之記憶體，其中該資料儲存元件包括一位元線，電性連接到該資料處理元件的該電晶體，且該電晶體包括一第一閘極端子，電性連接到該資料儲存元件的該位元線。
- 如請求項1所述之記憶體，其中該接觸元件包括一第一接觸栓塞，延 伸經過該罩蓋層。
- 如請求項5所述之記憶體，還包括一介電層，設置在該罩蓋層上，其中該接觸元件包括一第二接觸栓塞，延伸經過該介電層。
- 如請求項6所述之記憶體，還包括複數個連接層，設置在該介電層上，其中該等連接層的一第一連接層與該接觸元件電性連接。
- 如請求項5所述之記憶體，其中該罩蓋層包括二氧化矽或藍寶石。
- 如請求項1所述之記憶體，其中該電晶體包括一氧化銦鎵鋅(IGZO)通道，而該氧化銦鎵鋅通道設置在該第一閘極端子與該第二閘極端子之間。
- 如請求項1所述之記憶體，其中該接觸元件包括一第一投影面積，在該資料儲存元件的一表面上，而該資料處理元件具有一第二投影面積，在該資料儲存元件的該表面上，其中該第一投影面積與該第二投影面積是不重疊的。
- 如請求項1所述之記憶體，其中該資料處理元件在一垂直方向與該資料儲存元件重疊。
- 如請求項1所述之記憶體，其中該接觸元件在一垂直方向與該資料儲 存元件重疊。
- 如請求項1所述之記憶體，其中該資料處理元件包括以下其中一個：一絕緣體上覆矽(SOI)電晶體、一氧化銦鎵鋅(IGZO)基電晶體、一鍺基(Ge-based)電晶體或是一N型CMOS偽電晶體(pseudo transistor)。
- 如請求項1所述之記憶體，其中該資料儲存元件包括多個儲存晶粒的一堆疊。
- 如請求項1所述之記憶體，其中該資料儲存元件的一尺寸大於該資料處理元件的一尺寸。
- 如請求項1所述之記憶體，其中該資料處理元件包括一靜電放電(ESD)保護電路。
- 如請求項1所述之記憶體，其中該資料處理元件包括一可程式化計算單元。
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|---|---|---|---|
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- 2022-12-29 TW TW111150632A patent/TWI833531B/zh active
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