TWI833160B - 具有均勻組件之裝置封裝及其形成方法 - Google Patents

具有均勻組件之裝置封裝及其形成方法 Download PDF

Info

Publication number
TWI833160B
TWI833160B TW111103860A TW111103860A TWI833160B TW I833160 B TWI833160 B TW I833160B TW 111103860 A TW111103860 A TW 111103860A TW 111103860 A TW111103860 A TW 111103860A TW I833160 B TWI833160 B TW I833160B
Authority
TW
Taiwan
Prior art keywords
uniform
transistor
ipd
circuit
subset
Prior art date
Application number
TW111103860A
Other languages
English (en)
Other versions
TW202245205A (zh
Inventor
麥克爾 Ｅ 瓦茲
詹姆士 克雷比爾
馬力歐 柏卡泰斯
Original Assignee
美商沃孚半導體有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商沃孚半導體有限公司 filed Critical 美商沃孚半導體有限公司
Publication of TW202245205A publication Critical patent/TW202245205A/zh
Application granted granted Critical
Publication of TWI833160B publication Critical patent/TWI833160B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0288—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers using a main and one or several auxiliary peaking amplifiers whereby the load is connected to the main amplifier using an impedance inverter, e.g. Doherty amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)
  • Bipolar Transistors (AREA)

Abstract

本發明揭示一種半導體裝置封裝，其包含一第一輸入引線及一第二輸入引線及複數個基於均勻電晶體之組件，該複數個基於均勻電晶體之組件包括經耦合至該第一輸入引線之該等基於均勻電晶體之組件之一第一子集及經耦合至該第二輸入引線之該等基於均勻電晶體之組件之一第二子集。該第一子集及該第二子集係依相對於彼此之一不對稱組態配置。

Description

具有均勻組件之裝置封裝及其形成方法
本發明係關於包含電晶體裝置之裝置封裝及形成此等裝置封裝之方法。
在依諸如R頻段(0.5 GHz至1 GHz)、S頻段(3 GHz)、X頻段(10 GHz)、Ku頻段(12 GHz至18 GHz)、K頻段(18 GHz至27 GHz)、Ka頻段(27 GHz至40 GHz)及V頻段(40 GHz至75 GHz)之高頻操作時需要高功率處置能力之電路已變得更加普遍。特定言之，現對用於依(例如) 500 MHz及更高之頻率(包含微波頻率)放大射頻(「RF」)信號之RF電晶體放大器之需求很高。此等RF電晶體放大器需要展現高可靠性、良好線性度及處置高輸出功率位準。
一些電晶體放大器以諸如碳化矽(「SiC」)及III族氮化物材料之矽或寬帶隙半導體材料實施。如本文所使用，術語「III族氮化物」係指形成於氮與週期表之III族中之元素(通常為鋁(Al)、鎵(Ga)及/或銦(In))之間的半導體化合物。術語亦係指三元及四元化合物，諸如AlGaN及AlInGaN。此等化合物具有其中1莫耳氮與總計1莫耳III族元素組合之經驗式。
基於矽之電晶體放大器通常使用橫向擴散之金屬氧化物半導體(「LDMOS」)電晶體實施。矽LDMOS電晶體放大器可展現高線性度位準且製造相對便宜。基於III族氮化物之電晶體放大器通常實施為高電子遷移率電晶體(「HEMT」)且主要用於需要高功率及/或高頻操作之應用中，其中LDMOS電晶體放大器可具有固有效能限制。
電晶體放大器可包含一或多個放大級，其中各級通常實施為一電晶體放大器。為增加輸出功率及電流處置能力，電晶體放大器通常依一「單位單元」組態實施，其中大量個別「單位單元」電晶體電並聯配置。一電晶體放大器可實施為一單一積體電路晶片或「晶粒」，或可包含複數個晶粒。當使用多個電晶體放大器晶粒時，其等可串聯及/或並聯連接。
電晶體放大器通常包含匹配電路，諸如：(1)阻抗匹配電路，其等經設計以改良電晶體晶粒與其連接之傳輸線之間的阻抗匹配(用於放大器之基本操作頻率處之信號)；及(2)諧波終止電路，其等經設計以至少部分終止可在裝置操作期間產生之諧波，諸如二階及三階諧波。(若干)電晶體晶粒及阻抗匹配及諧波終止電路可圍封於一封裝中。電引線可自封裝延伸，其等用於將電晶體晶粒電連接至外部電路元件，諸如輸入及輸出傳輸線及偏壓電壓源。
根據本發明之一些實施例，一種半導體裝置封裝包含：一第一輸入引線及一第二輸入引線；及複數個基於均勻電晶體之組件，該複數個基於均勻電晶體之組件包括耦合至該第一輸入引線之該等基於均勻電晶體之組件之一第一子集及耦合至該第二輸入引線之該等基於均勻電晶體之組件之一第二子集。該第一子集及該第二子集依相對於彼此之一不對稱組態配置。
在一些實施例中，該等基於均勻電晶體之組件之該第一子集藉由經組態以將一第一輸入功率位準輸送至該第一子集之一或多個接合線耦合至該第一輸入引線，且該等基於均勻電晶體之組件之該第二子集藉由經組態以將一第二輸入功率位準輸送至該第二子集之一或多個接合線耦合至該第二輸入引線。
在一些實施例中，該第一輸入功率位準不同於該第二輸入功率位準。
在一些實施例中，該第一子集及該第二子集之該等基於均勻電晶體之組件之各者包括一相同第一電晶體晶粒。
在一些實施例中，該第一電晶體晶粒係一基於III族氮化物之電晶體放大器。
在一些實施例中，與該等基於均勻電晶體之組件之該第一子集相關聯之電晶體之閘極周邊之一第一總和不同於與該等基於均勻電晶體之組件之該第二子集相關聯之電晶體之閘極周邊之一第二總和。
在一些實施例中，其中該第一子集及該第二子集之該等基於均勻電晶體之組件之各者包括一第一積體被動裝置(IPD)電路。
在一些實施例中，該第一IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改該第一IPD電路之一特性之一可調諧元件。
在一些實施例中，該主元件及該可調諧元件各包括一電容裝置，且該可調諧元件經組態以透過連接至該主元件來增加該第一IPD電路之一電容。
在一些實施例中，該第一IPD電路包括複數個IPD電路。
在一些實施例中，該第一IPD電路電連接於該第一輸入引線與該等基於均勻電晶體之組件之一電晶體晶粒之間，且其中該複數個IPD電路之一第二IPD電路電連接於該第一輸入引線與該第一IPD電路之間。
在一些實施例中，該第一子集之該等基於均勻電晶體之組件之各者之該第一IPD電路相同於該第二子集之各者之該第一IPD電路。
根據本發明之一些實施例，一種半導體裝置封裝包含：一第一輸入引線及一第二輸入引線；複數個電晶體晶粒，該複數個電晶體晶粒包括耦合至該第一輸入引線之該複數個電晶體晶粒之一第一子集及耦合至該第二輸入引線之該複數個電晶體晶粒之一第二子集；及複數個均勻積體被動裝置(IPD)電路，該複數個均勻IPD電路之一第一子集連接至該複數個電晶體晶粒之該第一子集之一或多者且該等均勻IPD電路之一第二子集連接至該複數個電晶體晶粒之該第二子集之一或多者，該等均勻IPD電路之該第一子集選擇性不同於該等均勻IPD電路之該第二子集組態。
在一些實施例中，該複數個均勻IPD電路之各者包括一主元件及經組態以選擇性連接至該主元件以更改該均勻IPD電路之一組態之一可調諧元件。
在一些實施例中，該主元件及該可調諧元件各包括一電容裝置，且該可調諧元件經組態以選擇性連接至該主元件以增加該均勻IPD電路之一電容。
在一些實施例中，該複數個電晶體晶粒之該第一子集及該第二子集之各者包括一相同電晶體晶粒。
在一些實施例中，該複數個電晶體晶粒之該第一子集之閘極周邊之一第一總和不同於該複數個電晶體晶粒之該第二子集之閘極周邊之一第二總和。
在一些實施例中，其中該複數個電晶體晶粒之各者之一平均輸出功率小於20 W。
在一些實施例中，該複數個電晶體晶粒之各者之一總閘極周邊小於15 mm。
在一些實施例中，該複數個電晶體晶粒係一巨量多輸入多輸出(mMIMO)天線之部分。
根據本發明之一些實施例，一種半導體裝置封裝包含：複數個輸入引線；複數個輸出引線；及複數個基於均勻電晶體之組件，該複數個基於均勻電晶體之組件包括：該複數個基於均勻電晶體之組件之一第一子集，其等電連接於該等輸入引線之一第一輸入引線與該等輸出引線之一第一輸出引線之間；及該複數個基於均勻電晶體之組件之兩者或更多者之一第二子集，其等電連接於該等輸入引線之一第二輸入引線與該等輸出引線之一第二輸出引線之間。該複數個基於均勻電晶體之組件之各者包括一電晶體晶粒，且該第一子集中之該等基於均勻電晶體之組件之一第一數目不同於該第二子集中之該等基於均勻電晶體之組件之一第二數目。
在一些實施例中，該複數個基於均勻電晶體之組件之各者包括一積體被動裝置(IPD)電路。
在一些實施例中，該複數個基於均勻電晶體之組件之各者之該IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改該基於均勻電晶體之組件之一特性之一可調諧元件。
在一些實施例中，該主元件及該可調諧元件各包括一電容裝置，且該可調諧元件經組態以連接至該主元件以增加該IPD電路之一電容。
在一些實施例中，該複數個基於均勻電晶體之組件之該第一子集之該IPD電路係複數個IPD電路。
在一些實施例中，該複數個基於均勻電晶體之組件之各IPD電路係一相同IPD電路。
在一些實施例中，該等輸入引線及該等輸出引線係一雙邊扁平無引線(DFN)封裝或一方形扁平無引線(QFN)封裝之部分。
在一些實施例中，該半導體裝置封裝進一步包含該第一輸入引線與該複數個基於均勻電晶體之組件之該第一子集之各自者之間的複數個接合線。
根據本發明之一些實施例，一種半導體裝置封裝包含：一輸入引線；一輸出引線；及複數個均勻積體被動裝置(IPD)電路，各均勻IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改該均勻IPD電路之一特性之一可調諧元件。
在一些實施例中，該半導體裝置封裝進一步包含連接該IPD電路之該主元件及該IPD電路之該可調諧元件之一接合線。
在一些實施例中，該主元件及該可調諧元件各包括一電容裝置，且該可調諧元件經組態以選擇性耦合至該主元件以增加該IPD電路之一電容。
在一些實施例中，其中該輸入引線包括複數個輸入引線，該輸出引線包括複數個輸出引線，該複數個均勻IPD電路之一第一子集電連接於該等輸入引線之一第一輸入引線與該等輸出引線之一第一輸出引線之間，且該複數個均勻IPD電路之兩者或更多者之一第二子集電連接於該等輸入引線之一第二輸入引線與該等輸出引線之一第二輸出引線之間。
在一些實施例中，該第一子集中之均勻IPD電路之一第一數目不同於該第二子集中之均勻IPD電路之一第二數目。
在一些實施例中，該半導體裝置封裝進一步包含：第一複數個電晶體晶粒，該第一複數個電晶體晶粒之各者分別耦合至該複數個均勻IPD電路之該第一子集之一均勻IPD電路；及第二複數個電晶體晶粒，該第二複數個電晶體晶粒之各者分別耦合至該複數個均勻IPD電路之該第二子集之一均勻IPD電路。
在一些實施例中，該第一複數個電晶體晶粒及該第二複數個電晶體晶粒之各者包括一相同電晶體晶粒。
在一些實施例中，該複數個均勻IPD電路之一第一均勻IPD電路包括將該主元件電連接至該可調諧元件之一接合線，且該複數個均勻IPD電路之一第二均勻IPD電路之該可調諧元件不連接至該第二均勻IPD電路之該主元件。
在一些實施例中，該複數個均勻IPD電路之一第一均勻IPD電路電連接至該輸入引線，且該複數個均勻IPD電路之一第二均勻IPD電路電連接至該輸出引線及/或該第一均勻IPD電路。
根據本發明之一些實施例，一種製造一半導體裝置封裝之方法包含：分別在一第一封裝及一第二封裝中配置複數個基於均勻電晶體之組件；依一第一組態將第一接合線選擇性連接至該第一封裝之該等基於均勻電晶體之組件；及依不同於該第一組態之一第二組態將第二接合線選擇性連接至該第二封裝之該等基於均勻電晶體之組件。
在一些實施例中，該第一封裝及該第二封裝之該等基於均勻電晶體之組件之各者包括一相同第一電晶體晶粒。
在一些實施例中，該等基於均勻電晶體之組件之各者包括一積體被動裝置(IPD)電路，該IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改該基於均勻電晶體之組件之一特性之一可調諧元件。
在一些實施例中，將該等第一接合線選擇性連接至該第一封裝之該等基於均勻電晶體之組件包括將該等第一接合線之至少一者連接於該第一封裝之該複數個基於均勻電晶體之組件之至少一者之該IPD電路之該主元件與該IPD電路之該可調諧元件之間。 在一些實施例中，該第一封裝包括複數個輸入引線且將該等第一接合線選擇性連接至該第一封裝之該等基於均勻電晶體之組件包括將該等第一接合線之一第一子集連接於該第一封裝之該複數個基於均勻電晶體之組件之一第一子集與該等輸入引線之一第一輸入引線之間及將該等第一接合線之一第二子集連接於該複數個基於均勻電晶體之組件之一第二子集與該等輸入引線之一第二輸入引線之間。
在一些實施例中，該第一子集中之基於均勻電晶體之組件之一第一數目不同於該第二子集中之基於均勻電晶體之組件之一第二數目。
在一些實施例中，在該第一封裝及該第二封裝中配置該複數個基於均勻電晶體之組件包括依一第一佈局將該第一封裝之該等基於均勻電晶體之組件接合至該第一封裝之一第一子基板及依相同於該第一佈局之一第二佈局將該第二封裝之該等基於均勻電晶體之組件接合至該第二封裝之一第二子基板。
根據本發明之一些實施例，一種可組態半導體裝置平台包含：一子基板；一輸入引線及輸出引線，其等耦合至該子基板；及複數個均勻電晶體晶粒，該等均勻電晶體晶粒之各者經組態以依一或多個子集選擇性耦合至該輸入引線及該輸出引線。
在一些實施例中，該可組態半導體裝置平台進一步包含複數個均勻積體被動裝置(IPD)電路，各均勻IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改該均勻IPD電路之一特性之一可調諧元件。
在一些實施例中，該主元件及該可調諧元件各包括一電容裝置，且該可調諧元件經組態以藉由一接合線電連接至該主元件以增加該均勻IPD電路之一電容。
在一些實施例中，該均勻IPD電路係複數個均勻IPD電路。
在一些實施例中，該複數個均勻IPD電路之一第一均勻IPD電路位於該複數個均勻電晶體晶粒之一第一均勻電晶體晶粒之一第一側上，且該複數個均勻IPD電路之一第二均勻IPD電路位於該第一均勻電晶體晶粒之一第二側上。
在一些實施例中，該複數個均勻IPD電路之一第一均勻IPD電路及一第二均勻IPD電路位於該複數個均勻電晶體晶粒之一第一均勻電晶體晶粒與該輸入引線之間的該子基板上。
在一些實施例中，該複數個均勻IPD電路之各均勻IPD電路係一相同IPD電路。
在一些實施例中，該複數個均勻電晶體晶粒之各電晶體晶粒係一相同電晶體晶粒。
在一些實施例中，該複數個均勻電晶體晶粒之各者之一平均輸出功率小於20 W。 在一些實施例中，該複數個均勻電晶體晶粒之各者之一總閘極周邊小於15 mm。
在一些實施例中，該複數個均勻電晶體晶粒係一巨量多輸入多輸出(mMIMO)天線之部分。
根據本發明之實施例，提供可重組態放大器封裝，其等包括依一均勻方式配置之複數個均勻組件，該複數個均勻組件可經互連以形成具有期望特性之一電晶體封裝。各均勻組件可包括一電晶體晶粒及/或一或多個匹配裝置，諸如(例如)積體被動裝置(IPD)電路。包含於放大器中之均勻組件及均勻組件之間的電連接之數目可經選擇以構造具有期望特性之放大器封裝。接合線可用於使均勻組件互連，且所使用之接合線之數目及類型可經選擇以調諧放大器封裝之特性。此外，匹配裝置可包含至少一可調諧元件，使得包含於均勻組件中之匹配裝置可經調諧以具有期望效能特性。本文所揭示之技術可允許使用一單一均勻組件設計形成各種放大器封裝。此可大大降低製造複雜性。在一些實施例中，均勻組件可為基於均勻電晶體之組件。如本文所使用，一基於均勻電晶體之組件意欲涵蓋其中基於均勻電晶體之組件之一電晶體可跨基於均勻電晶體之組件均勻之實施例及其中均勻組件之匹配電路可跨基於均勻電晶體之組件均勻但基於均勻電晶體之組件之電晶體變動之實施例。
製造成本及製程複雜性係諸多放大器封裝之一重要考量。隨著包含於一生產線中之個別組件之數目增加(例如諸多不同電晶體晶粒設計及諸多不同IPD設計)，製程之複雜性一般亦趨於增加。例如，晶粒接合機通常用於自含有此等晶粒之一晶圓選擇個別晶粒、將晶粒放入一封裝中及/或使接合線連接於個別晶粒之間。一些晶粒接合機可利用一單一晶圓用於接合。若一半導體封裝利用源自諸多晶圓之多個不同晶粒，則組裝複雜性顯著升高。例如，歸因於接合機之晶圓限制而需要在晶圓之間轉換且因此歸因於加工時間增加而增加成本。目前減輕此類型之組裝複雜性之方式可包含使用更複雜晶粒接合器，此會產生一顯著成本且本身會增加複雜性(例如操作複雜性)。
本發明描述用於使用複數個基於均勻電晶體之組件形成各種不同封裝放大器之技術。如本文所使用，一「均勻」組件及/或基於「均勻」電晶體之組件意謂複數個基於均勻電晶體之組件之基於均勻電晶體之組件之各者可包含依在製造容限內相同於其他基於均勻電晶體之組件(除接合線之外，本文將進一步討論)之一組態(例如一實體位置及間距)配置之裝置之一相同數目及類型。相同類型之裝置可包含具有一共同組態、大小及/或設計之裝置。然而，在一些實施例中，一特定均勻組件及/或基於均勻電晶體之組件內之非所有裝置需要均勻及/或相等。換言之，一第一基於均勻電晶體之組件被視為與一第二基於均勻電晶體之組件一致(若其等包含依一相同組態配置之裝置之一相同數目及類型)，但第一基於均勻電晶體之組件內之一或多個個別裝置可不同於第一基於均勻電晶體之組件之其他裝置。例如，一第一基於均勻電晶體之組件可包含具有一第一設計/類型之一第一裝置(例如一第一電晶體晶粒)及具有一第二裝置/類型之一第二裝置(例如一第一IPD裝置)，且一第二基於電晶體之組件可包含具有第一設計/類型之一相同第一裝置(例如第一電晶體晶粒)及具有第二裝置/類型之第二裝置(例如第一IPD裝置)。在一些實施例中，用於第一及第二基於均勻電晶體之組件中之第一裝置可實質上相同(例如在製造容限內)，及/或用於第一及第二基於均勻電晶體之組件中之第二裝置可實質上相同(例如在製造容限內)。換言之，基於均勻電晶體之組件可為包含一或多個裝置之一「模板」，其中「模板」可在一封裝內重複複數次。
在一些實施例中，若例如複數個基於均勻電晶體之組件之各自電晶體晶粒具有一相同閘極周邊、一相同功率容量、一相同大小等等，則其等可被視為均勻的。在一些實施例中，若複數個基於均勻電晶體之組件之各自電晶體晶粒在製造容限內相同及/或相等，則其等可被視為均勻的。在一些實施例中，若例如複數個基於均勻電晶體之組件之各自IPD裝置具有一相同裝置集合之一相同佈局、一相同諧波終止及/或阻抗匹配能力、一相同大小等等，則其等可被視為均勻的。在一些實施例中，若複數個基於均勻電晶體之組件之各自IPD裝置在製造容限內相同及/或相等，則其等可被視為均勻的。
另外，如本文所使用，即使基於均勻電晶體之組件之各自者具有不同接合線組態，但各自基於均勻電晶體之組件可被視為「均勻的」。換言之，若一第一基於均勻電晶體之組件及一第二基於均勻電晶體之組件包含依一相同組態配置之裝置之一相同數目及類型，但使第一基於均勻電晶體之組件之裝置互連之接合線在例如數目、類型及/或配置上不同於第二基於均勻電晶體之組件，則其等被視為均勻的。換言之，若基於均勻電晶體之組件包含實體上依一相同組態配置之裝置之一相同數目及類型，則無論用於基於均勻電晶體之組件之裝置之各自者之間的接合線連接如何，基於均勻電晶體之組件被視為均勻的。在一些實施例中，各基於均勻電晶體之組件可包含一電晶體晶粒。在一些實施例中，各基於均勻電晶體之組件亦可包含一或多個IPD電路(其中各基於均勻電晶體之組件包含相同數目及類型之IPD電路)。接著，一電晶體封裝可藉由將複數個基於均勻電晶體之組件安裝於一封裝內之一子基板上且使用接合線使基於均勻電晶體之組件互連來產生。
如先前所描述，半導體封裝可包含耦合至諧波終止電路及/或阻抗匹配電路(其等在本文統稱為「匹配電路」)之電晶體晶粒。諧波終止電路及阻抗匹配電路可例如使用積體被動裝置(IPD)電路實施。IPD電路可包含例如一基板(諸如一陶瓷基板(例如氧化鋁基板))或一印刷電路板，其上形成有電容器、電感器及/或電阻器。在本發明之一些實施例中，接合線可耦合(1)在IPD電路與封裝之輸入/輸出之間、(2)在IPD電路與電晶體晶粒之間、(3)在IPD電路之間及(4)在IPD電路之部分與IPD電路之可調諧元件之間。此等接合線可用作電感器，且電容器可形成為IPD電路之部分，使得例如可在電晶體晶粒之輸入及/或輸出處形成一電感器-電容-電感器(LCL)電抗電路。
為用作一阻抗匹配裝置，需要一IPD電路經組態以匹配封裝放大器之一輸入(在一輸入阻抗匹配電路之情況中)或一輸出(在一輸出阻抗匹配電路之情況中)。類似地，為用作一諧波終止電路，需要一IPD電路基於封裝放大器之基本操作頻率組態。因此，IPD電路需要針對其中預期封裝放大器操作之一特定環境調諧(例如關於輸入阻抗、輸出阻抗、操作頻率及/或其他因數)。
在一些實施例中，可另外簡化IPD電路。在具有複數個不同類型之放大器(例如用於不對稱放大器)之半導體封裝中，電晶體晶粒通常具有不同大小。使用不同晶粒大小可產生晶粒之寄生組件(例如寄生電容、寄生電感等等)之不同值，且因此需要基於包含於一特定產品中之電晶體晶粒之類型來最佳化阻抗匹配網路之特性。藉由使用一基於均勻電晶體之組件，可使用實質上相同基本組件產生一給定匹配網路之多個副本，兩者在類型及實體佈局方面。儘管IPD電路之匹配組件大小相同，但可將一可調諧組件添加至IPD電路中以允許網路可修改以跨諸多不同功率位準工作。因此，IPD電路(例如匹配網路)(其先前需要使用晶粒接合(通常對各不同大小晶粒使用一不同晶粒接合機)安裝於封裝中之諸多不同大小之IPD晶粒)可使用包含多個IPD晶粒之一單一基於均勻電晶體之組件之多個例項實施。利用可在製造期間容易修改之接合線，製造產品之類型可主要及/或僅基於接合線變動來變動。本文所描述之實施例可允許顯著減少在製造一給定半導體封裝期間及/或在半導體封裝之間改變晶圓來容納不同晶粒之需要。
使用複數個基於均勻電晶體之組件實施放大器封裝可特別有利於不對稱放大器(即，包含具有不同增益及/或效能特性之多個路徑之放大器)之製造，因為此等放大器通常趨於包含具有不同大小之諸多不同晶粒。亦可歸因於在製造半導體裝置時使用基於均勻電晶體之組件而獲得成本效益。例如，設計時間、生產成本及/或生產時間可較低，因為無需針對多個不同大小晶粒設計及/或處理遮罩。作為一額外實例，無需利用其上具有兩個不同大小晶粒之一個晶圓，此可避免在組裝及測試中產生之複雜性(即，在大規模生產中追蹤一晶圓上之不同設計)。使用基於均勻電晶體之組件亦可歸因於使用相同晶圓之增加晶圓數量(例如歸因於增加使用共同晶粒)而降低成本。使用基於均勻電晶體之組件亦可藉由消除程序變動來降低成本，因為均勻晶粒可自一晶圓上之一實體類似位置而非自兩個單獨晶圓拾取。使用基於均勻電晶體之組件亦可藉由在組裝多個晶粒時降低製造複雜性來降低成本。例如，使用基於均勻電晶體之組件可意謂在自一個晶圓移動至一不同晶圓以接合晶粒時沒有或更少轉換。另外，增加對較大晶圓大小之興趣。本文所描述之實施例可藉由提高晶圓密度來顯著壓低個別晶粒成本，且可藉由降低複雜性來縮短組裝時間。因此，使用本發明之實施例對成本及組裝處理量兩者有益。
根據本發明之實施例之放大器封裝包含複數個基於均勻電晶體之組件以使用比習知裝置少之不同晶粒/組件之一數目。本文所描述之實施例透過分割及組合架構來擴展對稱性之概念且實現架構簡單之不對稱放大器設計。本發明之實施例藉由例如限制不同特定要求(如輸出功率位準及頻率)之產品之間的一放大器封裝內部之實體幾何結構之差異來提供優勢。
另外，藉由在用於形成一裝置封裝之均勻晶粒/晶片中實現一較高重複性，本發明之實施例允許在製造期間(例如藉由一接合機)改變用於供應晶粒/晶片之一晶圓之前將更多相同類型之晶片接合至封裝之一子基板。藉由自一相同晶圓供應更多晶粒/晶片，自晶圓上之實體接近位置取得一封裝之均勻晶粒/晶片之可能性增加。此特徵可提供減小封裝晶片/晶粒之間的變動之額外益處，因為實體接近晶粒/晶片通常將展現相同效能位準及可歸因於可跨一晶圓變動之製造特性(例如摻雜位準、蝕刻圖案)引起之較少變動。因此，使用增加使用相同晶片/晶粒之數目之組態可導致晶粒/晶片之個別者之間的較小效能差異。
如上文所討論，本文揭示使用複數個基於均勻電晶體之組件形成之封裝放大器，其中各基於均勻電晶體之組件可包含一電晶體晶粒及/或一或多個IPD電路。電晶體晶粒可例如為一基於III族氮化物之電晶體放大器，但本發明不限於此。圖1A至圖1C示意性繪示根據本發明之實施例之可包含於基於均勻電晶體之組件中之一代表性基於III族氮化物之電晶體之設計。特定言之，圖1A係電晶體晶粒10之一示意性平面圖。在圖1A中，半導體層結構之頂面上之大部分鍍金屬已移除以繪示直接接觸電晶體晶粒10之半導體層結構之鍍金屬。圖1B及圖1C係分別沿圖1A之線1B-1B及1C-1C取得之電晶體晶粒10之示意性橫截面圖。應瞭解，圖1A至圖1C (及本申請案之諸多其他圖)係高度簡化圖，且實際電晶體晶粒可包含本文簡化圖中未展示之更多單位單元及各種電路系統及元件。
如圖1A中所展示，電晶體晶粒10包含經形成於一半導體層結構50上之一頂側金屬化結構15。頂側金屬化結構15包含一閘極匯流排12及一汲極匯流排14、複數個閘極指22、複數個汲極指24及複數個源極指26，其等所有係形成於半導體層結構50之一上表面上。閘極指22、汲極指24及源極指26可彼此平行延伸，其中閘極指22自閘極匯流排12在一第一方向上延伸，且汲極指24自汲極匯流排14在與第一方向相反之一方向上延伸。各閘極指22可位於一汲極指24與一源極指26之間。
閘極匯流排12及閘極指22可係實施為一第一單片金屬圖案。閘極匯流排12及閘極指22係電晶體晶粒10之一閘極電極結構之部分。閘極電極之上部分(圖中未展示)可用作電晶體晶粒10之第一端子122 (參閱圖1D至圖1F)(本文亦指稱一第一接合墊及/或閘極端子)。一第一電路元件(圖中未展示)可藉由(例如)接合線(圖中未展示)連接至閘極端子122。第一電路元件可將待放大之一輸入信號傳遞至電晶體晶粒10。
汲極匯流排14及汲極指24可係實施為一第二單片金屬圖案。汲極匯流排14及汲極指24係電晶體晶粒10之一汲極電極之部分。汲極電極之上部分(圖中未展示)可用作電晶體晶粒10之一第二端子124 (參閱圖1D至圖1F)(本文亦稱為一第二接合墊及/或汲極端子)。一第二電路元件(圖中未展示)可藉由(例如)接合線(圖中未展示)連接至汲極端子124。第二電路元件可接收由電晶體晶粒10輸出之一放大信號。閘極及汲極端子122、124在圖1A中未展示，而在圖1D至圖1F中示意性描繪。
源極指26藉由複數個鍍金屬源極通孔46實體及電連接至位於半導體層結構50之底側上之電晶體晶粒10之一源極端子36。各鍍金屬源極通孔46可自頂部金屬化結構15延伸穿過半導體層結構50。各鍍金屬源極通孔46可各藉由形成穿過半導體層結構50的開口(例如藉由各向異性蝕刻)且接著藉由沈積塗覆(或替代地，填充)開口之側壁的金屬鍍層來實施。
形成使閘極鍍金屬12、22、汲極鍍金屬14、24及源極鍍金屬26彼此隔離之一或多個層間絕緣層18 (參閱圖1B)。(若干)層間絕緣層18可包含一介電材料，諸如SiN、SiO 2等等。
電晶體晶粒10包含括複數個單位單元電晶體102，其等之一者在圖1A中係以虛線框指示。單位單元電晶體102包括一閘極指22、一汲極指24的一部分及一源極指26的一部分，及位於所識別之閘極指22、汲極指24及源極指26下方之半導體層結構50的部分。由於所有閘極指22經電連接至一共同閘極匯流排12，所有汲極指24經電連接至一共同汲極匯流排14，且所有源極指26經電連接至一共同源極端子36，所以可見單位單元電晶體102係全部並聯電連接在一起。電晶體晶粒10可包括一基於III族氮化物之HEMT電晶體放大器。
圖1B及圖1C更詳細繪示半導體層結構50。如圖1B及圖1C中所展示，半導體層結構50包含複數個半導體層。在所描繪之實施例中，總共繪示兩個半導體層，即，一通道層54及位於通道層54之一頂側上之一障壁層56。半導體層結構50可(且通常將)包含額外半導體及/或非半導體層。例如，半導體層結構50可包含其上生長其他半導體層之一生長基板52。生長基板52可包括例如一4H-SiC或6H-SiC基板。在其他實施例中，生長基板52可包括一不同半導體材料(例如矽或基於III族氮化物之材料、GaAs、ZnO、InP)或一非半導體材料(例如藍寶石)。生長基板52即使由一非半導體材料形成，但被視為半導體層結構50之部分。
選用緩衝、成核及/或轉變層(圖中未展示)可提供於通道層54下方之生長基板52上。例如，可包含一AlN緩衝層以在一SiC生長基板52與半導體層結構50之其餘部分之間提供一適當晶體結構轉變。另外，亦可提供(若干)應變平衡轉變層。
在一些實施例中，通道層54係一III族氮化物材料，諸如Al xGa 1-xN，其中0≦x＜1，只要通道層54之導帶邊緣之能量小於通道層54與障壁層56之間的介面處之障壁層56之導帶邊緣之能量。在本發明之某些實施例中，x=0，其指示通道層54係氮化鎵(「GaN」)。通道層54亦可為其他III族氮化物，例如InGaN、AlInGaN等等。通道層54可未摻雜或非有意摻雜且可生長至例如大於約20 Å之一厚度。通道層54亦可為一多層結構，諸如一超晶格或GaN、AlGaN等等之組合。
通道層54可具有小於障壁層56之至少一部分之帶隙之一帶隙，且通道層54亦可具有大於障壁層56之一電子親和力。在某些實施例中，障壁層56係具有約0.1 nm至約10 nm或更大之間的一厚度之AlN、AlInN、AlGaN或AlInGaN。在特定實施例中，障壁層56足夠厚且具有一足夠高Al組成及摻雜以在通道層54與障壁層56之間的介面處誘發一顯著載子濃度。
障壁層56可為一III族氮化物且可具有大於通道層54之帶隙之一帶隙及大於通道層54之一電子親和力。因此，在本發明之某些實施例中，障壁層56可包含AlGaN、AlInGaN及/或AlN或其層之組合。例如，障壁層56可為自約0.1 nm至約30 nm厚。在某些實施例中，障壁層56未摻雜或使用一n型摻雜劑摻雜至小於約10 19cm -3之一濃度。在本發明之一些實施例中，障壁層56係Al xGa 1-xN，其中0＜x＜1。
歸因於障壁層56與通道層54之間的帶隙差及障壁層56與通道層54之間的介面處之壓電效應，在通道層54與障壁層56之間的一接面處在通道層54中誘發二維電子體(2DEG)。2DEG用作允許各單位單元電晶體102之源極區域與其相關聯汲極區域之間導電之一高導電層，其中源極區域係直接位於源極指26下方之半導體層結構50之部分且汲極區域係直接位於對應汲極指26下方之半導體層結構50之部分
圖1D至圖1F係繪示根據本發明之實施例之電晶體晶粒可經封裝以分別提供封裝電晶體1A至1C之若干實例方式的示意性橫截面圖。儘管圖1D至圖1F展示圖1A至圖1C之電晶體晶粒10經封裝，但應瞭解，根據本發明之實施例之電晶體晶粒及裝置組件之任何者可封裝於圖1D至圖1F中所繪示之封裝及一般技術者所理解之其他封裝中。
圖1D係一封裝之基於III族氮化物之電晶體1A之一示意性側視圖。如圖1D中所展示，封裝電晶體1A包含封裝於一開放腔封裝21A中之電晶體晶粒10。封裝21A包含金屬閘極引線210A、金屬汲極引線220A、一金屬子基板76、側壁78及一蓋80。
子基板76可包含經組態以輔助封裝21A之熱管理之材料。例如，子基板76可包含銅及/或鉬。在一些實施例中，子基板76可由多個層構成及/或含有通孔/互連件。在一實例實施例中，子基板76可為一多層銅/鉬/銅金屬凸緣，其包括一核心鉬層及其兩個主表面上之銅包覆層。在一些實施例中，子基板76可包含作為一引線框或金屬塊之部分之一金屬散熱器。在一些實施例中，側壁78及/或蓋80可由一絕緣材料形成或包含該絕緣材料。例如，側壁78及/或蓋80可由陶瓷材料形成或包含該陶瓷材料。在一些實施例中，側壁78及/或蓋80可由例如Al 2O 3形成。蓋80可使用一環氧樹脂膠膠合至側壁78。側壁78可經由例如煎燉附著至子基板76。閘極引線210A及汲極引線220A可經組態以延伸穿過側壁78，但本發明之實施例不限於此。
電晶體晶粒10安裝於由金屬子基板76、陶瓷側壁78及陶瓷蓋80界定之一充氣腔79中之金屬子基板76之上表面上。如上文所描述，電晶體晶粒10之閘極及汲極端子122、124位於半導體層結構50之末端側上，而源極端子136位於半導體層結構50之底側上。源極端子36可使用例如一導電晶粒附著材料(圖中未展示)安裝於金屬子基板76上。金屬子基板76可提供至源極端子36之電連接且亦可用作耗散在電晶體晶粒10中產生之熱之一散熱結構。熱主要產生於電晶體晶粒10之上部分中，其中在例如單位單元電晶體102之通道區域中產生相對較高電流密度。此熱可透過源極通孔46及半導體層結構50轉移至源極端子36且接著轉移至金屬子基板76。
輸入匹配電路90及/或輸出匹配電路92亦可安裝於封裝內。匹配電路90、92可包含阻抗匹配及/或諧波終止電路。阻抗匹配電路可用於將輸入至封裝電晶體1A或自封裝電晶體1A輸出之信號之基波分量之阻抗分別匹配至電晶體晶粒10之輸入或輸出處之阻抗。諧波終止電路可用於使可存在於電晶體晶粒10之輸入或輸出處之基波信號之諧波接地。可提供一個以上輸入匹配電路90及/或輸出匹配電路92。如圖1D中示意性所展示，輸入及輸出匹配電路90、92可安裝於金屬子基板76上。閘極引線210A可藉由一或多個接合線180連接至輸入匹配電路90，且輸入匹配電路90可藉由一或多個額外接合線180連接至電晶體晶粒10之閘極端子122。類似地，汲極引線220A可藉由一或多個接合線180連接至輸出匹配電路92，且輸出匹配電路92可藉由一或多個額外接合線180連接至電晶體晶粒10之汲極端子124。作為電感元件之接合線180可形成輸入及/或輸出匹配電路之部分。
圖1E係包含封裝於一基於印刷電路板之封裝21B中之圖1A至圖1C之電晶體晶粒10之一封裝之基於III族氮化物之電晶體1B之一示意性側視圖。除封裝21A之閘極及汲極引線210A、220A替換為封裝21B中之基於印刷電路板之引線210B、220B之外，封裝電晶體1B非常類似於圖1D之封裝電晶體1A。
封裝21B包含一子基板76、陶瓷側壁78、一陶瓷蓋80，其等之各者實質上類似於上文所討論之封裝21A之相同編號元件。封裝21B進一步包含一印刷電路板224。印刷電路板224上之導電跡線形成一金屬閘極引線210B及一金屬汲極引線220B。印刷電路板224可經由例如一導電膠附著至子基板76。印刷電路板76包含一中心開口且電晶體晶粒10安裝於子安裝架76上之此開口內。封裝電晶體1B之其他組件可相同於封裝電晶體1A之相同編號組件，且因此將省略其進一步描述。
圖1F係另一封裝之基於III族氮化物之電晶體1C之一示意性側視圖。封裝電晶體1C與封裝電晶體1A之不同點在於其包含一不同封裝21C。封裝21C包含一金屬子基板76 (其可類似或相同於封裝21A之相同編號子基板76)及金屬閘極及汲極引線210C、220C。封裝電晶體1C亦包含至少部分包圍電晶體晶粒10、引線210C、220C及金屬子基板76之一塑膠包覆模製件83。封裝電晶體1C之其他組件可相同於封裝電晶體1A之相同編號組件，且因此將省略其進一步描述。
電晶體晶粒10之製造可包含在一晶圓上形成複數個(例如數百個或數千個)電晶體晶粒10。電晶體晶粒10之個別者可後來自晶圓單粒化且放入一裝置封裝內，諸如圖1D至圖1F中所繪示之封裝1A至1C。
圖2係根據本發明之一些實施例之一基於均勻電晶體之組件110之一示意圖。基於均勻電晶體之組件110可包含數個分立裝置。基於均勻電晶體之組件110之裝置可包含一電晶體晶粒120及一IPD電路130。
在一些實施例中，電晶體晶粒120可為一基於III族氮化物之電晶體放大器(諸如圖1A至圖1C中所繪示之電晶體放大器)，但本發明之實施例不限於此。在一些實施例中，電晶體晶粒120可為場效電晶體(FET)，例如金屬氧化物半導體FET (MOSFET)。電晶體晶粒120在本文可指稱一電晶體及一電晶體晶粒兩者。電晶體晶粒120可具有任何類型之組態。在一些實施例中，電晶體晶粒120可具有20 W或更小之一平均輸出功率。在一些實施例中，電晶體晶粒120可具有10 W或更小之一平均輸出功率。在一些實施例中，電晶體晶粒120可具有15 mm或更小之一總閘極周邊。在一些實施例中，電晶體晶粒120可具有10 mm或更小之一總閘極周邊。
電晶體晶粒120可包含可附著接合線之接合表面。例如，電晶體晶粒120可具有一第一接合墊122及一第二接合墊124。在一些實施例中，第一接合墊122可位於電晶體晶粒120之一第一側(例如一輸入側或閘極側)上且第二接合墊124可位於電晶體晶粒120之一第二側(例如一輸出側或汲極側)上。在一些實施例中，第一接合墊122可耦合至電晶體晶粒120之電晶體單元之閘極(其係電晶體晶粒120之晶粒之部分)及/或第二接合墊124可耦合至電晶體晶粒120之電晶體單元之汲極(其係電晶體晶粒120之晶粒之部分)，但本發明不限於此。
IPD電路130可包含一主IPD元件135及一或多個可調諧IPD元件138。例如，主IPD元件135可包含一或多個電容器電路或其他電路元件。主IPD元件135可提供例如阻抗匹配及/或諧波終止功能。可調諧IPD元件138可包含額外電容器電路或其他電路元件。如本文將進一步描述，可調諧IPD元件138可經組態以將可調諧功能提供至IPD電路130。
IPD電路130可包含可附著接合線之接合表面。例如，主IPD元件135可具有一接合墊132。在一些實施例中，接合墊132可位於主IPD元件135之一上表面上且可耦合至主IPD元件135中之IPD電路元件(例如電容器)。各可調諧IPD元件138可具有一接合墊142。在一些實施例中，接合墊142可位於可調諧IPD元件138之一上表面上且可耦合至可調諧IPD元件138中之IPD電路元件(例如電容器)。
接合線可用於將IPD電路130電連接至電晶體晶粒120 (例如，接合線自主IPD元件135之接合墊132延伸至電晶體晶粒120之第一接合墊122)。可提供將一第一外部電路電連接至基於均勻電晶體之組件110 (例如，接合線自一輸入引線延伸至主IPD元件135之接合墊132)及/或將一第二外部電路電連接至基於均勻電晶體之組件110 (例如，接合線自電晶體晶粒120之第二接合墊124延伸至一輸出引線)之額外接合線。
例如，IPD電路130可將阻抗匹配及/或諧波終止提供至電晶體晶粒120。阻抗匹配及/或諧波終止之組態可藉由變動接合線之類型及/或組態來調整。在一些實施例中，阻抗匹配及/或諧波終止可藉由將一或多個可調諧IPD元件138電耦合至主IPD元件135來進一步調整。例如，接合線可耦合於主IPD元件135之接合墊132與一可調諧IPD元件138之一或多個接合墊142之間。
圖3A及圖3B繪示根據本發明之一些實施例之至一基於均勻電晶體之組件110且在基於均勻電晶體之組件110內之接合線附件之實例。參考圖3A，複數個接合線180可耦合至基於均勻電晶體之組件110。例如，第一接合線180_1可自另一電路元件或封裝之其他部分(例如自一輸入引線)耦合至主IPD元件之接合墊132。圖3A中所繪示之第一接合線180_1之數目僅係一實例且不意欲限制本發明。變動第一接合線180_1之一數目及分佈可變動例如基於均勻電晶體之組件110之一載流能力及/或IPD電路130之一阻抗。
第二接合線180_2可耦合於主IPD元件135之接合墊132與電晶體晶粒120之第一接合墊122之間。因此，IPD電路130可電連接至電晶體晶粒120。圖3A中所繪示之第二接合線180_2之數目僅係一實例且不意欲限制本發明。變動第二接合線180_2之一數目及分佈可變動例如基於均勻電晶體之組件110之一載流能力及/或IPD電路130之一阻抗。
第三接合線180_3可自基於均勻電晶體之組件110之第二接合墊124耦合至另一電路元件或封裝之其他部分(例如至一輸出引線)。圖3A中所繪示之第三接合線180_3之數目僅係一實例且不意欲限制本發明。變動第三接合線180_3之一數目及分佈可變動例如基於均勻電晶體之組件110之一載流能力。
接合線180可彼此間隔一距離D。接合線180之相鄰者之間的距離D無需均勻。例如，在整個基於均勻電晶體之組件110中，第一接合線180_1、第二接合線180_2及/或第三接合線180_3之相鄰者之間的距離D可變動。另外，第一接合線180_1之相鄰者之間的一距離可不同於第二接合線180_2及/或第三接合線180_3之相鄰者之間的距離。
圖3B繪示類似於圖3A之組態之一組態，其中在主IPD元件135之接合墊132與可調諧IPD元件138之一或多個接合墊142之間添加第四接合墊180_4。圖3B中所繪示之第四接合線180_4之數目僅係一實例且不意欲限制本發明。變動第四接合線180_4之一數目及分佈可變動例如IPD電路130之一阻抗及/或電容。藉由添加第四接合線180_4，一或多個可調諧IPD元件138可耦合至IPD電路130中。例如，IPD電路130之一電容可藉由將可調諧IPD元件138之一第一者耦合至主IPD元件135來增加一第一量且IPD電路130之電容可藉由另外將可調諧IPD元件138之一第二者耦合至主IPD元件135來增加一第二量。儘管圖3A及圖3B中僅繪示兩個可調諧IPD元件138，但應理解，在不背離本發明之情況下，可存在更多或更少可調諧IPD元件138。由各可調諧IPD元件138添加之電容量可不同以增加由IPD電路130添加之可能電容之數目。
參考圖3A及圖3B，可見基於均勻電晶體之組件110提供可使用具有一有限組裝置之一共同格式實現之諸多組態選項。例如，接合線180之數目及分佈可經調整以改變裝置之特性。另外，一或多個可調諧IPD元件138可經選擇性連接以進一步調整裝置之特性。依此方式，使用一基於均勻電晶體之組件110，可僅藉由調整接合線180之組態(例如藉由將各種接合線組態提供至一可組態半導體裝置平台)來製造具有不同特性之複數個封裝。使用較少分立組件可減小製程之變動以導致複雜性及成本降低。藉由跨一封裝重複使用有限數目個晶粒組態，可減少晶粒接合程序中晶圓轉移之次數。此外，跨封裝接針使用較少數目個晶粒可允許製程提高自一相同晶圓及自晶圓上之相同或接近點選擇晶粒之頻率。因此，封裝內之晶粒可具有類似晶圓程序變動，因為晶粒將來自可彼此實體靠近之位置。
圖4A至圖4F係根據本發明之一些實施例之可用於變動一基於均勻電晶體之組件110之實體特性之實例組態之示意圖。
參考圖4A，連接至IPD電路130之第一接合線180_1可具有第一接合線180_1之相鄰者之間的一第一距離D1。在一些實施例中，第一接合線180_1之相鄰者之間的第一距離D1可經調整以變動第一接合線180_1之間的一互感及/或調整可提供於接合墊(例如接合墊132)上之第一接合線180_1之數目。第一距離D1可在製造容限內預定且在製造期間應用於基於均勻電晶體之組件110 (例如以製造具有諸如工作頻率或阻抗匹配之一特定特性之一半導體裝置)。第一距離D1可影響例如寄生消除或電抗變動(諸如IPD電路130之一電感)且可用於例如建立一特定輸入阻抗匹配或輸入諧波終止。可受接合線分佈及/或組態之變動影響之半導體裝置之其他特性包含半導體裝置之增益、線性度及/或效率之修改。
IPD電路130與電晶體晶粒120之間的第二接合線180_2可具有第二接合線180_2之相鄰者之間的一第二距離D2。如同第一接合線180_1，第二距離D2可在製造容限內預定以在所得封裝中產生一特定特性，且可在製造期間應用於基於均勻電晶體之組件110。第二距離D2亦可影響IPD電路130之一電感。
除第一接合線180_1及第二接合線180_2之組態之外，第三接合線180_3及第四接合線180_4之組態亦可變動。例如，圖4A繪示第三接合線180_3及第四接合線180_4之數目可不同於圖3B之實例組態。增加主IPD元件135與可調諧IPD元件138之間的第四接合線180_4之數目可增大IPD電路130之一電感及增加裝置之一載流能力。
圖4A繪示第一接合線180_1及第二接合線180_2可交替，但本發明不限於此一組態。圖4B繪示第一接合線180_1及第二接合線180_2之一或多者可彼此相鄰配置。例如，在圖4B中，第一接合線180_1成對配置且其等之間具有一第三距離D3，且第二接合線180_2成對配置且其等之間具有一第四距離D4。在一些實施例中，距離D3及D4可彼此不同。圖4B亦繪示其中第三接合線180_3不提供於主IPD元件135與可調諧IPD元件138之間的一實施例，其可調整IPD電路130之阻抗匹配及/或諧波終止能力。
圖4A及圖4B繪示可由基於均勻電晶體之組件110藉由變動接合線組態來提供之組合之數目之實例。在諸多製造環境中，接合線組態改變相對沒有製程之其他態樣那麼複雜。因此，在具有諸如工作頻率及阻抗匹配之不同特性之裝置封裝之間切換可相對簡單。
除接合線180之實體放置之外，圖4C至圖4F亦繪示可藉由變動接合線180之一分佈來更改基於均勻電晶體之組件110之特性之機構。例如，參考圖4C，接合線180可耦合於一第一接合表面410A與一第二接合表面410B之間。第一接合表面410A及第二接合表面410B意欲表示基於均勻電晶體之組件110之任何接合表面。例如，第一接合表面410A可為IPD電路130之接合墊132且第二接合表面410B可為電晶體晶粒120之第一接合墊122。圖4C至圖4F經提供用於繪示基於均勻電晶體之組件110之接合組態之實例且不意欲限制本發明。
接合線180可在第一接合表面410A及/或第二接合表面410B上方延伸一第一高度H1。接合線180之高度H1可影響例如耦合接合線180之電路之一阻抗(例如一電感)。藉由變動接合線180之一高度H1 (其亦可增加其長度)，連接接合線180之電路之特性可改變。
圖4D繪示其中接合線180在第一接合表面410A及/或第二接合表面410B上方延伸一第二高度H2之一實例。第二高度H2可不同於第一高度H1。比較圖4C與圖4D，可藉由變動接合線之一高度來更改一裝置之特性。
參考圖4E，接合線180可提供於一相同封裝內之不同高度處。例如，一第一接合線180可在第一接合表面410A及/或第二接合表面410B上方延伸一第三高度H3，而一第二接合線180在第一接合表面410A及/或第二接合表面410B上方延伸一第四高度H4，第四高度H4不同於第三高度H3。提供具有不同高度之接合線180 (其可包含不同長度之接合線180)可允許更精確控制基於均勻電晶體之組件110之阻抗。
另外，圖4E繪示在大致間隔相同距離之第一接合表面410A及/或第二接合表面410B上之點之間延伸之接合線。例如，第一接合線180可自第一接合表面410A上之一第一點延伸至第二接合表面410B上之一第二點。第一接合表面410A上之第一點與第二接合表面410B可彼此間隔一第三距離L3 (例如在一水平方向上)。第二接合線180可自第一接合表面410A上之一第三點延伸至第二接合表面410B上之一第四點。第一接合表面410A上之第三點與第二接合表面410B可彼此間隔第三距離L3 (例如在一水平方向上)。因此，接合線180可在大致間隔相同距離但在不同高度處之點之間延伸。
圖4F繪示其中接合線180在間隔不同距離且在不同高度處之點之間延伸之一實例。例如，第一接合線180可在第一接合表面410A及/或第二接合表面410B上方依第三高度H3自第一接合表面410A上之一第一點延伸至第二接合表面410B上之一第二點。第一接合表面410A上之第一點與第二接合表面410B可彼此間隔第三距離L3 (例如在一水平方向上)。第二接合線180可在第一接合表面410A及/或第二接合表面410B上方依第四高度H4自第一接合表面410A上之一第三點延伸至第二接合表面410B上之一第四點。第一接合表面410A上之第三點與第二接合表面410B可彼此間隔一第四距離L4 (例如在一水平方向上)。第四距離L4可不同於第三距離L3。藉由變動接合線180之長度及/或高度，可更精確控制基於均勻電晶體之組件110之特性。
圖4A至圖4F僅繪示諸多可能組態。一般技術者應理解，大量組合係可能的，且其詳盡列表將係繁重的。接合線180之組態可調整包含(但不限於)以下之諸多因數：接合線180之數目、接合線180之配置、相鄰接合線180之間的距離、接合線180之一分佈、接合線180之類型及一般技術者理解之其他變動。
本發明之基於均勻電晶體之組件110之實施例在圖2至圖4F中已繪示為具有一單一IPD電路130，但應理解，此僅係一實例。圖5繪示根據本發明之一些實施例之其中IPD電路130係一第一IPD電路130且基於均勻電晶體之組件110亦包含一第二IPD電路140之一實例實施例。
第二IPD電路140可在結構上類似及/或相同於第一IPD電路130，但本發明不限於此。例如，第二IPD電路140可包含一主IPD元件145及一或多個可調諧IPD元件148。例如，主IPD元件145可包含第二IPD電路140之一或多個電容器電路或其他電路元件。主IPD元件145可提供例如阻抗匹配及/或諧波終止功能。可調諧IPD元件148可包含第二IPD電路140之額外電容器電路或其他電路元件。如本文所描述，可調諧IPD元件148可經組態以將可調諧功能提供至第二IPD電路140。
第二IPD電路140可包含可附著接合線180之接合表面。例如，第二IPD電路140之主IPD元件145可具有一接合墊144。在一些實施例中，接合墊144可位於主IPD元件145之一上表面上且可耦合至主IPD元件145中之IPD電路元件(例如電容器)。可調諧IPD元件148可具有一接合墊154。在一些實施例中，接合墊154可位於可調諧IPD元件148之一上表面上且可耦合至可調諧IPD元件148中之IPD電路元件(例如電容器)。
基於均勻電晶體之組件110之結構可經組態以在電晶體晶粒120與第二IPD電路140之間提供接合(例如經由接合線180)。例如，接合線180可自電晶體晶粒120之第二接合墊124耦合至第二IPD電路140之主IPD元件145之接合墊144。因此，第二IPD電路140可電連接至電晶體晶粒120。
第二IPD電路140可例如將阻抗匹配及/或諧波終止提供至電晶體晶粒120。阻抗匹配及/或諧波終止之組態可藉由變動接合線180之類型及/或組態來調整。在一些實施例中，阻抗匹配及/或諧波終止可藉由將第二IPD電路140之可調諧IPD元件148電耦合至主IPD元件145來進一步調整。例如，接合線180可耦合於第二IPD電路140之主IPD元件145之接合墊144與第二IPD電路140之可調諧IPD元件148之一或多個接合墊154之間。
在一些實施例中，第一IPD電路130可提供一輸入阻抗匹配及/或諧波終止且第二IPD電路140可提供一輸出阻抗匹配及/或諧波終止。因此，藉由調整第一IPD電路及/或第二IPD電路140之接合線組態，可調諧基於均勻電晶體之組件110之一輸入及/或輸出特性。應理解，接合線180可依本文所描述之任何變體及一般技術者理解之變體提供。在一些實施例中，第一IPD電路130可具有類似於第二IPD電路140之一組態，但本發明不限於此。在一些實施例中，第一IPD電路130可不同於第二IPD電路140及/或包含不同於第二IPD電路140之組件。類似地，在一些實施例中，第一IPD電路130之接合線組態可相同於第二IPD電路140之接合線組態或可為不同的。
圖5繪示其中基於均勻電晶體之組件110包含一單一第一IPD電路130及一單一第二IPD電路140之一實例實施例，但本發明不限於此。在一些實施例中，基於均勻電晶體之組件110可包含複數個第一IPD電路130及/或複數個第二IPD電路140。圖6繪示此一組態。參考圖6，基於均勻電晶體之組件110可包含複數個(例如兩個)第一(輸入) IPD電路130及複數個(例如兩個)第二(輸出) IPD電路140。為簡潔起見，將省略先前已討論之圖6之相同或類似元件(例如具有相同元件符號之元件)之一描述。
參考圖6，基於均勻電晶體之組件110可包含複數個第一IPD電路130_1、130_2。複數個第一IPD電路130_1、130_2可耦合於裝置封裝之一輸入引線與電晶體晶粒120之間。另外，基於均勻電晶體之組件110可包含複數個第二IPD電路140_1、140_2。複數個第二IPD電路140_1、140_2可耦合於電晶體晶粒120與裝置封裝之一輸出引線之間。
儘管圖6中展示兩個第一IPD電路130_1、130_2及兩個第二IPD電路140_1、140_2，但應理解，本發明不限於此一組態。在一些實施例中，可存在兩個以上第一IPD電路130及/或兩個以上第二IPD電路140_1、140_2。存在多個第一IPD電路130_1、130_2及/或多個第二IPD電路140_1、140_2可允許基於均勻電晶體之組件110中之接合線180之可能組態之額外變動。
例如，在一些實施例中，一接合線180A可自基於均勻電晶體之組件110外部(例如自一輸入引線)耦合至相鄰於基於均勻電晶體之組件110之一邊緣之一第一IPD電路130_2。在一些實施例中，一接合線180B可在一或多個第一IPD電路130_2上方延伸以連接至另一第一IPD電路130_1。另外，在一些實施例中，一接合線180C可自第一IPD電路130_1、130_2之兩個相鄰者之間耦合。在一些實施例中，一接合線180D可自一個第一IPD電路130_2延伸以連接至電晶體晶粒120 (例如在一或多個第一IPD電路130_1上)或連接至另一第一IPD電路130。
另外，在一些實施例中，一接合線180E可自基於均勻電晶體之組件110外部(例如自一輸出引線)耦合至相鄰於基於均勻電晶體之組件110之一邊緣之一第二IPD電路140_2。在一些實施例中，一接合線180F可在一或多個第二IPD電路140_2上方延伸以連接至另一第二IPD電路140_1。另外，在一些實施例中，一接合線180G可耦合於第二IPD電路140_1、140_2之兩個相鄰者之間。在一些實施例中，一接合線180G可自一個第二IPD電路140_2延伸以連接至電晶體晶粒120 (例如在一或多個第二IPD電路140_1上方)或連接至另一第二IPD電路140。
第一IPD電路130_1、130_2之各者可包含一主IPD元件135及一或多個可調諧IPD元件138。類似地，第二IPD電路140_1、140_2之各者可包含一主IPD元件145及一或多個可調諧IPD元件148。接合線180可耦合於主IPD元件135、145與可調諧IPD元件138、148之間以調整第一IPD電路130_1、130_2及第二IPD電路140_1、140_2之一特性(例如一阻抗)。第一IPD電路130_1、130_2之可調諧IPD元件138之組態(例如連接接合線180之數目及組態)無需相同。類似地，第二IPD電路140_1、140_2之可調諧IPD元件148之組態(例如連接接合線180之數目及組態)無需相同。
圖7係根據本發明之一些實施例之一基於均勻電晶體之組件110之一示意圖。圖7意欲繪示本發明之一些實施例之一般實例。圖7中所繪示之實施例將在本文所提供之其他圖中用於輔助描述在複數個封裝中使用基於均勻電晶體之組件110。
例如，圖7繪示一基於均勻電晶體之組件110。如本文所描述，基於均勻電晶體之組件110可包含一或多個第一IPD電路130及/或一或多個第二IPD電路140。圖7中所繪示之裝置的數目僅供例示且不意欲限制本發明。在一些實施例中，基於均勻電晶體之組件110可包含複數個電晶體晶粒120。例如，儘管圖7僅繪示兩個第一IPD電路130，但基於均勻電晶體之組件110可包含K個第一IPD電路130。類似地，儘管圖7僅繪示兩個第二IPD電路140，但基於均勻電晶體之組件110可包含L個第二IPD電路140。在圖7中，一或多個第一IPD電路130及一或多個第二IPD電路140係以虛線繪示以指示其等係選用的。例如，在一些實施例中，基於均勻電晶體之組件110可包含無第一IPD電路130、一個第一IPD電路130，或複數個第一IPD電路130。在一些實施例中，基於均勻電晶體之組件110可包含無第二IPD電路140、一個第二IPD電路140，或複數個第二IPD電路140。
第一IPD電路130及第二IPD電路140可係類似於本文關於圖2至圖6所描述之第一IPD電路130及第二IPD電路140般組態。換言之，第一IPD電路130可包含一主IPD元件135及一或多個可調諧IPD元件138，且第二IPD電路140可包含一主IPD元件145及一或多個可調諧IPD元件148。在一些實施例中，第一IPD電路130可實質上類似及/或相同於第二IPD電路140，但本發明不限於此。
第一IPD電路130及第二IPD電路140可經組態以藉由一或多個接合線180選擇性耦合至電晶體晶粒120。另外，可調諧IPD元件138、148可經組態以選擇性耦合至第一IPD電路130及第二IPD電路140之主IPD元件135、145。實例接合線180在圖7中係以虛線繪示以繪示在一些實施例中基於均勻電晶體之組件110的元件可如何互連。接合線180使用虛線繪示以繪示接合線的位置及分佈兩者係可選擇性組態(如本文所描述)，且可根據需要修改以修改基於均勻電晶體之組件110的特性。
圖8繪示根據本發明之一些實施例之在一半導體封裝100中使用基於均勻電晶體之組件110之一實例。在一些實施例中，封裝100可包含複數個輸入引線210及複數個輸出引線220。在一些實施例中，半導體封裝100可為一雙邊扁平無引線(DFN)封裝，但本發明之實施例不限於此。在一些實施例中，半導體封裝100可為一方形扁平無引線(QFN)封裝。
複數個基於均勻電晶體之組件110可配置於封裝100內以提供一可組態半導體裝置平台。例如，在一些實施例中，N個基於均勻電晶體之組件110可配置於封裝100之一基板及/或子基板105上。在一些實施例中，基於均勻電晶體之組件110之個別組件(例如IPD裝置及/或電晶體晶粒)可分別例如藉由共晶接合、Ag燒結或其他已知技術接合至子基板105。在一些實施例中，基於均勻電晶體之組件110之個別組件(例如IPD裝置及/或電晶體晶粒)可首先附著至一載體基板且載體基板可接合至子基板105。
在圖8中，繪示無接合線之封裝100。如本文所描述，基於均勻電晶體之組件110之使用可允許使用封裝100之一單一或少量變動，其可提供具有彼此不同實體特性之複數個不同最終封裝。藉由變動附著至封裝100之基於均勻電晶體之組件110之接合線之組態，不同類型之不同裝置可具有比習知處理低之複雜性。
另外，藉由利用複數個基於均勻電晶體之組件110，封裝100之不同路徑之間的相位關係可維持相對恆定。在封裝之不同路徑中使用不同組態之電晶體晶粒及/或IPD電路之封裝中，可更改不同路徑之間的一相位關係。藉由在各路徑之間使用一相對恆定組裝置，可維持各路徑之間的一相位對稱性。因此，封裝之輸入及輸出引線可維持一相同或實質上相同絕對相位。
圖9A至圖9G繪示根據本發明之一些實施例之利用一基於均勻電晶體之組件110之裝置封裝之實例組態。在圖9A至圖9G中，基於均勻電晶體之組件110使用上文關於圖7之格式示意性繪示。然而，一般技術者應理解，基於均勻電晶體之組件110可包含複數個IPD電路130、140及/或一或多個電晶體晶粒120。在一些實施例中，基於均勻電晶體之組件110可包含全部為一相同或類似裝置之第一IPD電路130。在一些實施例中，基於均勻電晶體之組件110可包含全部為一相同或類似裝置之第二IPD電路140。在一些實施例中，各基於均勻電晶體之組件110之第一IPD電路130及第二IPD電路140可為一相同或類似裝置。在一些實施例中，各基於均勻電晶體之組件110之電晶體晶粒120可為一相同或類似裝置。
儘管一封裝可包含複數個基於均勻電晶體之組件110，但可僅藉由變動一接合線組態來達成諸多不同裝置組態。例如，參考圖9A，一裝置封裝100A可併入各耦合至一單一輸入引線210及一單一輸出引線220之N個基於均勻電晶體之組件110。例如，一或多個接合線180可耦合於輸入引線210與一第一基於均勻電晶體之組件110之間、輸入引線210與一第二基於均勻電晶體之組件110之間及輸入引線210與一第N基於均勻電晶體之組件110之間。儘管圖9A中僅繪示連接輸入引線210及基於均勻電晶體之組件110之各自者之一個接合線180，但應理解，可使用複數個接合線180。一或多個接合線180可依類似於輸入引線210與基於均勻電晶體之組件110之間的一方式耦合於輸出引線220與基於均勻電晶體之組件110之各者之間。在一些實施例中，封裝100A中可存在比在封裝100A中使用多之基於均勻電晶體之組件110。即，一些基於均勻電晶體之組件110可存在於封裝100A中，但在封裝100A中可不與接合線180互連。
在基於均勻電晶體之組件110之各自者內，連接可使用接合線180來形成於基於均勻電晶體之組件110之電路之間。例如，如本文所討論，連接可使用接合線180來形成於IPD電路130、140之個別者之間及IPD電路130、140與電晶體晶粒120之間。在一些實施例中，接合線180可用於在IPD電路之主元件與可調諧元件之間形成連接，如本文關於圖3A至圖6所討論。因此，輸入引線210與各自基於均勻電晶體之組件110之間的連接可產生一特定類型之放大器封裝，而基於均勻電晶體之組件110之間及基於均勻電晶體之組件110內之接合線180之配置可允許裝置封裝100A之諸多變動。
圖9B繪示根據本發明之一些實施例之一裝置封裝100B之一1:1組態。為簡潔起見，將省略相同或類似於前述細節之圖9B之細節。參考圖9B，裝置封裝100B可併入各分別耦合至一單一輸入引線210及一單一輸出引線220之N個基於均勻電晶體之組件110。例如，一第一接合線180可耦合於一第一輸入引線210與一個基於均勻電晶體之組件110之一第一子集之間，一第二接合線180可耦合於一第二輸入引線210與一個基於均勻電晶體之組件110之一第二子集之間，且一第N接合線180可耦合於一第N輸入引線210與一個基於均勻電晶體之組件110之一第N子集之間。儘管圖9B中僅繪示連接各輸入引線210及基於均勻電晶體之組件110之各自者之一個接合線180，但應理解，可使用複數個接合線180。一或多個接合線180可依類似輸入引線210與基於均勻電晶體之組件110之間的一方式分別耦合於各輸出引線220與各基於均勻電晶體之組件110之間。如先前所描述，連接可使用接合線180來形成於基於均勻電晶體之組件110之電路之間。圖9B中所繪示之組態可導致各具有其自身輸入及輸出引線之N個單獨放大器路徑。
在圖9B中，裝置封裝100B之各路徑繪示為具有將輸入引線210連接至基於均勻電晶體之組件110及將基於均勻電晶體之組件110連接至輸出引線220之相同數目個接合線180。然而，本發明不限於此一組態。圖9C繪示其中接合線180之數目在不同路徑之間變動之一裝置封裝100C。例如，參考圖9C，一第一放大器路徑910A可併入輸入引線210與基於均勻電晶體之組件110之間及/或基於均勻電晶體之組件110與輸出引線220之間的接合線180之一第一數目及/或組態。此等繪示為一單一接合線，但應理解，此僅係一實例且可在不背離本發明之情況下使用其他組態及/或分佈。
如圖9C中所繪示，一第二放大器路徑910B可具有不同於第一放大器路徑910A之接合線180之一組態及/或數目。一第三放大器路徑910C可具有不同於第一放大器路徑910A及第二放大器路徑910B之接合線180之一組態及/或數目。
圖9C亦繪示第三放大器路徑910C亦具有不同於第一放大器路徑910A及第二放大器路徑910B之基於均勻電晶體之組件110中之接合線180之組態之基於均勻電晶體之組件110內之接合線180之一組態。例如，第三放大器路徑910C繪示為在IPD電路130、140之主IPD元件135、145與可調諧IPD元件138、148之間具有接合線180。因此，本發明之實施例支援其中一基於均勻電晶體之組件110內及/或內部之連接在一特定封裝之基於均勻電晶體之組件110內變動之組態。
圖9C中之一第N放大器路徑910N繪示輸入側及輸出側可包含具有彼此不同組態之接合線180。例如，輸入引線210與基於均勻電晶體之組件110之間的接合線180之一數目及/或組態可不同於基於均勻電晶體之組件110與輸出引線220之間的接合線180之一數目及/或組態。
在圖9A至圖9C中，接合線180已繪示於基於均勻電晶體之組件110之各種IPD電路130、140之各者之間。然而，本發明不限於此一組態。如圖9D中所繪示，一封裝100D可不連接至基於均勻電晶體之組件110之所有裝置。例如，基於均勻電晶體之組件110可包含如圖7中所繪示般配置之複數個第一IPD電路130_1、130_2。在一些實施例中，一或多個接合線180可耦合於一輸入引線210與一個第一IPD電路130_1而非另一第一IPD電路130_2之間。即，一第一IPD電路130_2可存在於封裝100D內，但沒有接合線180連接至其。儘管此似乎違反直覺，但可在封裝靈活性及處理成本降低方面獲得之益處可使在基於均勻電晶體之組件110中包含最終未在封裝100D中使用之一裝置具經濟效益。因此，在封裝100D之操作期間，裝置可保持存在但實質上休眠(例如，無信號有意通過裝置)。
儘管圖9A至圖9D繪示一1:1組態，但本發明不限於此。圖9E繪示根據本發明之一些實施例之一M:M組態。參考圖9E，一裝置封裝100E可併入耦合至一單一輸入引線210及一單一輸出引線220之M個基於均勻電晶體之組件110。例如，一或多個接合線180可耦合於一第一輸入引線210與M個基於均勻電晶體之組件110之一子集之間及另一輸入引線210與M個基於均勻電晶體之組件110之一子集之間。在圖9E中，M個裝置繪示為兩個裝置(例如一2:2組態)，但本發明不限於此。儘管圖9E中僅繪示連接輸入引線210及M個基於均勻電晶體之組件110之各自者之一個接合線180，應理解，可使用複數個接合線180。一或多個接合線180可依類似於輸入引線210與M個基於均勻電晶體之組件110之間的一方式耦合於一輸出引線220與M個基於均勻電晶體之組件110之間。如先前所描述，連接可使用接合線180來形成於基於均勻電晶體之組件110之電路之間。圖9B中所繪示之組態可導致各具有其自身輸入及輸出引線之複數個單獨放大器路徑。
除圖9A至圖9E之對稱組態之外，本發明之實施例亦支援在不對稱組態中使用基於均勻電晶體之組件110。在相關技術中，在一電晶體封裝中使用不對稱組態通常透過在放大器封裝中之不同路徑上使用具有不同大小之不同電晶體晶粒來實現。如本文關於基於均勻電晶體之組件110所使用，不對稱性及/或不對稱組態係指放大器封裝具有在各輸入處(例如在輸入引線210處)被提供不同功率位準之路徑，具有不同總閘極周邊(作為一給定路徑(例如耦合至一輸入引線210)上之電晶體晶粒120之所有閘極周邊之一總和)，及/或具有其中一第一路徑之電晶體晶粒120被提供不同於一第二路徑之電晶體晶粒120之一輸入功率之組態。藉由在一單一路徑上組合多個基於均勻電晶體之組件110 (例如藉由並聯連接電晶體晶粒120)，根據本發明之實施例可藉由使用通常藉由使用不同類型之電晶體晶粒來達成之基於共同電晶體之組件110之組合來達成不對稱性。本發明之實施例可提供與較低製造複雜性及較容易修改相當之不對稱效能。
圖9F繪示根據本發明之一些實施例之具有一S:T不對稱組態之一裝置封裝100F。參考圖9F，一裝置封裝100F可併入耦合至一第一輸入引線210及一第一輸出引線220之S個基於均勻電晶體之組件110之一子集及耦合至一第二輸入引線210及一第二輸出引線220之T個基於均勻電晶體之組件110之一子集，其中S及T係不同自然數。例如，一或多個接合線180可耦合於一第一輸入引線210與S個基於均勻電晶體之組件110之間及一第二輸入引線210與T個基於均勻電晶體之組件110之間。在圖9F中，S個裝置繪示為一個裝置且T裝置繪示為三個裝置(例如一1:3組態)，但本發明不限於此。儘管圖9F中僅繪示將第一輸入引線210連接至S個基於均勻電晶體之組件110之各自者且將第二輸入引線210連接至T個基於均勻電晶體之組件110之各自者之一個接合線180，但應理解，可使用複數個接合線180。一或多個接合線180可依類似於輸入引線210與S個及T個基於均勻電晶體之組件110之間的一方式耦合於一第一輸出引線220與S個基於均勻電晶體之組件110之間及一第二輸出引線220與T個基於均勻電晶體之組件110之間。如先前所描述，連接可使用接合線180來形成於基於均勻電晶體之組件110之電路之間。圖9F中所繪示之組態可導致一裝置封裝100F具有多個不對稱放大器路徑(例如具有不同放大器增益之路徑)，各放大器路徑具有其自身輸入及輸出引線。例如，裝置封裝100F之多個路徑可為一杜赫(Doherty)放大器或其他不對稱組態之主及峰值放大器。
參考圖9F，可見若基於均勻電晶體之組件110之各者包含一相同類型/大小之電晶體晶粒120，則一第一路徑(例如具有一個基於均勻電晶體之組件110之路徑)上之電晶體晶粒120之一總閘極周邊不同於一第二路徑(例如具有三個基於均勻電晶體之組件110之路徑)上之電晶體晶粒120之一總閘極周邊。此可導致能夠在第二路徑上提供一更高增益及/或功率處置能力。此外，鑑於接合線180在圖9F中所繪示之兩個路徑中耦合不同數目個基於均勻電晶體之組件110，若將一相同功率施加至各輸入引線210，則不同功率位準將輸送至兩個路徑之基於均勻電晶體之組件110。在一些實施例中，若將不同功率位準施加至輸入引線210，則一相同功率可輸送至兩個路徑之基於均勻電晶體之組件110。因此，藉由將複數個基於均勻電晶體之組件110之不同子集耦合至輸入引線，基於均勻電晶體之組件110可用於提供一不對稱電晶體封裝。
圖9G繪示在某種程度上類似於圖9F之裝置封裝之一裝置封裝100G，但繪示可僅藉由改變接合線180之定位來重新配置各種基於均勻電晶體之組件110之組態。例如，裝置封裝100G包含類似於圖9F之組態之一T:S組態，其中輸入引線210 (及輸出引線220)反向。圖9G亦繪示一個基於均勻電晶體之組件110N (圖9G中之底部基於均勻電晶體之組件110N)具有不同於其他放大器路徑之基於均勻電晶體之組件110中之接合線之組態之基於均勻電晶體之組件110N內之接合線180之一組態。例如，基於均勻電晶體之組件110N繪示為在IPD電路130、140之主IPD元件135、145與可調諧IPD元件138、148之間具有接合線180。因此，本發明之實施例支援其中一基於均勻電晶體之組件110內之連接在一特定封裝之基於均勻電晶體之組件110及/或路徑內變動之組態。
在圖9A至圖9G中，各種裝置封裝100A至100G繪示為使接合線180直接組態於輸入引線210與基於均勻電晶體之組件110之間及/或輸出引線220與基於均勻電晶體之組件110之間。然而，此等組態經呈現以簡化討論且不意欲限制本發明之實施例。例如，在一些實施例中，諸如組合器、分離器、偏壓電路系統、其他控制電路系統等等之額外電路元件可耦合於輸入及輸出引線210、220與基於均勻電晶體之組件110之間。
圖10繪示根據本發明之一些實施例之用於製造一裝置封裝之一程序。參考圖10，程序可包含在一封裝內配置1010複數個基於均勻電晶體之組件。例如，基於均勻電晶體之組件可類似於圖中所繪示及本文所描述之基於均勻電晶體之組件110。封裝可包含例如一開放腔封裝及/或一包覆模製封裝，諸如本文所描述之開放腔封裝及/或包覆模製封裝。在一些實施例中，封裝可包含一DFN或QFN封裝。在封裝內放置基於均勻電晶體之組件可包含將個別組件(例如IPD電路及/或電晶體晶粒)放置及/或接合於封裝之一子基板上。在一些實施例中，基於均勻電晶體之組件之裝置可首先接合至一載體基板，且載體基板可放置及/或接合至封裝之子基板。
程序可包含將接合線放置1020於封裝之一或多個基於均勻電晶體之組件與一或多個輸入引線之間。例如，接合線之一端可接合至輸入引線且另一端可接合至基於均勻電晶體之組件之一IPD裝置及/或電晶體晶粒之一或多個接合墊。在一些實施例中，封裝之不同輸入引線可耦合至封裝之基於均勻電晶體之組件之不同組合。
程序可包含將接合線放置1030於封裝之一或多個基於均勻電晶體之組件與一或多個輸出引線之間。例如，接合線之一端可接合至輸出引線且另一端可接合至基於均勻電晶體之組件之一IPD裝置及/或電晶體晶粒之一或多個接合墊。在一些實施例中，封裝之不同輸出引線可耦合至封裝之基於均勻電晶體之組件之不同組合。
程序可包含將接合線放置1040於基於均勻電晶體之組件之各自者之裝置之間。例如，接合線之一端可接合至基於均勻電晶體之組件之一個IPD裝置之一連接墊且另一端可接合至基於均勻電晶體之組件之另一IPD裝置或一電晶體晶粒。在一些實施例中，如本文所描述，接合線可提供於IPD裝置之可調諧元件與IPD裝置之主元件之間以調整基於均勻電晶體之組件之一組態。
圖11繪示根據本發明之一些實施例之用於利用一基於均勻電晶體之組件製造多個裝置封裝之一程序。參考圖11，程序可包含在一第一封裝及一第二封裝內配置1110複數個基於均勻電晶體之組件。例如，基於均勻電晶體之組件可類似於圖中所展示及本文所描述之基於均勻電晶體之組件110。第一封裝及第二封裝可包含例如一開放腔封裝及/或一包覆模製封裝，諸如本文所描述之開放腔封裝及/或包覆模製封裝。在一些實施例中，第一封裝及第二封裝可包含一DFN或QFN封裝。在一些實施例中，第一封裝可不同於第二封裝。將基於均勻電晶體之組件放置於第一封裝及第二封裝內可包含將基於均勻電晶體之組件之個別組件(例如IPD電路及/或電晶體晶粒)放置及/或接合於第一封裝及第二封裝之一子基板上。在一些實施例中，基於均勻電晶體之組件之裝置可首先接合至一載體基板，且載體基板可放置及/或接合至第一封裝及/或第二封裝之子基板。在一些實施例中，第一封裝內之複數個均勻基於電晶體之組件之一佈局(例如子基板/基板上之一空間配置)可相同於第二封裝內之複數個均勻基於電晶體之組件之一佈局。
程序可包含依一第一組態將接合線選擇性連接1120於第一封裝之一或多個基於均勻電晶體之組件之間。例如，接合線可接合至第一封裝之一或多個輸入引線及放置於第一封裝內之一或多個基於均勻電晶體之組件。另外，接合線可放置於第一封裝之一或多個基於均勻電晶體之組件與一或多個輸出引線之間。此外，接合線可放置於基於均勻電晶體之組件之各自者之裝置之間。在第一封裝內放置各種接合線可指稱一第一組態。
程序可包含依一第二組態將接合線選擇性連接1130於第二封裝之一或多個基於均勻電晶體之組件之間。如同第一封裝，接合線可放置於第二封裝之一或多個輸入引線與一或多個基於均勻電晶體之組件之間、第二封裝之一或多個輸出引線與一或多個基於均勻電晶體之組件之間及基於均勻電晶體之組件之各自者之各種裝置之間。第二封裝之接合線可依不同於第一封裝之第一組態之一第二組態配置。例如，第一封裝可經組態為一對稱封裝(例如一M:M電晶體封裝)，而第二封裝可經組態為一不對稱封裝(例如一S:T電晶體封裝)。依此方式，可提供不同於第一封裝執行之一第二封裝，同時僅及/或主要變動各自封裝之基於均勻電晶體之組件中及該等基於均勻電晶體之組件之間的接合線組態。
如本文所討論，一基於均勻電晶體之組件之一些實施例可包含均勻IPD裝置及/或均勻電晶體晶粒。圖12係根據本發明之一些實施例之併入均勻IPD電路130、140之一基於均勻電晶體之組件110之一示意圖。圖12繪示其中一或多個IPD電路130、140可均勻同時允許一電晶體晶粒120'變動之基於均勻電晶體之組件110之一實施例。
例如，圖12繪示一基於均勻電晶體之組件110。如本文所描述，基於均勻電晶體之組件110可包括一或多個第一IPD電路130及/或一或多個第二IPD電路140。圖12中所繪示之裝置之數目僅供例示且不意欲限制本發明。在一些實施例中，基於均勻電晶體之組件110可包含複數個電晶體晶粒120'。例如，儘管圖12僅繪示兩個第一IPD電路130，但基於均勻電晶體之組件110可包含K個第一IPD電路130。類似地，儘管圖12僅繪示兩個第二IPD電路140，但基於均勻電晶體之組件110可包含L個第二IPD電路140。在一些實施例中，基於均勻電晶體之組件110可包含無第一IPD電路130、一個第一IPD電路130或複數個第一IPD電路130。在一些實施例中，基於均勻電晶體之組件110可包含無第二IPD電路140、一個第二IPD電路140或複數個第二IPD電路140。
第一IPD電路130及第二IPD電路140可類似於本文關於圖2至圖6所描述之第一IPD電路130及第二IPD電路140般組態。換言之，第一IPD電路130可包含一主IPD元件135及一或多個可調諧IPD元件138且第二IPD電路140可包含一主IPD元件145及一或多個可調諧IPD元件148。在一些實施例中，第一IPD電路130可實質上類似及/或相同於第二IPD電路140，但本發明不限於此。
第一IPD電路130及第二IPD電路140可經組態以藉由一或多個接合線180選擇性耦合至一電晶體晶粒120'。另外，可調諧IPD元件138、148可經組態以選擇性耦合至第一IPD電路130及第二IPD電路140之主IPD元件135、145。實例接合線180在圖12中以虛線繪示以繪示在一些實施例中基於均勻電晶體之組件110之元件可如何互連。接合線180使用虛線繪示以繪示接合線之位置及分佈兩者可選擇性組態(如本文所描述)，且可根據需要修改以修改基於均勻電晶體之組件110之特性。
在圖12中，電晶體晶粒120'以虛線繪示以指示電晶體晶粒120'之均勻性在基於均勻電晶體之組件110之各自者之間無法維持。即，複數個基於均勻電晶體之組件110可放置於一封裝中，且電晶體晶粒120'可變動，同時第一IPD電路130之元件及/或第二IPD電路140之元件依一均勻方式維持。
例如，圖13繪示併入圖12之基於均勻電晶體之組件110之一封裝100H之一實例。參考圖13，一裝置封裝100H可併入各分別耦合至一單一輸入引線210及一單一輸出引線220之N個基於均勻電晶體之組件110。例如，一或多個接合線180可耦合於一第一輸入引線210與一第一基於均勻電晶體之組件110之間、一第二輸入引線210與一第二基於均勻電晶體之組件110之間及一第N輸入引線210與一第N基於均勻電晶體之組件110之間。儘管圖13中僅繪示分別連接輸入引線210及基於均勻電晶體之組件110之一個接合線180，但應理解，可使用複數個接合線180。一或多個接合線180可依類似於輸入引線210及基於均勻電晶體之組件110之間的一方式分別耦合於輸出引線220與基於均勻電晶體之組件110之間。
在基於均勻電晶體之組件110之各自者內，連接可使用接合線180來形成於基於均勻電晶體之組件110之電路之間。例如，如本文所討論，連接可使用接合線180來形成於IPD電路130、140之個別者之間及IPD電路130、140與電晶體晶粒120之間。在一些實施例中，接合線180可用於在IPD電路之主元件與可調諧元件之間形成連接，如本文關於圖3A至圖6所討論。因此，輸入引線210與各自基於均勻電晶體之組件110之間的連接可產生一特定類型之放大器封裝，而基於均勻電晶體之組件110之間及基於均勻電晶體之組件110內之接合線180之配置可允許裝置封裝100A-H之諸多變動。
在圖13中，各種基於均勻電晶體之組件110之第一IPD電路130及/或第二IPD電路140之裝置可為一均勻裝置。即，第一IPD電路130之各者及/或第二IPD電路140之各者可由相同或類似裝置構成。然而，在一些實施例中，可允許電晶體晶粒120'變動。例如，參考圖13，一第一基於均勻電晶體之組件110之一第一電晶體晶粒120A可不同於一第二基於均勻電晶體之組件110之一第二電晶體晶粒120B。例如，第一電晶體晶粒120A可具有不同於第二電晶體晶粒120B之一增益、閘極周邊、大小及/或裝置類型。
藉由使用併入可調諧元件之均勻IPD電路，仍可實現基於均勻電晶體之組件110之益處。例如，IPD電路130、140之可調諧IPD元件138、148可用於調整第一電晶體120A與第二電晶體120B之間的差異，同時仍降低用於製造封裝100H之製程之複雜性。
儘管圖13僅繪示利用其中允許電晶體晶粒120'變動之一基於均勻電晶體之組件110之一單一封裝組態，但應理解，可在不背離本發明之情況下進行其他封裝組態。例如，在不背離本發明之範疇之情況下，圖12之基於均勻電晶體之組件110可與圖9A至圖9G之任何封裝組態及一般技術者理解之其他組態一起利用。
本發明之實施例可用於各種RF功率產品，例如5G及基地台應用。本發明之特定實施例可用於巨量多輸入多輸出(mMIMO)(例如1 W至10 W)主動天線及各種蜂巢基礎設施(CIFR) RF功率產品(包含(但不限於) 5 W、10 W、20 W、40 W、60 W、80 W及不同頻段)，例如用於5G及基地台應用，包含宏(例如20 W至80 W及不同頻段)平均功率應用。本發明之實施例亦可應用於雷達及單片微波積體電路(MMIC)型應用。
圖14繪示根據本發明之一些實施例之可利用裝置封裝之一mMIMO組態之一實例。參考圖14，基於mMIMO技術之應用可包含耦合至多個天線1420之多個放大器傳輸/接收路徑1410 (圖14中繪示為N個路徑)。例如，路徑1410之數目可為16、32、64、128…1024或更高，且各路徑可包含一放大器PA。放大器PA可為或併入一電晶體晶粒，諸如本文所繪示及討論之電晶體晶粒120。多個放大器可同時將電信信號自一mMIMO基地台天線陣列傳輸至複數個接收用戶端1430。在此等應用中，小大小可很重要。可利用諸如本文所描述之裝置封裝之一裝置封裝，且一或多個封裝引線(例如輸出引線220)可耦合至一或多個天線1420。歸因於一mMIMO組態中之大量路徑，各放大器可依一較低功率傳輸。各放大器之輸出功率可小於50瓦特、20瓦特、10瓦特或甚至5瓦特，取決於天線陣列組態。在一些實施例(諸如併入mMIMO架構之實施例)中，由半導體裝置處理之信號可為正交調幅(QAM)信號。在一些實施例中，裝置之各路徑1410 (取決於路徑之數目)可為每天線1420 5瓦特及每天線40瓦特之一峰值輸出功率(Ppeak)。在一些實施例中，一基地台可包含組合至具有1000 W Ppeak之一個天線之兩個60 W路徑。在一些實施例中，由半導體裝置處理之信號可為各種頻率，例如用於分頻雙工傳輸/接收方案之600 MHZ至700 MHZ至2.2 GHz或用於分時雙工方案之2.3 GHz或更高，諸如高達5 GHz或更高。
藉由利用本文所描述之基於均勻電晶體之組件，可在一可組態半導體裝置平台中組合少量有限數目個裝置，可組態半導體裝置平台可依提供具有大量客製潛力之裝置封裝之一方式使用，同時降低製程之成本及複雜性。本文所描述之實施例提供其中可透過使用接合線之各種組態來實現裝置封裝之實體特性之多種變動之一程序及設備。因此，可依比以前可能更方便且更具成本效益之一方式達成封裝變動。另外，使用多個放大器路徑利用共同裝置組態可允許一裝置在封裝之所有或大部分放大器路徑之間具有相同或實質上相同相位對稱性。
本文已結合上述描述及圖式揭示諸多不同實施例。應理解，自字面描述及繪示此等實施例之每一組合及子組合將過度重複及模糊。因此，所有實施例可依任何方式及/或組合來組合，且本說明書(包含圖式)應被解釋為構成本文所描述之實施例之所有組合及子組合及其製造及使用方式及程序之一完整書面描述，且應支援任何此組合或子組合之主張。
應理解，本發明之若干圖係示意圖且其大小用於繪示而非比例及文字準確。如本文所描述，一些繪示層實際上在大小及/或厚度上彼此相差幾個數量級，且試圖繪示此字面上將減少，而非增加此描述之清晰度。
本文已參考其中展示實例實施例之附圖描述各種實施例。然而，此等實施例可以不同形式體現且不應被解釋為限於本文所闡述之實施例。確切而言，此等實施例經提供使得本發明係透徹及完整且向熟習技術者完全傳達本發明。本文所描述之實例實施例及一般原理及特徵之各種修改將易於明白。在圖式中，層及區域之大小及相對大小未按比例展示，且在一些例項中，可為了清晰而放大。
應理解，儘管本文可使用術語「第一」、「第二」等等來描述各種元件，但此等元件不應受限於此等術語。此等術語僅用於使元件彼此區分。例如，在不背離本發明之範疇之情況下，一第一元件可被稱為一第二元件，且類似地，一第二元件可被稱為一第一元件。如本文所使用，術語「及/或」包含一或多個相關聯列項之任何及所有組合。
本文所使用之術語僅用於描述特定實施例且不意欲限制本發明。如本文所使用，除非內文另有明確指示，否則單數形式「一」及「該」亦意欲包含複數形式。應進一步理解，本文所使用之術語「包括」及/或「包含」特指存在所述特徵、整數、步驟、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組。
除非另有界定，否則本文所使用之所有術語(包含科技術語)具有相同於本發明所屬技術領域之一般者通常所理解之含義之含義。應進一步理解，本文所使用之術語應被解譯為具有與其在本說明書及相關技術之內文中之含義一致之一含義且不會以一理想化或過於正式意義解譯，除非本文明確界定。
應理解，當諸如一層、區域或基板之一元件指稱「在另一元件上」、「附著另一元件」或延伸「至另一元件上」時，其可直接在另一元件上或亦可存在介入元件。相比而言，當一元件指稱「直接在另一元件上」或「直接附著另一元件」或「直接延伸至另一元件上」時，不存在介入元件。亦應理解，當一元件指稱「連接」或「耦合」至另一元件時，其可直接連接或耦合至另一元件或可存在介入元件。相比而言，當一元件指稱為「直接連接」或「直接耦合」至另一元件時，不存在介入元件。
本文可使用諸如「下方」或「上方」或「上」或「下」或「水平」或「橫向」或「垂直」之相對術語來描述一個元件、層或區域與另一元件、層或區域之一關係，如圖中所繪示。應理解，除圖中所描繪之定向之外，此等術語意欲涵蓋裝置之不同定向。
本文參考作為本發明之理想化實施例(及中間結構)之示意圖之橫截面圖來描述本發明之實施例。為清楚起見，可放大圖式中之層及區域之厚度。另外，由於例如製造技術及/或容限，預期說明圖之形狀之變動。因此，本發明之實施例不應被解釋為限於本文所繪示之區域之特定形狀，而應包含例如由製造引起之形狀偏差。在所繪示之實施例中，由虛線繪示之元件可為選用的。
相同元件符號係指所有相同元件。因此，可參考其他圖式來描述相同或類似元件符號，即使其等未在對應圖式中提及及描述。此外，可參考其他圖式來描述未由元件符號標示之元件。
在圖式及說明書中，已揭示本發明之典型實施例，且儘管採用特定術語，但其等僅在一般及描述意義上使用且不用於限制，本發明之範疇在以下申請專利範圍中闡述。
1A至1C:封裝電晶體 2DEG:二維電子體 10:電晶體晶粒 12:閘極匯流排 14:汲極匯流排 15:頂側金屬化結構 18:層間絕緣層 21A:開放腔封裝 21B:基於印刷電路板之封裝 21C:封裝 22:閘極指 24:汲極指 26:源極指 36:源極端子 46:鍍金屬源極通孔 50:半導體層結構 52:生長基板 54:通道層 56:障壁層 76:子基板 78:側壁 79:充氣腔 80:蓋 83:塑膠包覆模製件 90:輸入匹配電路 92:輸出匹配電路 100:半導體封裝 100A至100G:裝置封裝 100H:裝置封裝 102:單位單元電晶體 105:子基板 110:基於均勻電晶體之組件 110N:基於均勻電晶體之組件 120:電晶體晶粒 120':電晶體晶粒 120A:第一電晶體晶粒 120B:第二電晶體晶粒 122:第一接合墊/第一端子/閘極端子 124:第二接合墊/第二端子/汲極端子 130:積體被動裝置(IPD)電路 130_1:第一IPD電路 130_2:第一IPD電路 132:接合墊 135:主IPD元件 138:可調諧IPD元件 140:第二IPD電路 140_1:第二IPD電路 140_2:第二IPD電路 142:接合墊 144:接合墊 145:主IPD元件 148:可調諧IPD元件 154:接合墊 180:接合線 180A:接合線 180B:接合線 180C:接合線 180D:接合線 180E:接合線 180F:接合線 180G:接合線 180_1:第一接合線 180_2:第二接合線 180_3:第三接合線 180_4:第四接合線 210:輸入引線 210A:金屬閘極引線 210B:金屬閘極引線 210C:金屬閘極引線 220:輸出引線 220A:金屬汲極引線 220B:金屬汲極引線 220C:金屬汲極引線 224:印刷電路板 410A:第一接合表面 410B:第二接合表面 910A:第一放大器路徑 910B:第二放大器路徑 910C:第三放大器路徑 910N:第N放大器路徑 1010:配置 1020:放置 1030:放置 1040:放置 1110:配置 1120:選擇性連接 1130:選擇性連接 1410:放大器傳輸/接收路徑 1420:天線 1430:接收用戶端 D:距離 D1:第一距離 D2:第二距離 D3:第三距離 D4:第四距離 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度 L3:第三距離 L4:第四距離
圖1A至圖1C示意性繪示根據本發明之一些實施例之可包含於基於均勻電晶體之組件中之一代表性基於III族氮化物之電晶體之設計。圖1D至圖1F係繪示根據本發明之一些實施例之電晶體晶粒可經封裝以提供封裝電晶體之若干實例方式的示意性橫截面圖。
圖2係根據本發明之一些實施例之一基於均勻電晶體之組件之一示意圖。
圖3A及圖3B繪示根據本發明之一些實施例之至一基於均勻電晶體之組件且在基於均勻電晶體之組件內之接合線附件之實例。
圖4A至圖4F係根據本發明之一些實施例之可用於變動基於均勻電晶體之組件之實體特性之實例組態之示意圖。
圖5繪示根據本發明之一些實施例之包含一第二IPD電路之一基於均勻電晶體之組件之一實例實施例。
圖6繪示根據本發明之一些實施例之包含複數個第一IPD電路及複數個第二IPD電路之一基於均勻電晶體之組件之一實例實施例。
圖7係根據本發明之一些實施例之一基於均勻電晶體之組件之一示意圖。
圖8繪示根據本發明之一些實施例之在一裝置封裝中使用基於均勻電晶體之組件之一實例。
圖9A至圖9G繪示根據本發明之一些實施例之利用一基於均勻電晶體之組件之一半導體封裝之實例組態。
圖10繪示根據本發明之一些實施例之用於製造一裝置封裝之一程序。
圖11繪示根據本發明之一些實施例之用於利用一基於均勻電晶體之組件製造多個裝置封裝之一程序。
圖12係根據本發明之一些實施例之併入均勻IPD裝置之一基於均勻電晶體之組件之一示意圖。
圖13繪示併入圖12之基於均勻電晶體之組件之一封裝之一實例。
圖14繪示根據本發明之一些實施例之可利用裝置封裝之一巨量多輸入多輸出(mMIMO)組態之一實例。
110:基於均勻電晶體之組件
120:電晶體晶粒
122:第一接合墊/第一端子/閘極端子
124:第二接合墊/第二端子/汲極端子
130:積體被動裝置(IPD)電路
132:接合墊
135:主IPD元件
138:可調諧IPD元件
142:接合墊

Claims (47)

  1. 一種半導體裝置封裝，其包括：一第一輸入引線及一第二輸入引線；及複數個基於均勻電晶體之組件，該複數個基於均勻電晶體之組件包括經耦合至該第一輸入引線之該等基於均勻電晶體之組件之一第一子集及經耦合至該第二輸入引線之該等基於均勻電晶體之組件之一第二子集，其中該第一子集及該第二子集係依相對於彼此之一不對稱組態配置；其中該第一子集及該第二子集之該等基於均勻電晶體之組件之各者包括一相同匹配裝置。
  2. 如請求項1之半導體裝置封裝，其中該等基於均勻電晶體之組件之該第一子集係藉由經組態以將一第一輸入功率位準輸送至該第一子集之一或多個接合線耦合至該第一輸入引線，且其中該等基於均勻電晶體之組件之該第二子集係藉由經組態以將一第二輸入功率位準輸送至該第二子集之一或多個接合線耦合至該第二輸入引線。
  3. 如請求項2之半導體裝置封裝，其中該第一輸入功率位準不同於該第二輸入功率位準。
  4. 如請求項1之半導體裝置封裝，其中該第一子集及該第二子集之該等基於均勻電晶體之組件之各者包括一相同第一電晶體晶粒。
  5. 如請求項4之半導體裝置封裝，其中該第一電晶體晶粒係一基於III族氮化物之電晶體放大器。
  6. 如請求項1之半導體裝置封裝，其中與該等基於均勻電晶體之組件之該第一子集相關聯之電晶體之閘極周邊之一第一總和不同於與該等基於均勻電晶體之組件之該第二子集相關聯之電晶體之閘極周邊之一第二總和。
  7. 如請求項1之半導體裝置封裝，其中該相同匹配裝置包括一第一積體被動裝置(IPD)電路。
  8. 如請求項7之半導體裝置封裝，其中該第一IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改該第一IPD電路之一特性之一可調諧元件。
  9. 如請求項8之半導體裝置封裝，其中該主元件及該可調諧元件各包括一電容裝置，且其中該可調諧元件經組態以透過經連接至該主元件來增加該第一IPD電路之一電容。
  10. 如請求項7之半導體裝置封裝，其中該第一IPD電路包括複數個IPD電路。
  11. 如請求項10之半導體裝置封裝，其中該第一IPD電路係電連接於該第一輸入引線與該等基於均勻電晶體之組件之一電晶體晶粒之間，且其中該複數個IPD電路之一第二IPD電路係電連接於該第一輸入引線與該第一IPD電路之間。
  12. 如請求項7之半導體裝置封裝，其中該第一子集之該等基於均勻電晶體之組件之各者之該第一IPD電路相同於該第二子集之各者之該第一IPD電路。
  13. 一種半導體裝置封裝，其包括：一第一輸入引線及一第二輸入引線；複數個電晶體晶粒，該複數個電晶體晶粒包括經耦合至該第一輸入引線之該等電晶體晶粒之一第一子集及經耦合至該第二輸入引線之該等電晶體晶粒之一第二子集；及複數個均勻積體被動裝置(IPD)電路各別地包括一相同匹配裝置，該等均勻IPD電路之一第一子集經連接至該等電晶體晶粒之該第一子集之一或多者，且該等均勻IPD電路之一第二子集經連接至該等電晶體晶粒之該第二子集之一或多者，該等均勻IPD電路之該第一子集經選擇性地不同於該等均勻IPD電路之該第二子集組態。
  14. 如請求項13之半導體裝置封裝，其中該相同匹配裝置包括一主元件及經組態以選擇性連接至該主元件以更改該均勻IPD電路之一組態之一可調諧元件。
  15. 如請求項14之半導體裝置封裝，其中該主元件及該可調諧元件各包括一電容裝置，且其中該可調諧元件經組態以選擇性連接至該主元件以增加該均勻IPD電路之一電容。
  16. 如請求項13之半導體裝置封裝，其中該複數個電晶體晶粒之該第一子集及該第二子集之各者包括一相同電晶體晶粒。
  17. 如請求項13之半導體裝置封裝，其中該複數個電晶體晶粒之該第一子集之閘極周邊之一第一總和不同於該複數個電晶體晶粒之該第二子集之閘極周邊之一第二總和。
  18. 如請求項13之半導體裝置封裝，其中該複數個電晶體晶粒之各者之一平均輸出功率小於20W。
  19. 如請求項13之半導體裝置封裝，其中該複數個電晶體晶粒之各者之一總閘極周邊小於15mm。
  20. 如請求項13之半導體裝置封裝，其中該複數個電晶體晶粒係一巨量多輸入多輸出(mMIMO)天線之部分。
  21. 一種半導體裝置封裝，其包括： 複數個輸入引線；複數個輸出引線；及複數個基於均勻電晶體之組件，該複數個基於均勻電晶體之組件包括：該等基於均勻電晶體之組件之一第一子集，其經電連接於該等輸入引線之一第一輸入引線與該等輸出引線之一第一輸出引線之間；及該等基於均勻電晶體之組件之兩者或更多者之一第二子集，其經電連接於該等輸入引線之一第二輸入引線與該等輸出引線之一第二輸出引線之間，其中該等基於均勻電晶體之組件之各者包括一電晶體晶粒，其中該第一子集中之該等基於均勻電晶體之組件之一第一數目不同於該第二子集中之該等基於均勻電晶體之組件之一第二數目，且其中該等基於均勻電晶體之組件之各者包括一相同匹配裝置。
  22. 如請求項21之半導體裝置封裝，其中該相同匹配裝置包括一積體被動裝置(IPD)電路。
  23. 如請求項22之半導體裝置封裝，其中該複數個基於均勻電晶體之組件之各者之該IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改該基於均勻電晶體之組件之一特性之一可調諧元件。
  24. 如請求項23之半導體裝置封裝，其中該主元件及該可調諧元件各包 括一電容裝置，且其中該可調諧元件經組態以連接至該主元件以增加該IPD電路之一電容。
  25. 如請求項22之半導體裝置封裝，其中該等基於均勻電晶體之組件之該第一子集之該IPD電路係複數個IPD電路。
  26. 如請求項25之半導體裝置封裝，其中該複數個基於均勻電晶體之組件之各IPD電路係一相同IPD電路。
  27. 如請求項21之半導體裝置封裝，其中該等輸入引線及該等輸出引線係一雙邊扁平無引線(DFN)封裝或一方形扁平無引線(QFN)封裝的部分。
  28. 如請求項21之半導體裝置封裝，進一步包括：複數個接合線，其等位於該第一輸入引線與該等基於均勻電晶體之組件之該第一子集之各自者之間。
  29. 一種半導體裝置封裝，其包括：一輸入引線；一輸出引線；及複數個均勻積體被動裝置(IPD)電路，各均勻IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改該均勻IPD電路之一特性之一可調諧元件。
  30. 如請求項29之半導體裝置封裝，進一步包括連接該IPD電路之該主元件及該IPD電路之該可調諧元件之一接合線。
  31. 如請求項29之半導體裝置封裝，其中該主元件及該可調諧元件各包括一電容裝置，且其中該可調諧元件經組態以選擇性耦合至該主元件以增加該IPD電路之一電容。
  32. 如請求項29之半導體裝置封裝，其中該輸入引線包括複數個輸入引線，其中該輸出引線包括複數個輸出引線，其中該複數個均勻IPD電路之一第一子集經電連接於該等輸入引線之一第一輸入引線與該等輸出引線之一第一輸出引線之間，且其中該複數個均勻IPD電路之兩者或更多者之一第二子集經電連接於該等輸入引線之一第二輸入引線與該等輸出引線之一第二輸出引線之間。
  33. 如請求項32之半導體裝置封裝，其中該第一子集中之均勻IPD電路之一第一數目不同於該第二子集中之均勻IPD電路之一第二數目。
  34. 如請求項32之半導體裝置封裝，進一步包括：第一複數個電晶體晶粒，該第一複數個電晶體晶粒之各者分別經耦合至該複數個均勻IPD電路之該第一子集之一均勻IPD電路；及 第二複數個電晶體晶粒，該第二複數個電晶體晶粒之各者分別經耦合至該複數個均勻IPD電路之該第二子集之一均勻IPD電路。
  35. 如請求項32之半導體裝置封裝，其中該第一複數個電晶體晶粒及該第二複數個電晶體晶粒之各者包括一相同電晶體晶粒。
  36. 如請求項29之半導體裝置封裝，其中該複數個均勻IPD電路之一第一均勻IPD電路包括將該主元件電連接至該可調諧元件之一接合線，且其中該複數個均勻IPD電路之一第二均勻IPD電路之該可調諧元件不連接至該第二均勻IPD電路之該主元件。
  37. 如請求項29之半導體裝置封裝，其中該複數個均勻IPD電路之一第一均勻IPD電路經電連接至該輸入引線，且其中該複數個均勻IPD電路之一第二均勻IPD電路經電連接至該輸出引線及/或該第一均勻IPD電路。
  38. 一種可組態半導體裝置平台，其包括：一子基板；一輸入引線及輸出引線，其等經耦合至該子基板；複數個均勻電晶體晶粒，該等均勻電晶體晶粒之各者經組態以依一或多個子集選擇性耦合至該輸入引線及該輸出引線；及複數個均勻積體被動裝置(IPD)電路，各個該等均勻IPD電路包括一主元件及經組態以選擇性連接至該主元件以更改一各別均勻IPD電路之一 特性之一可調諧元件。
  39. 如請求項38之可組態半導體裝置平台，其中該主元件及該可調諧元件各包括一電容裝置，且其中該可調諧元件經組態以藉由一接合線電連接至該主元件以增加該均勻IPD電路之一電容。
  40. 如請求項38之可組態半導體裝置平台，其中該均勻IPD電路係複數個均勻IPD電路。
  41. 如請求項40之可組態半導體裝置平台，其中該複數個均勻IPD電路之一第一均勻IPD電路位於該複數個均勻電晶體晶粒之一第一均勻電晶體晶粒之一第一側上，且其中該複數個均勻IPD電路之一第二均勻IPD電路位於該第一均勻電晶體晶粒之一第二側上。
  42. 如請求項40之可組態半導體裝置平台，其中該複數個均勻IPD電路之一第一均勻IPD電路及一第二均勻IPD電路係位於該複數個均勻電晶體晶粒之一第一均勻電晶體晶粒與該輸入引線之間的該子基板上。
  43. 如請求項40之可組態半導體裝置平台，其中該複數個均勻IPD電路之各均勻IPD電路係一相同IPD電路。
  44. 如請求項38之可組態半導體裝置平台，其中該複數個均勻電晶體晶粒之各電晶體晶粒係一相同電晶體晶粒。
  45. 如請求項38之可組態半導體裝置平台，其中該複數個均勻電晶體晶粒之各者之一平均輸出功率小於20W。
  46. 如請求項38之可組態半導體裝置平台，其中該複數個均勻電晶體晶粒之各者之一總閘極周邊小於15mm。
  47. 如請求項38之可組態半導體裝置平台，其中該複數個均勻電晶體晶粒係一巨量多輸入多輸出(mMIMO)天線之部分。
TW111103860A 2021-02-05 2022-01-28 具有均勻組件之裝置封裝及其形成方法 TWI833160B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/168,251 US20220254762A1 (en) 2021-02-05 2021-02-05 Device packages with uniform components and methods of forming the same
US17/168,251 2021-02-05

Publications (2)

Publication Number Publication Date
TW202245205A TW202245205A (zh) 2022-11-16
TWI833160B true TWI833160B (zh) 2024-02-21

Family

ID=80787223

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111103860A TWI833160B (zh) 2021-02-05 2022-01-28 具有均勻組件之裝置封裝及其形成方法

Country Status (7)

Country Link
US (1) US20220254762A1 (zh)
EP (1) EP4289002A1 (zh)
JP (1) JP2024509687A (zh)
KR (1) KR20230132819A (zh)
CN (1) CN116897425A (zh)
TW (1) TWI833160B (zh)
WO (1) WO2022169676A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2021545B1 (en) * 2018-09-03 2020-04-30 Ampleon Netherlands Bv Power amplifier with decreased RF return current losses

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160173040A1 (en) * 2007-04-23 2016-06-16 Dali Systems Co., Ltd. N-way doherty distributed power amplifier with power tracking
US20200059204A1 (en) * 2018-08-14 2020-02-20 Nxp Usa, Inc. Amplifiers with broadband impedance matching and methods of manufacture thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798295B2 (en) * 2002-12-13 2004-09-28 Cree Microwave, Inc. Single package multi-chip RF power amplifier
US8139370B2 (en) * 2009-03-24 2012-03-20 Viasat, Inc. Electronic system having field effect transistors and interconnect bumps on a semiconductor substrate
EP2665181B1 (en) * 2012-05-17 2014-12-17 Nxp B.V. Amplifier circuit
WO2015089091A1 (en) * 2013-12-10 2015-06-18 University Of Southern California Enhancing isolation and impedance matching in hybrid-based cancellation networks and duplexers
WO2015100739A1 (zh) * 2014-01-06 2015-07-09 华为技术有限公司 陶赫蒂Doherty功率放大器、通信设备及系统
WO2015153009A1 (en) * 2014-04-02 2015-10-08 Marvell World Trade Ltd. Circuits incorporating integrated passive devices having inductances in 3d configurations and stacked with corresponding dies
US9748227B2 (en) * 2015-07-15 2017-08-29 Apple Inc. Dual-sided silicon integrated passive devices
US10064277B2 (en) * 2016-03-29 2018-08-28 Ferric, Inc. Integrated passive devices and assemblies including same
US10291283B2 (en) * 2016-04-01 2019-05-14 Intel Corporation Tunable radio frequency systems using piezoelectric package-integrated switching devices
BR112020014674A2 (pt) * 2018-01-18 2020-12-01 Viasat, Inc. chip semicondutor embalado, amplificador de potência, e, método de fabricação de um amplificador de potência
US11088661B2 (en) * 2019-07-19 2021-08-10 Nxp Usa, Inc. Power amplifier devices containing inverted power transistor dies and methods for the fabrication thereof
US11050395B2 (en) * 2019-11-04 2021-06-29 Nxp Usa, Inc. Radio frequency (RF) amplifier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160173040A1 (en) * 2007-04-23 2016-06-16 Dali Systems Co., Ltd. N-way doherty distributed power amplifier with power tracking
US20200059204A1 (en) * 2018-08-14 2020-02-20 Nxp Usa, Inc. Amplifiers with broadband impedance matching and methods of manufacture thereof

Also Published As

Publication number Publication date
WO2022169676A1 (en) 2022-08-11
JP2024509687A (ja) 2024-03-05
EP4289002A1 (en) 2023-12-13
TW202245205A (zh) 2022-11-16
CN116897425A (zh) 2023-10-17
US20220254762A1 (en) 2022-08-11
KR20230132819A (ko) 2023-09-18

Similar Documents

Publication Publication Date Title
US11863130B2 (en) Group III nitride-based radio frequency transistor amplifiers having source, gate and/or drain conductive vias
US11356070B2 (en) RF amplifiers having shielded transmission line structures
US11837559B2 (en) Group III nitride-based radio frequency amplifiers having back side source, gate and/or drain terminals
US11533024B2 (en) Multi-zone radio frequency transistor amplifiers
US11670605B2 (en) RF amplifier devices including interconnect structures and methods of manufacturing
TWI833160B (zh) 具有均勻組件之裝置封裝及其形成方法
US11677362B2 (en) Radio frequency transistor amplifiers having multi-layer encapsulations that include functional electrical circuits
US20240171137A1 (en) Multi-zone radio frequency transistor amplifiers
US20220311392A1 (en) High output power density radio frequency transistor amplifiers in flat no-lead overmold packages