KR20230132819A - 균일 트랜지스터 컴포넌트를 갖는 모듈식 반도체 디바이스패키지 - Google Patents

균일 트랜지스터 컴포넌트를 갖는 모듈식 반도체 디바이스패키지 Download PDF

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KR20230132819A
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마이클 이. 와츠
제임스 크레흐비엘
마리오 보카티우스
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울프스피드, 인크.
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Abstract

반도체 디바이스 패키지는 제1 및 제2 입력 리드 및 복수의 균일 트랜지스터 기반 컴포넌트들을 포함하고, 복수의 균일 트랜지스터 기반 컴포넌트들은 제1 입력 리드에 결합된 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트 및 제2 입력 리드에 결합된 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트를 포함한다. 제1 서브세트 및 제2 서브세트는 서로에 대해 비대칭 구성으로 배열된다.

Description

균일 트랜지스터 컴포넌트를 갖는 모듈식 반도체 디바이스 패키지
우선권 주장
본 출원은 미국 특허상표청에 2021년 2월 5일자로 출원된 미국 특허 출원 제17/168,251호로부터 우선권을 주장하며, 그 개시내용은 본 명세서에 참조로 포함된다.
기술분야
본 개시내용은 트랜지스터 디바이스들을 포함하는 디바이스 패키지들 및 그러한 디바이스 패키지들을 형성하는 방법들에 관한 것이다.
R-대역(0.5-1 GHz), S-대역(3 GHz), X-대역(10 GHz), Ku-대역(12-18 GHz), K-대역(18-27GHz), Ka-대역(27-40 GHz) 및 V-대역(40-75 GHz) 같은 고주파들에서 동작하면서 고전력 취급 능력을 요구하는 전기 회로들이 더욱 보편화되었다. 특히, 예를 들어, 500 MHz 이상의 주파수들(마이크로파 주파수들을 포함함)에서 RF 신호들을 증폭하기 위해 사용되는 무선 주파수(radio frequency)("RF") 트랜지스터 증폭기들에 대한 높은 요구가 현재 존재한다. 이러한 RF 트랜지스터 증폭기들은 높은 신뢰성을 나타내고, 양호한 선형성을 나타내고, 높은 출력 전력 레벨들을 취급할 필요가 있을 수 있다.
일부 트랜지스터 증폭기들은 실리콘 탄화물("SiC") 및 III족 질화물 재료들과 같은 실리콘 또는 넓은 밴드갭의 반도체 재료들로 구현된다. 본 명세서에서 사용될 때, 용어 "III족 질화물(Group III nitride)"은, 질소와 주기율표의 III족 원소들, 보통 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In) 사이에서 형성된 반도체성 화합물을 지칭한다. 이 용어는 또한 AlGaN 및 AlInGaN과 같은 3원 및 4원 화합물들을 지칭한다. 이들 화합물은 1몰의 질소가 총 1몰의 III족 원소들과 결합되는 실험식들을 갖는다.
실리콘 기반 트랜지스터 증폭기들은 종종 측방향 확산 금속 산화물 반도체("LDMOS") 트랜지스터들을 사용하여 구현된다. 실리콘 LDMOS 트랜지스터 증폭기들은 높은 레벨의 선형성을 나타낼 수 있고 제조 비용이 상대적으로 저렴할 수 있다. III족 질화물 기반의 트랜지스터 증폭기들은 종종 "HEMT"(High Electron Mobility Transistors)로서 구현되며, LDMOS 트랜지스터 증폭기들이 고유한 성능 한계들을 가질 수 있는 고전력 및/또는 고주파 동작을 요구하는 응용들에서 주로 이용된다.
트랜지스터 증폭기들은 하나 이상의 증폭 스테이지를 포함할 수 있는데, 각각의 스테이지는 전형적으로 트랜지스터 증폭기로서 구현된다. 출력 전력 및 전류 취급 능력들을 증가시키기 위해, 트랜지스터 증폭기들은 전형적으로 "단위 셀" 구성으로 구현되고, 많은 수의 개별 "단위 셀" 트랜지스터들은 전기적으로 병렬로 배열된다. 트랜지스터 증폭기는 단일 집적 회로 칩 또는 "다이"로서 구현될 수 있거나 또는 복수의 다이를 포함할 수 있다. 다수의 트랜지스터 증폭기 다이가 사용될 때, 이들은 직렬 및/또는 병렬로 연결될 수 있다.
트랜지스터 증폭기들은, 종종 정합 회로, 예컨대, (1) 트랜지스터 다이와 이에 연결된 송신 라인들 사이의 (증폭기의 기본 동작 주파수의 신호들에 대한) 임피던스 정합을 개선하도록 설계된 임피던스 정합 회로들, 및 (2) 2차 및 3차 고조파 등의 디바이스 동작 동안에 생성될 수 있는 고조파들을 적어도 부분적으로 종단시키도록 설계된 고조파 종단 회로들을 포함한다. 트랜지스터 다이(들)뿐만 아니라 임피던스 정합 및 고조파 종단 회로들은 패키지로 둘러싸일 수 있다. 트랜지스터 다이를 입력 및 출력 송신 라인들 및 바이어스 전압 소스들과 같은 외부 회로 요소들에 전기적으로 연결하기 위해 사용되는 패키지로부터 전기 리드들이 연장될 수 있다.
본 개시내용의 일부 실시예들에 따르면, 반도체 디바이스 패키지는 제1 및 제2 입력 리드; 및 복수의 균일 트랜지스터 기반 컴포넌트들을 포함하고, 복수의 균일 트랜지스터 기반 컴포넌트들은 제1 입력 리드에 결합된 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트 및 제2 입력 리드에 결합된 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트를 포함한다. 제1 서브세트 및 제2 서브세트는 서로에 대해 비대칭 구성으로 배열된다.
일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트는 제1 서브세트에 제1 입력 전력 레벨을 전달하도록 구성된 하나 이상의 본드와이어에 의해 제1 입력 리드에 결합되고, 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트는 제2 서브세트에 제2 입력 전력 레벨을 전달하도록 구성된 하나 이상의 본드와이어에 의해 제2 입력 리드에 결합된다.
일부 실시예들에서, 제1 입력 전력 레벨은 제2 입력 전력 레벨과 상이하다.
일부 실시예들에서, 제1 서브세트 및 제2 서브세트의 균일 트랜지스터 기반 컴포넌트들 각각은 동일한 제1 트랜지스터 다이를 포함한다.
일부 실시예들에서, 제1 트랜지스터 다이는 III족 질화물 기반 트랜지스터 증폭기이다.
일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트와 연관된 트랜지스터들의 게이트 둘레들의 제1 합은 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트와 연관된 트랜지스터들의 게이트 둘레들의 제2 합과 상이하다.
일부 실시예들에서, 제1 서브세트 및 제2 서브세트의 균일 트랜지스터 기반 컴포넌트들 각각은 제1 집적 수동 디바이스(IPD) 회로를 포함한다.
일부 실시예들에서, 제1 IPD 회로는 주 요소, 및 제1 IPD 회로의 특성을 변경하기 위해 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능 요소를 포함한다.
일부 실시예들에서, 주 요소 및 튜닝가능 요소 각각은 용량성 디바이스를 포함하고, 튜닝가능 요소는 주 요소에 대한 연결을 통해 제1 IPD 회로의 커패시턴스를 증가시키도록 구성된다.
일부 실시예들에서, 제1 IPD 회로는 복수의 IPD 회로를 포함한다.
일부 실시예들에서, 제1 IPD 회로는 제1 입력 리드와 균일 트랜지스터 기반 컴포넌트의 트랜지스터 다이 사이에 전기적으로 연결되고, 복수의 IPD 회로 중 제2 IPD 회로는 제1 입력 리드와 제1 IPD 회로 사이에 전기적으로 연결된다.
일부 실시예들에서, 제1 서브세트의 균일 트랜지스터 기반 컴포넌트들 각각의 제1 IPD 회로는 제2 서브세트 각각의 제1 IPD 회로와 동일하다.
본 개시내용의 일부 실시예들에 따르면, 반도체 디바이스 패키지는 제1 및 제2 입력 리드; 복수의 트랜지스터 다이들- 복수의 트랜지스터 다이들은 제1 입력 리드에 결합된 복수의 트랜지스터 다이들의 제1 서브세트 및 제2 입력 리드에 결합된 복수의 트랜지스터 다이들의 제2 서브세트를 포함함 -; 및 복수의 균일 집적 수동 디바이스(IPD) 회로들- 복수의 균일 IPD 회로들의 제1 서브세트는 복수의 트랜지스터 다이들의 제1 서브세트 중 하나 이상에 연결되고, 균일 IPD 회로들의 제2 서브세트는 복수의 트랜지스터 다이들의 제2 서브세트 중 하나 이상에 연결되고, 균일 IPD 회로들의 제1 서브세트는 선택적으로 균일 IPD 회로들의 제2 서브세트와 상이하게 구성됨 -을 포함한다.
일부 실시예들에서, 복수의 균일 IPD 회로 각각은 주 요소, 및 균일 IPD 회로의 구성을 변경하기 위해 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능한 요소를 포함한다.
일부 실시예들에서, 주 요소 및 튜닝가능 요소 각각은 용량성 디바이스를 포함하고, 튜닝가능 요소는 균일 IPD 회로의 커패시턴스를 증가시키기 위해 주 요소에 선택적으로 연결되도록 구성된다.
일부 실시예들에서, 복수의 트랜지스터 다이들의 제1 서브세트 및 제2 서브세트 각각은 동일한 트랜지스터 다이를 포함한다.
일부 실시예들에서, 복수의 트랜지스터 다이의 제1 서브세트의 게이트 둘레들의 제1 합은 복수의 트랜지스터 다이의 제2 서브세트의 게이트 둘레들의 제2 합과 상이하다.
일부 실시예들에서, 복수의 트랜지스터 다이 각각의 평균 출력 전력은 20W 미만이다.
일부 실시예들에서, 복수의 트랜지스터 다이 각각의 총 게이트 둘레는 15mm 미만이다.
일부 실시예들에서, 복수의 트랜지스터 다이들은 mMIMO(massive Multiple Input Multiple Output) 안테나의 일부이다.
본 개시내용의 일부 실시예들에 따르면, 반도체 디바이스 패키지는 복수의 입력 리드들; 복수의 출력 리드들; 및 복수의 균일 트랜지스터 기반 컴포넌트들을 포함하고, 복수의 균일 트랜지스터 기반 컴포넌트들은 입력 리드들 중 제1 입력 리드와 출력 리드들 중 제1 출력 리드 사이에 전기적으로 연결되는 복수의 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트; 및 입력 리드들 중 제2 입력 리드와 출력 리드들 중 제2 출력 리드 사이에 전기적으로 연결되는 복수의 균일 트랜지스터 기반 컴포넌트들 중 2개 이상의 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트를 포함한다. 복수의 균일 트랜지스터 기반 컴포넌트들 각각은 트랜지스터 다이를 포함하고, 제1 서브세트 내의 제1 수의 균일 트랜지스터 기반 컴포넌트들은 제2 서브세트 내의 제2 수의 균일 트랜지스터 기반 컴포넌트들과 상이하다.
일부 실시예들에서, 복수의 균일 트랜지스터 기반 컴포넌트들 각각은 집적 수동 디바이스(IPD) 회로를 포함한다.
일부 실시예들에서, 복수의 균일 트랜지스터 기반 컴포넌트들 각각의 IPD 회로는 주 요소, 및 균일 트랜지스터 기반 컴포넌트의 특성을 변경하기 위해 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능 요소를 포함한다.
일부 실시예들에서, 주 요소 및 튜닝가능 요소 각각은 용량성 디바이스를 포함하고, 튜닝가능 요소는 IPD 회로의 커패시턴스를 증가시키기 위해 주 요소에 연결되도록 구성된다.
일부 실시예들에서, 복수의 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트의 IPD 회로는 복수의 IPD 회로들이다.
일부 실시예들에서, 복수의 균일 트랜지스터 기반 컴포넌트들의 각각의 IPD 회로는 동일한 IPD 회로이다.
일부 실시예들에서, 입력 리드들 및 출력 리드들은 DFN(dual-flat no-lead) 패키지 또는 QFN(quad-flat no-lead) 패키지의 일부이다.
일부 실시예들에서, 반도체 디바이스 패키지는 제1 입력 리드와 복수의 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트 중 각각의 균일 트랜지스터 기반 컴포넌트들 사이에 복수의 본드와이어들을 더 포함한다.
본 개시내용의 일부 실시예들에 따르면, 반도체 디바이스 패키지는 입력 리드; 출력 리드; 및 복수의 균일 집적 수동 디바이스(IPD) 회로들을 포함하고, 각각의 균일 IPD 회로는 주 요소 및 주 요소에 선택적으로 연결되어 균일 IPD 회로의 특성을 변경하도록 구성되는 튜닝가능한 요소를 포함한다.
일부 실시예들에서, 반도체 디바이스 패키지는 IPD 회로의 주 요소와 IPD 회로의 튜닝가능 요소를 연결하는 본드와이어를 더 포함한다.
일부 실시예들에서, 주 요소 및 튜닝가능 요소 각각은 용량성 디바이스를 포함하고, 튜닝가능 요소는 IPD 회로의 커패시턴스를 증가시키기 위해 주 요소에 선택적으로 결합되도록 구성된다.
일부 실시예들에서, 입력 리드는 복수의 입력 리드를 포함하고, 출력 리드는 복수의 출력 리드를 포함하고, 복수의 균일 IPD 회로의 제1 서브세트는 입력 리드들의 제1 입력 리드와 출력 리드들의 제1 출력 리드 사이에 전기적으로 연결되고, 복수의 균일 IPD 회로 중 2개 이상의 제2 서브세트는 입력 리드들의 제2 입력 리드와 출력 리드들의 제2 출력 리드 사이에 전기적으로 연결된다.
일부 실시예들에서, 제1 서브세트 내의 제1 수의 균일 IPD 회로들은 제2 서브세트 내의 제2 수의 균일 IPD 회로들과 상이하다.
일부 실시예들에서, 반도체 디바이스 패키지는 제1 복수의 트랜지스터 다이- 제1 복수의 트랜지스터 다이 각각은 복수의 균일 IPD 회로의 제1 서브세트의 균일 IPD 회로에 각각 결합됨 -, 및 제2 복수의 트랜지스터 다이- 제2 복수의 트랜지스터 다이 각각은 복수의 균일 IPD 회로의 제2 서브세트의 균일 IPD 회로에 각각 결합됨 -를 더 포함한다.
일부 실시예들에서, 제1 복수의 트랜지스터 다이 및 제2 복수의 트랜지스터 다이 각각은 동일한 트랜지스터 다이를 포함한다.
일부 실시예들에서, 복수의 균일 IPD 회로들 중 제1 균일 IPD 회로는 주 요소를 튜닝가능한 요소에 전기적으로 연결하는 본드와이어를 포함하고, 복수의 균일 IPD 회로들 중 제2 균일 IPD 회로의 튜닝가능한 요소는 제2 균일 IPD 회로들의 주 요소에 연결되지 않는다.
일부 실시예들에서, 복수의 균일 IPD 회로들 중 제1 균일 IPD 회로는 입력 리드에 전기적으로 연결되고, 복수의 균일 IPD 회로들 중 제2 균일 IPD 회로는 출력 리드 및/또는 제1 균일 IPD 회로에 전기적으로 연결된다.
본 개시내용의 일부 실시예들에 따르면, 반도체 디바이스 패키지를 제조하는 방법은 복수의 균일 트랜지스터 기반 컴포넌트들을 제1 패키지 및 제2 패키지에 각각 배열하는 단계; 제1 구성으로 제1 패키지의 균일 트랜지스터 기반 컴포넌트들에 제1 본드와이어들을 선택적으로 연결하는 단계; 및 제1 구성과 상이한 제2 구성으로 제2 패키지의 균일 트랜지스터 기반 컴포넌트들에 제2 본드와이어들을 선택적으로 연결하는 단계를 포함한다.
일부 실시예들에서, 제1 패키지 및 제2 패키지의 균일 트랜지스터 기반 컴포넌트들 각각은 동일한 제1 트랜지스터 다이를 포함한다.
일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트들 각각은 집적 수동 디바이스(IPD) 회로를 포함하고, IPD 회로는 주 요소 및 균일 트랜지스터 기반 컴포넌트의 특성을 변경하기 위해 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능 요소를 포함한다.
일부 실시예들에서, 제1 패키지의 균일 트랜지스터 기반 컴포넌트들에 제1 본드와이어들을 선택적으로 연결하는 것은 제1 패키지의 복수의 균일 트랜지스터 기반 컴포넌트 중 적어도 하나의 IPD 회로의 주 요소와 IPD 회로의 튜닝가능 요소 사이에 제1 본드와이어들 중 적어도 하나를 연결하는 것을 포함한다.
일부 실시예들에서, 제1 패키지는 복수의 입력 리드들을 포함하고, 제1 패키지의 균일 트랜지스터 기반 컴포넌트들에 제1 본드와이어들을 선택적으로 연결하는 것은 제1 패키지의 복수의 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트와 입력 리드들의 제1 입력 리드 사이에 제1 본드와이어들의 제1 서브세트를 연결하는 것 및 복수의 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트와 입력 리드들의 제2 입력 리드 사이에 제1 본드와이어들의 제2 서브세트를 연결하는 것을 포함한다.
일부 실시예들에서, 제1 서브세트 내의 제1 수의 균일 트랜지스터 기반 컴포넌트들은 제2 서브세트 내의 제2 수의 균일 트랜지스터 기반 컴포넌트들과 상이하다.
일부 실시예들에서, 제1 패키지 및 제2 패키지에 복수의 균일 트랜지스터 기반 컴포넌트들을 배열하는 것은 제1 패키지의 균일 트랜지스터 기반 컴포넌트들을 제1 레이아웃으로 제1 패키지의 제1 서브마운트에 본딩하는 것 및 제2 패키지의 균일 트랜지스터 기반 컴포넌트들을 제1 레이아웃과 동일한 제2 레이아웃으로 제2 패키지의 제2 서브마운트에 본딩하는 것을 포함한다.
본 개시내용의 일부 실시예들에 따르면, 구성가능한 반도체 디바이스 플랫폼은 서브마운트; 서브마운트에 결합된 입력 리드 및 출력 리드; 및 복수의 균일 트랜지스터 다이- 균일 트랜지스터 다이들 각각은 하나 이상의 서브세트에서 입력 리드 및 출력 리드에 선택적으로 결합되도록 구성됨 -를 포함한다.
일부 실시예들에서, 구성가능한 반도체 디바이스 플랫폼은 복수의 균일 집적 수동 디바이스(IPD) 회로들을 더 포함하고, 각각의 균일 IPD 회로는 주 요소, 및 균일 IPD 회로의 특성을 변경하기 위해 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능한 요소를 포함한다.
일부 실시예들에서, 주 요소 및 튜닝가능 요소 각각은 용량성 디바이스를 포함하고, 튜닝가능 요소는 균일 IPD 회로의 커패시턴스를 증가시키기 위해 본드와이어에 의해 주 요소에 전기적으로 연결되도록 구성된다.
일부 실시예들에서, 균일 IPD 회로는 복수의 균일 IPD 회로이다.
일부 실시예들에서, 복수의 균일 IPD 회로들 중 제1 균일 IPD 회로는 복수의 균일 트랜지스터 다이들 중 제1 균일 트랜지스터 다이의 제1 측 상에 있고, 복수의 균일 IPD 회로들 중 제2 균일 IPD 회로는 제1 균일 트랜지스터 다이의 제2 측 상에 있다.
일부 실시예들에서, 복수의 균일 IPD 회로들 중 제1 균일 IPD 회로 및 제2 균일 IPD 회로는 복수의 균일 트랜지스터 다이들 중 제1 균일 트랜지스터 다이와 입력 리드 사이의 서브마운트 상에 있다.
일부 실시예들에서, 복수의 균일 IPD 회로들의 각각의 균일 IPD 회로는 동일한 IPD 회로이다.
일부 실시예들에서, 복수의 균일 트랜지스터 다이들의 각각의 트랜지스터 다이는 동일한 트랜지스터 다이이다.
일부 실시예들에서, 복수의 균일 트랜지스터 다이 각각의 평균 출력 전력은 20W 미만이다.
일부 실시예들에서, 복수의 균일 트랜지스터 다이 각각의 총 게이트 둘레는 15mm 미만이다.
일부 실시예들에서, 복수의 균일 트랜지스터 다이는 mMIMO(massive Multiple Input Multiple Output) 안테나의 일부이다.
도 1a 내지 도 1c는 본 개시내용의 일부 실시예들에 따른 균일 트랜지스터 기반 컴포넌트들에 포함될 수 있는 대표적인 III족 질화물 기반 트랜지스터의 설계를 개략적으로 예시한다. 도 1d 내지 도 1f는 본 개시내용의 일부 실시예들에 따른 트랜지스터 다이가 패키징되어 패키징된 트랜지스터들을 제공할 수 있는 여러 예시적인 방식들을 예시하는 개략적인 단면도들이다.
도 2는 본 개시내용의 일부 실시예들에 따른 균일 트랜지스터 기반 컴포넌트의 개략도이다.
도 3a 및 도 3b는 본 개시내용의 일부 실시예들에 따른, 균일 트랜지스터 기반 컴포넌트로의 그리고 그 내부의 본드와이어 부착들의 예들을 예시한다.
도 4a 내지 도 4f는 본 개시내용의 일부 실시예들에 따른, 균일 트랜지스터 기반 컴포넌트의 물리적 특성들을 변화시키기 위해 사용될 수 있는 예시적인 구성들의 개략도들이다.
도 5는 본 개시내용의 일부 실시예들에 따른, 제2 IPD 회로를 포함하는 균일 트랜지스터 기반 컴포넌트의 예시적인 실시예를 예시한다.
도 6은 본 개시내용의 일부 실시예들에 따른, 복수의 제1 IPD 회로들 및 복수의 제2 IPD 회로들을 포함하는 균일 트랜지스터 기반 컴포넌트의 예시적인 실시예를 예시한다.
도 7은 본 개시내용의 일부 실시예들에 따른 균일 트랜지스터 기반 컴포넌트의 개략도이다.
도 8은 본 개시내용의 일부 실시예들에 따른, 디바이스 패키지에서의 균일 트랜지스터 기반 컴포넌트의 사용의 예를 예시한다.
도 9a 내지 도 9g는 본 개시내용의 일부 실시예들에 따른, 균일 트랜지스터 기반 컴포넌트를 이용하는 반도체 패키지의 예시적인 구성들을 예시한다.
도 10은 본 개시내용의 일부 실시예들에 따른, 디바이스 패키지를 제조하기 위한 프로세스를 예시한다.
도 11은 본 개시내용의 일부 실시예들에 따른, 균일 트랜지스터 기반 컴포넌트를 이용하여 다수의 디바이스 패키지들을 제조하기 위한 프로세스를 예시한다.
도 12는 본 개시내용의 일부 실시예들에 따른, 균일 IPD 디바이스들을 포함하는 균일 트랜지스터 기반 컴포넌트의 개략도이다.
도 13은 도 12의 균일 트랜지스터 기반 컴포넌트를 포함하는 패키지의 예를 예시한다.
도 14는 본 개시내용의 일부 실시예들에 따른 디바이스 패키지들을 활용할 수 있는 mMIMO(massive Multiple Input Multiple Output) 구성의 예를 예시한다.
본 개시내용의 실시예들에 따르면, 원하는 특성들을 갖는 트랜지스터 패키지를 형성하기 위해 상호연결될 수 있는 균일한 방식으로 배열된 복수의 균일 컴포넌트들을 포함하는 재구성가능한 증폭기 패키지들이 제공된다. 각각의 균일 컴포넌트는 트랜지스터 다이 및/또는 예를 들어, 집적 수동 디바이스(IPD) 회로들과 같은 하나 이상의 정합 디바이스를 포함할 수 있다. 증폭기에 포함된 균일 컴포넌트들의 수뿐만 아니라 균일 컴포넌트들 사이의 전기적 연결들은 원하는 특성들을 갖는 증폭기 패키지들을 구성하도록 선택될 수 있다. 균일 컴포넌트들을 상호연결하기 위해 본드와이어들이 사용될 수 있고, 사용되는 본드와이어들의 수 및 타입은 증폭기 패키지들의 특성들을 튜닝하도록 선택될 수 있다. 더욱이, 정합 디바이스들은 균일 컴포넌트들에 포함된 정합 디바이스들이 원하는 성능 특성들을 갖도록 튜닝될 수 있도록 적어도 하나의 튜닝가능한 요소를 포함할 수 있다. 본 명세서에 개시된 기술들은 단일의 균일 컴포넌트 설계를 사용하여 매우 다양한 증폭기 패키지들을 형성하는 것을 허용할 수 있다. 이는 제조 복잡성을 크게 감소시킬 수 있다. 일부 실시예들에서, 균일 컴포넌트들은 균일 트랜지스터 기반 컴포넌트들일 수 있다. 본 명세서에서 사용될 때, 균일 트랜지스터 기반 컴포넌트는 균일 트랜지스터 기반 컴포넌트들 중의 트랜지스터가 균일 트랜지스터 기반 컴포넌트들에 걸쳐 균일할 수 있는 실시예들뿐만 아니라, 균일 컴포넌트들의 정합 회로들이 균일 트랜지스터 기반 컴포넌트들에 걸쳐 균일할 수 있지만, 균일 트랜지스터 기반 컴포넌트들 중의 트랜지스터들 변화되는 실시예들을 포함하기를 의도한다.
제조 비용 및 제조 프로세스의 복잡성은 많은 증폭기 패키지들에 대한 중요한 고려사항이다. 제품 라인에 포함된 개별 컴포넌트들의 수가 증가함에 따라(예를 들어, 많은 상이한 트랜지스터 다이 설계들 및 많은 상이한 IPD 설계들), 제조 프로세스의 복잡성이 또한 일반적으로 증가하는 경향이 있다. 예를 들어, 다이 본딩 머신들은 종종 그러한 다이들을 포함하는 웨이퍼로부터 개별 다이들을 선택하고, 다이를 패키지에 배치하고, 및/또는 개별 다이들 사이에 본드와이어들을 연결하기 위해 사용된다. 일부 다이 본딩 머신들은 본딩을 위해 단일 웨이퍼를 이용할 수 있다. 반도체 패키지가 많은 웨이퍼들로부터 유래되는 다수의 상이한 다이를 이용하는 경우, 조립 복잡성이 상당히 증가한다. 예를 들어, 본딩 머신의 웨이퍼 한계들로 인해 웨이퍼들 사이의 전환들이 필요할 수 있고, 결과적으로, 처리 시간으로 인한 비용이 증가한다. 이러한 타입의 조립 복잡성을 완화하기 위한 방법은 더 복잡한 다이 본더들을 사용하는 것을 포함할 수 있으며, 이러한 다이 본더들의 비용은 상당할 수 있고 그 자체로 복잡성(예를 들어, 동작 복잡성)을 증가시킬 수 있다.
본 개시내용은 복수의 균일 트랜지스터 기반 컴포넌트들을 사용하여 매우 다양한 상이한 패키징된 증폭기들을 형성하기 위한 기술들을 설명한다. 본 명세서에서 사용될 때, "균일" 컴포넌트 및/또는 "균일" 트랜지스터 기반 컴포넌트는, 복수의 균일 트랜지스터 기반 컴포넌트들 중 균일 트랜지스터 기반 컴포넌트들 각각이, (본 명세서에서 추가로 논의되는 본드와이어들을 제외하고) 균일 트랜지스터 기반 컴포넌트들 중 다른 균일 트랜지스터 기반 컴포넌트들과 동일한 구성(예를 들어, 물리적 위치 및 간격)으로 배열된, 제조 공차들 이내의, 동일한 수 및 타입의 디바이스들을 포함할 수 있다는 것을 의미한다. 동일한 타입의 디바이스는 공통 구성, 크기, 및/또는 설계를 갖는 디바이스들을 포함할 수 있다. 그러나, 일부 실시예들에서, 특정 균일 컴포넌트 및/또는 균일 트랜지스터 기반 컴포넌트 내의 디바이스들 모두가 균일하고/하거나 동일할 필요는 없다. 다시 말해서, 제1 균일 트랜지스터 기반 컴포넌트는 동일한 구성으로 배열된 동일한 수 및 타입의 디바이스들을 포함하는 경우 제2 균일 트랜지스터 기반 컴포넌트에 대해 균일한 것으로 고려되지만, 제1 균일 트랜지스터 기반 컴포넌트 내의 개별 디바이스들 중 하나 이상은 제1 균일 트랜지스터 기반 컴포넌트의 다른 디바이스들과 상이할 수 있다. 예를 들어, 제1 균일 트랜지스터 기반 컴포넌트는 제1 설계/타입을 갖는 제1 디바이스(예를 들어, 제1 트랜지스터 다이) 및 제2 디바이스/타입을 갖는 제2 디바이스(예를 들어, 제1 IPD 디바이스)를 포함할 수 있고, 제2 트랜지스터 기반 컴포넌트는 제1 설계/타입을 갖는 동일한 제1 디바이스(예를 들어, 제1 트랜지스터 다이) 및 제2 디바이스/타입을 갖는 제2 디바이스(예를 들어, 제1 IPD 디바이스)를 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 균일 트랜지스터 기반 컴포넌트들에서 사용되는 제1 디바이스들은 (예를 들어, 제조 공차들 내에서) 실질적으로 동일할 수 있고/있거나 제1 및 제2 균일 트랜지스터 기반 컴포넌트들에서 사용되는 제2 디바이스들은 (예를 들어, 제조 공차들 내에서) 실질적으로 동일할 수 있다. 다시 말해서, 균일 트랜지스터 기반 컴포넌트는 하나 이상의 디바이스를 포함하는 "템플릿"일 수 있으며, 여기서 "템플릿"은 패키지 내에서 복수 회 반복될 수 있다.
일부 실시예들에서, 복수의 균일 트랜지스터 기반 컴포넌트들의 각각의 트랜지스터 다이들은, 예를 들어, 이들이 동일한 게이트 둘레, 동일한 전력 용량, 동일한 크기 등을 갖는 경우 균일한 것으로 고려될 수 있다. 일부 실시예들에서, 복수의 균일 트랜지스터 기반 컴포넌트들의 각각의 트랜지스터 다이들은, 제조 공차들 내에서, 이들이 동일하고/하거나 동일한 경우 균일한 것으로 고려될 수 있다. 일부 실시예들에서, 복수의 균일 트랜지스터 기반 컴포넌트들의 각각의 IPD 디바이스들은, 예를 들어, 이들이 동일한 디바이스들의 컬렉션의 동일한 레이아웃, 동일한 고조파 종단 및/또는 임피던스 정합 능력, 동일한 크기 등을 갖는 경우 균일한 것으로 고려될 수 있다. 일부 실시예들에서, 복수의 균일 트랜지스터 기반 컴포넌트들의 각각의 IPD 디바이스들은 이들이 제조 공차들 내에서 동일하고/하거나 동일한 경우 균일한 것으로 고려될 수 있다.
또한, 본 명세서에서 사용될 때, 각각의 균일 트랜지스터 기반 컴포넌트들은 균일 트랜지스터 기반 컴포넌트들 각각이 상이한 본드와이어 구성들을 갖더라도 "균일한" 것으로 고려될 수 있다. 다시 말해서, 제1 균일 트랜지스터 기반 컴포넌트 및 제2 균일 트랜지스터 기반 컴포넌트는 이들이 동일한 구성으로 배열된 동일한 수 및 타입의 디바이스들을 포함하는 경우 균일한 것으로 고려되지만, 제1 균일 트랜지스터 기반 컴포넌트의 디바이스들을 상호연결하는 본드와이어들은, 예를 들어, 제2 균일 트랜지스터 기반 컴포넌트와 수, 타입, 및/또는 배열이 상이하다. 달리 말하면, 균일 트랜지스터 기반 컴포넌트들은, 균일 트랜지스터 기반 컴포넌트의 디바이스들 중 각각의 디바이스들 사이에 사용되는 본드와이어 연결들에 관계없이, 동일한 구성으로 물리적으로 배열된 동일한 수 및 타입의 디바이스들을 포함하는 경우 균일한 것으로 고려된다. 일부 실시예들에서, 각각의 균일 트랜지스터 기반 컴포넌트는 트랜지스터 다이를 포함할 수 있다. 일부 실시예들에서, 각각의 균일 트랜지스터 기반 컴포넌트는 또한 하나 이상의 IPD 회로를 포함할 수 있다(여기서 각각의 균일 트랜지스터 기반 컴포넌트는 동일한 수 및 타입(들)의 IPD 회로들을 포함한다). 다음으로, 트랜지스터 패키지는 패키지 내의 서브마운트 상에 복수의 균일 트랜지스터 기반 컴포넌트들을 장착하고 균일 트랜지스터 기반 컴포넌트들을 상호연결하기 위해 본드와이어들을 사용함으로써 생성될 수 있다.
이전에 설명된 바와 같이, 반도체 패키지들은 고조파 종단 회로들 및/또는 임피던스 정합 회로들(본 명세서에서 집합적으로 "정합 회로들"로 지칭됨)에 결합된 트랜지스터 다이들을 포함할 수 있다. 고조파 종단 회로들 및 임피던스 정합 회로들은, 예를 들어, 집적 수동 디바이스(IPD) 회로들을 사용하여 구현될 수 있다. IPD 회로들은, 예를 들어, 세라믹 기판(예를 들어, 알루미나 기판)과 같은 기판 또는 그 위에 형성된 커패시터들, 인덕터들 및/또는 저항기들을 갖는 인쇄 회로 기판을 포함할 수 있다. 본 개시내용의 일부 실시예들에서, 본드와이어들은 (1) IPD 회로들과 패키지의 입력/출력 사이에, (2) IPD 회로들과 트랜지스터 다이 사이에, (3) IPD 회로들 사이에, 및(4) IPD 회로들의 부분들과 IPD 회로들의 튜닝가능한 요소들 사이에 결합될 수 있다. 이러한 본드와이어들은 인덕터들로서 작용할 수 있고, 커패시터들은 예를 들어, 인덕터-커패시터-인덕터(LCL) 리액티브 회로가 트랜지스터 다이의 입력 및/또는 출력에 형성될 수 있도록 IPD 회로들의 일부로서 형성될 수 있다.
임피던스 정합 디바이스로서 역할을 하기 위해, IPD 회로는 패키징된 증폭기의 입력(입력 임피던스 정합 회로의 경우) 또는 출력(출력 임피던스 정합 회로의 경우)을 정합시키도록 구성될 필요가 있을 수 있다. 유사하게, 고조파 종단 회로로서 역할하기 위해, IPD 회로는 패키징된 증폭기의 기본 동작 주파수에 기초하여 구성될 필요가 있을 수 있다. 그 결과, IPD 회로들은 (예를 들어, 입력 임피던스, 출력 임피던스, 동작 주파수 및/또는 다른 인자들과 관련하여) 패키징된 증폭기가 동작할 것으로 예상되는 특정 환경에 대해 튜닝될 필요가 있을 수 있다.
일부 실시예들에서, IPD 회로는 추가적으로 단순화될 수 있다. (예를 들어, 비대칭 증폭기들에 대해) 복수의 상이한 타입의 증폭기들을 갖는 반도체 패키지들에서, 트랜지스터 다이들은 종종 상이한 크기들을 갖는다. 상이한 다이 크기들의 사용은 상이한 값의, 다이의 기생 성분들(예를 들어, 기생 커패시턴스, 기생 인덕턴스 등)을 생성할 수 있고, 따라서 임피던스 정합 네트워크들의 특성들은 특정 제품에 포함된 트랜지스터 다이들의 타입들에 기초하여 최적화될 필요가 있을 수 있다. 균일 트랜지스터 기반 컴포넌트를 사용함으로써, 주어진 정합 네트워크의 다수의 사본들이, 타입 및 물리적 레이아웃 둘 다에 관하여, 실질적으로 동일한 기본 컴포넌트들을 사용하여 생성될 수 있다. IPD 회로들의 정합 컴포넌트 크기들은 동일하지만, 네트워크가 많은 상이한 전력 레벨들에 걸쳐 작동하도록 수정가능할 수 있게 하기 위해 튜닝가능한 컴포넌트가 IPD 회로에 추가될 수 있다. 그 결과, 이전에 다이 본딩을 사용하여(종종 각각의 상이한 크기의 다이에 대해 상이한 다이 본딩 머신을 사용하여) 패키지에 장착된 많은 상이한 크기의 IPD 다이들을 요구했을 수 있는 IPD 회로들(예를 들어, 정합 네트워크)는 다수의 IPD 다이들을 포함하는 단일 균일 트랜지스터 기반 컴포넌트의 다수의 인스턴스들을 사용하여 구현될 수 있다. 제조 동안 쉽게 수정될 수 있는 본드와이어들을 이용하여, 제조되는 제품의 타입은 주로 본드와이어 변동에 기초하여 그리고/또는 본드와이어 변동에만 기초하여 변화될 수 있다. 본 명세서에 설명된 실시예들은 주어진 반도체 패키지의 제조 동안 및/또는 반도체 패키지들 사이에 상이한 다이들을 수용하기 위해 웨이퍼들을 변경할 필요성의 상당한 감소를 허용할 수 있다.
복수의 균일 트랜지스터 기반 컴포넌트들을 사용하여 증폭기 패키지들을 구현하는 것은 비대칭 증폭기들(즉, 상이한 이득들 및/또는 성능 특성들을 갖는 다수의 경로들을 포함하는 증폭기들)의 제조와 관련하여 특히 유리할 수 있는데, 그 이유는 이러한 증폭기들이 통상적으로 상이한 크기들을 갖는 다수의 상이한 다이들을 포함하는 경향이 있었기 때문이다. 반도체 디바이스들을 제조하는데 있어서 균일 트랜지스터 기반 컴포넌트의 사용으로 인해 얻어질 수 있는 비용 이점들이 또한 존재한다. 예를 들어, 다수의 상이한 크기의 다이들에 대한 마스크들을 설계 및/또는 처리할 필요가 없을 수 있기 때문에 설계 시간, 생산 비용, 및/또는 생산 시간이 더 낮을 수 있다. 추가적인 예로서, 2개의 상이한 크기의 다이를 갖는 하나의 웨이퍼를 활용할 필요가 없을 수 있으며, 이는 조립 및 테스트시 발생되는 복잡성(즉, 대량 생산에서 웨이퍼 상의 상이한 설계들을 추적하는 것)을 피할 수 있다. 균일 트랜지스터 기반 컴포넌트들의 사용은 또한 동일한 웨이퍼들의 증가된 웨이퍼 수량의 사용으로 인해(예를 들어, 공통 다이들의 증가된 사용으로 인해) 비용을 감소시킬 수 있다. 균일 트랜지스터 기반 컴포넌트들의 사용은 또한 프로세스 변동을 제거함으로써 비용을 감소시킬 수 있는데, 그 이유는 2개의 별개의 웨이퍼들 대신에 균일 다이가 웨이퍼 상의 물리적으로 유사한 위치로부터 선택될 수 있기 때문이다. 균일 트랜지스터 기반 컴포넌트들의 사용은 또한 다수의 다이들을 조립할 때 제조 복잡성을 감소시킴으로써 비용을 감소시킬 수 있다. 예를 들어, 균일 트랜지스터 기반 컴포넌트의 사용은 다이를 본딩하기 위해 하나의 웨이퍼로부터 상이한 웨이퍼로 이동하는데 있어서 어떠한 전환도 없거나 전환들이 더 적다는 것을 의미할 수 있다. 또한, 더 큰 웨이퍼 크기의 이점이 증가한다. 본 명세서에 설명된 실시예들은 웨이퍼 밀도를 증가시킴으로써 개별 다이 비용을 상당히 낮출 수 있고, 복잡성을 감소시킴으로써 조립 시간을 개선할 수 있다. 그 결과, 본 개시내용의 실시예들을 사용하는 비용 및 조립 처리량 둘 다에 대한 이점이 있다.
본 개시내용의 실시예들에 따른 증폭기 패키지들은 종래의 디바이스들과 비교하여 더 적은 수의 상이한 다이/컴포넌트들을 사용하기 위해 복수의 균일 트랜지스터 기반 컴포넌트들을 포함한다. 본 명세서에 설명된 실시예들은 분할 및 조합 아키텍처들을 통해 대칭의 개념을 확장하고 아키텍처적으로 간단한 비대칭 증폭기 설계를 가능하게 한다. 본 개시내용의 실시예들은, 예를 들어, 출력 전력 레벨 및 주파수와 같은 상이한 특정 요건들의 제품들 사이의 증폭기 패키지 내부의 물리적 지오메트리의 차이들을 제한함으로써 이점을 제공한다.
또한, 디바이스 패키지를 형성하기 위해 사용되는 균일 다이들/칩들에서 더 높은 반복을 가능하게 함으로써, 본 개시내용의 실시예들은, 제조 동안, 패키지의 서브마운트에 더 많은 동일한 타입의 칩이 본딩된 이후에 다이들/칩들을 공급하기 위해 사용되는 웨이퍼가 (예를 들어, 본딩 머신에 의해) 변경될 수 있게 한다. 동일한 웨이퍼로부터 더 많은 다이들/칩들을 공급함으로써, 패키지의 균일 다이들/칩들이 웨이퍼 상의 물리적으로 근접한 위치들로부터 취해질 가능성이 증가된다. 이러한 특징은 패키지의 칩들/다이들 사이의 변동들을 감소시키는 추가적인 이점을 제공할 수 있는데, 그 이유는 물리적으로 근접한 다이들/칩들이 웨이퍼에 걸쳐 변할 수 있는 제조 특성들(예를 들어, 도핑 레벨들, 에칭 패턴들)로 인해 동일한 성능 레벨들 및 더 적은 변동들을 나타내는 경우가 많을 것이기 때문이다. 따라서, 사용되는 동일한 칩들/다이들의 수를 증가시키는 구성들을 사용하는 것은 다이들/칩들의 개별 다이들 사이의 성능 변동을 더 적게 야기할 수 있다.
위에서 논의된 바와 같이, 복수의 균일 트랜지스터 기반 컴포넌트들을 사용하여 형성되는 패키징된 증폭기들이 본 명세서에 개시되며, 각각의 균일 트랜지스터 기반 컴포넌트는 트랜지스터 다이 및/또는 하나 이상의 IPD 회로를 포함할 수 있다. 트랜지스터 다이는, 예를 들어, III족 질화물 기반 트랜지스터 증폭기일 수 있지만, 본 개시내용은 이에 제한되지 않는다. 도 1a 내지 도 1c는 본 개시내용의 실시예들에 따른 균일 트랜지스터 기반 컴포넌트들에 포함될 수 있는 대표적인 III족 질화물 기반 트랜지스터의 설계를 개략적으로 예시한다. 특히, 도 1a는 트랜지스터 다이(10)의 개략적인 평면도이다. 도 1a에서, 반도체 층 구조의 최상부 표면 상에 있는 금속화부의 대부분은 트랜지스터 다이(10)의 반도체 층 구조와 직접 접촉하는 금속화부를 예시하기 위해 제거되었다. 도 1b 및 도 1c는 각각 도 1a의 라인들 1B-1B 및 1C-1C를 따라 취해진 트랜지스터 다이(10)의 개략적인 단면도들이다. 도 1a 내지 도 1c(및 본 출원의 많은 다른 도면들)는 매우 단순화된 도면들이고, 실제 트랜지스터 다이들은 본 명세서의 단순화된 도면들에 도시되지 않은 더 많은 단위 셀들 및 다양한 회로 및 요소들을 포함할 수 있다는 것을 알 수 있을 것이다.
도 1a에 도시된 바와 같이, 트랜지스터 다이(10)는 반도체 층 구조(50) 상에 형성되는 상부측 금속화 구조(15)를 포함한다. 상부측 금속화 구조(15)는 게이트 버스(12) 및 드레인 버스(14), 복수의 게이트 핑거(22), 복수의 드레인 핑거(24) 및 복수의 소스 핑거(26)를 포함하고, 이들 모두는 반도체 층 구조(50)의 상부 표면 상에 형성된다. 게이트 핑거들(22), 드레인 핑거들(24) 및 소스 핑거들(26)은 서로 평행하게 연장될 수 있고, 게이트 핑거들(22)은 게이트 버스(12)로부터 제1 방향으로 연장되고, 드레인 핑거들(24)은 드레인 버스(14)로부터 제1 방향과 반대 방향으로 연장된다. 각각의 게이트 핑거(22)는 드레인 핑거(14)와 소스 핑거(26) 사이에 위치될 수 있다.
게이트 버스(12) 및 게이트 핑거들(22)은 제1 모놀리식 금속 패턴으로서 구현될 수 있다. 게이트 버스(12) 및 게이트 핑거들(22)은 트랜지스터 다이(10)의 게이트 전극 구조의 일부이다. 게이트 전극의 상부 부분(도시되지 않음)은 트랜지스터 다이(10)의 제1 단자(122)(도 1d 내지 도 1f 참조)(본 명세서에서 제1 본딩 패드 및/또는 게이트 단자라고도 지칭됨)로서 작용할 수 있다. 제1 회로 요소(도시되지 않음)는 예를 들어 본드와이어(도시되지 않음)에 의해 게이트 단자(122)에 연결될 수 있다. 제1 회로 요소는 증폭될 입력 신호를 트랜지스터 다이(10)에 전달할 수 있다.
드레인 버스(14) 및 드레인 핑거들(24)은 제2 모놀리식 금속 패턴으로서 구현될 수 있다. 드레인 버스(14) 및 드레인 핑거들(24)은 트랜지스터 다이(10)의 드레인 전극의 일부이다. 드레인 전극의 상부 부분(도시되지 않음)은 트랜지스터 다이(10)의 제2 단자(124)(도 1d 내지 도 1f 참조)(본 명세서에서 제2 본딩 패드 및/또는 드레인 단자라고도 지칭됨)로서 작용할 수 있다. 제2 회로 요소(도시되지 않음)는 예를 들어 본드와이어(도시되지 않음)에 의해 드레인 단자(124)에 연결될 수 있다. 제2 회로 요소는 트랜지스터 다이(10)에 의해 출력되는 증폭된 신호를 수신할 수 있다. 게이트 및 드레인 단자들(122, 124)은 도 1a에는 도시되지 않지만, 도 1d 내지 도 1f에 개략적으로 도시된다.
소스 핑거들(26)은 복수의 금속-도금된 소스 비아들(46)에 의해 반도체 층 구조(50)의 하단 측 상에 위치되는 트랜지스터 다이(10)의 소스 단자(36)에 물리적으로 그리고 전기적으로 연결된다. 각각의 금속-도금된 소스 비아(46)는 상부 금속화 구조(15)로부터 반도체 층 구조(50)를 통해 연장될 수 있다. 각각의 금속-도금된 소스 비아(46)는 (예를 들어, 이방성 에칭에 의해) 반도체 층 구조(50)를 통해 개구들을 형성함으로써 그리고 이어서 개구들의 측벽들을 코팅하는(또는, 대안적으로, 채우는) 금속-도금을 퇴적함으로써 각각 구현될 수 있다.
게이트 금속화부(12, 22), 드레인 금속화부(14, 24) 및 소스 금속화부(26)를 서로로부터 격리시키는 하나 이상의 층간 절연 층(18)(도 1b 참조)이 형성된다. 층간 절연 층(들)(18)은 SiN, SiO2 등과 같은 유전체 재료를 포함할 수 있다.
트랜지스터 다이(10)는 복수의 단위 셀 트랜지스터들(102)을 포함하고, 그 중 하나는 도 1a에서 파선 박스로 표시된다. 단위 셀 트랜지스터(102)는 식별된 게이트 핑거(22), 드레인 핑거(24) 및 소스 핑거(26) 아래에 있는 반도체 층 구조(50)의 부분들과 함께 게이트 핑거(22), 드레인 핑거(24)의 부분 및 소스 핑거(26)의 부분을 포함한다. 게이트 핑거들(22) 모두가 공통 게이트 버스(12)에 전기적으로 연결되고, 드레인 핑거들(24) 모두가 공통 드레인 버스(14)에 전기적으로 연결되고, 소스 핑거들(26) 모두가 공통 소스 단자(36)에 전기적으로 연결되기 때문에, 단위 셀 트랜지스터들(102) 모두가 병렬로 함께 전기적으로 연결된다는 것을 알 수 있다. 트랜지스터 다이(10)는 III족 질화물 기반 HEMT 트랜지스터 증폭기를 포함할 수 있다.
도 1b 및 도 1c는 반도체 층 구조(50)를 보다 상세하게 예시한다. 도 1b 및 도 1c에 도시한 바와 같이, 반도체 층 구조(50)는 복수의 반도체 층을 포함한다. 도시된 실시예에서, 총 2개의 반도체 층들, 즉 채널 층(54) 및 채널 층(54)의 상부측 상에 있는 배리어 층(56)이 도시된다. 반도체 층 구조(50)는 추가적인 반도체 및/또는 비-반도체 층들을 포함할 수 있다(그리고, 전형적으로 이들을 포함할 것이다). 예를 들어, 반도체 층 구조(50)는 다른 반도체 층들이 성장되는 성장 기판(52)을 포함할 수 있다. 성장 기판(52)은, 예를 들어, 4H-SiC 또는 6H-SiC 기판을 포함할 수 있다. 다른 실시예들에서, 성장 기판(52)은 상이한 반도체 재료(예를 들어, 실리콘 또는 III족 질화물 기반 재료, GaAs, ZnO, InP) 또는 비-반도체 재료(예를 들어, 사파이어)를 포함할 수 있다. 성장 기판(52)은, 비-반도체 재료로 형성되더라도, 반도체 층 구조(50)의 일부인 것으로 고려된다.
선택적인 버퍼, 핵형성 및/또는 전이 층들(도시되지 않음)이 채널 층(54) 아래의 성장 기판(52) 상에 제공될 수 있다. 예를 들어, SiC 성장 기판(52)과 반도체 층 구조(50)의 나머지 사이에 적절한 결정 구조 전이를 제공하기 위해 AlN 버퍼 층이 포함될 수 있다. 추가적으로, 스트레인 밸런싱 전이 층(들)이 또한 제공될 수 있다.
일부 실시예들에서, 채널 층(54)의 전도대 에지의 에너지가 채널과 배리어 층들(54, 56) 사이의 계면에서 배리어 층(56)의 전도대 에지의 에너지보다 작다면, 채널 층(54)은 AlxGa1-xN과 같은 III족 질화물 재료이고, 여기서 0≤x<1이다. 본 개시내용의 특정 실시예들에서, x=0은 채널 층(54)이 갈륨 질화물("GaN")임을 나타낸다. 채널 층(54)은 또한 InGaN, AlInGaN 등과 같은 다른 III족 질화물들일 수 있다. 채널 층(54)은 도핑되지 않거나 의도하지 않게 도핑될 수 있으며, 예를 들어 약 20 Å보다 큰 두께로 성장될 수 있다. 채널 층(54)은 또한 GaN, AlGaN 등의 조합들 또는 초격자(superlattice)와 같은 다층 구조일 수 있다.
채널 층(54)은 배리어 층(56)의 적어도 일부의 밴드갭보다 작은 밴드갭을 가질 수 있고, 채널 층(54)은 또한 배리어 층(56)보다 큰 전자 친화도를 가질 수 있다. 특정 실시예들에서, 배리어 층(56)은 약 0.1nm 내지 약 10nm 이상의 두께를 갖는 AlN, AlInN, AlGaN 또는 AlInGaN이다. 특정 실시예들에서, 배리어 층(56)은 채널 층(54)과 배리어 층(56) 사이의 계면에서 상당한 캐리어 농도를 유도하기에 충분히 두껍고 충분히 높은 Al 조성 및 도핑을 갖는다.
배리어 층(56)은 III족 질화물일 수 있고, 채널 층(54)의 밴드갭보다 큰 밴드갭 및 채널 층(54)보다 작은 전자 친화도를 가질 수 있다. 따라서, 본 개시내용의 특정 실시예들에서, 배리어 층(56)은 AlGaN, AlInGaN 및/또는 AlN 또는 이들의 층들의 조합들을 포함할 수 있다. 배리어 층(56)은, 예를 들어, 약 0.1 nm 내지 약 30 nm의 두께일 수 있다. 특정 실시예들에서, 배리어 층(56)은 도핑되지 않거나 n-형 도펀트로 약 1019 cm-3 미만의 농도로 도핑된다. 본 개시내용의 일부 실시예들에서, 배리어 층(56)은 AlxGa1-xN이고, 여기서 0<x<1이다.
배리어 층(56)과 채널 층(54) 사이의 밴드갭의 차이 및 배리어 층(56)과 채널 층(54) 사이의 계면에서의 압전 효과들로 인해, 채널 층(54)과 배리어 층(56) 사이의 접합부에서 채널 층(54)에 2차원 전자 가스(2DEG)가 유도된다. 2DEG는 각각의 단위 셀 트랜지스터(102)의 소스 영역과 그 연관된 드레인 영역 사이의 전도를 허용하는 고도 전도성 층으로서 작용하며, 여기서 소스 영역은 소스 핑거(26) 바로 아래에 있는 반도체 층 구조(50)의 부분이고 드레인 영역은 대응하는 드레인 핑거(24) 바로 아래에 있는 반도체 층 구조(50)의 부분이다.
도 1d 내지 도 1f는 본 개시내용의 실시예들에 따른 트랜지스터 다이들이 패키징된 트랜지스터들(1A 내지 1C)을 각각 제공하기 위해 패키징될 수 있는 몇몇 예시적인 방식들을 예시하는 개략적인 단면도들이다. 도 1d 내지 도 1f는 도 1a 내지 도 1c의 트랜지스터 다이(10)가 패키징되는 것을 도시하지만, 본 개시내용의 실시예들에 따른 트랜지스터 다이들 및 디바이스 컴포넌트들 중 임의의 것이 도 1d 내지 도 1f에 예시된 패키지들뿐만 아니라, 본 기술분야의 통상의 기술자가 이해하는 다른 패키지들로 패키징될 수 있다는 것을 알 수 있을 것이다.
도 1d는 패키징된 III족 질화물 기반 트랜지스터(1A)의 개략적인 측면도이다. 도 1d에 도시된 바와 같이, 패키징된 트랜지스터(1A)는 개방 캐비티 패키지(21A)로 패키징된 트랜지스터 다이(10)를 포함한다. 패키지(21A)는 금속 게이트 리드들(210A), 금속 드레인 리드들(220A), 금속 서브마운트(76), 측벽들(78) 및 리드(80)를 포함한다.
서브마운트(76)는 패키지(21A)의 열 관리를 돕도록 구성된 재료들을 포함할 수 있다. 예를 들어, 서브마운트(76)는 구리 및/또는 몰리브덴을 포함할 수 있다. 일부 실시예들에서, 서브마운트(76)는 다수의 층들로 구성될 수 있고/있거나 비아들/인터커넥트들을 포함할 수 있다. 예시적인 실시예에서, 서브마운트(76)는 각 주 표면 상에 구리 클래딩 층들이 있는 코어 몰리브덴 층을 포함하는 다층 구리/몰리브덴/구리 금속 플랜지일 수 있다. 일부 실시예들에서, 서브마운트(76)는 리드 프레임 또는 금속 슬러그의 일부인 금속 히트 싱크를 포함할 수 있다. 측벽들(78) 및/또는 덮개(80)는 일부 실시예들에서 절연 재료로 형성되거나 절연 재료를 포함할 수 있다. 예를 들어, 측벽(78) 및/또는 덮개(80)는 세라믹 재료로 형성되거나 세라믹 재료를 포함할 수 있다. 일부 실시예들에서, 측벽(78) 및/또는 덮개(80)는, 예를 들어, Al2O3로 형성될 수 있다. 덮개(80)는 에폭시 접착제를 사용하여 측벽(78)에 접착될 수 있다. 측벽들(78)은 예를 들어, 브레이징을 통해 서브마운트(76)에 부착될 수 있다. 게이트 리드(210A) 및 드레인 리드(220A)는 측벽들(78)을 통해 연장되도록 구성될 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않는다.
트랜지스터 다이(10)는 금속 서브마운트(76), 세라믹 측벽들(78) 및 세라믹 덮개(80)에 의해 정의된 공기-충전된 캐비티(79)에서 금속 서브마운트(76)의 상부 표면 상에 장착된다. 위에서 설명된 바와 같이, 트랜지스터 다이(10)의 게이트 및 드레인 단자들(122, 124)은 반도체 층 구조(50)의 선단 측 상에 있는 반면, 소스 단자(136)는 반도체 층 구조(50)의 하단 측 상에 있다. 소스 단자(36)는 예를 들어, 전도성 다이 부착 재료(도시되지 않음)를 사용하여 금속 서브마운트(76) 상에 장착될 수 있다. 금속 서브마운트(76)는 소스 단자(36)에 대한 전기적 연결을 제공할 수 있고, 또한 트랜지스터 다이(10)에서 생성되는 열을 소산시키는 열 소산 구조로서 역할을 할 수 있다. 열은 트랜지스터 다이(102)의 상부 부분에서 주로 생성되고, 여기서, 비교적 높은 전류 밀도들이, 예를 들어, 단위 셀 트랜지스터들(10)의 채널 영역들에서 생성된다. 이러한 열은 소스 비아들(46) 및 반도체 층 구조(50)를 통해 소스 단자(36)로 전달된 다음 금속 서브마운트(76)로 전달될 수 있다.
입력 정합 회로들(90) 및/또는 출력 정합 회로들(92)은 또한 패키지 내에 장착될 수 있다. 정합 회로들(90, 92)은 임피던스 정합 및/또는 고조파 종단 회로들을 포함할 수 있다. 임피던스 정합 회로들은 패키징된 트랜지스터(1A)에 입력되거나 그로부터 출력되는 신호들의 기본 컴포넌트의 임피던스를 트랜지스터 다이(10)의 입력 또는 출력에서의 임피던스에 각각 정합시키기 위해 사용될 수 있다. 고조파 종단 회로들은 트랜지스터 다이(10)의 입력 또는 출력에 존재할 수 있는 기본 신호의 고조파들을 접지시키는 데 사용될 수 있다. 하나보다 많은 입력 정합 회로(90) 및/또는 출력 정합 회로(92)가 제공될 수 있다. 도 1d에 개략적으로 도시된 바와 같이, 입력 및 출력 정합 회로들(90, 92)은 금속 서브마운트(76) 상에 장착될 수 있다. 게이트 리드(210A)는 하나 이상의 본드와이어(180)에 의해 입력 정합 회로(90)에 연결될 수 있고, 입력 정합 회로(90)는 하나 이상의 추가적인 본드와이어(180)에 의해 트랜지스터 다이(10)의 게이트 단자(122)에 연결될 수 있다. 유사하게, 드레인 리드(220A)는 하나 이상의 본드와이어(180)에 의해 출력 정합 회로(92)에 연결될 수 있고, 출력 정합 회로(92)는 하나 이상의 추가적인 본드와이어(180)에 의해 트랜지스터 다이(10)의 드레인 단자(124)에 연결될 수 있다. 유도성 요소들인 본드와이어들(180)은 입력 및/또는 출력 정합 회로들의 일부를 형성할 수 있다.
도 1e는 인쇄 회로 기판 기반 패키지(21B)에 패키징된 도 1a 내지 도 1c의 트랜지스터 다이(10)를 포함하는 패키징된 III족 질화물 기반 트랜지스터(1B)의 개략적인 측면도이다. 패키징된 트랜지스터(1B)는, 패키지(21A)의 게이트 및 드레인 리드들(210A, 220A)이 패키지(21B) 내의 인쇄 회로 기판 기반 리드들(210B, 220B)로 대체된다는 점을 제외하고는, 도 1d의 패키징된 트랜지스터(1A)와 매우 유사하다.
패키지(21B)는 서브마운트(76), 세라믹 측벽들(78), 세라믹 덮개(80)를 포함하며, 이들 각각은 위에서 논의된 패키지(21A)의 유사한 번호의 요소들과 실질적으로 유사할 수 있다. 패키지(21B)는 인쇄 회로 기판(224)을 더 포함한다. 인쇄 회로 기판(224) 상의 도전성 트레이스들은 금속 게이트 리드(210B) 및 금속 드레인 리드(220B)를 형성한다. 인쇄 회로 기판(224)은 예를 들어 전도성 접착제를 통해 서브마운트(76)에 부착될 수 있다. 인쇄 회로 기판(76)은 중앙 개구를 포함하고, 트랜지스터 다이(10)는 이 개구 내에서 서브마운트(76) 상에 장착된다. 패키징된 트랜지스터(1B)의 다른 컴포넌트들은 패키징된 트랜지스터(1A)의 유사한 번호의 컴포넌트들과 동일할 수 있으므로, 그에 대한 추가 설명은 생략될 것이다.
도 1f는 다른 패키징된 III족 질화물 기반 트랜지스터(1C)의 개략적인 측면도이다. 패키징된 트랜지스터(1C)는 상이한 패키지(21C)를 포함한다는 점에서 패키징된 트랜지스터(1A)와 상이하다. 패키지(21C)는 (패키지(21A)의 유사한 번호의 서브마운트(76)와 유사하거나 동일할 수 있는) 금속 서브마운트(76)뿐만 아니라, 금속 게이트 및 드레인 리드들(210C, 220C)을 포함한다. 패키징된 트랜지스터(1C)는 또한 트랜지스터 다이(10), 리드들(210C, 220C), 및 금속 서브마운트(76)를 적어도 부분적으로 둘러싸는 플라스틱 오버몰드(83)를 포함한다. 패키징된 트랜지스터(1C)의 다른 컴포넌트들은 패키징된 트랜지스터(1A)의 유사한 번호의 컴포넌트들과 동일할 수 있으므로, 그에 대한 추가 설명은 생략될 것이다.
트랜지스터 다이(10)의 제조는 웨이퍼 상에 복수(예를 들어, 수백 또는 수천)의 트랜지스터 다이(10)의 형성을 포함할 수 있다. 트랜지스터 다이들(10) 중 개별 트랜지스터 다이들은 나중에 웨이퍼로부터 개체화되고, 도 1d 내지 도 1f에 예시된 패키지들(1A-1C)과 같은 디바이스 패키지 내에 배치될 수 있다.
도 2는 본 개시내용의 일부 실시예들에 따른 균일 트랜지스터 기반 컴포넌트(110)의 개략도이다. 균일 트랜지스터 기반 컴포넌트(110)는 다수의 개별 디바이스들을 포함할 수 있다. 균일 트랜지스터 기반 컴포넌트(110)의 디바이스들은 트랜지스터 다이(120) 및 IPD 회로(130)를 포함할 수 있다.
일부 실시예들에서, 트랜지스터 다이(120)는 도 1a 내지 도 1c에 예시된 것과 같은 III족 질화물 기반 트랜지스터 증폭기일 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 트랜지스터 다이(120)는 금속 산화물 반도체 FET(MOSFET)와 같은 전계 효과 트랜지스터(FET)일 수 있다. 트랜지스터 다이(120)는 본 명세서에서 트랜지스터 및 트랜지스터 다이 둘 다로 지칭될 수 있다. 트랜지스터 다이(120)는 임의의 타입의 구성을 가질 수 있다. 일부 실시예들에서, 트랜지스터 다이(120)는 20W 이하의 평균 출력 전력을 가질 수 있다. 일부 실시예들에서, 트랜지스터 다이(120)는 10W 이하의 평균 출력 전력을 가질 수 있다. 일부 실시예들에서, 트랜지스터 다이(120)는 15mm 이하의 총 게이트 둘레를 가질 수 있다. 일부 실시예들에서, 트랜지스터 다이(120)는 10mm 이하의 총 게이트 둘레를 가질 수 있다.
트랜지스터 다이(120)는 본드와이어들이 부착될 수 있는 본딩 표면들을 포함할 수 있다. 예를 들어, 트랜지스터 다이(120)는 제1 본딩 패드(122) 및 제2 본딩 패드(124)를 가질 수 있다. 일부 실시예들에서, 제1 본딩 패드(122)는 트랜지스터 다이(120)의 제1 측(예를 들어, 입력 측 또는 게이트 측) 상에 있을 수 있고, 제2 본딩 패드(124)는 트랜지스터 다이(120)의 제2 측(예를 들어, 출력 측 또는 드레인 측) 상에 있을 수 있다. 일부 실시예들에서, 제1 본딩 패드(122)는 트랜지스터 다이(120)의 다이의 일부인 트랜지스터 다이(120)의 트랜지스터 셀들의 게이트들에 결합될 수 있고/있거나 제2 본딩 패드(124)는 트랜지스터 다이(120)의 다이의 일부인 트랜지스터 다이(120)의 트랜지스터 셀들의 드레인들에 결합될 수 있지만, 본 개시내용은 이에 제한되지 않는다.
IPD 회로(130)는 주 IPD 요소(135) 및 하나 이상의 튜닝가능한 IPD 요소(138)를 포함할 수 있다. 주 IPD 요소(135)는, 예를 들어, 하나 이상의 커패시터 회로 또는 다른 회로 요소를 포함할 수 있다. 주 IPD 요소(135)는, 예를 들어, 임피던스 정합 및/또는 고조파 종단 기능을 제공할 수 있다. 튜닝가능한 IPD 요소들(138)은 추가적인 커패시터 회로들 또는 다른 회로 요소들을 포함할 수 있다. 본 명세서에서 추가로 설명되는 바와 같이, 튜닝가능한 IPD 요소들(138)은 IPD 회로(130)에 튜닝가능한 기능성을 제공하도록 구성될 수 있다.
IPD 회로(130)는 본드와이어들이 부착될 수 있는 본딩 표면들을 포함할 수 있다. 예를 들어, 주 IPD 요소(135)는 본딩 패드(132)를 가질 수 있다. 일부 실시예들에서, 본딩 패드(132)는 주 IPD 요소(135)의 상부 표면 상에 있을 수 있고 주 IPD 요소(135) 내의 IPD 회로 요소들(예를 들어, 커패시터들)에 결합될 수 있다. 각각의 튜닝가능한 IPD 요소(138)는 본딩 패드(142)를 가질 수 있다. 일부 실시예들에서, 본딩 패드(142)는 튜닝가능한 IPD 요소(138)의 상부 표면 상에 있을 수 있고, 튜닝가능한 IPD 요소(138) 내의 IPD 회로 요소들(예를 들어, 커패시터들)에 결합될 수 있다.
본드와이어들은 IPD 회로(130)를 트랜지스터 다이(120)에 전기적으로 연결하기 위해 사용될 수 있다(예를 들어, 본드와이어들이 주 IPD 요소(135)의 본딩 패드(132)로부터 트랜지스터 다이(120)의 제1 본딩 패드(122)로 연장됨). 제1 외부 회로를 균일 트랜지스터 기반 컴포넌트(110)에 전기적으로 연결하는 추가적인 본드와이어들(예를 들어, 입력 리드로부터 주 IPD 요소(135)의 본딩 패드(132)로 연장되는 본드와이어들) 및/또는 제2 외부 회로를 균일 트랜지스터 기반 컴포넌트(110)에 전기적으로 연결하는 추가적인 본드와이어들(예를 들어, 트랜지스터 다이(120)의 제2 본딩 패드(124)로부터 출력 리드로 연장되는 본드와이어들)이 제공될 수 있다.
IPD 회로(130)는, 예를 들어, 트랜지스터 다이(120)에 임피던스 정합 및/또는 고조파 종단을 제공할 수 있다. 임피던스 정합 및/또는 고조파 종단의 구성은 본드와이어들의 타입 및/또는 구성을 변화시킴으로써 조정될 수 있다. 일부 실시예들에서, 임피던스 정합 및/또는 고조파 종단은 튜닝가능한 IPD 요소들(138) 중 하나 이상을 주 IPD 요소(135)에 전기적으로 결합함으로써 추가로 조정될 수 있다. 예를 들어, 본드와이어들이 주 IPD 요소(135)의 본딩 패드(132)와 튜닝가능한 IPD 요소(138)의 본딩 패드들(142) 중 하나 이상 사이에 결합될 수 있다.
도 3a 및 도 3b는 본 개시내용의 일부 실시예들에 따른, 균일 트랜지스터 기반 컴포넌트(110)로의 그리고 그 내부의 본드와이어 부착들의 예들을 예시한다. 도 3a를 참조하면, 복수의 본드와이어(180)가 균일 트랜지스터 기반 컴포넌트(110)에 결합될 수 있다. 예를 들어, 제1 본드와이어들(180_1)은 다른 회로 요소 또는 패키지의 다른 부분으로부터(예를 들어, 입력 리드로부터) 주 IPD 요소의 본딩 패드(132)에 결합될 수 있다. 도 3a에 예시된 제1 본드와이어들(180_1)의 수는 단지 예이고 본 개시내용을 제한하기를 의도하지 않는다. 제1 본드와이어들(180_1)의 수 및 프로파일을 변화시키는 것은, 예를 들어, 균일 트랜지스터 기반 컴포넌트(110)의 전류 전달 능력 및/또는 IPD 회로(130)의 임피던스를 변화시킬 수 있다.
제2 본드와이어들(180_2)은 주 IPD 요소(135)의 본딩 패드(132)와 트랜지스터 다이(120)의 제1 본딩 패드(122) 사이에 결합될 수 있다. 그 결과, IPD 회로(130)는 트랜지스터 다이(120)에 전기적으로 연결될 수 있다. 도 3a에 예시된 제2 본드와이어들(180_2)의 수는 단지 예이고 본 개시내용을 제한하기를 의도하지 않는다. 제2 본드와이어들(180_2)의 수 및 프로파일을 변화시키는 것은, 예를 들어, 균일 트랜지스터 기반 컴포넌트(110)의 전류 전달 능력 및/또는 IPD 회로(130)의 임피던스를 변화시킬 수 있다.
제3 본드와이어들(180_3)은 균일 트랜지스터 기반 컴포넌트(110)의 제2 본딩 패드(124)로부터 패키지의 다른 회로 요소 또는 다른 부분에(예를 들어, 출력 리드에) 결합될 수 있다. 도 3a에 예시된 제3 본드와이어들(180_3)의 수는 단지 예이고 본 개시내용을 제한하기를 의도하지 않는다. 제3 본드와이어들(180_3)의 수 및 프로파일을 변화시키는 것은, 예를 들어, 균일 트랜지스터 기반 컴포넌트(110)의 전류 전달 능력을 변화시킬 수 있다.
본드와이어들(180)은 거리(D)만큼 서로 이격될 수 있다. 본드와이어들(180) 중 인접한 본드와이어들 사이의 거리(D)는 균일할 필요는 없다. 예를 들어, 제1 본드와이어들(180_1), 제2 본드와이어들(180_2), 및/또는 제3 본드와이어들(180_3) 중 인접한 본드와이어들 사이의 거리(D)는 균일 트랜지스터 기반 컴포넌트(110) 전체에 걸쳐 변할 수 있다. 또한, 제1 본드와이어들(180_1) 중 인접한 본드와이어들 사이의 거리는 제2 본드와이어들(180_2) 및/또는 제3 본드와이어들(180_3)의 거리와 상이할 수 있다.
도 3b는 주 IPD 요소(135)의 본딩 패드(132)와 튜닝가능한 IPD 요소들(138)의 본딩 패드들(142) 중 하나 이상 사이에 제4 본드와이어들(180_4)이 추가된 도 3a의 것과 유사한 구성을 예시한다. 도 3b에 예시된 제4 본드와이어들(180_4)의 수는 단지 예이고 본 개시내용을 제한하기를 의도하지 않는다. 제4 본드와이어들(180_4)의 수 및 프로파일을 변화시키는 것은, 예를 들어, IPD 회로(130)의 임피던스 및/또는 커패시턴스를 변화시킬 수 있다. 제4 본드와이어들(180_4)을 추가함으로써, 튜닝가능한 IPD 요소들(138) 중 하나 이상이 IPD 회로(130)에 결합될 수 있다. 예를 들어, IPD 회로(130)의 커패시턴스는 튜닝가능한 IPD 요소들(138) 중 제1 요소를 주 IPD 요소(135)에 결합함으로써 제1 양만큼 증가될 수 있고, IPD 회로(130)의 커패시턴스는 튜닝가능한 IPD 요소들(138) 중 제2 요소를 주 IPD 요소(135)에 추가적으로 결합함으로써 제2 양만큼 증가될 수 있다. 2개의 튜닝가능한 IPD 요소들(138)만이 도 3a 및 도 3b에 예시되지만, 본 개시내용으로부터 벗어나지 않고 더 많거나 더 적은 튜닝가능한 IPD 요소들(138)이 존재할 수 있다는 것을 이해할 수 있을 것이다. 각각의 튜닝가능한 IPD 요소(138)에 의해 추가되는 커패시턴스의 양은 IPD 회로(130)에 의해 추가되는 가능한 커패시턴스들의 수를 증가시키기 위해 상이할 수 있다.
도 3a 및 도 3b를 참조하면, 균일 트랜지스터 기반 컴포넌트(110)는 디바이스들의 유한 세트를 갖는 공통 포맷을 사용하여 이루어질 수 있는 다수의 구성 옵션들을 제공한다는 것을 알 수 있다. 예를 들어, 본드와이어들(180)의 수 및 프로파일은 디바이스의 특성들을 변경하도록 조정될 수 있다. 또한, 튜닝가능한 IPD 요소들(138) 중 하나 이상은 디바이스의 특성들을 추가로 조정하기 위해 선택적으로 연결될 수 있다. 이러한 방식으로, 균일 트랜지스터 기반 컴포넌트(110)를 사용하여, 본드와이어들(180)의 구성만을 조정함으로써(예를 들어, 구성가능한 반도체 디바이스 플랫폼에 다양한 본드와이어 구성들을 제공함으로써) 상이한 특성들을 갖는 복수의 패키지가 제조될 수 있다. 더 적은 개별 컴포넌트들의 사용은 제조 프로세스에서의 변동을 감소시켜, 복잡성 및 비용의 감소를 초래한다. 패키지에 걸쳐 유한한 수의 다이 구성들을 재사용함으로써, 다이 본드 프로세스에서의 웨이퍼 이송들의 횟수가 감소될 수 있다. 또한, 패키지 핀들에 걸쳐 더 적은 수의 다이들을 사용하는 것은 제조 프로세스가 다이들이 동일한 웨이퍼로부터 그리고 웨이퍼 상의 동일한 또는 근접한 스폿으로부터 선택되는 빈도를 증가시키는 것을 허용할 수 있다. 따라서, 패키지 내의 다이들은 유사한 웨이퍼 가공 변동을 가질 수 있는데, 그 이유는 다이들이 서로 물리적으로 가까울 수 있는 위치들로부터 유래된 것이기 때문이다.
도 4a 내지 도 4f는 본 개시내용의 일부 실시예들에 따른, 균일 트랜지스터 기반 컴포넌트(110)의 물리적 특성들을 변화시키는 데 사용될 수 있는 예시적인 구성들의 개략도들이다.
도 4a를 참조하면, IPD 회로(130)에 연결되는 제1 본드와이어들(180_1)은 제1 본드와이어들(180_1) 중 인접한 본드와이어들 사이에 제1 거리(D1)를 가질 수 있다. 일부 실시예들에서, 제1 본드와이어들(180_1) 중 인접한 본드와이어들 사이의 제1 거리(D1)는 제1 본드와이어들(180_1) 사이의 상호 인덕턴스를 변화시키고/시키거나 본딩 패드(예를 들어, 본딩 패드(1320)) 상에 제공될 수 있는 제1 본드와이어들(180_1)의 수를 조정하기 위해 조정될 수 있다. 제1 거리(D1)는 제조 공차 내에서 미리 결정될 수 있고, (예를 들어, 동작 주파수 또는 임피던스 정합과 같은 특정 특성을 갖는 반도체 디바이스를 제조하기 위해) 제조 동안 균일 트랜지스터 기반 컴포넌트(110)에 적용될 수 있다. 제1 거리(D1)는, 예를 들어, IPD 회로(130)의 인덕턴스와 같은 기생 소거 또는 리액턴스 변동에 영향을 미칠 수 있고, 예를 들어, 특정 입력 임피던스 정합 또는 입력 고조파 종단을 확립하기 위해 사용될 수 있다. 본드와이어 프로파일 및/또는 구성의 변동들에 의해 영향을 받을 수 있는 반도체 디바이스의 다른 특성들은 반도체 디바이스의 이득, 선형성, 및/또는 효율에 대한 수정들을 포함한다.
IPD 회로(130)와 트랜지스터 다이(120) 사이의 제2 본드와이어들(180_2)은 제2 본드와이어들(180_2) 중 인접한 본드와이어들 사이에 제2 거리(D2)를 가질 수 있다. 제1 본드와이어들(180_2)에서와 같이, 제2 거리(D2)는 결과적인 패키지에서 특정 특성을 생성하기 위해 제조 공차 내에서 미리 결정될 수 있고, 제조 동안 균일 트랜지스터 기반 컴포넌트(110)에 적용될 수 있다. 제2 거리(D2)는 또한 IPD 회로(130)의 인덕턴스에 영향을 미칠 수 있다.
제1 및 제2 본드와이어들(180_1, 180_2)의 구성들에 더하여, 제3 및 제4 본드와이어들(180_3, 180_4)의 구성들도 변화될 수 있다. 예를 들어, 도 4a는 제3 및 제4 본드와이어들(180_3, 180_4)의 수들이 도 3b의 예시적인 구성과 비교하여 상이할 수 있다는 것을 예시한다. 주 IPD 요소(135)와 튜닝가능한 IPD 요소(138) 사이의 제4 본드와이어들(180_4)의 수를 증가시키는 것은 IPD 회로(130)의 인덕턴스를 증가시킬 뿐만 아니라 디바이스의 전류 전달 능력을 증가시킬 수 있다.
도 4a는 제1 및 제2 본드와이어들(180_1, 180_2)이 교번 배치될 수 있다는 것을 예시하지만, 본 개시내용은 이러한 구성으로 제한되지 않는다. 도 4b는 제1 및 제2 본드와이어들(180_1, 180_2) 중 하나 이상이 서로 인접하게 배열될 수 있다는 것을 예시한다. 예를 들어, 도 4b에서, 제1 본드와이어들(180_1)은 그들 사이에 제3 거리(D3)를 갖고 쌍으로 배열되고, 제2 본드와이어들(180_2)은 그들 사이에 제4 거리(D4)를 갖고 쌍으로 배열된다. 일부 실시예들에서, 거리(D3, D4)는 서로 상이할 수 있다. 도 4b는 또한 주 IPD 요소(135)와 튜닝가능한 IPD 요소들(138) 사이에 제3 본드와이어들(180_3)이 제공되지 않는 실시예를 예시하며, 이는 IPD 회로(130)의 임피던스 정합 및/또는 고조파 종단 능력을 조정할 수 있다.
도 4a 및 도 4b는 본드와이어 구성을 변화시킴으로써 균일 트랜지스터 기반 컴포넌트(110)에 의해 제공될 수 있는 조합들의 수의 예들을 예시한다. 많은 제조 환경들에서, 본드와이어 구성은 제조 프로세스의 다른 양태들보다 변경하기가 비교적 덜 복잡하다. 결과적으로, 동작 주파수 및 임피던스 정합과 같은 상이한 특성들을 갖는 디바이스 패키지들 사이의 전환은 비교적 간단할 수 있다.
본드와이어들(180)의 물리적 배치에 더하여, 도 4c 내지 도 4f는 균일 트랜지스터 기반 컴포넌트(110)의 특성들이 본드와이어들(180)의 프로파일을 변화시킴으로써 변경될 수 있는 메커니즘들을 예시한다. 예를 들어, 도 4c를 참조하면, 본드와이어(180)는 제1 본딩 표면(410A)과 제2 본딩 표면(410B) 사이에 결합될 수 있다. 제1 및 제2 본딩 표면들(410A, 410B)은 균일 트랜지스터 기반 컴포넌트(110)의 본딩 표면들 중 임의의 것을 나타내도록 의도된다. 예를 들어, 제1 본딩 표면(410A)은 IPD 회로(130)의 본딩 패드(132)일 수 있고, 제2 본딩 표면(410B)은 트랜지스터 다이(120)의 제1 본딩 패드(122)일 수 있다. 도 4c 내지 도 4f는 균일 트랜지스터 기반 컴포넌트(110)에 대한 본딩 구성들의 예들을 예시하기 위해 제공되며, 본 개시내용을 제한하기를 의도하지 않는다.
본드와이어(180)는 제1 및/또는 제2 본딩 표면들(410A, 410B) 위에서 제1 높이(H1)로 연장될 수 있다. 본드와이어(180)의 높이 H1은, 예를 들어, 본드와이어(180)가 결합되는 회로의 임피던스(예를 들어, 인덕턴스)에 영향을 미칠 수 있다. 또한 본드와이어(180)의 높이(H1)를 변화시킴으로써- 본드와이어의 길이를 증가시킬 수 있음 -, 본드와이어(180)가 연결되는 회로의 특성이 변경될 수 있다.
도 4d는 본드와이어(180)가 제1 및/또는 제2 본딩 표면들(410A, 410B) 위에서 제2 높이(H2)로 연장되는 예를 예시한다. 제2 높이(H2)는 제1 높이(H1)와 상이할 수 있다. 도 4c 내지 도 4d를 비교하면, 디바이스의 특성들은 본드와이어들의 높이를 변화시킴으로써 변경될 수 있다.
도 4e를 참조하면, 본드와이어들(180)은 동일한 패키지 내에서 상이한 높이들에 제공될 수 있다. 예를 들어, 제1 본드와이어(180)는 제1 및/또는 제2 본딩 표면들(410A, 410B) 위에서 제3 높이(H3)로 연장될 수 있는 한편, 제2 본드와이어(180)는 제3 높이(H3)와 상이한 제4 높이(H4)에서 제1 및/또는 제2 본딩 표면들(410A, 410B) 위에서 연장된다. 상이한 높이들을 갖는 본드와이어들(180)을 제공하는 것- 상이한 길이들의 본드와이어들(180)을 포함할 수 있음 -은 균일 트랜지스터 기반 컴포넌트(110)의 임피던스의 더 정밀한 제어를 허용할 수 있다.
또한, 도 4e는 대략 동일한 거리만큼 이격되어 있는 제1 및/또는 제2 본딩 표면들(410A, 410B) 상의 지점들 사이에서 연장되는 본드와이어들을 예시한다. 예를 들어, 제1 본드와이어(180)는 제1 본딩 표면(410A) 상의 제1 지점으로부터 제2 본딩 표면(410B) 상의 제2 지점까지 연장될 수 있다. 제1 본딩 표면(410A) 및 제2 본딩 표면(410B) 상의 제1 지점은 (예를 들어, 수평 방향으로) 제3 거리(L3)로 서로 이격될 수 있다. 제2 본드와이어(180)는 제1 본딩 표면(410A) 상의 제3 지점으로부터 제2 본딩 표면(410B) 상의 제4 지점까지 연장될 수 있다. 제1 본딩 표면(410A) 및 제2 본딩 표면(410B) 상의 제3 지점은 (예를 들어, 수평 방향으로) 동일한 제3 거리(L3)로 서로 이격될 수 있다. 따라서, 본드와이어들(180)은 대략 동일한 거리만큼 이격되어 있지만 상이한 높이로 지점들 사이에서 연장될 수 있다.
도 4f는 본드와이어들(180)이 상이한 거리로 이격되고 상이한 높이로 지점들 사이에서 연장되는 예를 예시한다. 예를 들어, 제1 본드와이어(180)는 제1 및/또는 제2 본딩 표면들(410A, 410B) 위에서 제3 높이(H3)에서 제1 본딩 표면(410A) 상의 제1 지점으로부터 제2 본딩 표면(410B) 상의 제2 지점까지 연장될 수 있다. 제1 본딩 표면(410A) 및 제2 본딩 표면(410B) 상의 제1 지점은 (예를 들어, 수평 방향으로) 제3 거리(L3)로 서로 이격될 수 있다. 제2 본드와이어(180)는 제1 및/또는 제2 본딩 표면들(410A, 410B) 위의 제4 높이(H4)에서 제1 본딩 표면(410A) 상의 제3 지점으로부터 제2 본딩 표면(410B) 상의 제4 지점까지 연장될 수 있다. 제1 본딩 표면(410A) 및 제2 본딩 표면(410B) 상의 제3 지점은 (예를 들어, 수평 방향으로) 제4 거리(L4)로 서로 이격될 수 있다. 제4 거리(L4)는 제3 거리(L3)와 상이할 수 있다. 본드와이어들(180)의 길이 및/또는 높이를 변화시킴으로써, 균일 트랜지스터 기반 컴포넌트(110)의 특성들이 더 정밀하게 제어될 수 있다.
도 4a 내지 도 4f의 예들은 가능한 많은 구성들의 예시일 뿐이다. 본 기술분야의 통상의 기술자가 이해하는 바와 같이, 많은 수의 조합들이 가능하고, 그 모두를 나열하는 것은 곤란할 것이다. 본드와이어들(180)의 구성은 본드와이어들(180)의 수, 본드와이어들(180)의 배열, 인접한 본드와이어들(180) 사이의 거리, 본드와이어들(180)의 프로파일, 본드와이어들(180)의 타입, 및 본 기술분야의 통상의 기술자가 이해하는 다른 변형들을 포함하지만 이에 제한되지 않는 다수의 인자들로 조정가능할 수 있다.
본 개시내용의 균일 트랜지스터 기반 컴포넌트(110)의 실시예들은 도 2 내지 도 4f에서 단일 IPD 회로(130)를 갖는 것으로 예시되었지만, 이는 단지 예일 뿐임을 이해할 수 있을 것이다. 도 5는 본 개시내용의 일부 실시예들에 따른, IPD 회로(130)가 제1 IPD 회로(130)이고 균일 트랜지스터 기반 컴포넌트(110)가 또한 제2 IPD 회로(140)를 포함하는 예시적인 실시예를 예시한다.
제2 IPD 회로(140)는 제1 IPD 회로(130)와 구조적으로 유사 및/또는 동일할 수 있지만, 본 개시내용은 이에 제한되지 않는다. 예를 들어, 제2 IPD 회로(140)는 주 IPD 요소(145) 및 하나 이상의 튜닝가능한 IPD 요소(148)를 포함할 수 있다. 주 IPD 요소(145)는, 예를 들어, 제2 IPD 회로(140)의 하나 이상의 커패시터 회로 또는 다른 회로 요소를 포함할 수 있다. 주 IPD 요소(145)는, 예를 들어, 임피던스 정합 및/또는 고조파 종단 기능을 제공할 수 있다. 튜닝가능한 IPD 요소들(148)은 추가적인 커패시터 회로들 또는 제2 IPD 회로(140)의 다른 회로 요소들을 포함할 수 있다. 본 명세서에 설명된 바와 같이, 튜닝가능한 IPD 요소들(148)은 제2 IPD 회로(140)에 튜닝가능한 기능을 제공하도록 구성될 수 있다.
제2 IPD 회로(140)는 본드와이어들(180)이 부착될 수 있는 본딩 표면들을 포함할 수 있다. 예를 들어, 제2 IPD 회로(140)의 주 IPD 요소(145)는 본딩 패드(144)를 가질 수 있다. 일부 실시예들에서, 본딩 패드(144)는 주 IPD 요소(145)의 상부 표면 상에 있을 수 있고, 주 IPD 요소(145) 내의 IPD 회로 요소들(예를 들어, 커패시터들)에 결합될 수 있다. 튜닝가능한 IPD 요소들(148)은 본딩 패드(154)를 가질 수 있다. 일부 실시예들에서, 본딩 패드(154)는 튜닝가능한 IPD 요소(148)의 상부 표면 상에 있을 수 있고, 튜닝가능한 IPD 요소(148) 내의 IPD 회로 요소들(예를 들어, 커패시터들)에 결합될 수 있다.
균일 트랜지스터 기반 컴포넌트(110)의 구조는 트랜지스터 다이(120)와 제2 IPD 회로(140) 사이에 (예를 들어, 본드와이어들(180)을 통해) 본딩을 제공하도록 구성될 수 있다. 예를 들어, 본드와이어들(180)은 트랜지스터 다이(120)의 제2 본딩 패드(124)로부터 제2 IPD 회로(140)의 주 IPD 요소(145)의 본딩 패드(144)에 결합될 수 있다. 그 결과, 제2 IPD 회로(140)는 트랜지스터 다이(120)에 전기적으로 연결될 수 있다.
제2 IPD 회로(140)는, 예를 들어, 트랜지스터 다이(120)에 임피던스 정합 및/또는 고조파 종단을 제공할 수 있다. 임피던스 정합 및/또는 고조파 종단의 구성은 본드와이어들(180)의 타입 및/또는 구성을 변화시킴으로써 조정될 수 있다. 일부 실시예들에서, 임피던스 정합 및/또는 고조파 종단은 제2 IPD 회로(140)의 튜닝가능한 IPD 요소(148)를 주 IPD 요소(145)에 전기적으로 결합함으로써 추가로 조정될 수 있다. 예를 들어, 본드와이어들(180)은 제2 IPD 회로(140)의 주 IPD 요소(145)의 본딩 패드(144)와 제2 IPD 회로(140)의 튜닝가능한 IPD 요소(148)의 본딩 패드들(154) 중 하나 이상 사이에 결합될 수 있다.
일부 실시예들에서, 제1 IPD 회로(130)는 입력 임피던스 정합 및/또는 고조파 종단을 제공할 수 있고, 제2 IPD 회로(140)는 출력 임피던스 정합 및/또는 고조파 종단을 제공할 수 있다. 따라서, 제1 IPD 회로 및/또는 제2 IPD 회로(140)의 본드와이어 구성을 조정함으로써, 균일 트랜지스터 기반 컴포넌트(110)의 입력 및/또는 출력 특성이 튜닝될 수 있다. 본드와이어(180)는 본 명세서에 설명된 임의의 변형 뿐만 아니라 본 기술분야의 통상의 기술자가 이해하는 변형으로 제공될 수도 있다는 것을 이해할 수 있을 것이다. 일부 실시예들에서, 제1 IPD 회로(130)는 제2 IPD 회로(140)와 유사한 구성을 가질 수 있지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 제1 IPD 회로(130)는 제2 IPD 회로(140)와 상이할 수 있고/있거나 상이한 컴포넌트들을 포함할 수 있다. 유사하게, 일부 실시예들에서, 제1 IPD 회로(130)의 본드와이어 구성은 제2 IPD 회로(140)의 본드와이어 구성과 동일할 수 있거나, 상이할 수 있다.
도 5는 균일 트랜지스터 기반 컴포넌트(110)가 단일 제1 IPD 회로(130) 및 단일 제2 IPD 회로(140)를 포함하는 예시적인 실시예를 예시하지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 복수의 제1 IPD 회로들(130) 및/또는 복수의 제2 IPD 회로들(140)을 포함할 수 있다. 도 6은 이러한 구성을 예시한다. 도 6을 참조하면, 균일 트랜지스터 기반 컴포넌트(110)는 복수의(예를 들어, 2개의) 제1 (입력) IPD 회로들(130) 및 복수의(예를 들어, 2개의) 제2 (출력) IPD 회로들(140)을 포함할 수 있다. 이전에 논의된 도 6의 동일하거나 유사한 요소들(예를 들어, 동일한 참조 번호를 갖는 요소들)의 설명은 간결성을 위해 생략될 것이다.
도 6을 참조하면, 균일 트랜지스터 기반 컴포넌트(110)는 복수의 제1 IPD 회로들(130_1, 130_2)을 포함할 수 있다. 복수의 제1 IPD 회로들(130_1, 130_2)이 디바이스 패키지의 입력 리드와 트랜지스터 다이(120) 사이에 결합될 수 있다. 또한, 균일 트랜지스터 기반 컴포넌트(110)는 복수의 제2 IPD 회로들(140_1, 140_2)을 포함할 수 있다. 복수의 제2 IPD 회로들(140_1, 140_2)은 트랜지스터 다이(120)와 디바이스 패키지의 출력 리드 사이에 결합될 수 있다.
도 6에는 2개의 제1 IPD 회로(130_1, 130_2) 및 2개의 제2 IPD 회로(140_1, 140_2)가 도시되어 있지만, 본 개시내용은 이러한 구성으로 제한되지 않는다는 것을 이해할 수 있을 것이다. 일부 실시예들에서, 2개보다 많은 제1 IPD 회로(130) 및/또는 2개보다 많은 제2 IPD 회로(140_1, 140_2)가 존재할 수 있다. 다수의 제1 IPD 회로들(130_1, 130_2) 및/또는 다수의 제2 IPD 회로들(140_1, 140_2)의 존재는 균일 트랜지스터 기반 컴포넌트(110)에서의 본드와이어들(180)의 가능한 구성들에서의 추가적인 변형들을 허용할 수 있다.
예를 들어, 일부 실시예들에서, 본드와이어(180A)는 균일 트랜지스터 기반 컴포넌트(110)의 외부로부터(예를 들어, 입력 리드로부터) 균일 트랜지스터 기반 컴포넌트(110)의 에지에 인접한 제1 IPD 회로(130_2)에 결합될 수 있다. 일부 실시예들에서, 본드와이어(180B)는 제1 IPD 회로들(130_1) 중 다른 하나에 연결하기 위해 제1 IPD 회로들(130_2) 중 하나 이상에 걸쳐 연장될 수 있다. 또한, 일부 실시예들에서, 본드와이어(180C)는 제1 IPD 회로들(130_1, 130_2) 중 2개의 인접한 회로 사이에 결합될 수 있다. 일부 실시예들에서, 본드와이어(180D)는 (예를 들어, 제1 IPD 회로들(130_1) 중 하나 이상을 통해) 트랜지스터 다이(120)에 연결하기 위해 또는 제1 IPD 회로들(130) 중 다른 하나에 연결하기 위해 제1 IPD 회로들(130_2) 중 하나로부터 연장될 수 있다.
또한, 일부 실시예들에서, 본드와이어(180E)는 외부로부터 균일 트랜지스터 기반 컴포넌트(110)로(예를 들어, 출력 리드로부터) 균일 트랜지스터 기반 컴포넌트(110)의 에지에 인접한 제2 IPD 회로(140_2)에) 결합될 수 있다. 일부 실시예들에서, 본드와이어(180F)는 제2 IPD 회로들(140_1) 중 다른 하나에 연결하기 위해 제2 IPD 회로들(140_2) 중 하나 이상에 걸쳐 연장될 수 있다. 또한, 일부 실시예들에서, 본드와이어(180G)는 제2 IPD 회로들(140_1, 140_2) 중 2개의 인접한 회로 사이에 결합될 수 있다. 일부 실시예들에서, 본드와이어(180G)는 (예를 들어, 제2 IPD 회로들(140_1) 중 하나 이상을 통해) 트랜지스터 다이(120)에 연결하기 위해 또는 제2 IPD 회로들(140) 중 다른 하나에 연결하기 위해 제2 IPD 회로들(140_2) 중 하나로부터 연장될 수 있다.
제1 IPD 회로들(130_1, 130_2) 각각은 주 IPD 요소(135) 및 하나 이상의 튜닝가능한 IPD 요소(138)를 포함할 수 있다. 유사하게, 제2 IPD 회로들(140_1, 140_2) 각각은 주 IPD 요소(145) 및 하나 이상의 튜닝가능한 IPD 요소(148)를 포함할 수 있다. 본드와이어들(180)은 제1 및 제2 IPD 회로들(130_1, 130_2, 140_1, 140_2)의 특성(예를 들어, 임피던스)을 조정하기 위해 주 IPD 요소들(135, 145)과 튜닝가능한 IPD 요소들(138, 148) 사이에 결합될 수 있다. 제1 IPD 회로들(130_1, 130_2)의 튜닝가능한 IPD 요소들(138)의 구성(예를 들어, 연결 본드와이어들(180)의 수 및 구성)은 동일할 필요는 없다. 유사하게, 제2 IPD 회로들(140_1, 140_2)의 튜닝가능한 IPD 요소들(148)의 구성(예를 들어, 연결 본드와이어들(180)의 수 및 구성)은 동일할 필요가 없다.
도 7은 본 개시내용의 일부 실시예들에 따른 균일 트랜지스터 기반 컴포넌트(110)의 개략도이다. 도 7은 본 개시내용의 일부 실시예들의 일반적인 예를 예시하도록 의도된다. 도 7에 예시된 실시예는 복수의 패키지에서 균일 트랜지스터 기반 컴포넌트(110)의 사용을 설명하는 것을 돕기 위해 본 명세서에 제공된 추가 도면들에서 사용될 것이다.
예를 들어, 도 7은 균일 트랜지스터 기반 컴포넌트(110)를 예시한다. 본 명세서에 설명된 바와 같이, 균일 트랜지스터 기반 컴포넌트(110)는 하나 이상의 제1 IPD 회로(130) 및/또는 하나 이상의 제2 IPD 회로(140)를 포함할 수 있다. 도 7에 예시된 디바이스들의 수는 단지 예시적인 목적들을 위한 것이며, 본 개시내용을 제한하기를 의도하지 않는다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 복수의 트랜지스터 다이들(120)을 포함할 수 있다. 예를 들어, 도 7은 2개의 제1 IPD 회로(130)만을 예시하지만, 균일 트랜지스터 기반 컴포넌트(110)는 K개의 제1 IPD 회로(130)를 포함할 수 있다. 유사하게, 도 7은 2개의 제2 IPD 회로(140)만을 예시하지만, 균일 트랜지스터 기반 컴포넌트(110)는 L개의 제2 IPD 회로(140)를 포함할 수 있다. 도 7에서, 하나 이상의 제1 IPD 회로(130) 및 하나 이상의 제2 IPD 회로(140)는 이들이 선택적임을 나타내기 위해 점선들로 표시된다. 예를 들어, 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 제1 IPD 회로들(130)을 포함하지 않거나, 하나의 제1 IPD 회로(130), 또는 복수의 제1 IPD 회로들(130)을 포함할 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 제2 IPD 회로들(140)을 포함하지 않거나, 하나의 제2 IPD 회로(140), 또는 복수의 제2 IPD 회로들(140)을 포함할 수 있다.
제1 IPD 회로(130) 및 제2 IPD 회로(140)는 도 2 내지 도 6과 관련하여 본 명세서에 설명된 제1 및 제2 IPD 회로들(130, 140)과 유사하게 구성될 수 있다. 다시 말해서, 제1 IPD 회로(130)는 주 IPD 요소(135) 및 하나 이상의 튜닝가능한 IPD 요소(138)를 포함할 수 있고, 제2 IPD 회로(140)는 주 IPD 요소(145) 및 하나 이상의 튜닝가능한 IPD 요소(148)를 포함할 수 있다. 일부 실시예들에서, 제1 IPD 회로(130)는 제2 IPD 회로(140)와 실질적으로 유사 및/또는 동일할 수 있지만, 본 개시내용은 이에 제한되지 않는다.
제1 IPD 회로(130) 및 제2 IPD 회로(140)는 하나 이상의 본드와이어(180)에 의해 트랜지스터 다이(120)에 선택적으로 결합되도록 구성될 수 있다. 또한, 튜닝가능한 IPD 요소들(138, 148)은 제1 및 제2 IPD 회로들(130, 140)의 주 IPD 요소들(135, 145)에 선택적으로 결합되도록 구성될 수 있다. 예시적인 본드와이어들(180)은, 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)의 요소들이 어떻게 상호연결될 수 있는지를 예시하기 위해 도 7에서 파선들로 예시된다. 본드와이어들(180)은 본 명세서에 설명된 바와 같이 본드와이어들의 위치뿐만 아니라 프로파일 둘 다가 선택적으로 구성가능하고, 균일 트랜지스터 기반 컴포넌트(110)의 특성들을 수정하기 위해 필요에 따라 수정될 수 있다는 것을 예시하기 위해 파선들을 사용하여 예시된다.
도 8은 본 개시내용의 일부 실시예들에 따른, 반도체 패키지(100)에서의 균일 트랜지스터 기반 컴포넌트(110)의 사용의 예를 예시한다. 일부 실시예들에서, 패키지(100)는 복수의 입력 리드들(210) 및 복수의 출력 리드들(220)을 포함할 수 있다. 일부 실시예들에서, 반도체 패키지(100)는 DFN(dual-flat no-leads) 패키지일 수 있지만, 본 개시내용의 실시예들은 이에 제한되지 않는다. 일부 실시예들에서, 반도체 패키지(100)는 QFN(quad-flat no-leads) 패키지일 수 있다.
구성가능한 반도체 디바이스 플랫폼을 제공하기 위해 복수의 균일 트랜지스터 기반 컴포넌트들(110)이 패키지(100) 내에 배열될 수 있다. 예를 들어, 일부 실시예들에서, N개의 균일 트랜지스터 기반 컴포넌트(110)가 패키지(100)의 기판 및/또는 서브마운트(105) 상에 배열될 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트들(110)의 개별 컴포넌트들(예를 들어, IPD 디바이스들 및/또는 트랜지스터 다이)은, 예를 들어, 공융 본딩, Ag 소결, 또는 다른 공지된 기술에 의해 서브마운트(105)에 각각 본딩될 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트들(110)의 개별 컴포넌트들(예를 들어, IPD 디바이스들 및/또는 트랜지스터 다이)이 먼저 캐리어 기판에 부착될 수 있고 캐리어 기판이 서브마운트(105)에 본딩될 수 있다.
도 8에서, 패키지(100)는 본드와이어 없이 나타나 있다. 본 명세서에 설명된 바와 같이, 균일 트랜지스터 기반 컴포넌트들(110)의 사용은 패키지(100)의 단일 또는 적은 수의 변형들을 사용하여 서로 상이한 물리적 특성들을 갖는 복수의 상이한 최종 패키지들을 제공할 수 있게 할 수 있다. 패키지(100)의 균일 트랜지스터 기반 컴포넌트들(110)에 부착된 본드와이어들의 구성을 변화시킴으로써, 상이한 타입들의 상이한 디바이스들이 종래의 처리보다 덜 복잡하게 제공될 수 있다.
또한, 복수의 균일 트랜지스터 기반 컴포넌트들(110)을 이용함으로써, 패키지(100)의 상이한 경로들 사이의 위상 관계들이 비교적 일정하게 유지될 수 있다. 패키지의 상이한 경로들에서 트랜지스터 다이들 및/또는 IPD 회로들의 상이한 구성들을 사용하는 패키지들에서, 상이한 경로들 사이의 위상 관계가 변경될 수 있다. 경로들 각각 사이에 비교적 일정한 디바이스 세트을 사용함으로써, 경로들 각각 사이의 위상 대칭이 유지될 수 있다. 그 결과, 패키지의 입력 및 출력 리드들은 동일하거나 실질적으로 동일한 절대 위상으로 유지될 수 있다.
도 9a 내지 도 9g는 본 개시내용의 일부 실시예들에 따른, 균일 트랜지스터 기반 컴포넌트(110)를 활용하는 디바이스 패키지들의 예시적인 구성들을 예시한다. 도 9a 내지 도 9g에서, 균일 트랜지스터 기반 컴포넌트(110)는 도 7과 관련하여 위에서 설명된 포맷을 사용하여 개략적으로 예시된다. 그러나, 본 기술분야의 통상의 기술자가 이해하는 바와 같이, 균일 트랜지스터 기반 컴포넌트(110)는 복수의 IPD 회로들(130, 140) 및/또는 하나 이상의 트랜지스터 다이(120)를 포함할 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 모두 동일하거나 유사한 디바이스인 제1 IPD 회로들(130)을 포함할 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 모두 동일하거나 유사한 디바이스인 제2 IPD 회로들(140)을 포함할 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트들(110) 각각의 제1 IPD 회로들(130) 및 제2 IPD 회로들(140)은 동일하거나 유사한 디바이스일 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트들(110) 각각의 트랜지스터 다이들(120)은 동일하거나 유사한 디바이스일 수 있다.
패키지가 복수의 균일 트랜지스터 기반 컴포넌트들(110)을 포함할 수 있지만, 단지 본드와이어 구성을 변경함으로써 다수의 상이한 디바이스 구성들이 달성될 수 있다. 예를 들어, 도 9a를 참조하면, 디바이스 패키지(100A)는 단일 입력 리드(210) 및 단일 출력 리드(220)에 각각 결합되는 N개의 균일 트랜지스터 기반 컴포넌트(110)를 포함할 수 있다. 예를 들어, 하나 이상의 본드와이어(180)가 입력 리드(210)와 제1 균일 트랜지스터 기반 컴포넌트들(110) 사이에, 입력 리드(210)와 제2 균일 트랜지스터 기반 컴포넌트들(110) 사이에, 그리고 입력 리드(210)와 제N 균일 트랜지스터 기반 컴포넌트들(110) 사이에 결합될 수 있다. 도 9a에는 입력 리드(210)와 균일 트랜지스터 기반 컴포넌트들(110) 각각을 연결하는 하나의 본드와이어(180)만이 예시되어 있지만, 복수의 본드와이어들(180)이 사용될 수 있다는 것을 이해할 수 있을 것이다. 하나 이상의 본드와이어(180)는 입력 리드(210)와 균일 트랜지스터 기반 컴포넌트들(110) 사이에서와 유사한 방식으로 출력 리드(220)와 균일 트랜지스터 기반 컴포넌트들(110) 중의 다양한 균일 트랜지스터 기반 컴포넌트들 사이에 결합될 수 있다. 일부 실시예들에서, 패키지(100A)에서 사용되는 것보다 더 많은 균일 트랜지스터 기반 컴포넌트들(110)이 패키지(100A)에 존재할 수 있다. 즉, 일부 균일 트랜지스터 기반 컴포넌트들(110)이 패키지(100A)에 존재하지만, 패키지(100A)에서 본드와이어들(180)과 상호연결되지는 않을 수 있다.
균일 트랜지스터 기반 컴포넌트들(110) 중 각각의 균일 트랜지스터 기반 컴포넌트들 내에서, 본드와이어들(180)을 사용하여 균일 트랜지스터 기반 컴포넌트(110)의 회로들 사이에 연결들이 이루어질 수 있다. 예를 들어, 본 명세서에서 논의된 바와 같이, 본드와이어들(180)을 사용하여, IPD 회로들(130, 140) 중 개별 IPD 회로들 사이에, 그리고 IPD 회로들(130, 140)과 트랜지스터 다이(120) 사이에 연결들이 이루어질 수 있다. 일부 실시예들에서, 본드와이어들(180)은, 도 3a 내지 도 6과 관련하여 본 명세서에서 논의된 바와 같이, IPD 회로들의 주 요소들과 튜닝가능 요소들 사이에 연결들을 형성하는 데 사용될 수 있다. 따라서, 입력 리드(210)와 각각의 균일 트랜지스터 기반 컴포넌트들(110) 사이의 연결들이 특정 타입의 증폭기 패키지를 생성할 수 있는 동시에, 균일 트랜지스터 기반 컴포넌트들(110) 사이의 그리고 그 내부의 본드와이어들(180)의 배열은 디바이스 패키지(100A)의 다수의 변형들을 허용할 수 있다.
도 9b는 본 개시내용의 일부 실시예들에 따른, 디바이스 패키지(100B)의 1:1 구성을 예시한다. 이전에 설명된 것들과 동일하거나 유사한 도 9b의 세부사항들은 간결성을 위해 생략될 것이다. 도 9b를 참조하면, 디바이스 패키지(100B)는 각각이 단일 입력 리드(210) 및 단일 출력 리드(220)에 각각 결합된 N개의 균일 트랜지스터 기반 컴포넌트(110)를 포함할 수 있다. 예를 들어, 제1 본드와이어(180)는 제1 입력 리드(210)와 균일 트랜지스터 기반 컴포넌트들(110) 중 하나의 제1 서브세트 사이에 결합될 수 있고, 제2 본드와이어(180)는 제2 입력 리드(210)와 균일 트랜지스터 기반 컴포넌트들(110) 중 하나의 제2 서브세트 사이에 결합될 수 있고, 제N 본드와이어(180)는 제N 입력 리드(210)와 균일 트랜지스터 기반 컴포넌트들(110) 중 하나의 제N 서브세트 사이에 결합될 수 있다. 도 9b에는 각각의 입력 리드(210)와 균일 트랜지스터 기반 컴포넌트들(110) 각각을 연결하는 하나의 본드와이어(180)만이 예시되어 있지만, 복수의 본드와이어들(180)이 사용될 수 있다는 것을 이해할 수 있을 것이다. 하나 이상의 본드와이어(180)가 입력 리드들(210)과 균일 트랜지스터 기반 컴포넌트들(110) 사이에서와 유사한 방식으로 각각의 출력 리드(220)와 각각의 균일 트랜지스터 기반 컴포넌트(110) 사이에 각각 결합될 수 있다. 이전에 설명된 바와 같이, 본드와이어들(180)을 사용하여 균일 트랜지스터 기반 컴포넌트(110)의 회로들 사이에 연결들이 이루어질 수 있다. 도 9b에 예시된 구성은 각각이 그 자신의 입력 및 출력 리드를 갖는 N개의 별개의 증폭기 경로들을 산출할 수 있다.
도 9b에서, 디바이스 패키지(100B)의 경로들 각각은 입력 리드(210)를 균일 트랜지스터 기반 컴포넌트(110)에 연결하고 균일 트랜지스터 기반 컴포넌트(110)를 출력 리드(220)에 연결하는 동일한 수의 본드와이어들(180)을 갖는 것으로 예시된다. 그러나, 본 개시내용은 이러한 구성으로 제한되지 않는다. 도 9c는 본드와이어들(180)의 수가 상이한 경로들 사이에서 변화되는 디바이스 패키지(100C)를 예시한다. 예를 들어, 도 9c를 참조하면, 제1 증폭기 경로(910A)는 입력 리드(210)와 균일 트랜지스터 기반 컴포넌트(110) 사이 및/또는 균일 트랜지스터 기반 컴포넌트(110)와 출력 리드(220) 사이에 제1 수 및/또는 구성의 본드와이어들(180)을 포함할 수 있다. 이들은 단일 본드와이어로서 예시되지만, 이는 단지 예일 뿐이고 다른 구성들 및/또는 프로파일들이 본 개시내용으로부터 벗어나지 않고 사용될 수 있다는 것을 이해할 수 있을 것이다.
도 9c에 예시된 바와 같이, 제2 증폭기 경로(910B)는 제1 증폭기 경로(910A)와 상이한 구성 및/또는 수의 본드와이어들(180)을 가질 수 있다. 제3 증폭기 경로(910C)는 제1 및 제2 증폭기 경로들(910A, 910B)과 상이한 구성 및/또는 수의 본드와이어들(180)을 가질 수 있다.
도 9c는 또한 제3 증폭기 경로(910C)가 또한 제1 및 제2 증폭기 경로들(910A, 910B)의 균일 트랜지스터 기반 컴포넌트들(110)에서와는 상이한 균일 트랜지스터 기반 컴포넌트(110) 내의 본드와이어들(180)의 구성을 갖는 것을 예시한다. 예를 들어, 제3 증폭기 경로(910C)는 IPD 회로들(130, 140)의 주 IPD 요소들(135, 145)과 튜닝가능한 IPD 요소들(138, 148) 사이에 본드와이어들(180)을 갖는 것으로 예시된다. 따라서, 본 개시내용의 실시예들은 균일 트랜지스터 기반 컴포넌트(110) 내의 및/또는 그 내부의 연결들이 특정 패키지의 균일 트랜지스터 기반 컴포넌트들(110) 내에서 변화되는 구성들을 지원한다.
도 9c의 제N 증폭기 경로(910N)는 입력 측 및 출력 측이 서로 상이한 구성들을 갖는 본드와이어들(180)을 포함할 수 있다는 것을 예시한다. 예를 들어, 입력 리드(210)와 균일 트랜지스터 기반 컴포넌트(110) 사이의 본드와이어들(180)의 수 및/또는 구성은 균일 트랜지스터 기반 컴포넌트(110)와 출력 리드(220) 사이의 본드와이어들(180)의 수 및/또는 구성과 상이할 수 있다.
도 9a 내지 도 9c에서, 본드와이어들(180)은 균일 트랜지스터 기반 컴포넌트들(110)의 다양한 IPD 회로들(130, 140) 각각 사이에 예시되었다. 그러나, 본 개시내용은 이러한 구성으로 제한되지 않는다. 도 9d에 예시된 바와 같이, 패키지(100D)는 균일 트랜지스터 기반 컴포넌트(110)의 모든 디바이스들에 연결되지 않을 수 있다. 예를 들어, 균일 트랜지스터 기반 컴포넌트(110)는 도 7에 예시된 바와 같이 배열된 복수의 제1 IPD 회로들(130_1, 130_2)을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 본드와이어(180)는 입력 리드(210)와 제1 IPD 회로들 중 하나(130_1) 사이에 결합될 수 있지만, 제1 IPD 회로들 중 다른 하나(130_2)에는 결합되지 않을 수 있다. 즉, 제1 IPD 회로(130_2)는 패키지(100D) 내에 존재할 수 있지만, 그에 연결된 본드와이어들(180)을 갖지 않을 수 있다. 이것은 반직관적으로 보일 수 있지만, 패키지 유연성 및 처리 비용들의 감소의 관점에서 획득될 수 있는 이점들로 인해 패키지(100D)에서 궁극적으로 사용되지 않는 균일 트랜지스터 기반 컴포넌트(110)에 디바이스를 포함시키는 것이 경제적으로 유익할 수 있다. 따라서, 디바이스는 패키지(100D)의 동작 동안 존재하지만 (예를 들어, 의도적으로 디바이스를 통과하는 신호 없이) 실질적으로 휴면 상태로 유지될 수 있다.
도 9a 내지 도 9d는 1:1 구성을 예시하지만, 본 개시내용은 이에 제한되지 않는다. 도 9e는 본 개시내용의 일부 실시예들에 따른 M:M 구성을 예시한다. 도 9e를 참조하면, 디바이스 패키지(100E)는 단일 입력 리드(210) 및 단일 출력 리드(220)에 결합된 M개의 균일 트랜지스터 기반 컴포넌트(110)를 포함할 수 있다. 예를 들어, 제1 입력 리드(210)와 M개의 균일 트랜지스터 기반 컴포넌트들(110)의 서브세트 사이에 그리고 다른 입력 리드(210)와 M개의 균일 트랜지스터 기반 컴포넌트들(110)의 서브세트 사이에 하나 이상의 본드와이어(180)가 결합될 수 있다. 도 9e에서, M개의 디바이스는 2개의 디바이스(예를 들어, 2:2 구성)로서 예시되지만, 본 개시내용은 이에 제한되지 않는다. 도 9e에는 입력 리드(210)와 M개의 균일 트랜지스터 기반 컴포넌트들(110) 각각을 연결하는 하나의 본드와이어(180)만이 예시되어 있지만, 복수의 본드와이어들(180)이 사용될 수 있다는 것을 이해할 수 있을 것이다. 입력 리드(210)와 M개의 균일 트랜지스터 기반 컴포넌트(110) 사이에서와 유사한 방식으로 하나 이상의 본드와이어(180)가 출력 리드(220)와 M개의 균일 트랜지스터 기반 컴포넌트들(110) 사이에 결합될 수 있다. 이전에 설명된 바와 같이, 본드와이어들(180)을 사용하여 균일 트랜지스터 기반 컴포넌트(110)의 회로들 사이에 연결들이 이루어질 수 있다. 도 9b에 예시된 구성은 각각이 그 자신의 입력 및 출력 리드를 갖는 복수의 별개의 증폭기 경로들을 초래할 수 있다.
도 9a 내지 도 9e의 대칭 구성들에 더하여, 본 개시내용의 실시예들은 또한 비대칭 구성들에서 균일 트랜지스터 기반 컴포넌트들(110)의 사용을 지원한다. 관련 기술에서, 트랜지스터 패키지에서의 비대칭 구성들의 사용은 종종 증폭기 패키지에서의 상이한 경로들 상에 상이한 크기들을 갖는 상이한 트랜지스터 다이를 사용하여 달성된다. 균일 트랜지스터 기반 컴포넌트들(110)과 관련하여 본 명세서에서 사용될 때, 비대칭성 및/또는 비대칭 구성은 각각의 입력에서(예를 들어, 입력 리드(210)에서) 상이한 전력 레벨들을 제공받고, (예를 들어, 입력 리드(210)에 결합된) 주어진 경로 상의 트랜지스터 다이들(120)의 게이트 둘레들 전부의 합으로서 상이한 총 게이트 둘레들을 갖고, 및/또는 제1 경로의 트랜지스터 다이들(120)이 제2 경로의 트랜지스터 다이들(120)과 상이한 입력 전력을 제공받는 구성들을 갖는 경로들을 갖는 증폭기 패키지들을 지칭한다. (예를 들어, 트랜지스터 다이들(120)을 병렬로 연결함으로써) 단일 경로 상에서 다수의 균일 트랜지스터 기반 컴포넌트들(110)을 조합함으로써, 본 개시내용에 따른 실시예들은 상이한 타입들의 트랜지스터 다이들을 사용함으로써 통상적으로 달성될 비대칭성을 공통 트랜지스터 기반 컴포넌트들(110)의 조합들을 사용하여 달성할 수 있다. 본 개시내용의 실시예들은 더 적은 제조 복잡성 및 더 쉬운 수정으로 비슷한 비대칭 성능을 제공할 수 있다.
도 9f는 본 개시내용의 일부 실시예들에 따른, S:T 비대칭 구성을 갖는 디바이스 패키지(100F)를 예시한다. 도 9f를 참조하면, 디바이스 패키지(100F)는 제1 입력 리드(210) 및 제1 출력 리드(220)에 결합된 S개의 균일 트랜지스터 기반 컴포넌트(110)의 서브세트뿐만 아니라 제2 입력 리드(210) 및 제2 출력 리드(220)에 결합된 T개의 균일 트랜지스터 기반 컴포넌트(110)의 서브세트를 포함할 수 있으며, 여기서 S 및 T는 상이한 자연수들이다. 예를 들어, 하나 이상의 본드와이어(180)가 제1 입력 리드(210)와 S개의 균일 트랜지스터 기반 컴포넌트들(110) 사이에 그리고 제2 입력 리드(210)와 T개의 균일 트랜지스터 기반 컴포넌트들(110) 사이에 결합될 수 있다. 도 9f에서, S개의 디바이스들은 하나의 디바이스로서 예시되고, T개의 디바이스들은 3개의 디바이스(예를 들어, 1:3 구성)로서 예시되지만, 본 개시내용은 이에 제한되지 않는다. 도 9f에는 제1 입력 리드(210)를 S개의 균일 트랜지스터 기반 컴포넌트들(110)의 각각의 균일 트랜지스터 기반 컴포넌트들에 연결하고 제2 입력 리드(210)를 T개의 균일 트랜지스터 기반 컴포넌트들(110)의 각각의 균일 트랜지스터 기반 컴포넌트들에 연결하는 하나의 본드와이어(180)만이 예시되어 있지만, 복수의 본드와이어들(180)이 사용될 수 있다는 것을 이해할 수 있을 것이다. 하나 이상의 본드와이어(180)는 입력 리드들(210)과 S개 및 T개의 균일 트랜지스터 기반 컴포넌트들(110) 사이에서와 유사한 방식으로 제1 출력 리드(220)와 S개의 균일 트랜지스터 기반 컴포넌트들(110) 사이에 그리고 제2 출력 리드(220)와 T개의 균일 트랜지스터 기반 컴포넌트들(110) 사이에 결합될 수 있다. 이전에 설명된 바와 같이, 본드와이어들(180)을 사용하여 균일 트랜지스터 기반 컴포넌트(110)의 회로들 사이에 연결들이 이루어질 수 있다. 도 9f에 예시된 구성은, 각각이 그 자신의 입력 및 출력 리드를 갖는, 비대칭인 다수의 증폭기 경로들(예를 들어, 상이한 증폭기 이득들을 갖는 경로들)을 갖는 디바이스 패키지(100F)를 초래할 수 있다. 예를 들어, 디바이스 패키지(100F)의 다수의 경로들은 도허티 증폭기 또는 다른 비대칭 구성의 주 및 피킹 증폭기들일 수 있다.
도 9f를 참조하면, 균일 트랜지스터 기반 컴포넌트들(110) 각각이 동일한 타입/크기의 트랜지스터 다이(120)를 포함하는 경우, 제1 경로(예를 들어, 하나의 균일 트랜지스터 기반 컴포넌트(110)를 갖는 경로) 상의 트랜지스터 다이들(120)의 총 게이트 둘레는 제2 경로(예를 들어, 3개의 균일 트랜지스터 기반 컴포넌트(110)를 갖는 경로) 상의 트랜지스터 다이들(120)의 총 게이트 둘레와 상이하다는 것을 알 수 있다. 이것은 제2 경로 상에서 더 높은 이득 및/또는 전력 취급 능력을 제공하는 능력을 초래할 수 있다. 또한, 도 9f에 예시된 2개의 경로에서 상이한 수의 균일 트랜지스터 기반 컴포넌트들(110)을 결합하는 본드와이어들(180)이 주어지면, 동일한 전력이 입력 리드들(210) 각각에 인가되면, 상이한 전력 레벨들이 2개의 경로의 균일 트랜지스터 기반 컴포넌트들(110)에 전달될 것이다. 일부 실시예들에서, 상이한 전력 레벨들이 입력 리드들(210)에 인가되는 경우, 동일한 전력이 2개의 경로의 균일 트랜지스터 기반 컴포넌트들(110)에 전달될 수 있다. 따라서, 복수의 균일 트랜지스터 기반 컴포넌트들(110)의 상이한 서브세트들을 입력 리드들에 결합함으로써, 비대칭 트랜지스터 패키지를 제공하기 위해 균일 트랜지스터 기반 컴포넌트들(110)이 사용될 수 있다.
도 9g는 도 9f의 것과 다소 유사한 디바이스 패키지(100G)를 예시하지만, 다양한 균일 트랜지스터 기반 컴포넌트들(110)의 구성이 본드와이어들(180)의 위치를 변경함으로써 단순히 재배열될 수 있다는 것을 예시한다. 예를 들어, 디바이스 패키지(100G)는 입력 리드들(210)(및 출력 리드들(220))이 반전된 도 9f의 것과 유사한 T:S 구성을 포함한다. 도 9g는 또한 균일 트랜지스터 기반 컴포넌트들(110N) 중 하나(도 9g의 하단 균일 트랜지스터 기반 컴포넌트(110N))가 다른 증폭기 경로들의 균일 트랜지스터 기반 컴포넌트들(110)에서와는 상이한 균일 트랜지스터 기반 컴포넌트(110N) 내의 본드와이어들(180)의 구성을 갖는 것을 예시한다. 예를 들어, 균일 트랜지스터 기반 컴포넌트(110N)는 IPD 회로들(130, 140)의 주 IPD 요소들(135, 145)과 튜닝가능한 IPD 요소들(138, 148) 사이에 본드와이어들(180)을 갖는 것으로 예시된다. 따라서, 본 개시내용의 실시예들은 균일 트랜지스터 기반 컴포넌트(110) 내의 연결들이 균일 트랜지스터 기반 컴포넌트들(110) 및/또는 특정 패키지의 경로들 내에서 변화되는 구성들을 지원한다.
도 9a 내지 도 9g에서, 다양한 디바이스 패키지들(100A-100G)은 입력 리드들(210)과 균일 트랜지스터 기반 컴포넌트들(110) 사이에 및/또는 출력 리드들(220)과 균일 트랜지스터 기반 컴포넌트들(110) 사이에 직접 구성된 본드와이어들(180)을 갖는 것을 예시하고 있다. 그러나, 이러한 구성들은 논의를 단순화하기 위해 제시되며, 본 개시내용의 실시예들을 제한하기를 의도하지 않는다. 예를 들어, 일부 실시예들에서, 결합기들, 스플리터들, 바이어싱 회로, 다른 제어 회로 등과 같은 추가적인 회로 요소들이 입력 및 출력 리드들(210, 220)과 균일 트랜지스터 기반 컴포넌트들(110) 사이에 결합될 수 있다.
도 10은 본 개시내용의 일부 실시예들에 따른, 디바이스 패키지를 제조하기 위한 프로세스를 예시한다. 도 10을 참조하면, 프로세스는 패키지 내에 복수의 균일 트랜지스터 기반 컴포넌트들을 배열하는 단계(1010)를 포함할 수 있다. 예를 들어, 균일 트랜지스터 기반 컴포넌트들은 도면들에 예시되고 본 명세서에 설명된 균일 트랜지스터 기반 컴포넌트들(110)과 유사할 수 있다. 패키지는, 예를 들어, 본 명세서에 설명된 것들과 같은 개방 캐비티 패키지 및/또는 오버몰드 패키지를 포함할 수 있다. 일부 실시예들에서, 패키지는 DFN 또는 QFN 패키지를 포함할 수 있다. 패키지 내에 균일 트랜지스터 기반 컴포넌트들을 배치하는 것은 패키지의 서브마운트 상에 개별 컴포넌트들(예를 들어, IPD 회로들 및/또는 트랜지스터 다이들)을 배치 및/또는 본딩하는 것을 포함할 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트의 디바이스들은 먼저 캐리어 기판에 본딩될 수 있고, 캐리어 기판은 패키지의 서브마운트에 배치 및/또는 본딩될 수 있다.
프로세스는 균일 트랜지스터 기반 컴포넌트들 중 하나 이상과 패키지의 하나 이상의 입력 리드 사이에 본드와이어들을 배치하는 단계(1020)를 포함할 수 있다. 예를 들어, 본드와이어의 일 단부는 입력 리드에 본딩될 수 있고, 다른 단부는 균일 트랜지스터 기반 컴포넌트의 IPD 디바이스 및/또는 트랜지스터 다이의 하나 이상의 본딩 패드에 본딩될 수 있다. 일부 실시예들에서, 패키지의 상이한 입력 리드들은 패키지의 균일 트랜지스터 기반 컴포넌트들의 상이한 조합들에 결합될 수 있다.
프로세스는 균일 트랜지스터 기반 컴포넌트들 중 하나 이상과 패키지의 하나 이상의 출력 리드 사이에 본드와이어들을 배치하는 단계(1030)를 포함할 수 있다. 예를 들어, 본드와이어의 일 단부는 출력 리드에 본딩될 수 있고, 다른 단부는 균일 트랜지스터 기반 컴포넌트의 IPD 디바이스 및/또는 트랜지스터 다이의 하나 이상의 본딩 패드에 본딩될 수 있다. 일부 실시예들에서, 패키지의 상이한 출력 리드들은 패키지의 균일 트랜지스터 기반 컴포넌트들의 상이한 조합들에 결합될 수 있다.
프로세스는 균일 트랜지스터 기반 컴포넌트들 각각의 디바이스들 사이에 본드와이어들을 배치하는 단계(1040)를 포함할 수 있다. 예를 들어, 본드와이어의 일 단부는 균일 트랜지스터 기반 컴포넌트의 IPD 디바이스들 중 하나의 IPD 디바이스의 본딩 패드에 본딩될 수 있고, 다른 단부는 균일 트랜지스터 기반 컴포넌트의 IPD 디바이스들 또는 트랜지스터 다이 중 다른 하나에 본딩될 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트의 구성을 조정하기 위해, 본 명세서에 설명된 바와 같이, IPD 디바이스들의 튜닝가능한 요소들과 IPD 디바이스들의 주 요소들 사이에 본드와이어들이 제공될 수 있다.
도 11은 본 개시내용의 일부 실시예들에 따른, 균일 트랜지스터 기반 컴포넌트를 이용하여 다수의 디바이스 패키지들을 제조하기 위한 프로세스를 예시한다. 도 11을 참조하면, 프로세스는 제1 패키지 및 제2 패키지 내에 복수의 균일 트랜지스터 기반 컴포넌트들을 배열하는 단계(1110)를 포함할 수 있다. 예를 들어, 균일 트랜지스터 기반 컴포넌트들은 도면들에 예시되고 본 명세서에 설명된 균일 트랜지스터 기반 컴포넌트들(110)과 유사할 수 있다. 제1 및 제2 패키지들은, 예를 들어, 본 명세서에 설명된 것들과 같은 개방 캐비티 패키지 및/또는 오버몰드 패키지를 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 패키지들은 DFN 또는 QFN 패키지를 포함할 수 있다. 일부 실시예들에서, 제1 패키지는 제2 패키지와 상이할 수 있다. 제1 및 제2 패키지들 내에 균일 트랜지스터 기반 컴포넌트들을 배치하는 단계는 제1 및 제2 패키지들의 서브마운트 상에 균일 트랜지스터 기반 컴포넌트들의 개별 컴포넌트들(예를 들어, IPD 회로들 및/또는 트랜지스터 다이들)을 배치 및/또는 본딩하는 단계를 포함할 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트의 디바이스들은 먼저 캐리어 기판에 본딩될 수 있고, 캐리어 기판은 제1 및/또는 제2 패키지의 서브마운트에 배치 및/또는 본딩될 수 있다. 일부 실시예들에서, 제1 패키지 내의 복수의 균일 트랜지스터 기반 컴포넌트들의 레이아웃(예를 들어, 서브마운트/기판 상의 공간적 배열)은 제2 패키지 내의 복수의 균일 트랜지스터 기반 컴포넌트들의 레이아웃과 동일할 수 있다.
프로세스는 제1 구성으로 제1 패키지의 균일 트랜지스터 기반 컴포넌트들 중 하나 이상 사이에 본드와이어들을 선택적으로 연결하는 단계(1120)를 포함할 수 있다. 예를 들어, 본드와이어들은 제1 패키지의 입력 리드들 중 하나 이상 및 제1 패키지 내에 배치된 균일 트랜지스터 기반 컴포넌트들 중 하나 이상에 본딩될 수 있다. 또한, 본드와이어들은 균일 트랜지스터 기반 컴포넌트들 중 하나 이상과 제1 패키지의 하나 이상의 출력 리드 사이에 배치될 수 있다. 또한, 본드와이어들은 균일 트랜지스터 기반 컴포넌트들의 각각의 컴포넌트들의 디바이스들 사이에 배치될 수 있다. 제1 패키지 내의 다양한 본드와이어들의 배치는 제1 구성으로 지칭될 수 있다.
프로세스는 제2 구성으로 제2 패키지의 균일 트랜지스터 기반 컴포넌트들 중 하나 이상 사이에 본드와이어들을 선택적으로 연결하는 단계(1130)를 포함할 수 있다. 제1 패키지에서와 같이, 본드와이어들은 제2 패키지의 하나 이상의 입력 리드와 균일 트랜지스터 기반 컴포넌트들 중 하나 이상 사이에, 제2 패키지의 하나 이상의 출력 리드와 균일 트랜지스터 기반 컴포넌트들 중 하나 이상 사이에, 그리고 균일 트랜지스터 기반 컴포넌트들 각각의 다양한 디바이스들 사이에 배치될 수 있다. 제2 패키지의 본드와이어들은 제1 패키지의 제1 구성과 상이한 제2 구성으로 배열될 수 있다. 예를 들어, 제1 패키지는 대칭 패키지(예를 들어, M:M 트랜지스터 패키지)로서 구성될 수 있는 반면, 제2 패키지는 비대칭 패키지(예를 들어, S:T 트랜지스터 패키지)로서 구성될 수 있다. 이러한 방식으로, 각각의 패키지들의 균일 트랜지스터 기반 컴포넌트들 내에서 그리고 그들 사이에서 본드와이어 구성들만을 변화 및/또는 주로 본드와이어 구성들을 변화시켜 제1 패키지와 상이하게 기능하는 제2 패키지가 제공될 수 있다.
본 명세서에서 논의되는 바와 같이, 균일 트랜지스터 기반 컴포넌트의 일부 실시예들은 균일 IPD 디바이스들 및/또는 균일 트랜지스터 다이들을 포함할 수 있다. 도 12는 본 개시내용의 일부 실시예들에 따른, 균일 IPD 회로들(130, 140)을 포함하는 균일 트랜지스터 기반 컴포넌트(110)의 개략도이다. 도 12는 IPD 회로들(130, 140) 중 하나 이상이 균일할 수 있는 한편, 트랜지스터 다이(120')가 변화되는 것이 허용되는 균일 트랜지스터 기반 컴포넌트(110)의 실시예를 예시한다.
예를 들어, 도 12는 균일 트랜지스터 기반 컴포넌트(110)를 예시한다. 본 명세서에 설명된 바와 같이, 균일 트랜지스터 기반 컴포넌트(110)는 하나 이상의 제1 IPD 회로(130) 및/또는 하나 이상의 제2 IPD 회로(140)를 포함할 수 있다. 도 12에 예시된 디바이스들의 수는 단지 예시적인 목적들을 위한 것이며, 본 개시내용을 제한하기를 의도하지 않는다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 복수의 트랜지스터 다이(120')를 포함할 수 있다. 예를 들어, 도 12는 2개의 제1 IPD 회로(130)만을 예시하지만, 균일 트랜지스터 기반 컴포넌트(110)는 K개의 제1 IPD 회로(130)를 포함할 수 있다. 유사하게, 도 12는 2개의 제2 IPD 회로(140)만을 예시하지만, 균일 트랜지스터 기반 컴포넌트(110)는 L개의 제2 IPD 회로(140)를 포함할 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 제1 IPD 회로들(130)을 포함하지 않거나, 하나의 제1 IPD 회로(130), 또는 복수의 제1 IPD 회로들(130)을 포함할 수 있다. 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)는 제2 IPD 회로들(140)을 포함하지 않거나, 하나의 제2 IPD 회로(140), 또는 복수의 제2 IPD 회로들(140)을 포함할 수 있다.
제1 IPD 회로(130) 및 제2 IPD 회로(140)는 도 2 내지 도 6과 관련하여 본 명세서에 설명된 제1 및 제2 IPD 회로들(130, 140)과 유사하게 구성될 수 있다. 다시 말해서, 제1 IPD 회로(130)는 주 IPD 요소(135) 및 하나 이상의 튜닝가능한 IPD 요소(138)를 포함할 수 있고, 제2 IPD 회로(140)는 주 IPD 요소(145) 및 하나 이상의 튜닝가능한 IPD 요소(148)를 포함할 수 있다. 일부 실시예들에서, 제1 IPD 회로(130)는 제2 IPD 회로(140)와 실질적으로 유사 및/또는 동일할 수 있지만, 본 개시내용은 이에 제한되지 않는다.
제1 IPD 회로(130) 및 제2 IPD 회로(140)는 하나 이상의 본드와이어(180)에 의해 트랜지스터 다이(120')에 선택적으로 결합되도록 구성될 수 있다. 또한, 튜닝가능한 IPD 요소들(138, 148)은 제1 및 제2 IPD 회로들(130, 140)의 주 IPD 요소들(135, 145)에 선택적으로 결합되도록 구성될 수 있다. 예시적인 본드와이어들(180)은, 일부 실시예들에서, 균일 트랜지스터 기반 컴포넌트(110)의 요소들이 어떻게 상호연결될 수 있는지를 예시하기 위해 도 12에서 파선들로 예시된다. 본드와이어들(180)은 본 명세서에 설명된 바와 같이 본드와이어들의 위치뿐만 아니라 프로파일 둘 다가 선택적으로 구성가능하고, 균일 트랜지스터 기반 컴포넌트(110)의 특성들을 수정하기 위해 필요에 따라 수정될 수 있다는 것을 예시하기 위해 파선들을 사용하여 예시된다.
도 12에서, 트랜지스터 다이(120')는 트랜지스터 다이(120')의 균일성이 균일 트랜지스터 기반 컴포넌트(110)중 각각의 균일 트랜지스터 기반 컴포넌트들 사이에 유지되지 않을 수 있다는 것을 나타내기 위해 점선들로 예시되어 있다. 즉, 복수의 균일 트랜지스터 기반 컴포넌트들(110)이 패키지에 배치될 수 있고, 트랜지스터 다이(120')는 제1 IPD 회로(130)의 요소들 및/또는 제2 IPD 회로(140)의 요소들이 균일한 방식으로 유지되는 동안 변화될 수 있다.
예를 들어, 도 13은 도 12의 균일 트랜지스터 기반 컴포넌트(110)를 포함하는 패키지(100H)의 예를 예시한다. 도 13을 참조하면, 디바이스 패키지(100H)는 단일 입력 리드(210) 및 단일 출력 리드(220) 각각에 각각 결합되는 N개의 균일 트랜지스터 기반 컴포넌트(110)를 포함할 수 있다. 예를 들어, 하나 이상의 본드와이어(180)는 제1 입력 리드(210)와 제1 균일 트랜지스터 기반 컴포넌트들(110) 사이에, 제2 입력 리드(210)와 제2 균일 트랜지스터 기반 컴포넌트들(110) 사이에, 그리고 제N 입력 리드(210)와 제N 균일 트랜지스터 기반 컴포넌트들(110) 사이에 결합될 수 있다. 입력 리드들(210)과 균일 트랜지스터 기반 컴포넌트들(110)을 각각 연결하는 하나의 본드와이어(180)만이 도 13에 예시되어 있지만, 복수의 본드와이어들(180)이 사용될 수 있다는 것을 이해할 수 있을 것이다. 하나 이상의 본드와이어(180)는 입력 리드들(210)과 균일 트랜지스터 기반 컴포넌트들(110) 사이에서와 유사한 방식으로 출력 리드들(220)과 균일 트랜지스터 기반 컴포넌트들(110) 사이에 각각 결합될 수 있다.
균일 트랜지스터 기반 컴포넌트들(110) 중 각각의 균일 트랜지스터 기반 컴포넌트들 내에서, 본드와이어들(180)을 사용하여 균일 트랜지스터 기반 컴포넌트(110)의 회로들 사이에 연결들이 이루어질 수 있다. 예를 들어, 본 명세서에서 논의된 바와 같이, 본드와이어들(180)을 사용하여, IPD 회로들(130, 140) 중 개별 IPD 회로들 사이에, 그리고 IPD 회로들(130, 140)과 트랜지스터 다이(120) 사이에 연결들이 이루어질 수 있다. 일부 실시예들에서, 본드와이어들(180)은, 도 3a 내지 도 6과 관련하여 본 명세서에서 논의된 바와 같이, IPD 회로들의 주 요소들과 튜닝가능 요소들 사이에 연결들을 이루는 데 사용될 수 있다. 따라서, 입력 리드들(210)과 각각의 균일 트랜지스터 기반 컴포넌트들(110) 사이의 연결들은 특정 타입의 증폭기 패키지를 생성할 수 있는 반면, 균일 트랜지스터 기반 컴포넌트들(110) 사이의 그리고 그 내부의 본드와이어들(180)의 배열은 디바이스 패키지(100A)의 다수의 변형들을 허용할 수 있다.
도 13에서, 다양한 균일 트랜지스터 기반 컴포넌트들(110)의 제1 IPD 회로(130) 및/또는 제2 IPD 회로(140)의 디바이스들은 균일 디바이스일 수 있다. 즉, 제1 IPD 회로들(130) 각각 및/또는 제2 IPD 회로들(140) 각각은 동일하거나 유사한 디바이스들로 구성될 수 있다. 그러나, 일부 실시예들에서, 트랜지스터 다이(120')는 변화되는 것이 허용될 수 있다. 예를 들어, 도 13을 참조하면, 제1 균일 트랜지스터 기반 컴포넌트(110)의 제1 트랜지스터 다이(120A)는 제2 균일 트랜지스터 기반 컴포넌트(110)의 제2 트랜지스터 다이(120B)와 상이할 수 있다. 예를 들어, 제1 트랜지스터 다이(120A)는 제2 트랜지스터 다이(120B)와 상이한 이득, 게이트 둘레, 크기, 및/또는 디바이스 타입을 가질 수 있다.
튜닝가능한 요소들을 포함하는 균일 IPD 회로들을 사용함으로써, 균일 트랜지스터 기반 컴포넌트(110)의 이점들이 여전히 실현될 수 있다. 예를 들어, IPD 회로들(130, 140)의 튜닝가능한 IPD 요소들(138, 148)은 패키지(110H)를 제조하는 데 사용되는 제조 프로세스의 복잡성을 여전히 감소시키면서 제1 트랜지스터(120A)와 제2 트랜지스터(120B) 사이의 차이들을 조정하는 데 사용될 수 있다.
도 13은 트랜지스터 다이(120')가 변화되는 것이 허용되는 균일 트랜지스터 기반 컴포넌트(110)를 이용하는 단일 패키지 구성만을 예시하지만, 본 개시내용으로부터 벗어나지 않고 다른 패키지 구성들이 가능하다는 것을 이해할 수 있을 것이다. 예를 들어, 도 12의 균일 트랜지스터 기반 컴포넌트(110)는 본 개시내용의 범위로부터 벗어나지 않고, 도 9a 내지 도 9g의 패키지 구성들 중 임의의 것뿐만 아니라, 본 기술분야의 통상의 기술자들에 의해 이해될 다른 것들과 함께 이용될 수 있다.
본 개시내용의 실시예들은 다양한 RF 전력 제품들에서, 예를 들어, 5G 및 기지국 애플리케이션들을 위해 사용될 수 있다. 본 개시내용의 특정 실시예들은, 예를 들어, 매크로(예를 들어, 20-80W 및 상이한 주파수 대역들) 평균 전력 애플리케이션들을 포함하는 5G 및 기지국 애플리케이션들에 대한 다양한 셀룰러 인프라스트럭처(CIFR) RF 전력 제품들(5W, 10W, 20W, 40W, 60W, 80W 및 상이한 주파수 대역들을 포함하지만 이에 제한되지 않음)뿐만 아니라 대규모 다중 입력 다중 출력(mMIMO)(예를 들어, 1-10W) 능동 안테나들에서 사용될 수 있다. 본 개시내용의 실시예들은 또한 레이더 및 모놀리식 마이크로파 집적 회로(MMIC) 타입 응용들에 적용될 수 있다.
도 14는 본 개시내용의 일부 실시예들에 따른 디바이스 패키지들을 활용할 수 있는 mMIMO 구성의 예를 예시한다. 도 14를 참조하면, mMIMO 기술에 기초한 애플리케이션들은 다수의 안테나들(1420)에 결합된 다수의 증폭기 송신/수신 경로들(1410)(도 14에서 N개의 경로들로서 예시됨)을 포함할 수 있다. 예를 들어, 경로들(1410)의 수는 16, 32, 64, 128, ... 1024 또는 그 이상일 수 있고, 각각의 경로는 증폭기 PA를 포함할 수 있다. 증폭기(PA)는 본 명세서에 예시되고 논의된 트랜지스터 다이(120)와 같은 트랜지스터 다이이거나 이를 포함할 수 있다. 다수의 증폭기들은 mMIMO 기지국 안테나 어레이로부터 복수의 수신 클라이언트들(1430)로 통신 신호들을 동시에 송신할 수 있다. 이러한 응용들에서, 작은 크기가 중요할 수 있다. 본 명세서에 설명된 것들과 같은 디바이스 패키지가 이용될 수 있고, 패키지 리드들(예를 들어, 출력 리드(220)) 중 하나 이상은 안테나들(1420) 중 하나 이상에 결합될 수 있다. mMIMO 구성에서의 많은 수의 경로들로 인해, 각각의 증폭기는 더 낮은 전력으로 송신할 수 있다. 각각의 증폭기의 출력 전력들은 안테나 어레이 구성에 따라 50, 20, 10, 또는 심지어 5 와트 미만일 수 있다. mMIMO 아키텍처를 포함하는 것들과 같은 일부 실시예들에서, 반도체 디바이스에 의해 처리되는 신호들은 QAM(Quadrature Amplitude Modulated) 신호들일 수 있다. 일부 실시예들에서, (경로들의 수에 따라) 디바이스의 각각의 경로(1410)는 안테나(1420) 당 40 와트의 피크 출력 전력(Ppeak)을 갖는 안테나당 5 와트일 수 있다. 일부 실시예들에서, 기지국은 1000W Ppeak를 갖는 하나의 안테나에 결합된 2개의 60W 경로를 포함할 수 있다. 일부 실시예들에서, 반도체 디바이스에 의해 처리되는 신호들은 주파수 분할 듀플렉스 송신/수신 방식의 경우 600-700 MHZ 내지 2.2GHz 또는 시분할 듀플렉스 방식들의 경우 2.3GHz 이상, 예컨대 최대 5GHz 이상과 같은 다양한 주파수들에 있을 수 있다.
본 명세서에 설명된 균일 트랜지스터 기반 컴포넌트를 이용함으로써, 제조 프로세스의 비용 및 복잡성을 감소시키면서 맞춤화를 위한 많은 양의 전위를 디바이스 패키지들에 제공하는 방식으로 사용되는 구성가능한 반도체 디바이스 플랫폼에서 작고 유한한 수의 디바이스들이 조합될 수 있다. 본 명세서에 설명된 실시예들은 디바이스 패키지의 물리적 특성들에서의 다수의 변형들이 본드와이어들의 다양한 구성들의 사용을 통해 달성될 수 있는 프로세스 및 장치를 제공한다. 그 결과, 패키지 변형들은 이전에 가능했던 것보다 더 편리하고 비용 효율적인 방식으로 달성될 수 있다. 또한, 다수의 증폭기 경로들의 사용은 공통 디바이스 구성들을 이용하여, 패키지의 증폭기 경로들의 전부 또는 대부분 사이에서 동일하거나 실질적으로 동일한 위상 대칭성을 갖는 디바이스를 허용할 수 있다.
본 명세서에는 상술한 설명 및 도면들과 관련하여 많은 상이한 실시예가 개시되어 있다. 이러한 실시예들의 모든 조합 및 하위조합을 문자 그대로 설명하고 예시하는 것은, 과도하게 반복적이고 혼란스러운 것임이 이해될 것이다. 따라서, 모든 실시예들은 임의의 방식 및/또는 조합으로 결합될 수 있고, 도면들을 포함하는 본 명세서는, 여기에 설명된 실시예들의 모든 조합들과 하위조합들, 및 그들을 만들고 사용하는 방식(manner)과 프로세스에 대한 완벽한 문언적 서술(complete written description)을 구성하는 것으로 해석되어야 하고, 임의의 그러한 조합 또는 하위조합에 대한 청구항들을 뒷받침해야 한다.
본 개시내용의 도면들 중 몇몇은 개략도들이고 비례적이고 문자 그대로의 정확도보다는 예시 목적들을 위해 크기가 정해져 있다는 것을 이해할 수 있을 것이다. 본 명세서에서 설명되는 바와 같이, 예시된 층들 중 일부는 실제로는 크기 및/또는 두께가 서로 수 자릿수만큼 상이하고, 이를 문자 그대로 예시하려는 시도는 본 설명의 명확성을 증가시키기보다는 오히려 감소시킬 것이다.
다양한 실시예들은 예시적인 실시예들이 도시되는 첨부 도면들을 참조하여 본 명세서에 설명되었다. 그러나, 이러한 실시예들은 상이한 형태들로 구현될 수 있으며, 본 명세서에 기재된 실시예들로 제한되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하게 되도록, 그리고 발명적 개념을 본 기술분야에서의 통상의 기술자들에게 완전히 전달하도록 제공된다. 본 명세서에 설명된 예시적인 실시예들 및 일반적인 원리들과 특징들에 대한 다양한 수정들이 용이하게 명백할 것이다. 도면들에서, 층들 및 영역들의 크기들 및 상대적인 크기들은 축척에 맞게 도시되지 않으며, 일부 경우들에서는, 명확성을 위해 과장될 수 있다.
용어들 "제1", "제2" 등이 다양한 요소들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소들이 이들 용어들에 의해 제한되지 않아야 한다는 것을 이해할 수 있을 것이다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위해서 사용된 것이다. 예를 들어, 본 개시내용의 범위에서 벗어나지 않으면서, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소로 지칭될 수 있다. 본 명세서에 사용된 것과 같이 용어 "및/또는"은 연관된 나열된 아이템들 중 하나 이상의 임의의 및 모든 조합들을 포함할 수 있다.
본 명세서에서 사용되는 용어는 단지 특정 실시예들을 설명하기 위한 목적이고, 본 개시내용을 제한하는 것으로 의도되지 않는다. 본 명세서에 사용될 때, 단수 형태들(하나의("a", "an") 및 상기("the"))은 맥락이 달리 분명히 표시하지 않는 한, 또한 복수 형태들을 포함하도록 의도된다. 또한, 여기에서 이용될 때의 용어 "포함한다(comprises, includes)" 및/또는 "포함하는(comprising, including)"은 언급된 특징, 완전체(integer), 단계, 동작, 요소 및/또는 컴포넌트의 존재를 명시하는 것이지, 하나 이상의 다른 특징, 완전체, 단계, 동작, 요소, 컴포넌트 및/또는 그들의 그룹의 존재 또는 추가를 배제하는 것이 아님을 더 이해할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어들(기술 및 과학 용어들 포함)은 본 개시내용이 속하는 기술 분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에 사용된 용어들은 이 명세서와 관련 분야의 맥락에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 그렇게 정의하지 않는 이상 이상적이거나 너무 형식적인 의미로 해석되지 않는다는 것도 이해될 것이다.
층, 영역, 또는 기판과 같은 요소가 또 다른 요소 "상에", "부착된", 또는 "위로" 연장된다고 언급할 때, 그것은 다른 요소 바로 위에 있을 수 있거나 또는 중간 요소들이 또한 존재할 수 있다는 것을 이해할 것이다. 대조적으로, 요소가 다른 요소 "상에 직접" 있거나 또는 다른 요소에 "직접 부착"되거나 또는 다른 요소 "위로 직접" 연장되는 것으로 언급될 때, 개재 요소들이 존재하지 않는다. 요소가 다른 요소에 "연결" 또는 "결합"되는 것으로 지칭될 때, 다른 요소에 직접 연결되거나 결합될 수 있거나 또는 개재 요소들이 존재할 수 있다는 것이 또한 이해될 것이다. 대조적으로, 요소가 또 다른 요소에 "직접 연결" 또는 "직접 결합"된다고 할 때, 개재 요소들은 존재하지 않는다.
본 명세서에서 "아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "측방향" 또는 "수직"과 같은 상대적 용어들은 도면들에 도시된 바와 같은 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 설명하는 데 사용될 수 있다. 이들 용어들은 도면들에 도시한 배향 외에 디바이스의 상이한 배향들을 포함하고자 한다는 것을 이해할 것이다.
본 개시 내용의 실시예들은 본 개시 내용의 이상적인 실시예들(및 중간 구조들)의 개략적인 예시들인 단면 예시들을 참조하여 본 명세서에 설명된다. 도면들에서의 층들 및 영역들의 두께는 명확성을 위해 과장될 수 있다. 추가적으로, 예를 들어, 제조 기술 및/또는 허용오차의 결과로서 예시들의 형상으로부터의 변동이 예상될 수 있다. 따라서, 본 개시내용의 실시예들은 본 명세서에 예시된 영역들의 특정 형상들로 제한되는 것으로 해석되는 것이 아니라 예를 들어 제조시 발생하는 형상들의 편차들을 포함하는 것으로 이해되어야 한다. 점선들에 의해 예시된 요소들은 예시된 실시예들에서 선택적일 수 있다.
유사한 번호들은 전체에 걸쳐 유사한 요소들을 지칭한다. 따라서, 동일하거나 유사한 번호들은 그것들이 대응하는 도면에서 언급되지도 않고 설명되지도 않은 경우라 하더라도 다른 도면들을 참조하여 설명될 수 있다. 또한, 참조 번호들에 의해 표시되지 않은 요소들이 다른 도면들을 참조하여 설명될 수 있다.
도면들과 명세서에서, 본 발명의 대표적인 실시예들에 대해서 개시하였고, 특정 용어들을 사용하였지만, 이 용어들은 포괄적이고 서술적인 의미로만 사용되었을 뿐이고, 제한하기 위한 목적으로 사용된 것이 아니며, 본 발명은 범위는 이하의 청구항들에 기재되어 있다.

Claims (55)

  1. 반도체 디바이스 패키지로서,
    제1 및 제2 입력 리드; 및
    복수의 균일 트랜지스터 기반 컴포넌트- 상기 복수의 균일 트랜지스터 기반 컴포넌트는 상기 제1 입력 리드에 결합된 상기 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트 및 상기 제2 입력 리드에 결합된 상기 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트를 포함함 -을 포함하고, 상기 제1 서브세트 및 상기 제2 서브세트는 서로에 대해 비대칭 구성으로 배열되는, 반도체 디바이스 패키지.
  2. 제1항에 있어서, 상기 균일 트랜지스터 기반 컴포넌트들의 상기 제1 서브세트는 제1 입력 전력 레벨을 상기 제1 서브세트에 전달하도록 구성된 하나 이상의 본드와이어에 의해 상기 제1 입력 리드에 결합되고,
    상기 균일 트랜지스터 기반 컴포넌트들의 상기 제2 서브세트는 제2 입력 전력 레벨을 상기 제2 서브세트에 전달하도록 구성된 하나 이상의 본드와이어에 의해 상기 제2 입력 리드에 결합되는, 반도체 디바이스 패키지.
  3. 제2항에 있어서, 상기 제1 입력 전력 레벨은 상기 제2 입력 전력 레벨과 상이한, 반도체 디바이스 패키지.
  4. 제1항에 있어서, 상기 제1 서브세트 및 상기 제2 서브세트의 상기 균일 트랜지스터 기반 컴포넌트들 각각은 동일한 제1 트랜지스터 다이를 포함하는, 반도체 디바이스 패키지.
  5. 제4항에 있어서, 상기 제1 트랜지스터 다이는 III족 질화물 기반 트랜지스터 증폭기인, 반도체 디바이스 패키지.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트와 연관된 트랜지스터들의 게이트 둘레들의 제1 합은 상기 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트와 연관된 트랜지스터들의 게이트 둘레들의 제2 합과 상이한, 반도체 디바이스 패키지.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 서브세트 및 상기 제2 서브세트의 상기 균일 트랜지스터 기반 컴포넌트들 각각은 제1 집적 수동 디바이스(IPD) 회로를 포함하는, 반도체 디바이스 패키지.
  8. 제7항에 있어서, 상기 제1 IPD 회로는 주 요소 및 상기 제1 IPD 회로의 특성을 변경하기 위해 상기 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능한 요소를 포함하는, 반도체 디바이스 패키지.
  9. 제8항에 있어서, 상기 주 요소 및 상기 튜닝가능 요소 각각은 용량성 디바이스를 포함하고,
    상기 튜닝가능한 요소는 상기 주 요소로의 연결을 통해 상기 제1 IPD 회로의 커패시턴스를 증가시키도록 구성되는, 반도체 디바이스 패키지.
  10. 제7항에 있어서, 상기 제1 IPD 회로는 복수의 IPD 회로들을 포함하는, 반도체 디바이스 패키지.
  11. 제10항에 있어서, 상기 제1 IPD 회로는 상기 제1 입력 리드와 상기 균일 트랜지스터 기반 컴포넌트의 트랜지스터 다이 사이에 전기적으로 연결되고,
    상기 복수의 IPD 회로 중 제2 IPD 회로는 상기 제1 입력 리드와 상기 제1 IPD 회로 사이에 전기적으로 연결되는, 반도체 디바이스 패키지.
  12. 제7항에 있어서, 상기 제1 서브세트의 상기 균일 트랜지스터 기반 컴포넌트들 각각의 상기 제1 IPD 회로는 상기 제2 서브세트 각각의 상기 제1 IPD 회로와 동일한 반도체 디바이스 패키지.
  13. 반도체 디바이스 패키지로서,
    제1 및 제2 입력 리드;
    복수의 트랜지스터 다이- 상기 복수의 트랜지스터 다이는 상기 제1 입력 리드에 결합된 상기 복수의 트랜지스터 다이의 제1 서브세트 및 상기 제2 입력 리드에 결합된 상기 복수의 트랜지스터 다이의 제2 서브세트를 포함함 -; 및
    복수의 균일 집적 수동 디바이스(IPD) 회로- 상기 복수의 균일 IPD 회로들의 제1 서브세트는 상기 복수의 트랜지스터 다이의 제1 서브세트 중 하나 이상에 연결되고, 상기 균일 IPD 회로들의 제2 서브세트는 상기 복수의 트랜지스터 다이의 제2 서브세트 중 하나 이상에 연결되고, 상기 균일 IPD 회로들의 제1 서브세트는 상기 균일 IPD 회로들의 제2 서브세트와 상이하게 선택적으로 구성됨 -을 포함하는, 반도체 디바이스 패키지.
  14. 제13항에 있어서, 상기 복수의 균일 IPD 회로 각각은 주 요소 및 상기 균일 IPD 회로의 구성을 변경하기 위해 상기 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능한 요소를 포함하는, 반도체 디바이스 패키지.
  15. 제14항에 있어서, 상기 주 요소 및 상기 튜닝가능 요소 각각은 용량성 디바이스를 포함하고,
    상기 튜닝가능한 요소는 상기 균일 IPD 회로의 커패시턴스를 증가시키기 위해 상기 주 요소에 선택적으로 연결되도록 구성되는, 반도체 디바이스 패키지.
  16. 제13항에 있어서, 상기 복수의 트랜지스터 다이의 상기 제1 서브세트 및 상기 제2 서브세트 각각은 동일한 트랜지스터 다이를 포함하는, 반도체 디바이스 패키지.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서, 상기 복수의 트랜지스터 다이의 상기 제1 서브세트의 게이트 둘레들의 제1 합은 상기 복수의 트랜지스터 다이의 상기 제2 서브세트의 게이트 둘레들의 제2 합과 상이한, 반도체 디바이스 패키지.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 복수의 트랜지스터 다이 각각의 평균 출력 전력은 20W 미만인, 반도체 디바이스 패키지.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 복수의 트랜지스터 다이 각각의 총 게이트 둘레는 15mm 미만인, 반도체 디바이스 패키지.
  20. 제13항 내지 제19항 중 어느 한 항에 있어서, 상기 복수의 트랜지스터 다이들은 mMIMO(massive Multiple Input Multiple Output) 안테나의 일부인, 반도체 디바이스 패키지.
  21. 반도체 디바이스 패키지로서,
    복수의 입력 리드;
    복수의 출력 리드; 및
    복수의 균일 트랜지스터 기반 컴포넌트를 포함하고, 상기 복수의 균일 트랜지스터 기반 컴포넌트는,
    상기 입력 리드들 중 제1 입력 리드와 상기 출력 리드들 중 제1 출력 리드 사이에 전기적으로 연결되는 상기 복수의 균일 트랜지스터 기반 컴포넌트의 제1 서브세트; 및
    상기 입력 리드들 중 제2 입력 리드와 상기 출력 리드들 중 제2 출력 리드 사이에 전기적으로 연결되는 상기 복수의 균일 트랜지스터 기반 컴포넌트 중 2개 이상으로 이루어진 제2 서브세트를 포함하고,
    상기 복수의 균일 트랜지스터 기반 컴포넌트 각각은 트랜지스터 다이를 포함하고,
    상기 제1 서브세트 내의 상기 균일 트랜지스터 기반 컴포넌트들의 제1 수는 상기 제2 서브세트 내의 상기 균일 트랜지스터 기반 컴포넌트들의 제2 수와 상이한, 반도체 디바이스 패키지.
  22. 제21항에 있어서, 상기 복수의 균일 트랜지스터 기반 컴포넌트 각각은 집적 수동 디바이스(IPD) 회로를 포함하는, 반도체 디바이스 패키지.
  23. 제22항에 있어서, 상기 복수의 균일 트랜지스터 기반 컴포넌트 각각의 상기 IPD 회로는 주 요소 및 상기 균일 트랜지스터 기반 컴포넌트의 특성을 변경하기 위해 상기 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능한 요소를 포함하는, 반도체 디바이스 패키지.
  24. 제23항에 있어서, 상기 주 요소 및 상기 튜닝가능 요소 각각은 용량성 디바이스를 포함하고,
    상기 튜닝가능한 요소는 상기 IPD 회로의 커패시턴스를 증가시키기 위해 상기 주 요소에 연결되도록 구성되는, 반도체 디바이스 패키지.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서, 상기 복수의 균일 트랜지스터 기반 컴포넌트의 제1 서브세트의 IPD 회로는 복수의 IPD 회로인, 반도체 디바이스 패키지.
  26. 제25항에 있어서, 상기 복수의 균일 트랜지스터 기반 컴포넌트의 각각의 IPD 회로는 동일한 IPD 회로인, 반도체 디바이스 패키지.
  27. 제21항 내지 제26항 중 어느 한 항에 있어서, 상기 입력 리드들 및 상기 출력 리드들은 DFN(dual-flat no-lead) 패키지 또는 QFN(quad-flat no-lead) 패키지의 일부인, 반도체 디바이스 패키지.
  28. 제21항 내지 제27항 중 어느 한 항에 있어서,
    상기 제1 입력 리드와 상기 복수의 균일 트랜지스터 기반 컴포넌트의 상기 제1 서브세트의 각각의 컴포넌트들 사이의 복수의 본드와이어들을 더 포함하는, 반도체 디바이스 패키지.
  29. 반도체 디바이스 패키지로서,
    입력 리드;
    출력 리드; 및
    복수의 균일 집적 수동 디바이스(IPD) 회로를 포함하고, 각각의 균일 IPD 회로는 주 요소 및 상기 주 요소에 선택적으로 연결되어 상기 균일 IPD 회로의 특성을 변경하도록 구성되는 튜닝가능 요소를 포함하는, 반도체 디바이스 패키지.
  30. 제29항에 있어서, 상기 IPD 회로의 상기 주 요소와 상기 IPD 회로의 상기 튜닝가능한 요소를 연결하는 본드와이어를 더 포함하는, 반도체 디바이스 패키지.
  31. 제29항에 있어서, 상기 주 요소 및 상기 튜닝가능 요소 각각은 용량성 디바이스를 포함하고,
    상기 튜닝가능한 요소는 상기 IPD 회로의 커패시턴스를 증가시키기 위해 상기 주 요소에 선택적으로 결합되도록 구성되는, 반도체 디바이스 패키지.
  32. 제29항 내지 제31항 중 어느 한 항에 있어서, 상기 입력 리드는 복수의 입력 리드를 포함하고,
    상기 출력 리드는 복수의 출력 리드를 포함하고,
    상기 복수의 균일 IPD 회로들의 제1 서브세트는 상기 입력 리드들 중 제1 입력 리드와 상기 출력 리드들 중 제1 출력 리드 사이에 전기적으로 연결되고,
    상기 복수의 균일 IPD 회로들 중 2개 이상의 균일 IPD 회로들의 제2 서브세트는 상기 입력 리드들 중 제2 입력 리드와 상기 출력 리드들 중 제2 출력 리드 사이에 전기적으로 연결되는, 반도체 디바이스 패키지.
  33. 제32항에 있어서, 상기 제1 서브세트 내의 제1 수의 균일 IPD 회로들은 상기 제2 서브세트 내의 제2 수의 균일 IPD 회로들과 상이한, 반도체 디바이스 패키지.
  34. 제32항에 있어서,
    제1 복수의 트랜지스터 다이- 상기 제1 복수의 트랜지스터 다이 각각은 상기 복수의 균일 IPD 회로의 상기 제1 서브세트의 균일 IPD 회로에 각각 결합됨 -; 및
    제2 복수의 트랜지스터 다이- 상기 제2 복수의 트랜지스터 다이 각각은 상기 복수의 균일 IPD 회로들의 상기 제2 서브세트의 균일 IPD 회로에 각각 결합됨 -을 더 포함하는, 반도체 디바이스 패키지.
  35. 제32항에 있어서, 상기 제1 복수의 트랜지스터 다이 및 상기 제2 복수의 트랜지스터 다이 각각은 동일한 트랜지스터 다이를 포함하는, 반도체 디바이스 패키지.
  36. 제29항에 있어서, 상기 복수의 균일 IPD 회로들 중 제1 균일 IPD 회로는 상기 주 요소를 상기 튜닝가능 요소에 전기적으로 연결하는 본드와이어를 포함하고,
    상기 복수의 균일 IPD 회로들 중 제2 균일 IPD 회로의 상기 튜닝가능한 요소는 상기 제2 균일 IPD 회로들의 상기 주 요소에 연결되지 않는, 반도체 디바이스 패키지.
  37. 제29항에 있어서, 상기 복수의 균일 IPD 회로들 중 제1 균일 IPD 회로는 상기 입력 리드에 전기적으로 연결되고,
    상기 복수의 균일 IPD 회로들 중 제2 균일 IPD 회로는 상기 출력 리드 및/또는 상기 제1 균일 IPD 회로에 전기적으로 연결되는, 반도체 디바이스 패키지.
  38. 반도체 디바이스 패키지를 제조하는 방법으로서,
    복수의 균일 트랜지스터 기반 컴포넌트들을 제1 패키지 및 제2 패키지에 각각 배열하는 단계;
    제1 구성으로 제1 패키지의 균일 트랜지스터 기반 컴포넌트들에 제1 본드와이어들을 선택적으로 연결하는 단계; 및
    상기 제1 구성과 상이한 제2 구성으로 상기 제2 패키지의 상기 균일 트랜지스터 기반 컴포넌트들에 제2 본드와이어들을 선택적으로 연결하는 단계를 포함하는, 방법.
  39. 제38항에 있어서, 상기 제1 패키지 및 상기 제2 패키지의 상기 균일 트랜지스터 기반 컴포넌트들 각각은 동일한 제1 트랜지스터 다이를 포함하는, 방법.
  40. 제38항 또는 제39항에 있어서, 상기 균일 트랜지스터 기반 컴포넌트들 각각은 집적 수동 디바이스(IPD) 회로를 포함하고, 상기 IPD 회로는 주 요소 및 상기 균일 트랜지스터 기반 컴포넌트의 특성을 변경하기 위해 상기 주 요소에 선택적으로 연결되도록 구성되는 튜닝가능 요소를 포함하는, 방법.
  41. 제40항에 있어서, 상기 제1 패키지의 상기 균일 트랜지스터 기반 컴포넌트들에 상기 제1 본드와이어들을 선택적으로 연결하는 단계는 상기 제1 패키지의 상기 복수의 균일 트랜지스터 기반 컴포넌트 중 적어도 하나의 상기 IPD 회로의 상기 주 요소와 상기 IPD 회로의 상기 튜닝가능한 요소 사이에 상기 제1 본드와이어들 중 적어도 하나를 연결하는 단계를 포함하는, 방법.
  42. 제38항 또는 제39항에 있어서, 상기 제1 패키지는 복수의 입력 리드를 포함하고,
    상기 제1 패키지의 상기 균일 트랜지스터 기반 컴포넌트들에 상기 제1 본드와이어들을 선택적으로 연결하는 단계는
    상기 제1 패키지의 상기 복수의 균일 트랜지스터 기반 컴포넌트들의 제1 서브세트와 상기 입력 리드들의 제1 입력 리드 사이에 상기 제1 본드와이어들의 제1 서브세트를 연결하는 단계; 및
    상기 복수의 균일 트랜지스터 기반 컴포넌트들의 제2 서브세트와 상기 입력 리드들의 제2 입력 리드 사이에 상기 제1 본드와이어들의 제2 서브세트를 연결하는 단계를 포함하는, 방법.
  43. 제42항에 있어서, 상기 제1 서브세트 내의 제1 수의 균일 트랜지스터 기반 컴포넌트들은 상기 제2 서브세트 내의 제2 수의 균일 트랜지스터 기반 컴포넌트들과 상이한, 방법.
  44. 제42항에 있어서, 상기 제1 패키지 및 상기 제2 패키지에 상기 복수의 균일 트랜지스터 기반 컴포넌트들을 배열하는 단계는 상기 제1 패키지의 상기 균일 트랜지스터 기반 컴포넌트들을 제1 레이아웃으로 상기 제1 패키지의 제1 서브마운트에 본딩하는 단계 및 상기 제2 패키지의 상기 균일 트랜지스터 기반 컴포넌트들을 상기 제1 레이아웃과 동일한 제2 레이아웃으로 상기 제2 패키지의 제2 서브마운트에 본딩하는 단계를 포함하는, 방법.
  45. 구성가능한 반도체 디바이스 플랫폼으로서,
    서브마운트;
    상기 서브마운트에 결합된 입력 리드 및 출력 리드; 및
    복수의 균일 트랜지스터 다이- 상기 균일 트랜지스터 다이들 각각은 하나 이상의 서브세트에서 상기 입력 리드 및 상기 출력 리드에 선택적으로 결합되도록 구성됨 -를 포함하는, 구성가능한 반도체 디바이스 플랫폼.
  46. 제45항에 있어서, 복수의 균일 집적 수동 디바이스(IPD) 회로를 더 포함하고, 각각의 균일 IPD 회로는 주 요소 및 상기 주 요소에 선택적으로 연결되어 상기 균일 IPD 회로의 특성을 변경하도록 구성되는 튜닝가능한 요소를 포함하는, 구성가능한 반도체 디바이스 플랫폼.
  47. 제46항에 있어서, 상기 주 요소 및 상기 튜닝가능 요소 각각은 용량성 디바이스를 포함하고,
    상기 튜닝가능한 요소는 상기 균일 IPD 회로의 커패시턴스를 증가시키기 위해 본드와이어에 의해 상기 주 요소에 전기적으로 연결되도록 구성되는, 구성가능한 반도체 디바이스 플랫폼.
  48. 제46항 또는 제47항에 있어서, 상기 균일 IPD 회로는 복수의 균일 IPD 회로들인, 구성가능한 반도체 디바이스 플랫폼.
  49. 제48항에 있어서, 상기 복수의 균일 IPD 회로들 중 제1 균일 IPD 회로는 상기 복수의 균일 트랜지스터 다이들 중 제1 균일 트랜지스터 다이의 제1 측 상에 있고,
    상기 복수의 균일 IPD 회로들 중 제2 균일 IPD 회로는 상기 제1 균일 트랜지스터 다이의 제2 측 상에 있는, 구성가능한 반도체 디바이스 플랫폼.
  50. 제48항에 있어서, 상기 복수의 균일 IPD 회로들 중 제1 균일 IPD 회로 및 제2 균일 IPD 회로는 상기 복수의 균일 트랜지스터 다이들 중 제1 균일 트랜지스터 다이와 상기 입력 리드 사이에서 상기 서브마운트 상에 있는, 구성가능한 반도체 디바이스 플랫폼.
  51. 제48항에 있어서, 상기 복수의 균일 IPD 회로들의 각각의 균일 IPD 회로는 동일한 IPD 회로인, 구성가능한 반도체 디바이스 플랫폼.
  52. 제45항 내지 제47항 중 어느 한 항에 있어서, 상기 복수의 균일 트랜지스터 다이의 각각의 트랜지스터 다이는 동일한 트랜지스터 다이인, 구성가능한 반도체 디바이스 플랫폼.
  53. 제45항 내지 제52항 중 어느 한 항에 있어서, 상기 복수의 균일 트랜지스터 다이 각각의 평균 출력 전력은 20W 미만인, 구성가능한 반도체 디바이스 플랫폼.
  54. 제45항 내지 제53항 중 어느 한 항에 있어서, 상기 복수의 균일 트랜지스터 다이 각각의 총 게이트 둘레는 15mm 미만인, 구성가능한 반도체 디바이스 플랫폼.
  55. 제45항 내지 제54항 중 어느 한 항에 있어서, 상기 복수의 균일 트랜지스터 다이들은 mMIMO(massive Multiple Input Multiple Output) 안테나의 일부인, 구성가능한 반도체 디바이스 플랫폼.
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