TWI829958B - 用於檢驗半導體裝置之系統及方法 - Google Patents

用於檢驗半導體裝置之系統及方法 Download PDF

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Abstract

運用用於DRAM及3D NAND檢驗之所揭示系統及方法，基於一檢驗工具之輸出接收晶圓之一影像。接收該晶圓上之複數個記憶體裝置之一設計之幾何量測。基於該等幾何量測判定具有更高檢驗靈敏度之一關注區域。

Description

用於檢驗半導體裝置之系統及方法
本發明係關於半導體裝置之檢驗。
半導體製造產業之演進對良率管理及特定言之計量及檢驗系統提出愈來愈高的要求。臨界尺寸不斷縮小，但產業需要減少達成高良率、高價值生產之時間。最小化從偵測到一良率問題至解決該問題之總時間判定一半導體製造商之投資回報率。
製造諸如邏輯及記憶體裝置之半導體裝置通常包含使用大量製程處理一半導體晶圓以形成半導體裝置之各種特徵及多個層級。例如，微影係涉及將一圖案自一倍縮光罩轉印至配置於一半導體晶圓上之一光阻劑之一半導體製程。半導體製程之額外實例包含但不限於化學機械拋光(CMP)、蝕刻、沈積及離子植入。可在一單一半導體晶圓上之一配置中製造多個半導體裝置，將該等半導體裝置分離成個別半導體裝置。
在半導體製造期間之各個步驟使用檢驗程序來偵測晶圓上之缺陷以促成製程中之更高良率及因此更高利潤。檢驗始終為製造諸如積體電路(IC)之半導體裝置之一重要部分。然而，隨著半導體裝置尺寸之減小，檢驗對於成功製造可接受半導體裝置變得甚至更為重要，此係因為較 小缺陷可能引起裝置發生故障。例如，隨著半導體裝置尺寸之減小，大小減小之缺陷之偵測已成為必要，此係因為甚至相對較小缺陷仍可引起半導體裝置中之非所要像差。
然而，隨著設計規則縮小，半導體製程可更接近於程序之效能能力之限制操作。另外，隨著設計規則之縮小，較小缺陷可能影響裝置之電參數，此驅使更靈敏之檢驗。隨著設計規則之縮小，藉由檢驗偵測到之潛在良率相關缺陷之群體急劇增長，且藉由檢驗偵測到之擾亂點(nuisance)缺陷之群體亦急劇增加。因此，可在晶圓上偵測到更多缺陷，且校正程序以消除所有缺陷可為困難的且昂貴的。判定哪些缺陷實際上影響裝置之電參數及良率可容許程序控制方法專注於該等缺陷同時在很大程度上忽略其他缺陷。此外，在較小設計規則下，程序誘發故障在一些情況中趨於為系統性的。即，程序誘發故障趨於在通常在設計內重複許多次之預定設計圖案處發生故障。空間系統缺陷、電相關缺陷之消除可能影響良率。由於裝置程序之性質，缺陷所駐留之處之雜訊特性及/或發生一缺陷之概率取決於距特定設計圖案之幾何距離而不同。例如，一DRAM或3D NAND胞元區域之邊界趨於遠比內部胞元區域嘈雜，且缺陷密度趨於比近邊界區域中高得多。因此，需要用於與幾何位置相關之缺陷偵測之一新策略。
記憶體裝置(諸如動態隨機存取記憶體(DRAM)及3D NAND裝置)可尤其難以檢驗。記憶體裝置可缺少一邏輯裝置中存在之若干對準目標。亦不存在自一記憶體裝置之一影像判定一設計是什麼之一簡單方式。例如，可難以找到一結構之中心或一結構之某些邊緣。先前，跨所有結構以相同靈敏度執行檢驗。針對DRAM執行舊有陣列檢驗，此可能 難以執行，因為半導體製造商可未共用DRAM裝置之設計檔案。此外，一陣列周圍之邏輯區域通常歸因於陣列區中之光匱乏而飽和。此可能導致不良像素設計對準(PDA)。運用此技術，所關注缺陷(DOI)與擾亂點之間可能沒有區別。
圖1繪示包含線及空間圖案之例示性DRAM記憶體區塊。一目標係分離在修整(trim)(即，圖1之右下角中所展示之粗虛線)外部之缺陷。各胞元可具有微米級之尺寸300。併像(binning)大小301可自數十奈米至數百奈米或為微米級。一目標可為分離定位於胞元邊緣(在x及y兩者上)上之缺陷與定位於胞元塊體上之缺陷。
圖2繪示包含接觸孔或插塞之例示性DRAM記憶體區塊。各胞元可具有微米級之尺寸300。併像大小301可自數十奈米至數百奈米或為微米級。一目標可為將邊緣之兩個接觸件與中心分離。另一目標可為分離定位於胞元邊緣(在x及y兩者上)上之缺陷與定位於胞元塊體上之缺陷。
亦對3D NAND執行舊有陣列檢驗，但舊有陣列檢驗無法識別缺陷來自哪些接觸列。由於3D NAND胞元之規模較大，故3D NAND胞元檢驗可能無法使用某些檢驗技術。基於影像之檢驗可能無法處置跨具有3D NAND胞元之一晶圓之程序變動。可在建立時分離DOI，此係因為在將分類器應用於一整個晶圓時，來自不同接觸列之DOI可混合在一起。
圖3繪示包含接觸孔或插塞之一例示性3D NAND區塊。一目標可為分離邊緣之兩個接觸件與中心區且可以不同方式對各列進行併像。另一目標可為分離定位於邊緣列接觸件上之缺陷與定位於內部列接觸件上之缺陷。周邊(Peri)可提供良好圖案但在不同於胞元之一高度。因 此，周邊無法用於PDA。圖3中之胞元1及胞元2之尺寸在X方向及Y方向上可為數千微米之規模。
因此，需要用於檢驗記憶體裝置之經改良方法及系統。
在一第一實施例中，提供一種系統。該系統包含一檢驗工具及與該檢驗工具電子通信之一處理器。該檢驗工具包含：一能量源，其經組態以產生引導至一晶圓之能量；及一偵測器，其經組態以偵測而來自該晶圓之能量且回應於所偵測之該能量產生輸出。該處理器經組態以：基於該輸出接收該晶圓之一影像；接收該晶圓上之複數個記憶體裝置之一設計之幾何量測；及基於該等幾何量測判定具有更高檢驗靈敏度之一關注區域。
在一例項中，該等記憶體裝置之各者係一3D NAND胞元。該等幾何量測可為接觸列之間之一距離、溝槽之間之一距離或一虛設區域之一位置之一或多者。該處理器可經組態以將該關注區域應用於該等記憶體裝置之一接觸列。
在一例項中，該等記憶體裝置之各者係一DRAM胞元。該等幾何量測可為距一周邊之一中心之一胞元輪廓距離之一或多者。可將該關注區域應用於一修整區域或具有關鍵缺陷之一區域。該處理器可經組態以將該關注區域應用於該等記憶體裝置。該處理器亦可進一步經組態以：在一X方向上擴展一工作規模(job size)以涵蓋至少兩個陣列胞元；判定覆蓋分頁且識別一胞元邊界之一子掃描帶；及相對於不具有周邊相交處之另一子掃描帶判定該胞元邊界之圖案設計對準失真及位置。
在一第二實施例中，提供一種方法。該方法包括：使用一 檢驗工具檢驗一晶圓：在一處理器處自該檢驗工具接收該晶圓之一影像；在該處理器處接收該晶圓上之複數個記憶體裝置之一設計之幾何量測；及使用該處理器基於該等幾何量測判定具有更高檢驗靈敏度之一關注區域。
在一例項中，該等記憶體裝置之各者係一3D NAND胞元。該等幾何量測可為接觸列之間之一距離、溝槽之間之一距離或一虛設區域之一位置之一或多者。該方法可進一步包含使用該處理器將該關注區域應用於該等記憶體裝置之一接觸列。
在一例項中，該等記憶體裝置之各者係一DRAM胞元。該等幾何量測可為距一周邊之一中心之一胞元輪廓距離之一或多者。可將該關注區域應用於一修整區域或具有關鍵缺陷之一區域。該方法可進一步包含使用該處理器將該關注區域應用於該等記憶體裝置。該方法亦可進一步包含：使用該處理器在一X方向上擴展一工作規模以涵蓋至少兩個陣列胞元；使用該處理器判定覆蓋分頁且識別一胞元邊界之一子掃描帶；及使用該處理器相對於不具有周邊相交處之另一子掃描帶判定該胞元邊界之圖案設計對準失真及位置。
100:方法
101:使用檢驗工具檢驗晶圓
102:在處理器處接收晶圓之影像
103:在處理器處接收晶圓上之記憶體裝置之設計之幾何量測
104:使用處理器基於幾何量測判定具有更高檢驗靈敏度之關注區域
200:系統
201:基於光學之子系統
202:樣品
203:光源
204:光學元件
205:透鏡
206:載物台
207:集光器
208:元件
209:偵測器
210:集光器
211:元件
212:偵測器
213:光束分離器
214:處理器
215:電子資料儲存單元
300:尺寸
301:併像大小
為更完全理解本發明之性質及目的，應參考結合隨附圖式進行之以下詳細描述，其中：圖1繪示例示性DRAM記憶體區塊；圖2繪示例示性DRAM記憶體區塊；圖3係例示性3D NAND區塊；圖4係根據本發明之一方法之一實施例之一流程圖；圖5繪示根據本發明之DRAM裝置檢驗之一實施例； 圖6係根據本發明之一系統之一實施例；圖7繪示指派給不同區之不同接觸列；及圖8繪示一經計算分頁中心。
儘管將依據特定實施例描述所主張之標的物，然其他實施例(包含未提供本文中所闡述之所有優點及特徵之實施例)亦在本發明之範疇內。可在不脫離本發明之範疇的情況下作出各種結構、邏輯、程序步驟及電子改變。因此，僅參考隨附發明申請專利範圍來定義本發明之範疇。
本文中所揭示之實施例提供記憶體裝置(諸如DRAM及3D NAND結構)之檢驗之改良的靈敏度。使用本文中所揭示之設計輔助檢驗，可將不同臨限值應用於不同結構。DRAM之改良靈敏度可具備來自一半導體製造商之有限設計資訊。對於3D NAND，可使用設計資訊以更佳靈敏度分離不同接觸列。
圖4係一方法100之一實施例之一流程圖。在101，使用一檢驗工具檢驗一晶圓。在102，在一處理器處接收晶圓之一影像。影像可包含裝置，諸如圖1至圖3或圖5中所繪示之裝置。在103，在處理器處接收晶圓上之記憶體裝置之一設計之幾何量測。在104，使用處理器基於幾何量測判定具有更高檢驗靈敏度之一關注區域。
在一例項中，方法100中之記憶體裝置之各者係一3D NAND胞元。幾何量測可為接觸列之間之一距離、溝槽之間之一距離或一虛設區域之一位置之一或多者，或其他資訊。一虛設區域之位置可相對於溝槽。此等幾何量測可基於裝置或晶圓之設計資料。
在使用3D NAND之一實例中，可基於設計資訊判定Y方向 上之胞元間距。可使用光學影像來判定溝槽(即，兩個胞元區塊之間之空白區域)位置及其週期性，諸如藉由使用在Y方向上之各點處沿著X方向之影像強度或影像灰階變動。基於設計資訊之Y方向上之胞元間距應與自光學影像提取之週期性匹配。
可使用處理器將關注區域應用於記憶體裝置之一接觸列。因此，可自Y方向上之一設計判定胞元間距，且可自Y方向上之影像判定週期性。可基於例如一溝槽所在之處來放置一關注區域。
3D NAND胞元之此實施例可在設計資訊可用時使用設計資訊。在建立期間，可提供一或多個3D NAND胞元之一或多個幾何量測。使用設計資訊用於檢驗，一程序不變演算法可識別缺陷來自哪一接觸列且將不同靈敏度應用於不同接觸列。因此，可檢驗一子區。藉由識別例如溝槽、虛設區域及各接觸列之位置且藉由將靈敏度區域組織為子區，可達成3D NAND胞元檢驗之更佳靈敏度。更佳靈敏度及更相關3D NAND檢驗可導致良率改良。
圖7繪示將不同接觸列指派給不同區之一實施例。可基於幾何量測資料指派接觸列。
在一例項中，記憶體裝置之各者係一DRAM胞元。幾何量測可為距一周邊之一中心之一胞元輪廓距離之一或多者。可使用處理器將關注區域應用於記憶體裝置。
DRAM胞元之此實施例可在設計資訊可用時使用設計資訊。在建立期間，可針對一或多個胞元區提供關於至中心之胞元輪廓距離之資訊。可基於設計資訊判定此資訊。使用設計資訊，在X方向上擴展一工作規模以涵蓋兩個以上陣列胞元。可找到覆蓋分頁之一子掃描帶。分頁 係胞元區塊中間之空間。可即時(on-the-fly)識別胞元邊界。胞元邊界之PDA失真及位置可即時傳播至不具有周邊相交處之子掃描帶。在一例項中，「即時」意謂在運行時間期間或在檢驗程序期間。可放置修整區域及/或關鍵缺陷之所關注區域(AOI)。修整區域及/或AOI可被指派更高靈敏度。可使用處理器來執行此等功能。
在一例項中，自圖框影像判定DRAM胞元區塊之中心之位置。接著，可判定來自設計之分頁中心與來自影像之經計算分頁中心之間的一偏移。可將偏移應用於運行時間內容背景遮罩，其具有AOI及胞元邊緣之關注區域清晰度。
在一例項中，可使用DRAM結構上之十字巷道(cross-street)之一中心來識別形成十字巷道之四個不同胞元區塊之四個隅角。此在圖8中展示。可使用此資訊來錨定一胞元邊緣關注區域。可相對於影像之其餘部分將不同靈敏度應用於關注區域。
即使提供不完整或少量設計資訊，仍可使用用於DRAM胞元之此技術。可使用胞元區塊大小來代替或增補設計資料。藉由在沒有詳細設計資訊的情況下且在具有不良PDA品質之光條件下識別胞元區之輪廓，可達成DRAM胞元檢驗之更佳靈敏度。更佳靈敏度可導致更相關之DRAM檢驗用於良率改良。
當將關注區域應用於DRAM記憶體裝置時，可在一X方向上擴展一工作規模以涵蓋至少兩個陣列胞元。在此例項中，可將關注區域應用於一修整區域及/或具有關鍵缺陷之一區域。
圖5繪示DRAM裝置檢驗之一實施例。針對各胞元區提供至周邊之中心之胞元輪廓距離資訊。針對檢驗，在X方向上擴展一工作規 模以涵蓋兩個以上陣列胞元。此在圖5中藉由陰影矩形展示，在子掃描帶0中以一虛線勾勒該等陰影矩形之一者。找到覆蓋分頁之一子掃描帶且即時識別胞元邊界。例如，子掃描帶3(以一虛線勾勒其等之一者)覆蓋分頁。胞元邊界之PDA失真及位置即時傳播至不具有周邊相交處之子掃描帶。修整區域(在子掃描帶1中以一虛線勾勒其等之一者)可經放置且被指派更高靈敏度。
圖6係一系統200之一實施例，系統200可為一檢驗工具。系統200包含基於光學之子系統201。一般而言，基於光學之子系統201經組態用於藉由將光引導至一樣品202(或用光在樣品202上方掃描)且偵測來自樣品202之光而針對樣品202產生基於光學之輸出。在一項實施例中，樣品202包含一晶圓。晶圓可包含此項技術中已知之任何晶圓。
在圖6中所展示之系統200之實施例中，基於光學之子系統201包含經組態以將光引導至樣品202之一照明子系統。照明子系統包含可將能量引導於一樣品202處之至少一個能量源。例如，如圖6中所展示，照明子系統包含光源203。在一項實施例中，照明子系統經組態以按一或多個入射角將光引導至樣品202，該等入射角可包含一或多個傾斜角及/或一或多個法向角。例如，如圖6中所展示，來自光源203之光按一傾斜入射角引導穿過光學元件204及接著透鏡205而至樣品202。傾斜入射角可包含任何適合傾斜入射角，此可取決於例如樣品202之特性而變化。
基於光學之子系統201可經組態以在不同時間按不同入射角將光引導至樣品202。例如，基於光學之子系統201可經組態以更改照明子系統之一或多個元件之一或多個特性，使得光可按不同於圖6中所展示之入射角之一入射角引導至樣品202。在一個此實例中，基於光學之子 系統201可經組態以使光源203、光學元件204及透鏡205移動，使得光按一不同傾斜入射角或一法向(或近法向)入射角引導至樣品202。
在一些例項中，基於光學之子系統201可經組態以在相同時間按一個以上入射角將光引導至樣品202。例如，照明子系統可包含一個以上照明通道，照明通道之一者可包含如圖6中所展示之光源203、光學元件204及透鏡205，且照明通道之另一者(未展示)可包含類似元件(其等可以不同方式組態或以相同方式組態)或可包含至少一光源及可能一或多個其他組件(諸如本文中進一步描述之組件)。若此光在與其他光相同之時間引導至樣品，則按不同入射角引導至樣品202之光之一或多個特性(例如，波長、偏光等)可不同，使得可在(若干)偵測器處將源自按不同入射角照明樣品202之光彼此區分。
在另一例項中，照明子系統可包含僅一個光源(例如，圖6中所展示之光源203)且來自光源之光可藉由照明子系統之一或多個光學元件(未展示)分離成不同光學路徑(例如，基於波長、偏光等)。接著，可將不同光學路徑之各者中之光引導至樣品202。多個照明通道可經組態以在相同時間或不同時間(例如，當使用不同照明通道來循序照明樣品時)將光引導至樣品202。在另一例項中，相同照明通道可經組態以在不同時間將具有不同特性之光引導至樣品202。例如，在一些例項中，光學元件204可組態為一光譜濾光片，且可以多種不同方式(例如，藉由換出光譜濾光片)改變光譜濾光片之性質，使得可在不同時間將不同波長之光引導至樣品202。照明子系統可具有此項技術中已知之用於循序或同時按不同或相同入射角將具有不同或相同特性之光引導至樣品202的任何其他適合組態。
在一項實施例中，光源203可包含一寬頻電漿(BBP)源。以此方式，由光源203產生且引導至樣品202之光可包含寬頻光。然而，光源可包含任何其他適合光源，諸如一雷射。雷射可包含此項技術中已知之任何適合雷射，且可經組態以產生在此項技術中已知之任一或多個適合波長下之光。另外，雷射可經組態以產生單色或近單色之光。以此方式，雷射可為一窄帶雷射。光源203亦可包含產生在多個離散波長或波帶下之光之一多色光源。
來自光學元件204之光可藉由透鏡205聚焦至樣品202上。儘管透鏡205在圖6中被展示為一單一折射光學元件，然應理解，實務上，透鏡205可包含組合地將來自光學元件之光聚焦至樣品之若干折射及/或反射光學元件。在圖6中展示且在本文中描述之照明子系統可包含任何其他適合光學元件(未展示)。此等光學元件之實例包含但不限於(若干)偏光組件、(若干)光譜濾光片、(若干)空間濾光片、(若干)反射光學元件、(若干)變跡器、(若干)光束分離器(諸如光束分離器213)、(若干)孔隙及類似者，其可包含此項技術中已知之任何此等適合光學元件。另外，基於光學之子系統201可經組態以基於待用於產生基於光學之輸出的照明類型來更改照明子系統之元件之一或多者。
基於光學之子系統201亦可包含經組態以引起光在樣品202上方掃描之一掃描子系統。例如，基於光學之子系統201可包含載物台206，在基於光學之輸出產生期間，樣品202安置於載物台206上。掃描子系統可包含可經組態以使樣品202移動使得光可在樣品202上方掃描之任何適合機械及/或機器人總成(其包含載物台206)。另外或替代地，基於光學之子系統201可經組態使得基於光學之子系統201之一或多個光學元件 執行光在樣品202上方之一些掃描。光可以任何適合方式(諸如以一蛇形路徑或以一螺旋路徑)在樣品202上方掃描。
基於光學之子系統201進一步包含一或多個偵測通道。一或多個偵測通道之至少一者包含一偵測器，該偵測器經組態以偵測歸因於樣品202藉由子系統之照明而來自樣品202之光，且回應於經偵測光而產生輸出。例如，圖6中所展示之基於光學之子系統201包含兩個偵測通道，一個通道由集光器207、元件208及偵測器209形成且另一個通道由集光器210、元件211及偵測器212形成。如圖6中所展示，兩個偵測通道經組態以按不同收集角收集及偵測光。在一些例項中，兩個偵測通道經組態以偵測散射光，且偵測通道經組態以偵測按不同角度從樣品202散射之光。然而，偵測通道之一或多者可經組態以偵測來自樣品202之另一類型之光(例如，反射光)。偵測器209可回應於所偵測之能量而產生輸出。
如圖6中進一步展示，兩個偵測通道被展示為定位於紙平面中且照明子系統亦被展示定位於紙平面中。因此，在此實施例中，兩個偵測通道定位於(例如，居中於)入射平面中。然而，偵測通道之一或多者可定位於入射平面外。例如，由集光器210、元件211及偵測器212形成之偵測通道可經組態以收集及偵測從入射平面散射之光。因此，此一偵測通道通常可被稱為一「側」通道，且此一側通道可居中於實質上垂直於入射平面之一平面中。
儘管圖6展示包含兩個偵測通道之基於光學之子系統201之一實施例，然基於光學之子系統201可包含若干不同偵測通道(例如，僅一個偵測通道或兩個或更多個偵測通道)。在一個此例項中，由集光器210、元件211及偵測器212形成之偵測通道可形成如上文所描述之一個側通 道，且基於光學之子系統201可包含形成為定位於入射平面之相對側上之另一側通道的一額外偵測通道(未展示)。因此，基於光學之子系統201可包含偵測通道，該偵測通道包含集光器207、元件208及偵測器209且居中於入射平面中，且經組態以收集及偵測成法向於或接近法向於樣品202表面之(若干)散射角之光。因此，此偵測通道通常可被稱為一「頂部」通道，且基於光學之子系統201亦可包含如上文描述般組態之兩個或更多個側通道。因而，基於光學之子系統201可包含至少三個通道(即，一個頂部通道及兩個側通道)，且至少三個通道之各者具有其自身之集光器，該等集光器之各者經組態以收集成不同於其他集光器之各者之散射角之光。
如上文進一步描述，包含於基於光學之子系統201中之偵測通道之各者可經組態以偵測散射光。因此，圖6中所展示之基於光學之子系統201可經組態用於樣品202之暗場(DF)輸出產生。然而，基於光學之子系統201亦可或替代地包含經組態用於樣品202之明場(BF)輸出產生之(若干)偵測通道。換言之，基於光學之子系統201可包含經組態以偵測從樣品202鏡面反射之光之至少一個偵測通道。因此，本文中所描述之基於光學之子系統201可經組態用於僅DF成像、僅BF成像或DF及BF成像兩者。儘管集光器之各者在圖6中被展示為單折射光學元件，然應理解，集光器之各者可包含一或多個折射光學晶粒及/或一或多個反射光學元件。
一或多個偵測通道可包含此項技術中已知之任何適合偵測器。例如，偵測器可包含光電倍增管(PMT)、電荷耦合裝置(CCD)、時間延遲積分(TDI)相機及此項技術中已知之任何其他適合偵測器。偵測器亦可包含非成像偵測器或成像偵測器。以此方式，若偵測器係非成像偵測器，則偵測器之各者可經組態以偵測散射光之特定特性(諸如強度)，但可 未經組態以偵測依據成像平面內之位置而變化之此等特性。因而，由包含於基於光學之子系統之偵測通道之各者中之偵測器之各者產生的輸出可為信號或資料而非影像信號或影像資料。在此等例項中，一處理器(諸如處理器214)可經組態以自偵測器之非成像輸出產生樣品202之影像。然而，在其他例項中，偵測器可組態為經組態以產生成像信號或影像資料之成像偵測器。因此，基於光學之子系統可經組態以按若干方式產生本文中所描述之光學影像或其他基於光學之輸出。
應注意，本文中提供圖6以大體上繪示可包含於本文中所描述之系統實施例中或可產生由本文中所描述之系統實施例使用之基於光學之輸出的一基於光學之子系統201之一組態。如在設計一商業輸出獲取系統時所通常執行，本文中所描述之基於光學之子系統201組態可經更改以最佳化基於光學之子系統201之效能。另外，本文中所描述之系統可使用一現有系統實施(例如，藉由將本文中所描述之功能性添加至一現有系統)。對於一些此等系統，本文中所描述之方法可提供為系統之選用功能性(例如，除系統之其他功能性之外)。替代地，本文中所描述之系統可設計為一全新系統。
處理器214可以任何適合方式(例如，經由一或多個傳輸媒體，其可包含有線及/或無線傳輸媒體)耦合至系統200之組件，使得處理器214可接收輸出。處理器214可經組態以使用輸出執行若干功能。系統200可自處理器214接收指令或其他資訊。處理器214及/或電子資料儲存單元215視情況可與一晶圓檢驗工具、一晶圓計量工具或一晶圓檢視工具(未繪示)電子通信，以接收額外資訊或發送指令。例如，處理器214及/或電子資料儲存單元215可與一SEM電子通信。
本文中所描述之處理器214、(若干)其他系統或(若干)其他子系統可為各種系統之部分，包含一個人電腦系統、影像電腦、主機電腦系統、工作站、網路器具、網際網路器具或其他裝置。(若干)子系統或(若干)系統亦可包含此項技術中已知之任何適合處理器，諸如一並行處理器。另外，(若干)子系統或(若干)系統可包含具有高速處理及軟體之一平台作為一獨立工具或一網路化工具之任一者。
處理器214及電子資料儲存單元215可安置於系統200或另一裝置中或以其他方式成為系統200或另一裝置之部分。在一實例中，處理器214及電子資料儲存單元215可為一獨立控制單元之部分或在一集中式品質控制單元中。可使用多個處理器214或電子資料儲存單元215。
在實踐中，處理器214可藉由硬體、軟體及韌體之任何組合實施。同樣地，如本文中所描述之其功能可藉由一個單元執行，或在不同組件間劃分，該等組件之各者繼而可藉由硬體、軟體及韌體之任何組合實施。處理器214實施各種方法及功能之程式碼或指令可儲存於可讀儲存媒體(諸如電子資料儲存單元215中之一記憶體或其他記憶體)中。
若系統200包含一個以上處理器214，則不同子系統可彼此耦合，使得可在子系統之間發送影像、資料、資訊、指令等。例如，一個子系統可藉由任何適合傳輸媒體耦合至(若干)額外子系統，該等傳輸媒體可包含此項技術中已知之任何適合有線及/或無線傳輸媒體。此等子系統之兩者或更多者亦可藉由一共用電腦可讀儲存媒體(未展示)有效耦合。
處理器214可經組態以使用系統200之輸出或其他輸出執行若干功能。例如，處理器214可經組態以將輸出發送至一電子資料儲存單元215或另一儲存媒體。處理器214可如本文中描述般進一步組態。
處理器214可根據本文中所描述之實施例之任一者組態。處理器214亦可經組態以使用系統200之輸出或使用來自其他來源之影像或資料來執行其他功能或額外步驟。
系統200之各種步驟、功能及/或操作以及本文中所揭示之方法係藉由以下之一或多者實行：電子電路、邏輯閘、多工器、可程式化邏輯裝置、ASIC、類比或數位控制項/開關、微控制器或運算系統。實施方法(諸如本文中所描述之方法)之程式指令可經由載體媒體傳輸或儲存於載體媒體上。載體媒體可包含一儲存媒體，諸如一唯讀記憶體、一隨機存取記憶體、一磁碟或光碟、一非揮發性記憶體、一固態記憶體、一磁帶及類似者。一載體媒體可包含一傳輸媒體，諸如一電線、纜線或無線傳輸鏈路。例如，可藉由一單一處理器214或替代地多個處理器214來實行在本發明各處描述之各種步驟。此外，系統200之不同子系統可包含一或多個運算或邏輯系統。因此，上文描述不應被解釋為對本發明之一限制而是僅為一繪示。
在一例項中，處理器214與系統200通信。處理器214經組態以：基於該輸出接收晶圓之一影像；接收晶圓上之複數個記憶體裝置之一設計之幾何量測；及基於幾何量測判定具有更高檢驗靈敏度之一關注區域。記憶體裝置之各者可為一3D NAND胞元或一DRAM胞元。對於3D NAND胞元，幾何量測係接觸列之間之一距離、溝槽之間之一距離或一虛設區域之一位置之一或多者。處理器214經組態以將關注區域應用於記憶體裝置之一接觸列。對於DRAM胞元，幾何量測係距一周邊之一中心之一胞元輪廓距離之一或多者。處理器214經組態以將關注區域應用於記憶體裝置。處理器214可進一步經組態以：在一X方向上擴展一工作規模以涵 蓋至少兩個陣列胞元；判定覆蓋分頁且識別一胞元邊界之一子掃描帶；及針對不具有周邊相交處之另一子掃描帶判定胞元邊界之PDA失真及位置。可將一關注區域應用於一修整區域或具有關鍵缺陷之一區域。亦可執行本文中所描述之其他操作。
一額外實施例係關於一種非暫時性電腦可讀媒體，其儲存可在一控制器上執行用於執行如本文中所揭示之檢驗之一電腦實施方法的程式指令。特定言之，如圖6中展示，電子資料儲存單元215或其他儲存媒體可含有包含可在處理器214上執行之程式指令之非暫時性電腦可讀媒體。電腦實施方法可包含本文中所描述之任何(若干)方法(包含方法100)之任何(若干)步驟。
程式指令可以各種方式之任何方法實施，包含基於程序之技術、基於組件之技術及/或物件導向技術等等。例如，可視需要使用ActiveX控制項、C++物件、JavaBeans、微軟基礎類別(MFC)、串流化SIMD擴展(SSE)或其他技術或方法來實施程式指令。
雖然揭示為具有一光學檢驗工具，但本文中所揭示之實施例亦可配合一電子束檢驗工具一起使用。因此，能量源可產生一電子束而非一光束。
雖然揭示為具有3D NAND及DRAM裝置，但其他記憶體裝置或其他半導體結構亦可獲益於本文中所揭示之實施例。
X方向及Y方向可重本文中所繪示之實例反轉。
儘管已參考一或多個特定實施例描述本發明，然將理解，可在不脫離本發明之範疇的情況下進行本發明之其他實施例。因此，本發明被視為僅受限於隨附發明申請專利範圍及其合理解釋。
100:方法
101:使用檢驗工具檢驗晶圓
102:在處理器處接收晶圓之影像
103:在處理器處接收晶圓上之記憶體裝置之設計之幾何量測
104:使用處理器基於幾何量測判定具有更高檢驗靈敏度之關注區域

Claims (26)

  1. 一種用於檢驗半導體裝置之系統，其包括：一檢驗工具，其包含：一能量源，其經組態以產生引導至一晶圓之能量；及一偵測器，其經組態以偵測來自該晶圓之能量且回應於所偵測之該能量來產生輸出；及一處理器，其與該檢驗工具電子通信，其中該處理器經組態以：基於該輸出接收該晶圓之一影像；接收該晶圓上之複數個記憶體裝置之一設計之幾何量測，其中在該晶圓上之一裝置之設計資料中提供該設計之該等幾何量測，其中該等記憶體裝置之各者係一DRAM胞元；基於該等幾何量測判定具有更高檢驗靈敏度之一關注區域；將該關注區域應用於該等記憶體裝置；在一X方向上擴展一工作規模(job size)以涵蓋至少兩個陣列胞元；判定覆蓋分頁(page breaks)且識別一胞元邊界之一子掃描帶(sub-swath)；及針對不具有周邊相交處之另一子掃描帶判定該胞元邊界之圖案設計對準失真(distortion)及位置。
  2. 如請求項1之系統，其中該等幾何量測係距一周邊之一中心之一胞元輪廓距離之一或多者。
  3. 如請求項1之系統，其中將該關注區域應用於一修整區域(trim area)。
  4. 如請求項1之系統，其中將該關注區域應用於具有關鍵缺陷之一區域。
  5. 一種用於檢驗半導體裝置之方法，其包括：使用一檢驗工具檢驗一晶圓；在一處理器處自該檢驗工具接收該晶圓之一影像；在該處理器處接收該晶圓上之複數個記憶體裝置之一設計之幾何量測，其中在該晶圓上之一裝置之設計資料中提供該設計之該等幾何量測，及其中該等記憶體裝置之各者係一DRAM胞元；使用該處理器基於該等幾何量測判定具有更高檢驗靈敏度之一關注區域；使用該處理器將該關注區域應用於該等記憶體裝置；使用該處理器在一X方向上擴展一工作規模以涵蓋至少兩個陣列胞元；使用該處理器判定覆蓋分頁且識別一胞元邊界之一子掃描帶；及使用該處理器針對不具有周邊相交處之另一子掃描帶判定該胞元邊界之圖案設計對準失真及位置。
  6. 如請求項5之方法，其中該等幾何量測係距一周邊之一中心之一胞元 輪廓距離之一或多者。
  7. 如請求項5之方法，其中將該關注區域應用於一修整區域。
  8. 如請求項5之方法，其中將該關注區域應用於具有關鍵缺陷之一區域。
  9. 一種用於檢驗半導體裝置之系統，其包括：一檢驗工具，其包含：一能量源，其經組態以產生引導至一晶圓之能量；及一偵測器，其經組態以偵測來自該晶圓之能量且回應於所偵測之該能量來產生輸出；及一處理器，其與該檢驗工具電子通信，其中該處理器經組態以：基於該輸出接收該晶圓之一影像；接收該晶圓上之複數個記憶體裝置之一設計之幾何量測，其中該等記憶體裝置之各者係一3D NAND胞元，及其中該等幾何量測係接觸列之間之一距離、溝槽之間之一距離或一虛設區域之一位置之一或多者；判定該晶圓上一溝槽之一位置；及基於該等幾何量測及該溝槽之該位置來判定具有更高檢驗靈敏度之一關注區域。
  10. 如請求項9之系統，其中該等幾何量測包含接觸列之間之一距離。
  11. 如請求項9之系統，其中該處理器進一步經組態以將該關注區域應用於該等記憶體裝置之一接觸列。
  12. 如請求項9之系統，其中該處理器進一步經組態以判定該溝槽之一週期性(periodicity)。
  13. 如請求項12之系統，其中該處理器經組態以將該週期性與該設計之一胞元間距(pitch)比較。
  14. 如請求項9之系統，其中使用影像強度來判定該溝槽之該位置。
  15. 如請求項9之系統，其中使用影像灰階變動來判定該溝槽之該位置。
  16. 如請求項9之系統，其中該等幾何量測包含溝槽之間之一距離。
  17. 如請求項9之系統，其中該等幾何量測包含一虛設區域之一位置。
  18. 一種用於檢驗半導體裝置之方法，其包括：使用一檢驗工具檢驗一晶圓；在一處理器處自該檢驗工具接收該晶圓之一影像；在該處理器處接收該晶圓上之複數個記憶體裝置之一設計之幾何量測，其中該等記憶體裝置之各者係一3D NAND胞元，及其中該等幾何量 測係接觸列之間之一距離、溝槽之間之一距離或一虛設區域之一位置之一或多者；及使用該處理器基於該等幾何量測判定具有更高檢驗靈敏度之一關注區域。
  19. 如請求項18之方法，其中該等幾何量測包含接觸列之間之一距離。
  20. 如請求項18之方法，其進一步包括使用該處理器將該關注區域應用於該等記憶體裝置之一接觸列。
  21. 如請求項18之方法，其進一步包括使用該處理器判定該溝槽之一週期性。
  22. 如請求項21之方法，其進一步包括使用該處理器比較該週期性與該設計之一胞元間距。
  23. 如請求項18之方法，其中使用影像強度來判定該溝槽之該位置。
  24. 如請求項18之方法，其中使用影像灰階變動來判定該溝槽之該位置。
  25. 如請求項18之方法，其中該等幾何量測包含溝槽之間之一距離。
  26. 如請求項18之方法，其中該等幾何量測包含一虛設區域之一位置。
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