TWI824407B - 晶片封裝體結構及其形成方法 - Google Patents

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游明志
林柏堯
汪金華
鄭心圃
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台灣積體電路製造股份有限公司
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Abstract

提供一種晶片封裝體結構及其形成方法。 晶片封裝體結構包括一中介基底，其包括由一間隙區所隔開的第一及第二晶粒區。晶片封裝體結構也包括分別排置於第一及第二晶粒區上的第一及第二半導體晶粒。另外，晶片封裝體結構包括第一及第二間隙填充層形成於間隙區上並彼此分開，以及一第三間隙填充層位於間隙區上及第一與第二間隙填充層之間。第三間隙填充層的楊氏模數小於第一間隙填充層的楊氏模數及第二間隙填充層的楊氏模數。

Description

晶片封裝體結構及其形成方法
本發明實施例係關於一種封裝技術，且特別為關於一種晶片封裝體結構及其形成方法。
半導體裝置及積體電路通常製造於單一的半導體晶圓上。 晶圓的半導體晶粒可與其他半導體裝置或晶粒於晶圓層級進行加工及封裝，並且晶圓級封裝已因此而發展了種種技術。
那些個別的半導體晶粒是經由沿著半導體晶圓的切割道分開積體電路而形成的。 然後，個別的半導體晶粒分開進行封裝。半導體封裝體可進一步透過覆晶接合技術與電路基底連接。當這些半導體封裝體組裝至電路基底上，並使用底膠及/或模塑化合物進行保護時，保護層的可靠度變得非常重要及關鍵。
在一些實施例中，一種晶片封裝體結構包括：一中介基底，包括一第一晶粒區及一第二晶粒區，藉由一間隙區隔開；一第一半導體晶粒及一第二半導體晶粒，分別設置於第一晶粒區及第二晶粒區上；一第一間隙填充層及一第二間隙填充層，形成於間隙區上，且彼此隔開；以及一第三間隙填充層，形成於間隙區上，且位於第一間隙填充層與第二間隙填充層之間，第三間隙填充層的楊氏模數小於第一間隙填充層的楊氏模數及第二間隙填充層的楊氏模數。
在一些實施例中，一種晶片封裝體結構包括：一有機中介基底；複數個半導體晶粒，排置於有機中介基底上；一封膠層，形成於有機中介基底上，並環繞半導體晶粒；一絕緣結構，形成於有機中介基底上，使相鄰的半導體晶粒彼此隔開，絕緣結構包括具有多個端部的一第一絕緣層以及分別與第一絕緣層的端部直接接觸的多個第二絕緣層，且第二絕緣層由封膠層所包圍；一封裝基底，與有機中介底層接合；以及一第三絕緣層，形成於封裝基底與有機中介基底之間，並環繞有機中介基底。
在一些實施例中，一種晶片封裝體結構之形成方法包括組裝複數個半導體晶粒於一中介基底的複數個晶粒區上，相鄰的晶粒區透過中介基底的一間隙區而彼此隔開，且間隙區具有複數個端部；形成複數個第一底膠材料層於中介基底上，並相鄰於間隙區的端部；形成一第二底膠材料層於中介基底上，並對應於間隙區，第二底膠材料層與各個第一底膠材料層直接接觸，第二底膠材料層的楊氏模數小於第一底膠材料層的楊氏模數；以及形成一封膠層於中介基底上，以環繞半導體晶粒、第一底膠材料層及第二底膠材料層。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“上方”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
說明中的用語“實質上”，例如 “實質上平坦” 或  “實質上共平面”等，將為所屬技術領域具有通常知識者所理解。在一些實施例中，形容詞實質上可刪除。在適用的情況下，用語“實質上”也可包括帶有 “整個”、 “完全” 、“所有”等的實施例。在適用的情況下，用語“實質上”也可有關於90%或更高，例如95%或更高，特別是99%或更高，包括100%。再者，用語“實質上平行”或 “實質上垂直”解釋為不排除與具體的排置方式有細微的偏差，例如可包括不超過10°的偏差。 “實質上”一詞不排除  “完全”，例如，“實質上不含”Y的組合物可能完全不含Y。
與特定距離或尺寸相關的用語 “約”語應解釋為不排除與特定距離或尺寸的微小偏差，並且可包括例如高達10%的偏差。 與數值x有關的用語 “約”可以指x±5或10%。
以下說明本揭露的一些實施例。 第1A-1I圖繪示出根據一些實施例之用於形成晶片封裝體結構的製程的各個階段剖面示意圖。在第1A至第1I圖中所述的階段之前、期間及/或之後，可以提供其他操作步驟。對於不同的實施例，所述的一些階段可以替換或取消。額外的特徵部件可以加入於半導體裝置結構內。以下所述的一些特徵部件可以針對不同的實施例進行替換或取消。儘管一些實施例的說明係以特定順序進行的操作，但這些操作可以以另一種邏輯順序進行。
如第1A圖所示，提供一半導體晶圓100W。半導體晶圓100W包括多個半導體晶片(當切割分離時也稱為半導體晶粒)。為了簡化圖式，僅繪示出兩個相鄰的半導體晶片/晶粒100S1及100S2。在一些實施例中，半導體晶片/晶粒提供邏輯功能於結構中。舉例來說，半導體晶片/晶粒100為系統級晶片(system-on-chip, SoC)晶片(例如，中央處理單元(central processing unit, CPU)晶粒、圖形處理單元(graphics processing unit, GPU)晶粒、移動式應用晶粒、微控制單元(micro control unit, MCU)晶粒、應用處理器(application processor, AP)晶粒)或記憶體晶粒(例如，高頻寬記憶體(high-bandwidth memory, HBM)晶粒或靜態隨機存取記憶體(static random access memory, SRAM)晶粒)，然而也可以利用任何適合的半導體晶片/晶粒。
半導體晶圓100W可以包括一半導體基底100S。半導體基底100S可包括摻雜或未摻雜的塊材矽或絕緣體上覆矽(silicon-on-insulator, SOI)基底的主動層。一般來說，絕緣體上覆矽(SOI)基底包括一層半導體材料，例如矽、鍺、矽鍺，或其組合。半導體基底100S可以包括積體電路裝置(未繪示)及內連接結構(未繪示)。積體電路裝置可包括主動裝置(例如，電晶體)。主動裝置可以用任何合適的方法形成於半導體基底100S內或其他地方。在一些實施例中，內連接結構是形成於半導體基底100S及主動裝置上，並設計用來連接各種主動裝置，以形成功能性電路。在一些實施例中，內連接結構是由介電層及導電材料交替形成的，並且可以透過任何合適的製程(例如，沉積、鑲嵌、雙鑲嵌等)形成。介電層可包括低k值介電層，例如，k值低於約3.0。
在一些實施例中，導電接墊101形成於半導體基底100S的前表面100a(也稱為主動表面)，並且透過內連接結構與積體電路裝置電耦接。導電接墊101可為由金屬(例如，鋁、銅、鎳、金及其組合)製成的接墊。導電接墊101可採用沉積製程(例如，濺鍍)形成一層材料，然後透過適當的製程(例如，微影及蝕刻)對此層材料進行圖案化，以形成接觸墊。
在一些實施例中，導電柱體103(例如，銅柱體、銅合金柱體或其他合適的金屬柱體)形成於導電接墊101上。導電柱體103是在導電接墊101上形成的。舉例來說，導電柱體103可以透過先行放置光阻，然後將光阻圖案化為導電柱體所需的圖案來形成。接著利用電鍍製程形成與導電接墊101相接的導電材料(例如，銅)。然而，任何合適的方法都可以採用。
在一些實施例中，形成一絕緣保護層102，以覆蓋半導體基底100S的主動表面100a及部分的導電接墊101。絕緣保護層102的材料可以選自阻焊劑、高分子，諸如聚醯亞胺(polyimide, PI)、聚苯並噁唑(polybenzoxazole, PBO)、苯並環丁烯(benzocyclobutene, BCB)、模塑化合物或相似物。或者，絕緣保護層102的材料可以選自氧化矽、氮氧化矽、氮化矽、碳化矽、另一合適的材料或其組合。
在一些實施例中，導電柱體103從對應的導電接墊101延伸至絕緣保護層102的上方，如第1A圖所示。在其他一些實施例中，導電柱體103嵌入於絕緣保護層102內，使得導電柱體103的上表面與絕緣保護層102的上表面實質上齊平。
在一些實施例中，在形成導電柱體103之後，一電性連接器105(例如，微凸塊)對應接合至半導體晶圓100W上各個導電柱體103。舉例來說，電性連接器105可以為焊球，並使用植球頭(未繪示) 形成於導電柱體103上，如第1A圖所示。電性連接器105可由諸如錫、銀、無鉛錫或銅材料所製成。各個導電柱體103及上方對應的電性連接器105形成一凸塊結構107，此結構在半導體晶粒100與外部電路(未繪示)之間提供電性連接。
根據一些實施例，在形成凸塊結構107之後，進行單體化製程，以形成第一及第二半導體晶粒100S1及100S2，如第1B圖中所示。根據一些實施例，翻轉半導體晶圓100W並透過凸塊結構107貼附於承載基底1000上，如第1B圖所示。承載基底1000可以包括一膠帶層，其作為臨時載體，且容易從凸塊結構107上分離。
之後，半導體基底100S的後表面100b(其也稱為非主動表面)透過切割製程、蝕刻製程或其組合沿著半導體基底100S的切割道(未繪示)進行切割。舉例來說，半導體基底100S的後表面100b可以透過使用一或多個刀具的鋸切製程來切成晶粒。在切開半導體晶圓100W(亦即，半導體基底100S)之後，形成第一及第二半導體晶粒100S1及100S2，並相互分離。
根據一些實施例，在形成單體化的第一及第二半導體晶粒100S1及100S2之後，提供具有中介基底110形成於其上的一承載基底200，並與半導體晶粒的內連接結構(例如，第一及第二半導體晶粒100S1及100S2)接合，如第1C圖所示。在一些實施例中，承載基底200包括塗佈於其上的一分離層(未繪示)。承載基底200可以為玻璃承載基底、陶瓷承載基底或任何合適的承載基底，用於承載晶片封裝體結構的製造方法中的半導體晶圓。分離層可以包括光熱轉換(light-to-heat conversion, LTHC)層或黏著層(例如，紫外線固化的黏著劑或熱固化的黏著層)。分離層可在光熱下分解，以便在後續步驟中從上方結構(例如，中介基底110)去除承載基底200。
在一些實施例中。中介基底110包括重佈線層(redistribution layer, RDL)結構114，此結構形成於絕緣基體層112內，並由絕緣保護層115(可稱為鈍化護層)所覆蓋，此保護層透過分離層貼附於承載基底200上。中介基底110可作為用於佈線的一扇出式的重佈線層(RDL)結構。更具體地說，中介基底110的重佈線結構114包括一或多個埋入一或多個介電層(其形成絕緣基體層112)內的導電層。重佈線結構114可以為信號提供導電佈線。再者，重佈線結構114也可以提供諸如整合式電感器或電容器等結構。在一些實施例中，絕緣基體層112包括有機材料，如聚苯並惡唑(PBO)、聚醯亞胺(PI)、一或多個其他合適的高分子材料或其組合。在這些情況下，中介基底110也稱為有機基底或有機中介基底。介電層可以透過旋塗製程形成，然而也可以使用任何合適的方法。 在形成第一層介電層之後，可製作穿透第一層介電層的開口(未繪示)。
一旦已經形成及圖案化第一介電層，第一層導電層(例如，銅層) 形成於第一介電層上，並通過第一介電層的開口。在一些實施例中，第一層導電層是使用合適的形成製程(例如，電鍍、化學氣相沉積(chemical vapor deposition, CVD)或濺鍍)所形成的。 然而，儘管所述的材料及方法適合於形成上述導電層，然而此類材料僅為示例。任何其他合適的材料(例如，鋁、鎢、鎳、鈦、金、鉑、銀、另一合適的材料或其組合)以及任何其他合適的形成製程(例如化學氣相沉積(CVD)或物理氣相沉積(physical vapor deposition, PVD)，都可用於形成導電層。
一旦已經形成第一層導電層，第二層介電層及第二層導電層可以透過重複與第一層介電層及第一層導電層的形成步驟相似的步驟來形成。這些步驟可以根據需要重複，以便在導電層之間形成電性連接。在一些實施例中，導電層及介電層的沉積及圖案化可以持續進行，直至重佈線結構114具有所需數量的導電層，而絕緣基體層112具有所需數量的介電層。
絕緣保護層115可以為單層或多層結構。在一些實施例中，絕緣保護層115為單層的，並且具有露出重佈線結構114的導電層的開口。接合墊(未繪示)可以形成於露出的重佈線結構114上。 絕緣保護層115由介電材料製成，並為後續接合製程其間產生的接合應力提供應力釋放。舉例來說，絕緣保護層115可由高分子材料製成，如聚醯亞胺、聚苯並惡唑(PBO)、苯並環丁烯(BCB)、相似物或其組合。或者或另外，絕緣保護層115可以包括氧化矽、氮氧化矽、氮化矽、碳化矽、另一合適的材料或其組合。
多道沉積、塗佈及/或蝕刻製程可用於形成中介基底110(其包括重佈線結構114、絕緣基體層112及絕緣保護層115)。在一些實施例中，在形成中介基底110的期間會進行一或多道熱製程。舉例來說，絕緣保護層115可以由高分子材料製成，高分子材料使用與熱操作相關的製程形成。
在提供中介基底110之後，至少有兩個半導體晶粒(例如，第一及第二半導體晶粒100S1及100S2)從承載基底1000上移出，並可使用拾取及放置工具(未繪示)放置於內連接結構110上。然後將第一及第二半導體晶粒100S1及100S2的凸塊結構107組裝於中介基底110上。
舉例來說，兩個同質晶粒(例如，第一及第二半導體晶粒100S1及100S2)可以透過凸塊結構107分別組裝於中介基底110的晶粒區D1及D2上。晶粒區D1及D2透過中介基底110的間隙區G1彼此隔開，因此相鄰的第一及第二半導體晶粒100S1及100S2也透過間隙區G1彼此隔開。在一些實施例中，第一及第二半導體晶粒100S1及100S2皆為系統級晶片(SoC)晶粒或皆為記憶體晶粒。在放置第一及第二半導體晶粒100S1及100S2之前，選擇性凸塊下方金屬(under bump metallization, UBM)層(未繪示)及上方的焊料凸塊結構(未繪示)可對應形成於凸塊結構107下方及中介基底110上方。
根據一些實施例，在接合中介基底110與半導體晶粒(例如，第一及第二半導體晶粒100S1及100S2)之後，形成一絕緣結構於中介基底110上，以將相鄰的第一及第二半導體晶粒100S1及100S2彼此分開，並填補了中介基底110與半導體晶粒100S1之間的空間/間隙以及中介基底110與半導體晶粒100S2之間的空間/間隙。如第1D-1E、2A-2B、3A-3B及11圖所示。第2A-2B圖為第1D-1E所示製程的中間階段的平面示意圖，其中第1D-1E圖分別繪示出沿第2A-2B圖中A-A’線的剖面示意圖。再者，第3A-3B分別繪示出沿第2A-2B圖中B-B’線的剖面示意圖。另外，第11圖為根據一些實施例之第1F圖所示的晶片封裝體結構的簡化立體示意圖。為了清楚起見，第1F圖中所示的一些裝置或特徵部件(例如，封膠層140)可未繪示於第11圖所示的晶片封裝體結構中。
絕緣結構(也稱為間隙填充結構)為多層結構，包括形成於中介基底110的間隙區G1上的絕緣層(或間隙填充層)120(如第1D、2A及3A圖所示)以及形成於中介基底110的間隙區G1上並位於絕緣層120之間的絕緣層130(或間隙填充層)(如第1E、2B及3B圖所示)，使那些絕緣層120彼此分離。在一些實施例中，間隙區G1包括兩端，且兩個絕緣層120對應相鄰於間隙區G1的兩端，如第2A圖所示。
如第1D及3A圖所示，各個絕緣層120包括一第一部121及一第二部122(其自第一部121順沿第一及第二半導體晶粒100S1及100S2的側壁延伸)。絕緣層120的第一部121形成於第一及第二半導體晶粒100S1及100S2的下表面之下，並橫向延伸出第一及第二半導體晶粒100S1及100S2的邊緣以及中介基底100的晶粒區D1及D2的邊緣。
如第2A圖所示，從上視角度來看，第一部121位於中介基底110的間隙區G1內的部分與第一部121的橫向延伸部共同形成T型輪廓。如第2A、3A及11圖所示，第一部121的橫向延伸部形成一島型突出物，具有一傾斜或凹面的側壁121a，並覆蓋第一及第二半導體晶粒100S1及100S2的局部側壁。如第2A、3A及11圖所示，絕緣層120的第二部122從第一及第二半導體晶粒100S1及100S2的下表面順沿著第一及第二半導體晶粒100S1及100S2的側壁形成，並與之直接接觸。在一些實施例中，絕緣層120的第二部122形成一矩形柱體，具有實質上平坦的上表面及實質上垂直的側壁表面122a，如第3A及11圖所示。在其他一些實施例中，絕緣層120的第二部122形成一柱體，具有實質上平坦的上表面及實質上傾斜的側壁表面122a，如第3A-1圖所示。或者，絕緣層120的第二部122形成一柱體，具有實質上平坦的上表面及實質上凹面的側壁表面122a，如第3A-2圖所示。
在一些實施例中，絕緣層130也包括第一部131及第二部132(其自第一部131順沿著第一及第二半導體晶粒100S1及100S2的側壁延伸)，如第1E及3B圖所示。在一些實施例中，絕緣層130於形成絕緣層120之後接著形成的。絕緣層130的第一部131填充於第一及第二半導體晶粒100S1及100S2與中介基底110之間形成的間隙，以覆蓋晶粒區D1及D2以及間隙區G1。再者，絕緣層130的第一部131橫向延伸出第一及第二半導體晶粒100S1及100S2的邊緣以及中介基底100的晶粒區D1及D2的邊緣，以環繞(或包圍)各個絕緣層120的第一部121，如第2B圖所示。
如第2B、3B及11圖所示，第一部131的橫向延伸部形成一環形體，以覆蓋第一及第二半導體晶粒100S1及100S2的一部份的側壁以及各個絕緣層120的第一部121的側壁121a。第一部131的橫向延伸部具有一高度高於第一部121的橫向延伸部的高度，使得第一部131的橫向延伸部完全覆蓋由第一部121的橫向延伸部所形成的島型突出物。相似地，第一部131的橫向延伸部形成的傾斜或凹面側壁131a覆蓋各個絕緣層120的第一部121的側壁121a。絕緣層130的第二部132從第一及第二半導體晶粒100S1及100S2的下表面順沿著第一及第二半導體晶粒100S1及100S2的側壁及絕緣層120的第二部122的側壁122a(繪示於第3A、3A-1及3A-2圖)形成並與之直接接觸，使得絕緣層130的第二部132位於絕緣層120的第二部122之間。如此一來，絕緣層130的第二部132具有端部。如第2B圖所示，絕緣層130的第二部132的各個端部直接接觸對應的絕緣層120的第一部122。
在一些實施例中，絕緣層120由不同於絕緣層130的底膠材料的底膠材料製成。在這些情況下，絕緣層120及絕緣層130兩者也稱為底膠材料層。在這些情況下，底膠材料層120及130係用以保護及支撐第一及第二半導體晶粒100S1及100S2免因操作及環境而劣化，例如在操作期間產生的熱量造成的應力。底膠材料可以由環氧樹脂或其他保護材料製成。在一些實施例中，底膠材料層的形成係與注射製程、點膠製程、薄膜層壓製程、一或多種其他適用製程或其組合有關。在一些實施例中，接著使用熱固化製程來固化底膠材料。
在一些實施例中，底膠材料層130也作為穩定的晶粒接合黏著劑，以增強第一及第二半導體晶粒100S1及100S2與中介基底100之間的黏著性。再者，底膠材料層120也作為底膠材料層130與第一及第二半導體晶粒100S1及100S2之間，以及底膠材料層130與隨後形成的封膠層之間的應力緩衝層。在一些實施例中，底膠材料層120具有與底膠材料層130不同的一些特性。更具體地說，底膠材料層120的楊氏模數、玻璃轉換溫度(T g)及熱膨脹係數(coefficient of thermal expansion, CTE)與底膠材料層130的不同。具體來說，底膠材料層120的楊氏模數及玻璃轉換溫度(T g)大於底膠材料層130。再者，底膠材料層120的熱膨脹係數(CTE)小於底膠材料層130。在一些實施例中，底膠材料層120的玻璃轉換溫度(T g)約在在50℃至200℃的範圍內。再者，當底膠材料層120的溫度低於其玻璃轉化溫度(Tg)時，底膠材料層120的楊氏模數約在2GPa至10GPa的範圍內，熱膨脹係數(CTE)約在10ppm/℃至50ppm/℃的範圍內。另外，當底膠材料層120的溫度高於其玻璃轉化溫度(Tg)時，底膠材料層120的楊氏模數約在0.1GPa至1.5GPa範圍內，熱膨脹係數(CTE)約在50ppm/℃至200ppm/℃範圍內。 因此，底膠材料層120可以減少由於中介基底100及隨後形成的封裝基底之間的熱膨脹係數(CTE)不匹配所導致的底膠材料層130的晶粒對晶粒的應力。因此，可以防止第一及第二半導體晶粒100S1及100S2與底膠材料層130之間發生離層，並且可以減少底膠材料層130內的損壞(例如，裂縫)，進而為晶片封裝體結構獲得良好、長期的可靠度。
在一些實施例中，為了有效地減少上述晶粒對晶粒的應力，在第一及第二半導體晶粒100S1及100S2之間的底膠材料層130的面積(亦即，底膠材料層130的第二部132)大於第一及第二半導體晶粒100S1及100S2之間的底膠材料層120的面積(即，底膠材料層120的第二部122)。再者，底膠材料層120的第二部122的總體積小於底膠材料層130的第二部132的體積。在一些實施例中，底膠材料層120的第二部122與底膠材料層130的第二部132及底膠材料層120的第二部122的體積或面積比約在10%至50%的範圍內。 在其他一些實施例中，底膠材料層120的第二部122與底膠材料層130的第二部132及底膠材料層120的第二部122的體積或面積比在約在10%至30%的範圍內。足夠的體積或面積比是為了有效防止上述的離層及裂縫問題，同時避免在形成底膠材料層120之後，增加底膠材料層130的間隙填充的困難度。
在形成底膠材料層120及底膠材料層130之後，形成一封膠層140(也稱為封裝層)於中介基底110上，以覆蓋第一及第二半導體晶粒100S1及100S2並包圍第一及第二半導體晶粒100S1及100S2以及底膠材料層120及130，如第1F、2C及3C圖所示。根據一些實施例，第2C圖繪示出第1F圖的製程的中間階段的平面示意圖，其中第1F圖為沿第2C圖中A-A’線的剖面示意圖。再者，第3C圖繪示出沿第2C圖中B-B’線的剖面示意圖。如第1F圖所示，封膠層140環繞第一及第二半導體晶粒100S1及100S2的外側壁，並覆蓋第一及第二半導體晶粒100S1及100S2的上表面(亦即，第一及第二半導體晶粒100S1及100S2的背表面100b(或非主動表面)以及底膠材料層120及130。
如第2C及3C圖所示，環繞第一及第二半導體晶粒100S1及100S2的外側壁的封膠層140部分，覆蓋底膠材料層130的第一部131的側壁131a。亦即，各個底膠材料層120的第一部121及底膠材料層130的第一部131都橫向延伸於封膠層140下方。覆蓋側壁131a的封膠層140部分也與位於側壁131a上方的各個底膠材料層120的第二部122的外側壁接觸。
在一些實施例中，封膠層140由模塑化合物材料製成。舉例來說，在中介基底110、第一及第二半導體晶粒100S1及100S2以及底膠材料層120及130上施加液態模塑化合物材料。之後，再進行一熱製程，使液態模塑化合物材料硬化。 在這些情況下，封膠層140稱為模塑化合物層。
之後，根據一些實施例，移除承載基底200，並且形成凸塊結構142(例如，可控塌陷晶片連接(controlled collapse chip connection, C4)凸塊)於中介基底110的鈍化護層115內，如第1G圖所示。分離承載基底200，以便將中介基底110及其上方結構與承載基底200分開。在一些實施例中，分離製程包括投射光線(例如，鐳射或紫外光)於承載基底200上的分離層(例如，光熱轉換(LTHC)層)上，使承載基底200可以很容易被移除。在一些實施例中，進一步移除或剝除分離層。
隨後，封膠層140可貼附於一承載基底210上。相似地，承載基底210包括塗佈於其上的分離層(未繪示)。承載基底210可為玻璃承載基底、陶瓷承載基底或任何合適的承載基底。分離層可以包括光熱轉換(LTHC)層或黏著層(例如，紫外線固化黏著劑或熱固化黏著層)。
在移除承載基底200及附著承載基底210之後，凸塊結構142形成於絕緣保護層115的開口內，開口露出了重佈線結構114的接墊(未繪示)。在一些實施例中，凸塊結構142的尺寸大於凸塊結構107的尺寸。凸塊結構142可以包括一材料，例如錫、銀、無鉛錫或銅。凸塊結構142作為中介基底110與外部電路(未繪示)之間的電性連接。選擇性凸塊下方金屬(UBM)層(未繪示)可以對應形成於重佈線結構114的接墊與凸塊結構142之間。
之後，根據一些實施例，移除承載基底210，以露出封膠層140的上表面，並且對露出的封膠層140的上表面進行一回蝕刻製程，如在第1H圖所示。更具體地說，凸塊結構142貼附至一膠帶層220(例如，背式研磨膠帶層)。之後，根據一些實施例，回蝕刻封膠層140，以露出底膠材料層120的第二部分120、底膠材料層130的第二部分130以及第一及第二半導體晶粒100S1及100S2的上表面。舉例來說，可以使用一平坦化製程來薄化封膠層140。平坦化製程可以包括磨削製程、化學機械研磨(chemical mechanical polishing, CMP)製程、蝕刻製程、另一適用的製程或其組合。如此一來，封膠層140的上表面與底膠材料層120的第二部分120、底膠材料層130的第二部分130以及第一及第二半導體晶粒100S1及100S2的上表面實質上齊平。
之後，根據一些實施例，將膠帶層220自其上方結構移除。然後，封膠層140、底膠材料層120的第二部分120、底膠材料層130的第二部分130以及第一及第二半導體晶粒100S1及100S2的上表面貼附至一膠帶層(未繪示)，例如切割膠帶層。之後，透過切割製程、蝕刻製程或其組合，依序對中介基底110及封膠層140進行切割，以形成個別的晶片封裝體結構。
根據一些實施例，在進行切割製程及去除切割膠帶層之後，中介基底110接合至一電路基底160，如第1H圖所示。更具體地說，中介基底110透過凸塊結構142而組裝或貼附至電路基底160(其也稱為封裝基底)。在一些實施例中，電路基底160包括金屬化層161，介層連接窗(未繪示)，及接觸接墊(未繪示)。接觸接墊可以分佈於電路基底160的兩相對側上並且露出，以便與隨後形成的元件/特徵部件電性連接。在一些實施例中，金屬化層161及介層連接窗埋入電路基底160內，並共同為電路基底160提供佈線功能。
之後，形成一絕緣層162，以填充電路基底300及中介基底110之間的空間/間隙。絕緣層162可由底膠材料製成，因此絕緣層162可稱為底膠材料層。在一些實施例中，底膠材料層162填滿了兩相鄰凸塊結構142之間的空間，並覆蓋了凸塊結構142。在一些實施例中，底膠材料層162覆蓋中介基底110的側壁及下表面並與之接觸。在其他一些實施例中，底膠材料層162進一步環繞封膠層140的局部側壁。
可以對本揭露的實施例進行諸多變化及/或修改。舉例來說，第1I圖所示的晶片封裝體結構包括兩個同質晶粒，然而本揭露的實施例並未侷限於此。第4圖繪示出根據一些實施例之晶片封裝體結構中半導體晶粒排置的平面示意圖。第4圖所示的晶片封裝體結構與第1I圖所示的晶片封裝體結構相似。為了清楚及便於說明，電路基底160及底膠材料層162並未繪示於第4圖中。在一些實施例中，第1A至1圖所示的晶片封裝體結構的材料、形成方法及/或優點也可應用於第4圖所示的實施例中，因此不再贅述。
不同於第1I圖所示的晶片封裝體結構，第4圖所示的晶片封裝體結構包括兩個異質半導體晶粒(例如，半導體晶粒400S1及400S2)。更具體地說，半導體晶粒400S1為系統級晶片(SoC)晶粒，而半導體晶粒400S2則為記憶體晶粒(例如，高頻寬記憶體(HBM) )晶粒。或者，半導體晶粒400S2為系統級晶片(SoC)晶片，而半導體晶粒400S1為記憶體晶粒(例如，高頻寬記憶體(HBM) 晶粒)。相似於第1I圖所示的晶片封裝體結構，從上視角度來看，底膠材料層130的第二部132具有一個I型輪廓。
可以對本揭露的實施例進行諸多變化及/或修改。舉例來說，第1I或4圖所示的晶片封裝體結構包括兩個同質或異質的半導體晶粒(例如，第1I圖所示的第一及第二半導體晶粒100S1及100S2或第4圖所示的半導體晶粒400S1及400S2)並排排列，然而本揭露的實施例並未侷限於此。第5至10圖繪示出根據一些實施例之單一晶片封裝體結構中具有兩個以上的同質或異質半導體晶粒的各種排置平面示意圖。為了清楚及便於說明，電路基底160及底膠材料層162並未繪示於第5至10圖中。在一些實施例中，第1A至1I圖所示的晶片封裝體結構的材料、形成方法及/或優點也可應用於第5至10圖所示的實施例，因此不再贅述。
根據一些實施例，晶片封裝體結構包括三個同質或異質的半導體晶粒(例如，半導體晶粒500S1至500S3)排列成一排且彼此相鄰，如第5圖所示。更具體地說，半導體晶粒500S1至500S3中的至少一者為系統級晶片(SoC)晶粒，而半導體晶粒500S1至500S3中的至少一者為記憶體晶片(例如，高頻寬記憶體(HBM) 晶粒)。不同於第1I或4圖所示的晶片封裝體結構，從上視角度來看，底膠材料層130的第二部132具有II型輪廓。
相似於第5圖所示的晶片封裝體結構，根據一些實施例，第6圖所示的晶片封裝體結構也包括三個同質或異質的半導體晶粒(例如，半導體晶粒600S1至600S3)。然而，不同於第5圖所示的晶片封裝體結構，根據一些實施例，半導體晶粒600S1至600S3中的至少一者的尺寸與其他的不同。舉例來說，半導體晶粒600S1的尺寸可以大於半導體晶粒600S2及600S3的尺寸。在一些實施例中，從上視角度來看，半導體晶粒600S1至600S3具有一排置使底膠材料層130的第二部132具有T型輪廓。
根據一些實施例，晶片封裝體結構包括四個同質或異質的半導體晶粒(例如，半導體晶粒700S1至700S4) ，如第7圖所示。相似於第6圖所示的晶片封裝體結構，根據一些實施例，半導體晶粒700S1至700S4中的至少一者具有與其他不同的尺寸。舉例來說，半導體晶粒700S1及700S2可以具有相同的尺寸，而半導體晶粒700S3及700S4也可以具有相同的尺寸。然而，半導體晶粒700S1及700S2的尺寸可能大於半導體晶粒700S3及700S4的尺寸。再者，在一些實施例中，從上視角度來看，半導體晶粒700S1至700S4具有一排置使底膠材料層130的第二部132具有H型輪廓。
相似於第7圖所示的晶片封裝體結構，根據一些實施例，第8圖所示的晶片封裝體結構也包括四個同質或異質的半導體晶粒(例如，半導體晶粒800S1至800S4)。另外，相似於第7圖所示的晶片封裝體結構，根據一些實施例，半導體晶粒800S1至800S4中的至少一者具有與其他不同的尺寸，如第8圖所示。舉例來說，半導體晶粒800S1及800S2可以具有相同的尺寸，而半導體晶粒800S3及800S4也可以具有相同的尺寸。然而，半導體晶粒800S1及800S2的尺寸可能大於半導體晶粒800S3及800S4的尺寸。然而，不同於第7圖所示的晶片封裝體結構，從上視角度來看，半導體晶粒800S1至800S4具有一排置使底膠材料層130的第二部132具有  “+”型輪廓。
相似於第7或8圖所示的晶片封裝體結構，根據一些實施例，第9圖所示的晶片封裝體結構也包括四個同質或異質的半導體晶粒(例如，半導體晶粒900S1至900S4)。另外，相似於第7或第8圖所示的晶片封裝體結構，根據一些實施例，半導體晶粒900S1至900S4中的至少一者具有與其他不同的尺寸，如第9圖所示。舉例來說，半導體晶粒900S1的尺寸可以大於半導體晶粒900S2及900S3的尺寸。 半導體晶粒900S2及900S3的尺寸可能大於半導體晶粒900S4的尺寸。然而，不同於第7或8圖所示的晶片封裝體結構，從上視角度來看，半導體晶粒900S1至900S4具有一排置使底膠材料層130的第二部132具有π型輪廓。
根據一些實施例，晶片封裝體結構包括排列成陣列的九個同質或異質的半導體晶粒(例如，半導體晶粒1000S1至1000S9) ，如第10圖所示。在一些實施例中，半導體晶粒1000S1至1000S9中的至少一者具有與其他不同的尺寸。舉例來說，半導體晶粒1000S1至1000S3及半導體晶粒1000S7至1000S9可能具有相同的尺寸，而半導體晶粒1000S4至1000S6也可能具有相同的尺寸。然而，半導體晶粒1000S1至1000S3及1000S7至1000S9的尺寸可能大於半導體晶粒1000S4至1000S6的尺寸。再者，在一些實施例中，從上視角度來看，底膠材料層130的第二部132具有 “#”型的輪廓。
本揭露的實施例提供晶片封裝體結構及其形成方法。 晶片封裝體結構包括第一半導體晶粒及相鄰的第二半導體晶粒，分別排置於中介基底的第一晶粒區及第二晶粒區上。在第一半導體晶粒及第二半導體晶粒之間的空隙內，至少形成了兩個具有不同楊氏模數的間隙填充層。 楊氏模數較高的間隙填充層可以保護楊氏模數較低的間隙填充層，避免因中介基底與隨後形成的封裝基底之間的熱膨脹係數(CTE)不匹配而受到損害。因此，可以防止或緩解發生於第一及第二半導體晶粒與楊氏模數較低的間隙填充層之間的離層及/或發生於楊氏模數較低的間隙填充層內的裂縫，進而獲得良好的、長期的晶片封裝體結構的可靠度。
根據一些實施例，提供一種晶片封裝體結構。晶片封裝體結構包括一中介基底，包括一第一晶粒區及一第二晶粒區，藉由一間隙區隔開。晶片封裝體結構也包括一第一半導體晶粒及一第二半導體晶粒，分別設置於第一晶粒區及第二晶粒區上。晶片封裝體結構也包括一第一間隙填充層及一第二間隙填充層，形成於間隙區上，且彼此隔開。另外，晶片封裝體結構也包括一第三間隙填充層，形成於間隙區上，且位於第一間隙填充層與第二間隙填充層之間。第三間隙填充層的楊氏模數小於第一間隙填充層的楊氏模數及第二間隙填充層的楊氏模數。
根據一些實施例，提供一種晶片封裝體結構。晶片封裝體結構包括一有機中介基底及排置於有機中介基底上的複數個半導體晶粒。晶片封裝體結構也包括一封膠層，形成於有機中介基底上，並環繞半導體晶粒。晶片封裝體結構更包括一絕緣結構，形成於有機中介基底上，使相鄰的半導體晶粒彼此隔開。絕緣結構包括具有多個端部的一第一絕緣層以及分別與第一絕緣層的端部直接接觸的多個第二絕緣層，第二絕緣層由封膠層所包圍。另外，晶片封裝體結構也包括一封裝基底，與有機中介底層接合。晶片封裝體結構也包括一第三絕緣層，形成於封裝基底與有機中介基底之間，並環繞有機中介基底。
根據一些實施例，提供一種晶片封裝體結構之形成方法。上述方法包括組裝複數個半導體晶粒於一中介基底的複數個晶粒區上。相鄰的晶粒區透過中介基底的一間隙區而彼此隔開，且間隙區具有複數個端部。上述方法也包括形成複數個第一底膠材料層於中介基底上，並相鄰於間隙區的端部。上述方法也包括形成一第二底膠材料層於中介基底上，並對應於間隙區。第二底膠材料層與各個第一底膠材料層直接接觸。第二底膠材料層的楊氏模數小於第一底膠材料層的楊氏模數。另外，上述方法也包括形成一封膠層於中介基底上，以環繞半導體晶粒、第一底膠材料層及第二底膠材料層。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
100a:前表面 100b:後表面 100S:半導體基底 100S1:第一半導體晶粒 100S2:第二半導體晶粒 100W:半導體晶圓 101:導電接墊 102:絕緣保護層 103:導電柱體 105:電性連接器 107, 142:凸塊結構 110:中介基底 112:絕緣基體層 114:重佈線結構 115:絕緣保護層/鈍化護層 120, 130, 162:絕緣層 121, 131:第一部 121a, 131a:側壁 122, 132:第二部 122a:側壁表面 140:封膠層 160:電路基底 161:金屬化層 200, 210, 1000:承載基底 400S1, 400S2, 500S1, 500S2, 500S3, 600S1, 600S2, 600S3, 700S1, 700S2, 700S3, 700S4, 800S1, 800S2, 800S3, 800S4, 900S1, 900S2, 900S3, 900S4,1000S1, 1000S2, 1000S3, 1000S4, 1000S5, 1000S6, 1000S7, 1000S8, 1000S9:半導體晶粒 D1, D2:晶粒區 G1:間隙區
第1A-1I圖繪示出根據一些實施例之用於形成晶片封裝體結構的製程的各個階段剖面示意圖。 第2A-2C圖繪示出根據一些實施例之第1A-1I圖所示製程的中間階段的平面示意圖，其中第1D-1F圖分別繪示出沿第2A-2C圖中A-A’線的剖面示意圖。 第3A-3C圖分別繪示出根據一些實施例之沿第2A-2C圖中B-B’線的剖面示意圖。 第3A-1圖繪示出根據一些實施例之沿第2A圖中B-B’線的剖面示意圖。 第3A-2圖繪示出根據一些實施例之沿第2A圖中B-B’線的剖面示意圖。 第4圖繪示出根據一些實施例之晶片封裝體結構中半導體晶粒排置的平面示意圖。 第5圖繪示出根據一些實施例之晶片封裝體結構中半導體晶粒排置的平面示意圖。 第6圖繪示出根據一些實施例之晶片封裝體結構中半導體晶粒排置的平面示意圖。 第7圖繪示出根據一些實施例之晶片封裝體結構中半導體晶粒排置的平面示意圖。 第8圖繪示出根據一些實施例之晶片封裝體結構中半導體晶粒排置的平面示意圖。 第9圖繪示出根據一些實施例之晶片封裝體結構中半導體晶粒排置的平面示意圖。 第10圖繪示出根據一些實施例之晶片封裝體結構中半導體晶粒排置的平面示意圖。 第11圖繪示出根據一些實施例之第1F圖中晶片封裝體結構的簡化立體示意圖。
無
100S1:第一半導體晶粒
100S2:第二半導體晶粒
110:中介基底
115:絕緣保護層/鈍化護層
120:絕緣層
121,131:第一部
122,132:第二部
200:承載基底

Claims (10)

  1. 一種晶片封裝體結構，包括：一中介基底，包括一第一晶粒區及一第二晶粒區，藉由一間隙區隔開；一第一半導體晶粒及一第二半導體晶粒，分別設置於該第一晶粒區及該第二晶粒區上；一第一間隙填充層及一第二間隙填充層，形成於該間隙區上，且彼此隔開；以及一第三間隙填充層，形成於該間隙區上，且位於該第一間隙填充層與該第二間隙填充層之間並與位於該間隙區兩相對側的該第一半導體晶粒及該二半導體晶粒接觸，其中該第三間隙填充層的楊氏模數小於第一間隙填充層的楊氏模數及第二間隙填充層的楊氏模數。
  2. 如請求項1之晶片封裝體結構，更包括一封膠層，形成於該中介基底上，其中該封膠層環繞該第一半導體晶粒、該第二半導體晶粒、該第一間隙填充層、該第二間隙填充層以及該第三間隙填充層。
  3. 如請求項2之晶片封裝體結構，其中該第一間隙填充層及該第二間隙填充層各個包括：一第一部，位於該第一及該第二半導體晶粒的下表面下方，且橫向延伸於該封膠層下方；以及一第二部，自該第一部順沿著該第一及該第二半導體晶粒的側壁延伸；其中該第三間隙填充層包括：一第一部，位於該第一及該第二半導體晶粒與該中介基底之間，且橫向延伸於該封膠層下方；以及 一第二部，自該第三間隙填充層的該第一部順沿著該第一及該第二半導體晶粒的側壁延伸。
  4. 如請求項1、2或3之晶片封裝體結構，其中位於該第一半導體晶粒與該第二半導體晶粒之間的該第三間隙填充層的面積大於位於該第一半導體晶粒與該第二半導體晶粒之間的該第一或該第二間隙填充層的面積。
  5. 一種晶片封裝體結構，包括：一有機中介基底；複數個半導體晶粒，排置於該有機中介基底上；一封膠層，形成於該有機中介基底上，並環繞該等半導體晶粒；一絕緣結構，形成於該有機中介基底上，使相鄰的該等半導體晶粒彼此隔開，且包括：一第一絕緣層，與該等半導體晶粒接觸，且具有複數個端部；以及複數個第二絕緣層，分別與該第一絕緣層的該等端部直接接觸，且由該封膠層所包圍；一封裝基底，與該有機中介底層接合；以及一第三絕緣層，形成於該封裝基底與該有機中介基底之間，並環繞該有機中介基底。
  6. 如請求項5之晶片封裝體結構，其中該等第二絕緣層的楊氏模數不同於該第一絕緣層的楊氏模數及該第三絕緣層的楊氏模數，且其中該等第二絕緣層的熱膨脹係數不同於該第一絕緣層的熱膨脹係數及該第三絕緣層的熱膨脹係數。
  7. 如請求項5或6之晶片封裝體結構，其中該等半導體晶粒其中之 一者為系統級晶片晶粒或記憶體晶粒。
  8. 如請求項5或6之晶片封裝體結構，其中該等第二絕緣層的總體積小於該第一絕緣層的體積。
  9. 一種晶片封裝體結構之形成方法，包括：組裝複數個半導體晶粒於一中介基底的複數個晶粒區上，其中相鄰的該等晶粒區透過該中介基底的一間隙區而彼此隔開，且該間隙區具有複數個端部；形成複數個第一底膠材料層於該中介基底上，並相鄰於該間隙區的該等端部；形成一第二底膠材料層於該中介基底上，並對應於該間隙區，其中該第二底膠材料層與該等第一底膠材料層直接接觸，且其中該第二底膠材料層的楊氏模數小於該等第一底膠材料層的楊氏模數；以及形成一封膠層於該中介基底上，以環繞該等半導體晶粒、該等第一底膠材料層及該第二底膠材料層。
  10. 如請求項9之晶片封裝體結構之形成方法，其中，該等第一底膠材料層的熱膨脹係數小於該第二底膠材料層的熱膨脹係數，且其中該等第一底膠材料層的總體積小於該第二底膠材料層的體積。
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