TWI816285B - 記憶體系統、控制方法及電力控制電路 - Google Patents

記憶體系統、控制方法及電力控制電路 Download PDF

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Abstract

一種記憶體系統，包含：第一非揮發性記憶體；第二揮發性記憶體；控制器；電力控制電路，被配置成執行控制，從而基於從外部電源供應的第一電力，施加第一電壓至該第一記憶體、該第二記憶體及該控制器；以及電力儲存裝置，被配置以當來自該外部電源的該第一電力中斷時，供應第二電力至該電力控制電路。當從外部供應之該第一電力被中斷時，該電力控制電路，施加基於從該電力儲存裝置供應之該第二電力的第二電壓至該第一記憶體、該第二記憶體及該控制器。該電力控制電路在從該第二記憶體讀取該資料之後且在將該資料寫入至該第一記憶體之前，停止施加該第二電壓至該第二記憶體。

Description

記憶體系統、控制方法及電力控制電路
本文所述的實施例概括地關於記憶體系統、控制方法及電力控制電路。 [ 相關申請案的相互參照 ]
本案基於2021年7月8日提交之日本第2021-113533號專利申請案並主張享有優先權之利益，其全部內容以引用方式併入本文。
記憶體系統連接至主機，並在外部電源供應電力時運行。當從外部電源的電源在沒有事先通知的情況下中斷時，記憶體系統必須以非揮發性方式儲存資料。因此，能夠儲存備用電力的電力儲存裝置(作為來自外部電源之電力的替代方案)被安裝在記憶體系統上。在電源中斷期間，記憶體系統可使用備用電力以非揮發性方式儲存資料。
隨著記憶體系統的儲存容量的增加，要儲存的資料也隨之增加。因此，增加了必要的備用電力的量。為了增加備用電力的量，可想像到的是，增加了安裝在記憶體系統上的電力儲存裝置的尺寸。然而，為了降低記憶體系統的成本或使記憶體系統小型化，最好能夠減小要安裝的電力儲存裝置的尺寸。
實施例提供一種記憶體系統、控制方法和電力控制電路，該電力控制電路能夠在電源中斷期間適當地控制以非揮發性方式處理資料的過程中所消耗的電力。
一實施例提供， 一種記憶體系統，包含： 第一記憶體，其係非揮發性記憶體； 第二記憶體，其係揮發性記憶體； 控制器； 電力控制電路，被配置以執行控制，從而基於從至少一外部電源供應的第一電力，施加第一電壓至該第一記憶體、該第二記憶體及該控制器；以及 電力儲存裝置，被配置以當來自該外部電源的該第一電力中斷時，供應第二電力至該電力控制電路，其中： 當從該外部電源供應之該第一電力中斷時， 該電力控制電路執行控制，從而施加基於從該電力儲存裝置供應之該第二電力的第二電壓至該第一記憶體、該第二記憶體及該控制器， 該控制器從該第二記憶體讀取資料並將該資料傳輸至該第一記憶體， 在完成將該資料寫入至該第一記憶體之後，該電力控制電路執行控制，從而停止施加該第二電壓至該第一記憶體，以及 在從該第二記憶體讀取該資料之後且在完成將該資料寫入該第一記憶體之前，該電力控制電路執行控制，從而停止施加該第二電壓至該第二記憶體。
此外，一實施例提供， 一種控制記憶體系統之方法，該記憶體系統包含為非揮發性記憶體之第一記憶體、為揮發性記憶體之第二記憶體及電力儲存裝置，該方法包含： 當從外部電源供應之第一電力中斷時，施加基於從該電力儲存裝置供應之第二電力的第二電壓至該第一記憶體、該第二記憶體及該控制器； 在從該第二記憶體讀取資料之後且在完成將該資料寫入至該第一記憶體之前，停止施加該第二電壓至該第二記憶體；以及 在完成將該資料寫入至該第一記憶體後，停止施加該第二電壓至該第一記憶體。
此外，一實施例提供， 一種被配置以用於包含控制器之記憶體系統中的電力控制電路，包含： 定序器； 第一端子，被配置以連接至第一電力電路；以及 第二端子，被配置以連接至第二電力電路， 其中，該定序器被配置以 偵測從外部電源供應之電力的中斷，在不等待來自該控制器的請求下，透過該第一端子，將該第一電力電路從該定序器斷開連接，以及因應來自該控制器之該請求，透過該第二端子將該第二電力電路從該定序器斷開連接。
實施例提供一種記憶體系統、控制方法和電力控制電路，該電力控制電路能夠在電源中斷期間適當地控制以非揮發性方式處理資料的過程中所消耗的電力。
一般而言，根據一個實施例，一種記憶體系統，包含：第一非揮發性記憶體；第二揮發性記憶體；控制器；電力控制電路，被配置以執行控制，從而基於從至少一外部電源供應的第一電力，施加第一電壓至該第一記憶體、該第二記憶體及該控制器；以及電力儲存裝置，被配置以當來自該外部電源的該第一電力中斷時，能夠供應第二電力至該電力控制電路。當從該外部電源供應的該第一電力中斷時，該電力控制電路執行控制，從而施加基於從該電力儲存裝置供應之該第二電力的第二電壓至該第一記憶體、該第二記憶體及該控制器，該控制器從該第二記憶體讀取該資料，且該電力控制電路執行控制，從而在讀取該資料之後且在完成將該資料寫入該第一記憶體之前，停止施加該第二電壓至該第二記憶體，以及該控制器傳輸該資料至該第一記憶體，且該電力控制電路執行控制，從而在將該資料已寫入至該第一記憶體之後，停止施加該第二電壓至該第一記憶體。
以下，將描述本發明的實施例。
在本說明書中，對一些元件給予複數個表達方式。這些表達方式僅僅是說明性的，且對該等元件可給予其他的表達方式。
圖式為示意圖，厚度與平面尺寸之間的關係、多個層的比例等等可能與實際有所不同。不同圖式中所描繪的尺寸之間的關係及比例在某些部分是不同的。
第一實施例
參考圖1，將描述根據第一實施例之包含記憶體系統之資訊處理系統的基本配置。
資訊處理系統3包含記憶體系統1、主機2以及外部電源10。
主機2可為在記憶體系統1中儲存大量和多種資料的儲存伺服器，或者可為個人電腦。複數記憶體系統1可連接至主機2。
外部電源10為設置在記憶體系統1外部的電源，且係向記憶體系統1供應電力的裝置。外部電源可設置在主機2內部。
記憶體系統1為儲存裝置，其被配置以使得資料被寫入非揮發性記憶體或從非揮發性記憶體讀取。以下，將以由固態硬碟(SSD)實現之記憶體系統1為例進行描述。記憶體系統1可實現為例如記憶卡(memory card)或通用快閃記憶體儲存(UFS)裝置。
記憶體系統1包含控制器4、非揮發性記憶體5、揮發性記憶體6、電力控制電路7以及電力儲存裝置8。
非揮發性記憶體5係以非揮發性方式儲存資料的半導體儲存裝置。非揮發性記憶體5為第一記憶體的一範例。非揮發性記憶體5例如為NAND快閃記憶體。NAND快閃記憶體包含複數個區塊(block)。該等區塊中的每一者包含複數個記憶體單元(memory cell)。區塊係為資料抹除單位。區塊包含複數個頁(page)。頁係為資料讀寫單位。以下，非揮發性記憶體5係稱為NAND記憶體5。
NAND記憶體5包含NAND介面(NAND I/F) 51。NAND I/F 51係第四電路的一範例。NAND I/F 51藉由與控制器4中的NAND I/F 43交換資料來與控制器4通訊，將描述如下。
揮發性記憶體6係以揮發性方式儲存資料的半導體儲存裝置。揮發性記憶體6為第二記憶體的一範例。使用動態RAM(DRAM)作為揮發性記憶體6。或者，可使用靜態RAM(SRAM)。揮發性記憶體6包含(如同緩衝區)寫入緩衝器(其暫時地儲存待寫入至NAND記憶體5的資料)以及讀取緩衝器(暫時地儲存從NAND記憶體5讀取的資料)。揮發性記憶體6更包含查找表(lookup table，LUT)的快取區(cache area)以及系統管理資訊的儲存區(storage area)。LUT儲存將邏輯位址(其指定給主機2以存取記憶體系統1)映射至NAND記憶體5的實體位址之資訊。以下，揮發性記憶體6被稱為DRAM 6。
DRAM 6包含DRAM I/F 61。DRAM I/F 61藉由與控制器4中的DRAM I/F 44交換資料來與控制器4通訊，將描述如下。
控制器4作為記憶體系統1的記憶體控制器運作。控制器4由諸如單晶片系統(system-on-a-chip，SoC)的電路實現。控制器4可執行命令處理(command processing)，以處理來自主機2的各種命令。
控制器4藉由以非揮發性方式儲存在NAND記憶體5或唯讀記憶體(ROM)(未繪示出)中的韌體(firmware，FW)來執行各種處理。可注意到，控制器4中的專用硬體可執行一些或所有處理。
控制器4控制電力控制電路7。控制器4透過例如內部積體電路(inter-integrated circuit，I2C)匯流排與電力控制電路7通訊。
控制器4執行斷電保護(power loss protection，PLP)處理。PLP處理係在對記憶體系統1的電力供應中斷時，使用電力儲存裝置8的電荷，以將要儲存的資料寫入至NAND記憶體5並以非揮發性方式儲存該資料之處理。
控制器4包含中央處理器(CPU)41、主機介面(主機I/F)42、NAND介面(NAND I/F)43、DRAM介面(DRAM I/F)44以及緩衝記憶體45。CPU 41、主機I/F 42、NAND I/F 43、DRAM I/F 44以及緩衝記憶體45可透過匯流排相互連接。
CPU 41藉由執行儲存在NAND記憶體5或諸如此類中的FW來實現各種功能。
主機I/F 42包含執行與主機2的通訊控制並接收命令的電路。主機I/F 42係第一電路的一範例。記憶體系統1透過主機I/F 42連接至主機2。主機I/F 42從主機2接收各種命令，例如I/O命令。I/O命令包含寫入命令以及讀取命令。主機I/F 42例如符合諸如PCI Express (PCIe)®或NVM Express (NVMe)®之類的介面標準。
NAND I/F 43包含在控制器4與NAND記憶體5之間傳送及接收命令或資料的電路。NAND I/F 43係第二電路的一範例。NAND I/F 43將控制器4電性連接至NAND記憶體5。NAND I/F 43符合諸如Toggle DDR或開放式NAND快閃記憶體介面(open NAND flash interface，ONFI)的介面標準。
DRAM I/F 44包含向DRAM 6傳送和從DRAM 6接收命令或資料的電路。DRAM I/F 44係第三電路的一範例。DRAM I/F 44將控制器4電性連接至DRAM 6。
緩衝記憶體45係以揮發性方式儲存資料的半導體儲存裝置。使用SRAM作為緩衝記憶體45。或者，可使用DRAM。
CPU 41將從主機2接收且待寫入至NAND記憶體5的資料暫時地儲存在DRAM 6的寫入緩衝器中。CPU 41將暫時地儲存在DRAM 6的寫入緩衝器中的資料儲存在緩衝記憶體45中。CPU 41將儲存在緩衝記憶體45中的資料寫入至NAND記憶體5。
緩衝記憶體45及DRAM 6的寫入緩衝器暫時地儲存從主機2提供的資料，直到資料被寫入至NAND記憶體5。換言之，緩衝記憶體45及DRAM 6的寫入緩衝器在寫入至NAND記憶體5中的期間儲存資料。緩衝記憶體45及DRAM 6係揮發性記憶體。因此，當對記憶體系統1所供應的電力中斷時，寫入期間的資料就會丟失。
舉例而言，從DRAM 6的寫入緩衝器儲存至緩衝記憶體45的資料係對應至一頁的資料。在此，CPU 41可將緩衝記憶體45的資料集體地寫入至NAND記憶體5中。
電力控制電路7透過複數個電力電路供應電力至安裝在記憶體系統1上之諸如控制器4、DRAM 6、NAND記憶體5等各半導體組件。舉例而言，電力控制電路7係電源管理積體電路(power management integrated circuit，PMIC)。電力控制電路7因應特定事件或因應來自控制器4的指令，自動執行各電力電路之啟動序列的控制、各電力電路之開/關(ON/OFF)控制等等。細節將描述如下。
電力儲存裝置8包含一個或多個電子組件。舉例而言，電力儲存裝置8為電容器。電容器係一種能夠充電和放電的電子組件。以電容器來說，使用堆疊陶瓷電容器、鋁電解電容器、功能性聚合物電容器或諸如此類。電力儲存裝置可為電池。
根據實施例，記憶體系統1中斷對與PLP處理中之非揮發性資料處理無關的電路的電力供應。因此，根據實施例，記憶體系統1可降低非揮發性處理所需的功率。
圖2係根據實施例，繪示記憶體系統1的電源配置的方塊圖。電力係從外部電源10向電力控制電路7供應。電力控制電路7供應電力至電力儲存裝置8、控制器4、NAND記憶體5和DRAM 6以及其他裝置9。該等電力儲存裝置8連接至電力控制電路7。除了圖1所繪示的元件之外，其他裝置9係記憶體系統1的元件(例如，時脈振盪器及溫度感測器)。
電力控制電路7包含定序器71、複數個電力電路720~729、非揮發性記憶體711、電壓監控端子(未繪示出)。舉例而言，非揮發性記憶體711為NOR快閃記憶體。以下，非揮發性記憶體711被稱為ROM 711。
電力電路720~729為將輸入電壓轉換成其他電壓的轉換器。舉例而言，電力電路720~729為直流/直流轉換器(DC/DC轉換器)或低壓降穩壓器(low drop out regulator，LDO regulator)。可注意到，電力電路720~729可設置在電力控制電路7的外部。在此，電力控制電路7及電力電路720~729透過端子連接。
電壓監控端子係監控是否從外部電源10向電力控制電路7供應電力的端子。
控制器4包含主機I/F 42、NAND I/F 43、DRAM I/F 44、緩衝記憶體45以及其他電路46。其他電路46包含與CPU 41及電力控制電路7通訊的電路。主機I/F 42、NAND I/F 43、DRAM I/F 44、緩衝記憶體45和其他電路46獨立地連接至電力控制電路7，從而藉由開啟和關閉電力電路720~724來分別地施加電壓或分別地停止施加電壓。
透過電力電路720，電壓從電力控制電路7施加至主機I/F 42。透過電力電路721，電壓從電力控制電路7施加至NAND I/F 43。透過電力電路722，電壓從電力控制電路7施加至DRAM I/F 44。透過電力電路723，電壓從電力控制電路7施加至緩衝記憶體45。透過電力電路724，電壓從電力控制電路7施加至其他電路46。
NAND記憶體5包含NAND I/F 51及核心電路52。核心電路52包含記憶體單元和控制要施加至記憶體單元之電壓的電路。NAND I/F 51及核心電路52獨立地連接至電力控制電路7，從而藉由開啟和關閉電力電路725及726來分別地施加電壓或分別地停止施加電壓。
透過電力電路725，電壓從電力控制電路7施加至NAND I/F 51。透過電力電路726，電壓從電力控制電路7施加至核心電路52。
DRAM 6包含DRAM I/F 61及核心電路62。核心電路62包含用以作為系統管理資訊的儲存區域之緩衝區或記憶體單元以及控制施加至記憶體單元的電壓之電路。DRAM I/F 61及核心電路62獨立地連接至電力控制電路7，從而藉由開啟和關閉電力電路727及728來分別地施加電壓或分別地停止施加電壓。
透過電力電路727，電壓從電力控制電路7施加至DRAM I/F 61。透過電力電路728，電壓從電力控制電路7施加至核心電路62。
透過電力電路729，電壓從電力控制電路7施加至其他裝置9。
電力控制電路7的定序器71藉由執行序列碼(sequence code)來控制電力序列。序列碼在記憶體系統1出廠之前儲存在ROM 711中。當記憶體系統1啟動時，定序器71控制每個電力電路720~729的啟動序列。定序器71藉由監控電壓監控端子的電壓，以偵測來自外部電源10的電力供應的中斷。定序器71執行諸如控制每個電力電路720~729的開/關(ON/OFF)的電力控制。定序器71可獨立地控制每個電力電路720~729的開/關(ON/OFF)。
定序器71亦控制電力儲存裝置8的充電及放電。當電力從外部電源10供應至電力控制電路7時，定序器71使用從外部電源10所供應之電力對電力儲存裝置8進行充電。
電力控制電路7使用與記憶體系統1連接之外部電源10對記憶體系統1的各半導體組件施加電壓。基於從外部電源10輸出之電力的電壓透過連接器(未繪示出)施加至電力控制電路7。舉例而言，基於從外部電源10輸出之電力的電壓為12V。當從外部電源10供應電力時，定序器71將外部電源10的電力供應至電力電路720~729中的每一者。
相反地，當從外部電源10至電力控制電路7的電力中斷時，定序器71將電力儲存裝置8作為備用電源使用，將電力儲存裝置8的電力供應至電力電路720~729中的每一者。換言之，定序器71可在外部電源10與電力儲存裝置8之間進行切換，以供應電力至電力電路720至729中的每一者。
電力電路720~729使用所供應的電力來產生記憶體系統1的該等半導體組件所需的複數電壓，並將所產生的該等電壓施加至該等半導體組件。舉例而言，施加至該等半導體組件的該等電壓為0.8V或3.3V。
從外部電源10供應的電力為第一電力的一範例，且基於該第一電力供應至各半導體組件的電壓為第一電壓的一範例。從電力儲存裝置8供應的電力為第二電力的一範例，且基於第二電力供應至各半導體組件的電壓為第二電壓的一範例。
電力控制電路7的定序器71藉由監控電壓監控端子的電壓，以偵測供應至記憶體系統1之電力的中斷。定序器71比較基於從外部電源輸出的電力之電壓與閾值電壓。當偵測到基於從外部電源輸出的電力之電壓等於或小於閾值電壓時，定序器71判定供應至記憶體系統1之電力被中斷。定序器71使用對電力儲存裝置8充電的電荷，以施加電壓至記憶體系統1的各半導體組件。據此，PLP處理被執行。
圖3係根據實施例，繪示記憶體系統之PLP處理中的電力控制的流程圖。
如圖3所示，當電力控制電路7偵測到外部電源10所供應的電力中斷時(S100)，電力控制電路7關閉電力電路720並停止向控制器4的主機I/F 42施加電壓(S101)。因此，控制與主機2的通訊的主機I/F 42停止操作。
控制器4將資料從DRAM 6轉移至緩衝記憶體45(S102)。資料包含從主機2寫入至NAND記憶體5的資料。該資料可包含LUT或系統管理資訊。
控制器4判定資料的轉移(evacuation)是否已完成(S103)。
當資料的轉移未完成時(S103中為否)，控制器4的處理程序返回至S103。
當資料的轉移已完成時(S103中為是)，控制器4通知電力控制電路7，資料的轉移已完成(S104)。
電力控制電路7(其被通知已完成)關閉電力電路727及728，並停止向DRAM I/F 61和DRAM 6的核心電路62施加電壓(S105)。在此，電力控制電路7亦關閉電力電路722，並停止向控制器4的DRAM I/F 44施加電壓。因此，DRAM 6以及DRAM I/F 44(其控制與DRAM 6的通訊)停止操作。
隨後，控制器4傳輸寫入命令序列至向NAND記憶體5，以將緩衝記憶體45中的資料寫入至NAND記憶體5(S106)。寫入命令序列包含寫入命令及待寫入至NAND記憶體5的資料。寫入命令從控制器4傳送至NAND記憶體5。待寫入的資料從緩衝記憶體45傳輸至NAND記憶體5。寫入命令序列可包含用於待寫入至NAND記憶體5的資料之位址。
控制器4判定寫入命令序列的傳輸是否已完成(S107)。
當寫命令序列的傳輸未完成時(S107中為否)，處理程序返回至S107。
當寫命令序列的傳輸已完成時(S107中為是)，控制器4通知電力控制電路7，寫入命令序列的傳輸已完成(S108)。
電力控制電路7關閉電力電路721、723及725並停止向控制器4的NAND I/F 43和緩衝記憶體45的每一者以及NAND記憶體5的NAND I/F 51施加電壓(S109)。
NAND記憶體5從控制器4接收寫入命令序列，然後寫入資料。電力電路725(其向NAND記憶體5的NAND I/F 51施加電壓)可比電力電路726(其向執行寫入的電路(核心電路52)施加電壓)先停止，因為NAND記憶體5接收寫入命令序列的時間比寫入資料所需的時間短。因此，藉由在向核心電路52施加電壓之前停止向NAND I/F 51施加電壓，可進一步降低功耗。
控制器4判定資料寫入至NAND記憶體5是否已完成(S110)。
當資料寫入未完成時(S110中為否)，控制器4的處理程序返回到S110。
當資料寫入完成時(S110中為是)，控制器4通知電力控制電路7，資料寫入已完成(S111)。
電力控制電路7關閉未關閉的剩餘電力電路724、726及729(S112)，以及記憶體系統1結束PLP處理。
圖4A係用於管理電力控制電路7中用於停止施加電壓之程序的表。在此程序中，電力控制電路7停止施加電壓，且此程序可被儲存成如圖4A中的表7111於ROM 711中。電力控制電路7(更具體地，定序器71)因應來自控制器4的通知或偵測到外部電源10的供電中斷，根據ROM 711中的表7111關閉電力電路720~729。
如圖4B所示，電力控制電路7包含連接至電力電路720~729的端子。一個端子將定序器71連接至電力電路720~729中的一個或多個電力電路。舉例而言，電力控制電路7包含第一端子A、第二端子B、第三端子C和第四端子D。當電力電路720~729設置在電力控制電路7內部時，這些端子為內部端子。當電力電路720~729設置在電力控制電路7的外部時，這些端子為外部端子。
第一端子A連接至電力電路720，且定序器71透過第一端子A，開啟及關閉電力電路720。
第二端子B連接至電力電路722、727及728，且定序器71透過第二端子B，開啟及關閉電力電路722、727及728。
第三端子C連接至電力電路721、723及725，且定序器71透過第三端子C，開啟及關閉電力電路721、723及725。
第四端子D連接至電力電路724、726及729，且定序器71透過第四端子D，開啟及關閉電力電路724、726及729。
當電力控制電路7(更具體地，定序器71)偵測到外部電源10所供應的電力中斷時，電力控制電路7參考表7111。電力控制電路7透過第一端子A，關閉電力電路720，以停止向主機I/F 42施加電壓，而無需等待來自控制器4的通知。
當控制器4通知電力控制電路7，從DRAM 6至緩衝記憶體45的資料的轉移完成時，電力控制電路7參考表7111。電力控制電路7透過第二端子B，關閉電力電路722、727及728，以停止向控制器4的DRAM I/F 44以及DRAM 6的DRAM I/F 61與核心電路62施加電壓。
當控制器4通知電力控制電路7，從控制器4傳輸至NAND記憶體5的寫入命令序列已完成時，電力控制電路7參考表7111。電力控制電路7透過第三端子C，關閉電力電路721、723及725，以停止向控制器4的NAND I/F 43和緩衝記憶體45以及NAND記憶體5的NAND I/F 51施加電壓。
當控制器4通知電力控制電路7，寫入資料至NAND記憶體5已完成時，電力控制電路7參考表7111。電力控制電路7透過第四端子D，關閉電力電路724、726及729，以停止向控制器4的其他電路46、NAND記憶體5的核心電路52以及記憶體系統1的其他裝置9施加電壓。
圖5係根據一實施例，繪示由記憶體系統進行PLP處理中的電力控制之範例的時序圖。
圖5中，(a)表示從外部電源10施加的電壓，(b-1)至(b-5)表示控制器4，(c)表示DRAM 6(DRAM I/F 61及核心電路62)，(d-1)、(d-2)表示NAND記憶體5，以及(e)表示其他裝置9的各電力的ON/OFF狀態。
圖5中，(b-1)表示控制器4的主機I/F 42，(b-2)表示控制器4的DRAM I/F 44，(b-3)表示控制器4的NAND I/F 43，(b-4)表示控制器4的緩衝記憶體45，以及(b-5)表示控制器4的其他電路46的各電力的ON/OFF狀態。(d-1)表示NAND記憶體5的NAND I/F 51，以及(d-2)表示NAND記憶體5的核心電路52的各電力的開/關(ON/OFF)狀態。
如(a)所示，當來自外部電源10所供應的電力中斷時，施加到電壓監控端子的電壓從12V下降至0V。因此，電力控制電路7偵測到來自外部電源10所供應的電力中斷(T1)。
如(b-1)所示，電力控制電路7關閉向主機I/F 42施加電壓的電力電路720(T2)。
隨後，控制器4將資料從DRAM 6轉移至緩衝記憶體45。當資料的轉移完成時，如(b-2)及(c)所示，電力控制電路7關閉電力電路722(其將電壓施加至DRAM I/F 44)，以及電力電路727及728(其將電壓施加至DRAM 6) (T3)。
隨後，控制器4透過NAND記憶體5傳輸寫入命令序列，以將緩衝記憶體45中的資料寫入至NAND記憶體5中。當寫入命令序列的傳輸完成時，如(b-3)、(b-4)及(d-1)所示，電力控制電路7關閉電力電路721及723(其將電壓施加到控制器4的NAND I/F 43與緩衝記憶體45)以及關閉電力電路725(其將電壓施加到NAND記憶體5的NAND I/F 51)(T4)。
NAND記憶體5寫入資料。當資料寫入完成後，如(b-5)、(d-2)及(e)所示，電力控制電路7關閉控制器4的其他電路46、NAND記憶體5的核心電路52以及將電壓施加到記憶體系統1的每個其他裝置9的電力電路724、726及729(T5)。換言之，在PLP處理已完成後，所有的電力電路720~729都被關閉。據此，記憶體系統1的PLP處理結束。
根據實施例之記憶體系統1關閉電力電路720~729中的任意者，其在PLP處理中逐步地向與非揮發性資料處理無關的電路施加電壓。因此，減少PLP處理中之電力的功耗是可行的。藉由降低PLP處理中的功耗，減小要安裝的電力儲存裝置8的尺寸亦是可行的。
第二實施例
接下來，將描述根據第二實施例之記憶體系統1a。根據第二實施例之記憶體系統1a包含複數個DRAM。該等DRAM為複數個揮發性記憶體的範例。
圖6係根據實施例，繪示記憶體系統1的電源配置的示圖。與根據第一實施例之記憶體系統1的該等單元的該等參考符號相同的參考符號係用於根據第二實施例之記憶體系統1a的該等單元。記憶體系統1a的元件中的控制器4、NAND記憶體5、其他裝置9、電力電路720~726及729與記憶體系統1中的相同，故未繪示出。
根據第二實施例之記憶體系統1a與根據第一實施例之記憶體系統之間的不同之處在於，記憶體系統1a包含複數個DRAM 6a、6b、6c及6d以及儲存在該等DRAM 6a、6b、6c及6d中的資料在PLP處理中被複製至一個DRAM 6a中。該等DRAM 6a、6b、6c及6d在不同的封裝中。DRAM 6a、6b、6c及6d分別包含DRAM I/F 61a、61b、61c及61d以及核心電路62a、62b、62c及62d。
電力控制電路7a包含定序器71、複數個電力電路730~737、非揮發性記憶體711、電力監控端子(未繪示出)。舉例而言，非揮發性記憶體711為ROM或NOR快閃記憶體。
電力電路730~737係將輸入電壓轉換成其他電壓的轉換器。舉例而言，電力電路730~737為DC/DC轉換器或LDO穩壓器。可注意到，電力電路730~737可設置在電力控制電路7a的外部。在此，電力控制電路7a及電力電路730~737透過端子連接。
透過電力電路730，電壓從電力控制電路7a施加至DRAM I/F 61a。透過電力電路731，電壓從電力控制電路7a施加至核心電路62a。透過電力電路732，電壓從電力控制電路7a施加至DRAM I/F 61b。透過電力電路733，電壓從電力控制電路7a施加至核心電路62b。透過電力電路734，電壓從電力控制電路7a施加至DRAM I/F 61c。透過電力電路735，電壓從電力控制電路7a施加至核心電路62c。透過電力電路736，電壓從電力控制電路7a施加至DRAM I/F 61d。透過電力電路737，電壓從電力控制電路7a施加至核心電路62d。
控制器4可平行存取該等DRAM 6a、6b、6c及6d。
圖7係根據第二實施例，繪示記憶體系統之PLP處理中的電力控制的流程圖。在此，將描述與第一實施例的不同之處，且共同的處理的敘述將不再描述或將簡化。與第一實施例共同的處理以相同的參考符號(reference numerals)表示。
電力控制電路7a偵測到從外部電源10供應之電力的中斷(S100)，以及電力控制電路7a關閉電力電路720，並停止向主機I/F 42施加電壓(S101)。
隨後，控制器4判定資料是否以非揮發性方式儲存在該等DRAM 6a、6b、6c及6d中(S201)。資料包含從主機2寫入至NAND記憶體5的資料。該資料可包含LUT或系統管理資訊。
當資料儲存在該等DRAM 6a、6b、6c及6d中時(S201中為是)，控制器4將資料從該等DRAM 6a、6b、6c及6d複製到一個DRAM 6a中(S202)。
控制器4通知電力控制電路7a，資料的複製已完成(S203)。
相反地，當資料未儲存在該等DRAM 6b、6c及6d中時，即資料僅儲存在一個DRAM 6a中時(S201中為否)，控制器4沒必要複製該資料。
隨後，電力控制電路7a關閉電力電路732~737並停止向沒有儲存資料於其中的DRAM 6b、6c及6d施加電壓(S204)。
控制器4將資料從DRAM 6a轉移至緩衝記憶體45(S102)。
後續的處理(S103至S112)類似於第一實施例的處理。可注意到，在完成將資料從該等DRAM 6b、6c及6d複製至一個DRAM 6a(S202)之前，可將寫入命令序列從控制器4傳輸至NAND記憶體5(S106)。
當停止向DRAM 6b、6c及6d供應電力時，控制器4可平行存取的DRAM的數量減少。因此，控制器4與包含DRAM 6a、6b、6c及6d在內的所有該等DRAM 6之間的傳輸速率降低。一般而言，NAND記憶體5與DRAM 6之間透過控制器4的傳輸速率約為DRAM 6與控制器4之間的傳輸速率的1/100。換言之，NAND記憶體5與控制器4之間的傳輸速率低於DRAM 6與控制器4之間的傳輸速率。
因此，在PLP處理中，以非揮發性方式處理資料所花費的時間被限制為NAND記憶體5與控制器4之間的傳輸速率。因此，以非揮發性方式處理資料的速度係可被允許的，只要該速度為至少比NAND記憶體5與控制器4之間的傳輸速度快的速度，儘管DRAM 6與控制器4之間的傳輸速率降低。舉例而言，儘管DRAM 6與控制器4之間的傳輸速率降低到1/4，但DRAM 6與控制器4之間的傳輸速率足以比NAND記憶體5與控制器4之間的傳輸速率快。因此，即使當供應至DRAM 6的電力降低且傳輸速率降低時，以非揮發性方式處理資料的速率也不會減慢。
根據上述實施例，減少記憶體系統1a在PLP處理中消耗的電力是可行的。藉由降低PLP處理中的功耗，減小要安裝的電力儲存裝置8的尺寸亦是可行的。
儘管已描述了某些實施例，但這些實施例僅作為範例呈現，並非旨在限制本發明的範圍。實際上，本文所述之新穎的實施例可以多種其他形式體現；此外，在不悖離本發明的精神的情況下，可對這裡描述的實施例的形式進行各種省略、替換和改變。附隨的申請專利範圍及其均等旨在涵蓋落入本發明的範圍和精神內的此類形式或修改。
1:記憶體系統 1a:記憶體系統 2:主機 3:資訊處理系統 4:控制器 5:非揮發性記憶體 6:揮發性記憶體 6a:動態隨機存取記憶體 6b:動態隨機存取記憶體 6c:動態隨機存取記憶體 6d:動態隨機存取記憶體 7:電力控制電路 7a:電力控制電路 8:電力儲存裝置 9:其他裝置 10:外部電源 41:中央處理器 42:主機介面 43:NAND介面 44:DRAM介面 45:緩衝記憶體 46:其他電路 51:NAND介面 52:核心電路 61:DRAM介面 61a:DRAM介面 61b:DRAM介面 61c:DRAM介面 61d:DRAM介面 62:核心電路 62a:核心電路 62b:核心電路 62c:核心電路 62d:核心電路 71:定序器 711:非揮發性記憶體 720:電力電路 721:電力電路 722:電力電路 723:電力電路 724:電力電路 725:電力電路 726:電力電路 727:電力電路 728:電力電路 729:電力電路 730:電力電路 731:電力電路 732:電力電路 733:電力電路 734:電力電路 735:電力電路 736:電力電路 737:電力電路 S100:步驟 S101:步驟 S102:步驟 S103:步驟 S104:步驟 S105:步驟 S106:步驟 S107:步驟 S108:步驟 S109:步驟 S110:步驟 S111:步驟 S112:步驟 7111:表 A:第一端子 B:第二端子 C:第三端子 D:第四端子 T1:時序 T2:時序 T3:時序 T4:時序 T5:時序 S201:步驟 S202:步驟 S203:步驟 S204:步驟
[圖1]係根據第一實施例，示意性地繪示包含記憶體系統之資訊處理系統的一部分配置的方塊圖。
[圖2]係根據第一實施例，繪示記憶體系統的電源配置的方塊圖。
[圖3]係根據第一實施例，繪示記憶體系統之斷電保護(Power Loss Protection，PLP)處理中的電力控制的流程圖。
[圖4A]係繪示根據第一實施例之用於記憶體系統中以管理停止施加電壓之程序的表之示圖。
[圖4B]係根據第一實施例，繪示複數個端子與複數個電力電路之間的連接的方塊圖。
[圖5]係根據第一實施例，繪示記憶體系統之PLP處理中的電力控制的時序圖。
[圖6]係根據第二實施例，繪示記憶體系統之電源配置之方塊圖。
[圖7]係根據第二實施例，繪示記憶體系統之斷電保護(Power Loss Protection，PLP)處理中的電力控制的流程圖。

Claims (20)

  1. 一種記憶體系統，包含： 第一記憶體，其係非揮發性記憶體； 第二記憶體，其係揮發性記憶體； 控制器； 電力控制電路，被配置以執行控制，從而基於從至少一外部電源供應的第一電力，施加第一電壓至該第一記憶體、該第二記憶體及該控制器；以及 電力儲存裝置，被配置以當來自該外部電源的該第一電力中斷時，供應第二電力至該電力控制電路，其中， 當從該外部電源供應之該第一電力中斷時， 該電力控制電路執行控制，從而施加基於從該電力儲存裝置供應之該第二電力的第二電壓至該第一記憶體、該第二記憶體及該控制器， 該控制器從該第二記憶體讀取資料並將該資料傳輸至該第一記憶體， 在完成將該資料寫入至該第一記憶體之後，該電力控制電路執行控制，從而停止施加該第二電壓至該第一記憶體，以及 在從該第二記憶體讀取該資料之後且在完成將該資料寫入該第一記憶體之前，該電力控制電路執行控制，從而停止施加該第二電壓至該第二記憶體。
  2. 如請求項1之記憶體系統，其中， 該控制器包含第三記憶體，該第三記憶體為揮發性記憶體，且該控制器將從該第二記憶體讀取的該資料寫入至該第三記憶體，以及 在完成將該資料寫入至該第三記憶體後，該控制器從該第三記憶體讀取該資料並將該資料傳輸至該第一記憶體，其中， 在完成將該資料寫入至該第三記憶體之後，該電力控制電路執行控制，從而停止施加該第二電壓至該第二記憶體，以及 在完成從該第三記憶體讀取該資料之後且在完成將該資料寫入至該第一記憶體之前，該電力控制電路執行控制，從而停止施加該第二電壓至該第三記憶體。
  3. 如請求項2之記憶體系統，其中， 該控制器在完成將該資料寫入至該第三記憶體之後，向該電力控制電路傳送第一請求，並在完成將該資料寫入至該第一記憶體之後，向該電力控制電路傳送第二請求，以及 該電力控制電路執行控制，從而因應該第一請求，停止施加該第二電壓至該第二記憶體，以及從而因應該第二請求停止施加該第二電壓至該第一記憶體。
  4. 如請求項1之記憶體系統，其中，該電力控制電路執行控制，從而在完成傳輸該資料至該控制器之後且在完成寫入該資料至該第一記憶體之前，停止施加該第二電壓至該第二記憶體。
  5. 如請求項1之記憶體系統，更包含： 至少一電力電路，其中， 該電力控制電路通過該電力電路施加該第一電壓及該第二電壓至該第一記憶體、該第二記憶體及該控制器。
  6. 如請求項5之記憶體系統，其中，該電力控制電路控制來自該電力電路的該第一電壓或該第二電壓的輸出為開(ON)或關(OFF)。
  7. 如請求項5之記憶體系統，其中， 該至少一電力電路包含複數電力電路其中之一或多者， 該控制器包含被配置以與主機通訊的第一電路、被配置以與該第一記憶體通訊的第二電路以及被配置以與該第二記憶體通訊的第三電路，以及 該電力控制電路通過該等電力電路至少其中之一，將該第一電壓及該第二電壓施加至該第一電路、該第二電路及該第三電路。
  8. 如請求項7之記憶體系統，其中，當從該外部電源供應的該第一電力被中斷時，該電力控制電路在該資料從該第二記憶體複製到該控制器後，停止將該第二電壓施加至對應至該第三電路的該電力電路及對應至該第二記憶體的該電力電路。
  9. 如請求項7之記憶體系統，其中，當從該外部電源供應的該第一電力中斷時，該電力控制電路根據以下順序停止施加的該第二電壓：對應至該第一電路的該電力電路、對應至該第三電路的該電力電路以及對應至該第二電路的該電力電路。
  10. 如請求項7之記憶體系統，其中， 該第一記憶體更包含第四電路，其被配置以與該控制器通訊，以及 當從該外部電源供應之該第一電力中斷時， 該控制器發出命令，以請求將該資料寫入至該第一記憶體，以及 該電力控制電路在該資料傳輸至該第一記憶體之後且在執行將該資料寫入至該第一記憶體之前，停止施加該第二電壓至對應至該第二電路和該第四電路的該等電力電路。
  11. 如請求項1之記憶體系統，更包含： 第四記憶體，其為揮發性記憶體，其中 當從該外部電源供應之該第一電力中斷時， 該控制器將該資料從該第四記憶體複製到該第二記憶體，以及 該電力控制電路在完成複製該資料後，停止施加該第二電壓至該第四記憶體。
  12. 如請求項1之記憶體系統，其中， 當該第一電力係從該外部電源供應至該記憶體系統時，該第一電壓為該記憶體系統的內部電壓，以及 當來自該外部電源的該第一電力中斷時，該第二電壓為該記憶體系統的該內部電壓。
  13. 一種控制記憶體系統之方法，該記憶體系統包含為非揮發性記憶體之第一記憶體、為揮發性記憶體之第二記憶體及電力儲存裝置，該方法包含： 當從外部電源供應之第一電力中斷時，施加基於從該電力儲存裝置供應之第二電力的第二電壓至該第一記憶體、該第二記憶體及該控制器； 在從該第二記憶體讀取資料之後且在完成將該資料寫入至該第一記憶體之前，停止施加該第二電壓至該第二記憶體；以及 在完成將該資料寫入至該第一記憶體後，停止施加該第二電壓至該第一記憶體。
  14. 如請求項13之方法，其中，該記憶體系統包含為揮發性記憶體之第三記憶體，且該方法更包含： 將從該第二記憶體讀取之該資料寫入至該第三記憶體；以及 在完成將該資料寫入至該第三記憶體後，從該第三記憶體讀取該資料並將該資料傳輸至該第一記憶體，其中， 在完成將該資料寫入至該第三記憶體之後，執行控制，從而停止施加該第二電壓至該第二記憶體，以及 在完成從該第三記憶體讀取該資料之後且在完成將該資料寫入至該第一記憶體之前，執行控制，從而停止施加該第二電壓至該第三記憶體。
  15. 如請求項13之方法，其中，該記憶體系統包含控制器，且該方法更包含： 執行控制，從而在完成傳輸該資料至該控制器之後且在完成寫入該資料至該第一記憶體之前，停止施加該第二電壓至該第二記憶體。
  16. 如請求項13之方法，其中，該記憶體系統更包含至少一電力電路，且該方法更包含： 通過該電力電路，將該第一電壓及該第二電壓施加至該第一記憶體及該第二記憶體。
  17. 如請求項16之方法，更包含： 控制來自該電力電路的該第一電壓或該第二電壓的輸出為開(ON)或關(OFF)。
  18. 如請求項16之方法，其中，該至少一電力電路包含複數電力電路其中之一或多者，以及該記憶體系統更包含被配置以與主機通訊的第一電路、被配置以與該第一記憶體通訊的第二電路以及被配置以與該第二記憶體通訊的第三電路，以及該方法更包含： 通過該等電力電路至少其中之一，將該第一電壓及該第二電壓施加至該第一電路、該第二電路及該第三電路。
  19. 一種被配置以用於包含控制器之記憶體系統中的電力控制電路，包含： 定序器； 第一端子，被配置以連接至第一電力電路；以及 第二端子，被配置以連接至第二電力電路， 其中，該定序器被配置以 偵測從外部電源供應之電力的中斷，在不等待來自該控制器的請求下，透過該第一端子，將該第一電力電路從該定序器斷開連接，以及因應來自該控制器之該請求，透過該第二端子將該第二電力電路從該定序器斷開連接。
  20. 如請求項19之電力控制電路，更包含： 非揮發性記憶體，被配置以儲存表示序列的表，其中根據該序列分別透過該第一端子及該第二端子停止供應至該第一電力電路及該第二電力電路之電力。
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