TWI810907B - 應用於顯示裝置的高速信號傳輸系統 - Google Patents
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Abstract
本發明揭露一種應用於顯示裝置的高速信號傳輸系統，包括時脈控制電路及複數個源極驅動器。時脈控制電路包括驅動器，用以傳輸具有內嵌式時脈的資料信號。每個源極驅動器包括類比前端及時脈資料回復電路。類比前端耦接驅動器並接收具有內嵌式時脈的資料信號。類比前端包括自適應等化器且時脈資料回復電路為具有延遲鎖相迴路架構的二位元時脈資料回復電路。
Description
本發明係與顯示裝置有關，特別是關於一種應用於顯示裝置的高速信號傳輸系統。
如圖1所示，顯示面板的時脈控制器TCON耦接至複數個驅動IC D1~D6中之最遠的驅動IC的距離可能超過1公尺，使得印刷電路板PCB上之走線變長而導致其傳送的信號出現嚴重的損耗與失真。
此時，如圖2所示，接收器RES可透過自適應等化器AEQ來將失真的信號做等比例的補償以還原信號。由於遠端驅動IC與近端驅動IC的信號損耗的程度不同，因此，位於不同位置的遠端驅動IC與近端驅動IC需分別使用不同的補償設定來達到信號最佳化，其示意圖請見圖3。
雖然使用同時提供時脈與資料的時脈資料回復(Clock and Data Recovery，CDR)系統可有效防止時脈資料回復電路在調整等化器的過程中脫鎖，然而，如圖4所示，在時脈資料回復系統中需同時設置資料通道(Data channel)CH0~CH2與時脈通道(Clock channel)CH3，導致硬體成本增加。
如圖5所示，傳統以鎖相迴路為基底(PLL-based)的時脈資料回復電路11包括相位偵測器111、電荷泵112、迴路濾波器113及壓控振盪器(Voltage-Controlled Oscillator，VCO)114。在等化器最佳化的過程中，仍會傳送相位資訊DAT給後面的時脈資料回復電路11，以供時脈資料回復電路11利用相位資訊DAT來重建與校正時脈信號。因此，等化器輸出信號的優劣會直接影響時脈資料回復電路11的正常運作與否。然而，由於等化器最佳化與時脈相位校正同時執行，當等化器尚未完成最佳化前就將相位資訊DAT傳送給時脈資料回復電路11，很可能會造成時脈資料回復電路11脫鎖。
傳統上，時脈產生器通常會選用鎖相迴路(Phase-Locked Loop，PLL)架構。由於電路操作於相位校正模式下，資料信號僅提供相位資訊而不提供時脈信號源，故在校正迴路中僅能使用壓控震盪器114來作為時脈信號源。然而，使用壓控震盪器114作為時脈信號源的缺點在於：時脈信號的抖動會在壓控震盪器114內不斷累積，因而導致取樣錯誤率大增。
由上述可知：先前技術仍存在有諸多問題，亟待進一步加以解決。
因此，本發明提出一種應用於顯示裝置的高速信號傳輸系統，藉以有效解決先前技術所遭遇到之上述問題。
本發明之一範疇在於改善面板高速傳輸資料信號的可適性與抗輸入抖動能力。
本發明之另一範疇在於藉由自適應等化器與延遲鎖相之時脈回復電路設計來有效改善驅動IC接收信號之能力。
根據本發明之一較佳具體實施例為一種高速信號傳輸系統。於此實施例中，高速信號傳輸系統應用於顯示裝置。高速信號傳輸系統包括時脈控制電路及複數個源極驅動器。時脈控制電路包括驅動器，用以傳輸具有內嵌式時脈的資料信號。每個源極驅動器包括類比前端及時脈資料回復電路。類比前端耦接驅動器並接收具有內嵌式時脈的資料信號。類比前端包括自適應等化器且時脈資料回復電路為具有延遲鎖相迴路架構的二位元時脈資料回復電路。
於一實施例中，內嵌式時脈的編碼為低頻編碼。
於一實施例中，自適應等化器的最佳化過程與內嵌式時脈的校正過程係於不同時段執行。
於一實施例中，每個源極驅動器內部自動偵測出其自適應等化器的最佳等化器檔位設定，以自動補償該些源極驅動器設置於不同位置所產生的信號差異。
於一實施例中，源極驅動器依序運作於第一模式、第二模式及第三模式下。
於一實施例中，當源極驅動器運作於第一模式下時，利用低頻的時脈訓練對時脈資料回復電路中之第一延遲鎖相迴路進行鎖相，完成鎖相後，鎖定信號會由低電位轉為高電位。
於一實施例中，當源極驅動器運作於第二模式下時，鎖定信號為高電位，類比前端接收具有內嵌式時脈的資料信號並萃取出內嵌式時脈後將其輸入至延遲鎖相迴路以保持其相位鎖定，並在內嵌式時脈以外的區間掃描自適應等化器的所有設定檔位來找出自適應等化器的最佳設定值，以避免在自適應等化器尚未最佳化前就脫鎖。
於一實施例中，當源極驅動器運作於第三模式下時，延遲鎖相迴路利用內嵌式時脈的區間進行鎖相並在內嵌式時脈以外的區間進行二位元(Bang-Bang)相位校正。
於一實施例中，源極驅動器還包括晶片上開眼(EOM)監測電路、自適應等化器控制電路及比較器。自適應等化器控制電路耦接於EOM監測電路與自適應等化器之間。比較器耦接於自適應等化器與時脈資料回復電路之間。
於一實施例中，自適應等化器與比較器係運作於第一模式、第二模式及第三模式下且EOM監測電路及自適應等化器控制電路係運作於第二模式下。
於一實施例中，時脈資料回復電路包括時脈萃取器、多工器、二位元相位偵測器、取樣器、壓控延遲線、相位頻率偵測器、第一電荷泵、序列至平行、第二電荷泵及迴路濾波器。多工器耦接於時脈萃取器與壓控延遲線之間。相位頻率偵測器耦接至第二電荷泵。壓控延遲線與第二電荷泵均耦接至第一電荷泵與迴路濾波器，取樣器耦接於壓控延遲線與二位元相位偵測器之間，序列至平行耦接至取樣器，二位元相位偵測器耦接第一電荷泵，壓控延遲線、第二電荷泵及相位頻率偵測器形成第一延遲鎖相迴路且二位元相位偵測器、第一電荷泵、序列至平行及取樣器形成第二延遲鎖相迴路。
於一實施例中，多工器、壓控延遲線、相位頻率偵測器、第二電荷泵及迴路濾波器係運作於第一模式、第二模式及第三模式下，取樣器及序列至平行係運作於第二模式及第三模式下，二位元相位偵測器及第一電荷泵係運作於第三模式下。
於一實施例中，時脈控制電路係設置於印刷電路板上且該些源極驅動器係耦接顯示面板。
相較於先前技術，本發明之應用於顯示裝置的高速信號傳輸系統係藉由自適應等化器與延遲鎖相之時脈回復電路設計來有效改善驅動IC接收信號之能力，故可大幅改善面板高速傳輸資料信號的可適性與抗輸入抖動能力，有效解決先前技術所遭遇到的各種問題。
根據本發明之一較佳具體實施例為一種高速信號傳輸系統。於此實施例中，高速信號傳輸系統係應用於顯示裝置，用以藉由自適應等化器與延遲鎖相之時脈回復電路設計來有效改善驅動IC接收信號之能力，故可大幅改善面板高速傳輸資料信號的可適性與抗輸入抖動能力，但不以此為限。
請參照圖6，圖6繪示本發明之一具體實施例中之應用於顯示裝置的高速信號傳輸系統的示意圖。如圖6所示，應用於顯示裝置的高速信號傳輸系統6包括時脈控制電路TCON及複數個源極驅動器SIC。時脈控制電路TCON係設置於印刷電路板(PCB)上且該些源極驅動器SIC係耦接顯示面板。
時脈控制電路TCON包括驅動器TX，用以傳輸具有內嵌式時脈(Embedded clock)的資料信號DATP、DATN。內嵌式時脈的編碼為低頻編碼，例如001、0011、000111、…，但不以此為限。每個源極驅動器SIC包括類比前端RX、時脈資料回復電路CDR、晶片上開眼監測電路MON及自適應等化器控制電路EQOP。類比前端RX耦接驅動器TX並接收來自驅動器TX的具有內嵌式時脈的資料信號DATP、DATN。類比前端RX包括自適應等化器AEQ。時脈資料回復電路CDR包括取樣器SAM。取樣器SAM耦接至晶片上開眼監測電路MON。晶片上開眼監測電路MON耦接至自適應等化器控制電路EQOP。自適應等化器控制電路EQOP耦接至類比前端RX。時脈資料回復電路CDR為具有延遲鎖相迴路(Delay Locked Loop，DLL)架構的二位元(Bang-Bang)時脈資料回復(Clock and Data Recovery，CDR)電路。
於此實施例中，每個源極驅動器SIC內部會自動偵測出其自適應等化器AEQ的最佳等化器檔位設定，以自動補償該些源極驅動器SIC設置於不同位置所產生的信號差異。需說明的是，自適應等化器AEQ的最佳化過程與內嵌式時脈的校正過程係於不同時段執行，故能有效避免鎖相迴路在自適應等化器AEQ尚未最佳化時脫鎖，明顯不同於先前技術中之等化器最佳化過程與內嵌式時脈校正過程同時執行。
請參照圖7，圖7繪示本發明之另一具體實施例中之高速信號傳輸系統中之源極驅動器的示意圖。如圖7所示，源極驅動器SIC包括自適應等化器控制電路A1、自適應等化器A2、晶片上開眼監測電路A3、比較器A4及時脈資料回復電路CDR。自適應等化器控制電路A1耦接於晶片上開眼監測電路A3與自適應等化器A2之間。比較器A4耦接於自適應等化器A2與時脈資料回復電路CDR之間。
於此實施例中，時脈資料回復電路CDR包括時脈萃取器B1、多工器B2、二位元相位偵測器B3、取樣器B4、壓控延遲線(Voltage-Controlled Delay Line，VCDL)B5、相位頻率偵測器(Phase Frequency Detector，PFD)B6、第一電荷泵(First Charge Pump，CP1)B7、序列至平行(Series-To-Parallel，S2P)B8、第二電荷泵(Second Charge Pump，CP2)B9及迴路濾波器(Loop Filter，LF)B10。
多工器B2耦接於時脈萃取器B1與壓控延遲線B5之間。相位頻率偵測器B6耦接至第二電荷泵B9。壓控延遲線B5與第二電荷泵B9均耦接至第一電荷泵B7與迴路濾波器B10。取樣器B4耦接於壓控延遲線B5與二位元相位偵測器B3之間。序列至平行B8耦接至取樣器B4。二位元相位偵測器B3耦接第一電荷泵B7。壓控延遲線B5、第二電荷泵B9及相位頻率偵測器B6形成第一延遲鎖相迴路Loop1且二位元相位偵測器B3、第一電荷泵B7、序列至平行B8及取樣器B4形成第二延遲鎖相迴路Loop2。
於此實施例中，自適應等化器A2與比較器A4係運作於第一模式、第二模式及第三模式下。自適應等化器控制電路A1及晶片上開眼監測電路A3係運作於第二模式下。多工器B2、壓控延遲線B5、相位頻率偵測器B6、第二電荷泵B9及迴路濾波器B10係運作於第一模式、第二模式及第三模式下。取樣器B4及序列至平行B8係運作於第二模式及第三模式下。二位元相位偵測器B3及第一電荷泵B7係運作於第三模式下。
請參照圖8，圖8繪示當源極驅動器運作於不同模式時之資料信號的時序圖。如圖8所示，當源極驅動器於第一時段T1及第三時段T3運作於遮罩(MASK)模式下時，時脈控制電路TCON中之驅動器TX輸出的資料信號DATP、DATN所具有的內嵌式時脈(Embedded clock)的編碼為低頻編碼0011，而在第一時段T1與第三時段T3之間的第二時段T2，源極驅動器則是運作於二位元相位偵測(Bang Bang PD)模式下。
請參照圖9，圖9繪示當源極驅動器依序運作於第一模式、第二模式及第三模式下時之各信號的時序圖。如圖9所示，源極驅動器SIC依序運作於第一模式MD1、第二模式MD2及第三模式MD3下。於此實施例中，第一模式MD1為CLK(時脈)訓練模式、第二模式MD2為MASK(遮罩)模式+自適應等化器、第三模式MD3為MASK(遮罩)模式+Bang-Bang PD(二位元相位偵測)模式。
當源極驅動器SIC運作於第一模式(時脈訓練模式)MD1下時，利用低頻時脈訓練CLKT來對圖8所示之時脈資料回復電路CDR中之第一延遲鎖相迴路Loop1進行鎖相。當鎖相完成時，鎖定信號LOCK會由低電位轉為高電位。
當源極驅動器SIC運作於第二模式(遮罩模式+自適應等化器AEQ)MD2下時，鎖定信號LOCK為高電位，類比前端RX接收到具有內嵌式時脈(Embedded clock)的資料信號DATP、DATN並從中萃取出內嵌式時脈後將其輸入至延遲鎖相迴路(DLL)以保持其相位鎖定，並在內嵌式時脈以外的區間掃描自適應等化器AEQ的所有設定檔位來找出自適應等化器AEQ的最佳設定值，以避免在自適應等化器AEQ尚未最佳化前就出現脫鎖的問題。
當源極驅動器SIC運作於第三模式(遮罩模式+二位元相位偵測模式)MD3下時，延遲鎖相迴路(DLL)利用內嵌式時脈的區間進行鎖相並在內嵌式時脈以外的區間進行二位元(Bang-Bang)相位校正，亦如圖9所示。
相較於先前技術，本發明之應用於顯示裝置的高速信號傳輸系統係藉由自適應等化器與延遲鎖相之時脈回復電路設計來有效改善驅動IC接收信號之能力，故可大幅改善面板高速傳輸資料信號的可適性與抗輸入抖動能力，有效解決先前技術所遭遇到的各種問題。
PCB:印刷電路板
TCON:時脈控制電路
RES:接收器
PL:顯示面板
D1~D6:驅動IC
DAT_P/N:資料信號
AEQ:自適應等化器
AEQC:自適應等化器控制電路
IN:自適應等化器的輸入
INB:自適應等化器的輸入
OUT:自適應等化器的輸出
OUTB:自適應等化器的輸出
HDMI:高畫質多媒體介面(High Definition Multimedia Interface)系統
TX:傳送端裝置
RX:接收端裝置
DAT0~DAT2:資料信號
CLK:時脈信號
CH0~CH2:資料通道
CH3:時脈通道
M:時脈傳送單元
N:時脈傳送單元
11:時脈資料回復電路
111:相位偵測器
112:電荷泵
113:迴路濾波器
114:壓控振盪器
Q1:輸出
Q2:輸出
UP/DN:旗標
I-clk:時脈
Φ-clk:時脈
6:高速信號傳輸系統
TCON:時脈控制電路
SIC:源極驅動器
TX:驅動器
DATP、DATN:具有內嵌式時脈的資料信號
RX:類比前端
CDR:時脈資料回復電路
AEQ:自適應等化器
SAM:取樣器
MON:晶片上開眼監測電路
EQOP:自適應等化器控制電路
LF:迴路濾波器
A1:自適應等化器控制電路
A2:自適應等化器
A3:晶片上開眼監測電路
A4:比較器
B1:時脈萃取器
B2:多工器
B3、BBPD:二位元相位偵測器
B4:取樣器
B5:壓控延遲線
B6:相位頻率偵測器
B7:第一電荷泵
B8:序列至平行
B9:第二電荷泵
B10:迴路濾波器
R:電阻
C:電容
VCTRL:控制電壓
Loop1:第一延遲鎖相迴路
Loop2:第二延遲鎖相迴路
CK0~CK56:時脈信號
MASK:遮罩
T1:第一時段
T2:第二時段
T3:第三時段
DAT:資料信號
VDD:工作電壓
LOCK:鎖定信號
MD1:第一模式
MD2:第二模式
MD3:第三模式
CLKT:時脈訓練
DAT1:具有內嵌式時脈的顯示資料
DAT2:具有內嵌式時脈的顯示資料
圖1繪示顯示面板的時脈控制器耦接至各驅動IC的距離不同的示意圖。
圖2繪示接收器使用等化器補償失真的信號的示意圖。
圖3繪示位於遠端與近端的驅動IC需分別使用不同的補償設定來達到信號最佳化的示意圖。
圖4繪示在時脈資料回復系統中需同時設置資料通道與時脈通道的示意圖。
圖5繪示當傳統的等化器尚未完成最佳化前就將相位資訊傳送給以鎖相迴路為基底的時脈資料回復電路，可能造成時脈資料回復電路脫鎖的示意圖。
圖6繪示本發明之一具體實施例中之應用於顯示裝置的高速信號傳輸系統的示意圖。
圖7繪示本發明之另一具體實施例中之高速信號傳輸系統中之源極驅動器的示意圖。
圖8繪示當源極驅動器運作於不同模式時之資料信號的時序圖。
圖9繪示當源極驅動器依序運作於第一模式、第二模式及第三模式下時之各信號的時序圖。
6:高速信號傳輸系統
TCON:時脈控制電路
SIC:源極驅動器
TX:驅動器
DATP、DATN:具有內嵌式時脈的資料信號
RX:類比前端
CDR:時脈資料回復電路
AEQ:自適應等化器
SAM:取樣器
MON:晶片上開眼監測電路
EQOP:自適應等化器控制電路
Claims (10)
- 一種高速信號傳輸系統，應用於顯示裝置，包括：時脈控制電路，包括驅動器，用以傳輸具有內嵌式時脈的資料信號；以及複數個源極驅動器，每個源極驅動器包括類比前端及時脈資料回復電路，該類比前端耦接該驅動器並接收具有該內嵌式時脈的該資料信號；其中，該類比前端包括自適應等化器且該時脈資料回復電路為具有延遲鎖相迴路架構的二位元(Bang-Bang)時脈資料回復電路，該源極驅動器還包括晶片上開眼監測電路、自適應等化器控制電路及比較器，該自適應等化器控制電路耦接於該晶片上開眼監測電路與該自適應等化器之間，該比較器耦接於該自適應等化器與該時脈資料回復電路之間。
- 如請求項1所述的高速信號傳輸系統，其中該內嵌式時脈的編碼為低頻編碼。
- 如請求項1所述的高速信號傳輸系統，其中該自適應等化器的最佳化過程與該內嵌式時脈的校正過程係於不同時段執行。
- 如請求項1所述的高速信號傳輸系統，其中每個源極驅動器內部自動偵測出其自適應等化器的最佳等化器檔位設定，以自動補償該些源極驅動器設置於不同位置所產生的信號差異。
- 如請求項1所述的高速信號傳輸系統，其中該源極驅動器依序運作於第一模式、第二模式及第三模式下；當該源極驅動器運作於該第一模式下時，利用低頻的時脈訓練對該時脈資料回復電路中之第一延遲鎖相迴路進行鎖相，完成鎖相後，鎖定信號會由低電位轉為高電位；當該源極驅動器運作於該第二模式下時，鎖定信號為高電位，該類比前端接收具有該內嵌式時脈的該資料信號並萃取出該內嵌式時脈後將其輸入至該延遲鎖相迴路以保持其相位鎖定，並在該內嵌式時脈以外的區間掃描該自適應等化器的所有設定檔位來找出該自適應等化器的最佳設定值，以避免在該自適應等化器尚未最佳化前就脫鎖；當該源極驅動器運作於該第三模式下時，該延遲鎖相迴路利用該內嵌式時脈的區間進行鎖相並在該內嵌式時脈以外的區間進行二位元(Bang-Bang)相位校正。
- 如請求項5所述的高速信號傳輸系統，其中該自適應等化器與該比較器係運作於該第一模式、該第二模式及該第三模式下且該晶片上開眼監測電路及該自適應等化器控制電路係運作於該第二模式下。
- 如請求項1所述的高速信號傳輸系統，其中該時脈資料回復電路包括時脈萃取器、多工器、二位元相位偵測器、取樣器、壓控延遲線、相位頻率偵測器、第一電荷泵、序列至平行、第二電荷泵及迴路濾波器，該多工器耦接於該時脈萃取器與該壓控延遲線之間，該相位頻率偵測器耦接至該第二電荷泵，該壓控延遲線與該第 二電荷泵均耦接至該第一電荷泵與該迴路濾波器，該取樣器耦接於該壓控延遲線與該二位元相位偵測器之間，該序列至平行耦接至該取樣器，該二位元相位偵測器耦接該第一電荷泵，該壓控延遲線、該第二電荷泵及該相位頻率偵測器形成第一延遲鎖相迴路且該二位元相位偵測器、該第一電荷泵、該序列至平行及該取樣器形成第二延遲鎖相迴路。
- 如請求項7所述的高速信號傳輸系統，其中該源極驅動器依序運作於第一模式、第二模式及第三模式下；當該源極驅動器運作於該第一模式下時，利用低頻的時脈訓練對該時脈資料回復電路中之第一延遲鎖相迴路進行鎖相，完成鎖相後，鎖定信號會由低電位轉為高電位；當該源極驅動器運作於該第二模式下時，鎖定信號為高電位，該類比前端接收具有該內嵌式時脈的該資料信號並萃取出該內嵌式時脈後將其輸入至該延遲鎖相迴路以保持其相位鎖定，並在該內嵌式時脈以外的區間掃描該自適應等化器的所有設定檔位來找出該自適應等化器的最佳設定值，以避免在該自適應等化器尚未最佳化前就脫鎖；當該源極驅動器運作於該第三模式下時，該延遲鎖相迴路利用該內嵌式時脈的區間進行鎖相並在該內嵌式時脈以外的區間進行二位元(Bang-Bang)相位校正，該多工器、該壓控延遲線、該相位頻率偵測器、該第二電荷泵及該迴路濾波器係運作於該第一模式、該第二模式及該第三模式下，該取樣器及該序列至平行係運作於該第二模式及該第三模式下，該二位元相位偵測器及該第一電荷泵係運作於該第三 模式下。
- 如請求項1所述的高速信號傳輸系統，其中該時脈控制電路係設置於印刷電路板上且該些源極驅動器係耦接顯示面板。
- 一種高速信號傳輸系統，應用於顯示裝置，包括：時脈控制電路，包括驅動器，用以傳輸具有內嵌式時脈的資料信號；以及複數個源極驅動器，每個源極驅動器包括類比前端及時脈資料回復電路，該類比前端耦接該驅動器並接收具有該內嵌式時脈的該資料信號；其中，該類比前端包括自適應等化器且該時脈資料回復電路為具有延遲鎖相迴路架構的二位元(Bang-Bang)時脈資料回復電路，該時脈資料回復電路包括時脈萃取器、多工器、二位元相位偵測器、取樣器、壓控延遲線、相位頻率偵測器、第一電荷泵、序列至平行、第二電荷泵及迴路濾波器，該多工器耦接於該時脈萃取器與該壓控延遲線之間，該相位頻率偵測器耦接至該第二電荷泵，該壓控延遲線與該第二電荷泵均耦接至該第一電荷泵與該迴路濾波器，該取樣器耦接於該壓控延遲線與該二位元相位偵測器之間，該序列至平行耦接至該取樣器，該二位元相位偵測器耦接該第一電荷泵，該壓控延遲線、該第二電荷泵及該相位頻率偵測器形成第一延遲鎖相迴路且 該二位元相位偵測器、該第一電荷泵、該序列至平行及該取樣器形成第二延遲鎖相迴路。
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| TW111115516A TWI810907B (zh) | 2022-04-22 | 2022-04-22 | 應用於顯示裝置的高速信號傳輸系統 |
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| US20100054383A1 (en) * | 2008-08-28 | 2010-03-04 | Mobin Mohammad S | Methods and apparatus for generating early or late sampling clocks for cdr data recovery |
| CN101926121A (zh) * | 2008-02-01 | 2010-12-22 | 拉姆伯斯公司 | 具有增强的时钟和数据恢复的接收器 |
| TW201732769A (zh) * | 2011-03-29 | 2017-09-16 | 瑞薩電子股份有限公司 | 顯示裝置用資料傳送系統 |
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- 2022-05-20 CN CN202210553017.4A patent/CN116978333A/zh active Pending
Patent Citations (3)
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|---|---|---|---|---|
| CN101926121A (zh) * | 2008-02-01 | 2010-12-22 | 拉姆伯斯公司 | 具有增强的时钟和数据恢复的接收器 |
| US20100054383A1 (en) * | 2008-08-28 | 2010-03-04 | Mobin Mohammad S | Methods and apparatus for generating early or late sampling clocks for cdr data recovery |
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