TWI806037B - 半導體元件及其製造方法 - Google Patents

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張旭凱
朱家宏
廖健順
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Abstract

揭示一種具有雙側源極/汲極(source/drain；S/D)接觸結構之半導體元件及製造半導體元件之方法。半導體元件包含：第一S/D區及第二S/D區；奈米結構化通道區，奈米結構化通道區設置在第一S/D區與第二S/D區之間；閘極結構，閘極結構圍繞奈米結構化通道區；第一接觸結構及第二接觸結構，第一接觸結構及第二接觸結構設置在第一S/D區之第一表面及第二S/D區之第一表面上；第三接觸結構，第三接觸結構設置在第一S/D區之第二表面上；及蝕刻停止層，蝕刻停止層設置在第二S/D區之第二表面上。第三接觸結構包含：金屬矽化物層；矽氮化物層，矽氮化物層設置在金屬矽化物層上；及導電層，導電層設置在矽氮化物層上。

Description

半導體元件及其製造方法
本揭示內容的一些實施方式是關於半導體元件及製造方法。
隨著半導體技術之進步，對更高的儲存容量、更快的處理系統、更高的性能及更低的成本的需求日益增加。為了滿足此等需求，半導體業不斷地按比例縮小半導體元件之尺寸，此些半導體元件諸如金氧半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)，包含平面MOSFET及鰭式場效電晶體(fin field effect transistor；finFET)。此種按比例縮小已使半導體製造製程之複雜性增加。
本揭示內容的實施方式中的一態樣提供半導體元 件，包括：第一源極/汲極區及一第二源極/汲極區；奈米結構化通道區，奈米結構化通道區設置在第一源極/汲極區與第二源極/汲極區之間；閘極結構，閘極結構圍繞奈米結構化通道區；第一接觸結構及第二接觸結構，第一接觸結構及第二接觸結構設置在第一源極/汲極區之第一表面及第二源極/汲極區之第一表面上；第三接觸結構，第三接觸結構設置在第一源極/汲極區之第二表面上，其中第一源極/汲極區之第二表面與第一源極/汲極區之第一表面相對，且其中第三接觸結構包括：金屬矽化物層；矽氮化物層，矽氮化物層設置在金屬矽化物層上；及導電層，導電層設置在矽氮化物層上；及蝕刻停止層，蝕刻停止層設置在第二源極/汲極區之第二表面上，其中第二源極/汲極區之第二表面與第二源極/汲極區之第一表面相對。
本揭示內容的實施方式中的一態樣提供半導體元件，包括：第一源極/汲極區及第二源極/汲極區；閘極結構，閘極結構設置在第一源極/汲極區與第二源極/汲極區之間；第一接觸結構，第一接觸結構設置在第一源極/汲極區之前表面上；第二接觸結構，第二接觸結構設置在第一源極/汲極區之背表面上，其中第二接觸結構包括：功函數金屬矽化物層；功函數金屬矽氮化物層，功函數金屬矽氮化物層設置在功函數金屬矽化物層上；及通孔，通孔設置在功函數金屬矽氮化物層上；及蝕刻停止層，蝕刻停止層設置在第二源極/汲極區之背表面上。
本揭示內容的實施方式中的一態樣提供製造半導 體元件的方法，包括：在基板上形成鰭結構；在鰭結構上形成超晶格結構；在超晶格結構及鰭結構內形成第一源極/汲極開口及第二源極/汲極開口；選擇性地在第一源極/汲極開口內形成犧牲磊晶層；分別在第一源極/汲極開口及第二源極/汲極開口內形成第一蝕刻停止層及第二蝕刻停止層；分別在第一蝕刻停止層及第二蝕刻停止層上形成第一源極/汲極區及第二源極/汲極區；在第一源極/汲極區與第二源極/汲極區之間形成閘極結構；及用第三接觸結構替換犧牲磊晶層。
100:場效電晶體
101:區
104:基板
106:鰭結構
110A、110B、110C:源極/汲極區
111A、113A:第一表面/前側表面
112:閘極結構
112s:閘極表面
111B、113B:第二表面/背側表面
114:閘極間隔物
115:內間隔物
116:淺溝槽隔離區
117、117A、117B、117C:蝕刻停止層
118A、118B、118C:層間介電層
120:奈米結構化通道區
122:界面氧化物層
124:高介電常數閘極介電層
126:導電層
128:前源極/汲極接觸結構
129:矽化物層
130:接觸插座
132:閘極接觸結構
134:前通孔
136:背源極/汲極接觸結構
138:矽化物層
140:矽氮化物層
142:背通孔
142a:表面
142b:側壁
143:界面
144:背蝕刻停止層
146:背阻障層
148:背層間介電層
150:背金屬接線
152:金屬襯裡
154:導電插座
156、158:側壁表面
200:方法
205、210、215、220、225、230、235、240、245、250:操作
312:多晶矽結構
321:奈米結構化層
323:超晶格結構
410B、410C:源極/汲極開口
411:延伸部分
562B、562C:磊晶層
636:犧牲磊晶層
744:背蝕刻停止層
1112A、1112B:閘極開口
1936:背接觸開口
2038:功函數金屬層
2140:氮化物層
2500:方法
2505、2510、2515、2520、2525、2530、2535、2540、2545:操作
2710C:源極/汲極開口
A、B、C、D、E、F:角度
D1:距離
T1、T2、T5:厚度
A-A:線A-A
X:X軸
Y:X軸
Z:Z軸
當與附圖一起閱讀以下詳細描述時可最好地理解本揭露之態樣。
第1A圖例示根據一些實施例之半導體元件的等角視圖。
第1B圖至第1F圖例示根據一些實施例之具有雙側接觸結構之半導體元件的橫截面圖。
第2圖係根據一些實施例之用於製造具有雙側接觸結構之半導體元件之方法的流程圖。
第3圖至第24圖例示根據一些實施例之處於其製造製程之各個階段的具有雙側接觸結構之半導體元件的橫截面圖。
第25圖係根據一些實施例之用於製造具有雙側接觸結構之半導體元件之方法的流程圖。
第26圖至第35圖例示根據一些實施例之處於其製造製程之各個階段的具有雙側接觸結構之半導體元件的橫截面圖。
現將參照附圖描述例示性實施例。在圖式中，類似的參考數字一般指示相同、功能上相似及/或結構上相似的元件。除非另外提及，否則對具有相同注解之部件的討論適用於彼此。
以下揭露提供許多不同的實施例或實例，以用於實施所提供之主題之不同特徵。在下面描述組件及配置之具體實例以簡化本揭露。當然，此等組件及配置僅僅係實例且並不意欲進行限制。例如，在隨後的描述中，用於在第二特徵之上形成第一特徵之製程可包含將第一特徵與第二特徵形成為直接接觸的實施例，且亦可包含可在第一特徵與第二特徵之間形成附加特徵以使得第一特徵與第二特徵可不直接接觸的實施例。如本文所用，在第二特徵上形成第一特徵意指將第一特徵形成為與第二特徵直接接觸。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複本身並不指定本文所討論之實施例及/或組態之間的關係。
為便於描述，在本文中可使用空間相對術語(諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」及類似者)來描述如圖中所例示之一個元件或特徵 與另一個(另一些)元件或特徵之關係。除了圖中所描繪之定向之外，空間相對術語意欲涵蓋元件在使用中或操作中的不同定向。可以其他方式來定向裝置(旋轉90度或以其他定向)，且同樣可相應地解釋本文所使用之空間相對描述詞。
應注意，本說明書中對「一個實施例」、「一實施例」、「一示範性實施例」、「示範性」等的參考指示所描述之實施例可包含特定特徵、結構或特性，但每個實施例可不一定包含此特定特徵、結構或特性。此外，此類片語不一定係指同一實施例。此外，當結合一實施例描述一特定特徵、結構或特性時，結合無論是否明確描述的其他實施例實現此種特徵、結構或者特性均在熟習此項技術者知識範圍內。
應理解，本文之措辭或術語係出於描述而非限制之目的，以使得本說明書之術語或措辭應由熟習此項技術者根據本文之教導進行解釋。
在一些實施例中，術語「約」及「實質上」可指示在給定量的值之5%(例如，此值之±1%、±2%、±3%、±4%、±5%)內變化的值。此等值僅僅係實例且並不意欲進行限制。術語「約」及「實質上」可以係指如由熟習此項技術者根據本文之教導進行解釋的值之百分比數。
可藉由任何合適的方法來對本文所揭示之鰭結構進行圖案化。例如，可使用包含雙重圖案化或多重圖案化製程的一或多個光微影製程來對此些鰭結構進行圖案化。 雙重圖案化或多重圖案化製程組合了光微影製程及自對準製程，從而允許待創建的圖案具有例如比原本使用單個直接光微影製程可獲得的間距更小的間距。例如，在基板之上形成犧牲層且使用光微影製程對其進行圖案化。使用自對準製程在所圖案化之犧牲層旁邊形成間隔物。然後去除犧牲層，且然後可使用剩餘間隔物對鰭結構進行圖案化。
本揭露提供具有雙側源極/汲極(source/drain；S/D)接觸結構之示範性半導體元件(例如，finFET、全環繞閘極(gate-all-around；GAA)場效電晶體(field-effect transistor；FET)及/或MOSFET)，且提供形成S/D區與S/D接觸結構之間具有減小的接觸電阻的此類半導體元件之示範性方法。示範性方法在FET之鰭結構上形成磊晶S/D區及閘極結構之陣列。在一些實施例中，一或多個S/D區可具有形成在FET之相對側上的S/D接觸結構。一個S/D接觸結構(「前S/D接觸結構」)可形成在FET之第一表面(「前側表面」)上。另一個S/D接觸結構(「背S/D接觸結構」)可形成在FET之第二側(「背側表面」)上。背S/D接觸結構可將FET電連接至積體電路(integrated circuit；IC)之背側電力軌條。
在一些實施例中，背S/D接觸結構可包含藉由由下而上沉積製程形成的無襯裡背通孔。相較於具有非釕(Ru)為基的背通孔的FET，此些背通孔可包含Ru為基的導電材料以減小背S/D接觸結構與S/D區之間的接觸電阻。在一些實施例中，直徑或寬度小於約20奈米(例如，約 15奈米、約12.5奈米、約10奈米、約7.5奈米、約5奈米或約2奈米)的Ru為基的背通孔相較於尺寸相似的銅(Cu)、鎢(W)或Co為基的背通孔可具有更低的電阻率。因此，通過使用Ru為基的背通孔，可在FET之背側上形成小型化且低電阻的背S/D接觸結構。
背S/D接觸結構中之各背S/D接觸結構可進一步包含設置在背通孔與S/D區之間的金屬矽化物層及金屬矽氮化物層之堆疊。在一些實施例中，N型場效電晶體(N-type FET；NFET)及P型場效電晶體(P-type FET；PFET)之金屬矽化物(metal silicide；MS)層及金屬矽氮化物(metal silicide nitride；MSN)層可具有相同的金屬(M)(例如，鈦(Ti))或者可具有彼此不同的金屬。在一些實施例中，NFET之MS層可包含n型功函數金屬矽化物(n-type work function metal silicide；nWFMS)層(例如，矽化鈦)，此nWFMS層具有相比n型S/D區之價帶能量更接近導電帶能量的功函數值。相比之下，PFET之矽化物層可包含p型功函數金屬矽化物(p-type WFMS；pWFMS)層(例如，矽化鎳)，此pWFMS層具有相比p型S/D區之導電帶能量更接近價帶能量的功函數值。
第1A圖例示根據一些實施例之場效電晶體(FET)100的等角視圖。根據一些實施例，FET 100可具有不同的橫截面圖，如第1B圖至第1F圖所例示。第1B圖至第1F圖例示沿著線A-A的FET 100之橫截面圖，其中為 簡單起見未在第1A圖中示出附加結構。除非另外提及，否則對第1A圖至第1F圖中具有相同注解之部件的討論適用於彼此。在一些實施例中，FET 100可表示n型FET 100(NFET 100)或p型FET 100(PFET 100)，且除非另外提及，否則對FET 100的討論適用於NFET 100及PFET 100二者。
參照第1A圖，FET 100可包含：設置在鰭結構106上的閘極結構112之陣列；及設置在鰭結構106之未被閘極結構112覆蓋的部分上的源極/汲極區(S/D區)110A至110C之陣列(在第1A圖中可見S/D區110A；在第1B圖中可見S/D區110B至110C)。FET 100可進一步包含：閘極間隔物114；淺溝槽隔離(shallow trench isolation；STI)區116；蝕刻停止層(etch stop layer；ESL)117A至117C(為簡單起見未在第1A圖中示出ESL 117B至117C；在第1B圖中示出)；及層間介電(interlayer dielectric；ILD)層118A至118C(為簡單起見未在第1A圖中示出ILD層118B至118C；在第1B圖中示出)。ILD層118A可設置在ESL 117A上。在一些實施例中，閘極間隔物114、STI區116、ESL 117A至117C及ILD層118A至118C可包含絕緣材料，諸如氧化矽、氮化矽(SiN)、碳氮化矽(SiCN)、氧碳氮化矽(SiOCN)及氧化矽鍺。在一些實施例中，閘極間隔物114可具有約2奈米至約9奈米之厚度，以使閘極結構112與相鄰結構充分電隔離。
FET 100可形成在基板104上。可存在其他FET及/或結構(例如，隔離結構)形成在基板104上。基板104可以是半導體材料，諸如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(silicon-on-insulator；SOI)結構及其組合。此外，基板104可摻雜有p型摻雜劑(例如，硼、銦、鋁或鎵)或n型摻雜劑(例如，磷或砷)。在一些實施例中，鰭結構106可包含與基板104相似的材料且沿著X軸延伸。
參照第1B圖，FET 100可包含：(i)奈米結構化通道區120之堆疊；(ii)閘極結構112；(iii)S/D區110B至110C；(iv)前S/D接觸結構128；(v)閘極接觸結構132；(vi)前通孔134；(vii)背S/D接觸結構136；(viii)背ESL 144；(ix)背阻障層146；(x)背ILD層148；及(xi)背金屬接線150。
奈米結構化通道區120可包含與基板104相似或不同的半導體材料。在一些實施例中，奈米結構化通道區120可包含：(i)元素半導體(諸如矽(Si)及鍺(Ge))；(ii)包含第III族至第V族半導體材料的化合物半導體；(iii)包含SiGe、鍺錫或矽鍺錫的合金半導體；或(iv)其組合。儘管示出的是奈米結構化通道區120之矩形橫截面，但奈米結構化通道區120可具有其他幾何形狀(例如，圓形、橢圓形、三角形或多邊形)的橫截面。
閘極結構112可為多層結構，且可圍繞奈米結構化通道區120中之各奈米結構化通道區，因為閘極結構112可稱為「全環繞閘極(gate-all-around；GAA)結 構」或「水平全環繞閘極(horizontal gate-all-around；HGAA)結構」。FET 100可稱為「GAA FET 100」。閘極結構112圍繞奈米結構化通道區120的部分可藉由內間隔物115與相鄰S/D區110B至110C電隔離。內間隔物115可包含與閘極間隔物114相似的材料。在一些實施例中，FET 100可為finFET，且具有鰭區(未示出)而非奈米結構化通道區120。閘極接觸結構132可設置在閘極結構112上，且可包含導電材料，諸如鈷(Co)、鎢(W)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、鋁(Al)、鉬(Mo)、銅(Cu)、鋯(Zr)、錫(Sn)、銀(Ag)、金(Au)、鋅(Zn)、鎘(Cd)及其組合。
閘極結構112中之各閘極結構可包含：界面氧化物(interfacial oxide；IO)層122，設置在IO層122上的高介電常數(high-k；HK)閘極介電層124及設置在HK閘極介電層124上的導電層126。IO層122可包含氧化矽(SiO2)、氧化矽鍺(SiGeOx)或氧化鍺(GeOx)。HK閘極介電層124可包含高介電常數介電材料，諸如氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)及矽酸鋯(ZrSiO2)。導電層126可為多層結構。為簡單起見未示出導電層126之不同層。導電層126中之各導電層可包含設置在介電層124上的WFM層及位於WFM層上的閘極金屬填充層。對於n型FET 100(NFET 100)，WFM層可包含鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、 碳化鉭鋁(TaAlC)、摻雜Al的Ti、摻雜Al的TiN、摻雜Al的Ta、摻雜Al的TaN、其他合適的鋁為基的材料或其組合。對於p型FET 100(PFET 100)，WFM層可包含實質上不含鋁的鈦為基或鉭為基的氮化物或合金，諸如氮化鈦(TiN)、氮化鈦矽(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、氮化鉭(TaN)、氮化鉭矽(TaSiN)、鉭金(Ta-Au)合金、鉭銅(Ta-Cu)及其組合。閘極金屬填充層可包含合適的導電材料，諸如鎢(W)、Ti、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、鋁、銥(Ir)、鎳(Ni)、金屬合金及其組合。
對於NFET 100，S/D區110A至110C中之各S/D區可包含經磊晶生長半導體材料(諸如Si)及n型摻雜劑(諸如磷及其他合適的n型摻雜劑)。對於PFET 100，S/D區110A至110C中之各S/D區可包含經磊晶生長半導體材料(諸如Si或SiGe)及p型摻雜劑(諸如硼及其他合適的p型摻雜劑)。在一些實施例中，S/D區110A至110C可包含SiGex，其中Ge濃度在自約21原子百分比數至約40原子百分比數之範圍內。在一些實施例中，S/D區110A至110C可具有單個結晶SiGex結構。在一些實施例中，S/D區110A至110C之半導體材料可沿著Z軸在[004]晶體方向上磊晶生長。根據一些實施例，S/D區110B及110C之第一表面111A及第一表面113A(亦稱為「前側表面111A及113A」)及第二表面111B及第二表面113B(亦稱為「背側表面111B及113B」)可具 有(004)晶體定向(亦稱為「(004)晶面」)。
前S/D接觸結構128可設置在第一表面111A及113A上。在一些實施例中，前S/D接觸結構128中之各前S/D接觸結構可包含矽化物層129及設置在矽化物層129上的接觸插座130。在一些實施例中，接觸插座130可包含與閘極接觸結構132相似的導電材料。
在一些實施例中，對於NFET 100，矽化物層129可包含金屬或金屬矽化物，此金屬或金屬矽化物具有相比S/D區110B至110C之材料之價帶邊緣能量更接近導電帶邊緣能量的功函數值。例如，金屬或金屬矽化物可具有小於4.5eV(約3.5eV至約4.4eV)的功函數值，此功函數值相比S/D區110B至110C之Si為基的材料之價帶能量(例如，對於Si為5.2eV)更接近導電帶能量(例如，對於Si為4.1eV)。在一些實施例中，對於NFET 100，矽化物層129之金屬矽化物可包含矽化鈦(TixSiy)、矽化鉭(TaxSiy)、矽化鉬(MoxSiy)、矽化鋯(ZrxSiy)、矽化鉿(HfxSiy)、矽化鈧(ScxSiy)、矽化釔(YxSiy)、矽化鋱(TbxSiy)、矽化鑥(LuxSiy)、矽化鉺(ErxSiy)、矽化鐿(YbxSiy)、矽化銪(EuxSiy)、矽化釷(ThxSiy)或其組合。
在一些實施例中，對於PFET 100，矽化物層129可包含金屬或金屬矽化物，此金屬或金屬矽化物具有相比S/D區110B至110C之材料之導電帶邊緣能量更接近價帶邊緣能量的功函數值。例如，金屬或金屬矽化物可具有 大於4.5eV(約4.5eV至約5.5eV)的功函數值，此功函數值相比S/D區110B至110C之Si為基的材料之導電帶能量(例如，對於Si為4.1eV)更接近價帶能量(例如，對於Si為5.2eV)。在一些實施例中，對於PFET 100，矽化物層129之金屬矽化物可包含矽化鎳(NixSiy)、矽化鈷(CoxSiy)、矽化錳(MnxSiy)、矽化鎢(WxSiy)、矽化鐵(FexSiy)、矽化銠(RhxSiy)、矽化鈀(PdxSiy)、矽化釕(RuxSiy)、矽化鉑(PtxSiy)、矽化銥(IrxSiy)、矽化鋨(OsxSiy)或其組合。
前通孔134可設置在前S/D接觸結構128及閘極接觸結構132上，且可包含導電材料，諸如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu及Pt。前S/D接觸結構128可透過前通孔134電連接至上覆互連結構(未示出)、電源(未示出)及/或FET 100之其他部件及/或IC，且提供透過前側表面111A及113A電傳導至S/D區110B至110C。
背S/D接觸結構136可設置在第二表面111B上。在一些實施例中，背S/D接觸結構136可包含：設置在第二表面111B上的矽化物層138；設置在矽化物層138上的矽氮化物層140；及設置在矽氮化物層140上的背通孔142。除非另外提及，否則對矽化物層129的討論適用於矽化物層138。在一些實施例中，矽化物層129及138可具有相同的材料或彼此不同的材料。矽氮化物層140可用以防止金屬原子自背通孔142擴散至矽化物層138及/ 或S/D區110C。矽氮化物層140可包含與矽化物層138之金屬相似或不同的金屬。在一些實施例中，矽化物層138可包含矽化鈦(TiSix)，且矽氮化物層140可包含氮化鈦矽(TiSiN)。
矽化物層138沿著Z軸的厚度T1可大於矽氮化物層140沿著Z軸的厚度T2。在一些實施例中，厚度T1可在自約1奈米至約6奈米之範圍內，且厚度T2可在自約0.5奈米至約4奈米之範圍內。若厚度T1低於約1奈米，則矽化物層138不能充分地減小接觸電阻以提供S/D區110C與背通孔之間的高導電性界面。若厚度T2低於約0.5奈米，則矽氮化物層140不能充分防止金屬原子自背通孔142擴散至矽化物層138及/或S/D區110C。另一方面，若厚度T1及厚度T2分別大於約6奈米及約4奈米，則形成矽化物層138及矽氮化物層140之處理時間(例如，矽化反應時間及/或氮化時間)會增加，且因此增加元件製造成本。
背通孔142可包含低電阻率金屬，諸如釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、鋁(Al)、鉬(Mo)、鉑(Pt)及鈷(Co)。在一些實施例中，尺寸(例如，沿著X軸及/或Y軸的直徑或寬度)小於約20奈米(例如，約15奈米、約12.5奈米、約10奈米、約7.5奈米、約5奈米或約2奈米)的Ru為基的背通孔142相較於尺寸相似的Cu、W或Co為基的背通孔可具有更低的電阻率。背通孔142可在沒有襯裡的情況下沿著背通孔142之側壁形成。 相較於具有襯裡的通孔，無襯裡背通孔142可具有更大的橫截面積，這可導致減小的電阻率，因為材料之電阻率與材料之橫截面積成反比。此外，更大的橫截面積可導致穿過矽化物層138及矽氮化物層140與S/D區110C的接觸面積更大，從而導致S/D區110C與背通孔142之間的接觸電阻減小。
在一些實施例中，矽氮化物層140與背通孔142之間的界面143可實質上與閘極結構112之閘極表面112s及/或S/D區110B之第二表面113B共面，或者可位於低於閘極表面112s及/或第二表面113B的表面平面處。界面143相對於閘極表面112s及/或第二表面113B的此種相對位置可防止背通孔142之任何部分與閘極結構112之任何部分相鄰定位，以使背通孔142與閘極結構112之間的寄生電容最小化。
在一些實施例中，背S/D接觸結構136及S/D區110C可具有如第1C圖至第1E圖所示之橫截面圖，而非第1B圖所示之橫截面圖。第1C圖至第1E圖示出第1B圖之區101的放大視圖。S/D區110可具有如第1C圖至第1E圖中用虛線所示之非線性側壁剖面，且可具有小面化側壁表面156及158。側壁表面156可具有(111)晶體定向(亦稱為「(111)晶面」)，且側壁表面158可具有(110)晶體定向(亦稱為「(110)晶面」)。側壁表面158及側壁表面156彼此相交以形成角度A，此角度A可在自約125度至約135度之範圍內。在一些實施例中，S/D區 110C可具有在自約30奈米至約50奈米之範圍內的沿著X軸的寬度。
在一些實施例中，背通孔142可具有側壁142b，此些側壁142b具有如第1C圖至第1E圖中用虛線所示之傾斜剖面160。側壁142b可與表面142a形成在自約75度至約90度之範圍內的角度B。角度B形成在此範圍內，以在不損害元件大小及製造成本的情況下在背通孔142與背金屬接線150(在第1B圖中示出)之間提供最佳接觸面積。在一些實施例中，表面142a沿著X軸的寬度或直徑可在自約10奈米至約25奈米之範圍內。
在一些實施例中，矽化物層138及矽氮化物層140之頂表面及底表面可形成為具有彎曲剖面(在第1C圖中示出)而非實質上平坦剖面(在第1B圖中示出)，以提供更大的接觸面積以使背通孔142與S/D區110C之間的接觸電阻減小。對於更大的接觸面積，矽化物層138及矽氮化物層140之頂表面及底表面可具有如第1D圖所示之小面化剖面而非彎曲輪廓。儘管頂表面及底表面中之各者被示出為具有三個小面，但頂表面及底表面可形成有任何數目的小面以在背通孔142與S/D區110C之間提供更大的接觸面積。在一些實施例中，相鄰小面可形成在自約120度至約140度之範圍內的角度C至角度E(在第1D圖中示出)。儘管矽化物層138及矽氮化物層140在第1B圖至第1D圖中被示出為具有相似輪廓，但矽化物層138及矽氮化物層140可具有彼此不同的輪廓，如第1E圖所 示。在一些實施例中，相鄰小面可形成在自約120度至約140度之範圍內的角度F(在第1E圖中示出)。矽化物層138與S/D區110C，包括矽化物層138之底表面與S/D區110C之頂表面之間的界面之曲率為約5.34至5.64。
重新參照第1B圖，背ESL 144可設置在S/D區110B之第二表面113B上。背ESL 144可在形成背S/D接觸結構136期間保護S/D區110B，這在下面進行詳細描述。背ESL 144可包含與S/D區110B之經磊晶生長半導體材料不同的經磊晶生長半導體材料(例如，摻雜硼的SiGe(SiGeB))。
背阻障層146可包含氮化物材料(例如，SiN)，且可作為背ILD層148與背S/D接觸結構136、閘極結構112及背ESL 144之間的連續層設置。在一些實施例中，代替第1B圖之連續層，背阻障層146可界定於S/D接觸結構136之側壁，如第1F圖所示。背阻障層146可減少或防止氧原子自背ILD層148擴散至背S/D接觸結構136以防止背通孔142之導電材料之氧化。背ILD層148可包含絕緣材料，諸如氧化矽、氧碳氮化矽(SiOCN)、氧氮化矽(SiON)及氧化矽鍺。背金屬接線150可將背S/D接觸結構136電連接至背電力軌條，且可包含金屬襯裡152及導電插座154。
第2圖係根據一些實施例之用於製造具有第1B圖之橫截面圖的FET 100之示範性方法200的流程圖。出於例示性目的，將參照用於製造第3圖至第24圖所例示之 FET 100之示範性製造製程描述第2圖所例示之操作。第3圖至第24圖係處於製造之各個階段的沿著第1A圖之線A-A的FET 100的橫截面圖。取決於具體應用，可按不同次序執行操作或不執行操作。應注意，方法200可能不會產生完整的FET 100。因此，應理解，可在方法200之前、期間及之後提供附加製程，且本文可能僅簡單描述一些其他製程。上面描述了與第1A圖至第1E圖中之部件具有相同注解的第3圖至第24圖中之部件。
在操作205中，在FET之鰭結構上形成超晶格結構，且在此超晶格結構上形成多晶矽結構。例如，如第3圖所示，在超晶格結構323上形成多晶矽結構312，在鰭結構106上形成此超晶格結構323。超晶格結構323可包含以交替組態配置的奈米結構化層120及奈米結構化層321。在一些實施例中，奈米結構化層321可包含SiGe，且奈米結構化層120可包含Si而沒有任何實質量的Ge(例如，沒有Ge)。在後續處理期間，可在閘極替換製程中替換多晶矽結構312及奈米結構化層321以形成閘極結構112。
參照第2圖，在操作210中，在超晶格結構及鰭結構內形成S/D開口。例如，如第4圖所示，在超晶格結構323及鰭結構106內形成S/D開口410B至410C。在後續處理期間，可在個別源極/汲極開口(S/D開口)410B至410C內形成S/D區110B至110C。S/D開口410C相比S/D開口410B以距離D1更深地向鰭結 構106中延伸。在後續處理期間，可在S/D開口410C之延伸部分411內形成背S/D接觸結構136。
參照第2圖，在操作215中，選擇性地在S/D開口中之一個S/D開口內形成犧牲磊晶層。例如，如參照第5圖至第6圖所描述，在S/D開口410C內形成犧牲磊晶層636。在後續處理期間，可用背S/D接觸結構136替換犧牲磊晶層636，如以下所描述。形成犧牲磊晶層636可包含以下順序操作：(i)在個別S/D開口410B至410C內形成磊晶層562B至562C，如第5圖所示；及(ii)同時蝕刻磊晶層562B至562C以去除磊晶層562B且在延伸部分411內形成犧牲磊晶層636，如第6圖所示。可藉由磊晶生長與S/D區110B至110C之材料相似或不同的半導體材料來形成磊晶層562B至562C。在一些實施例中，磊晶層562B至562C可包含SiGe且可使用矽烷(SiH4)、鍺烷(GeH4)及二氯矽烷(DCS)來形成。蝕刻磊晶層562B至562C可包含使用三氟化氮(NF3)及氬氣(Ar)之氣體混合物。
參照第2圖，在操作220中，在S/D開口內形成背ESL。例如，如第7圖所示，在個別S/D開口410B及410C內形成背ESL 144及背ESL 744。在一些實施例中，可藉由分別在S/D開口410B內的鰭結構106之暴露部分上及在犧牲磊晶層636上磊晶生長摻雜硼的SiGe來同時形成背ESL 144及背ESL 744。
參照第2圖，在操作225中，在超晶格結構內形 成內間隔物。例如，如第9圖所示，在超晶格結構323之奈米結構化層321內形成內間隔物115。形成內間隔物115可包含以下順序操作：(i)沿著X軸蝕刻奈米結構化層321；(ii)在蝕刻後的奈米結構化層321上沉積絕緣材料；及(iii)蝕刻所沉積之絕緣材料以形成內間隔物115，如第8圖所示。
參照第2圖，在操作230中，在S/D開口內形成S/D區。例如，如第9圖所示，在個別S/D開口410B至410C內形成S/D區110B至110C。形成S/D區110B及110C可包含同時在個別的背ESL 144及背ESL 744上磊晶生長半導體材料。在一些實施例中，半導體材料可包含SiGe。在形成S/D區110B至110C之後，可形成ESL 117A及ILD層118A以形成第10圖之結構。
參照第2圖，在操作235中，可用閘極結構替換多晶矽結構。例如，如參照第11圖至第12圖所描述，用閘極結構112替換多晶矽結構312。用閘極結構112替換多晶矽結構312可包含以下順序操作：(i)蝕刻多晶矽結構312以形成閘極開口1112A，如第11圖所示；(ii)透過閘極開口1112A對奈米結構化層321進行蝕刻以形成閘極開口1112B，如第11圖所示；(iii)在閘極開口1112A至1112B內形成IO層122，如第12圖所示；(iv)在形成IO層122之後，在第11圖之結構上沉積高介電常數閘極介電材料；(v)在高介電常數閘極介電材料上沉積導電材料；及(vi)分別對高介電常數閘極介電材料及導電材料執 行化學機械製程(chemical mechanical process；CMP)以形成高介電常數閘極介電層124及導電層126，如第12圖所示。
參照第2圖，在操作240中，形成前S/D接觸結構、閘極接觸結構及前通孔。例如，如第13圖所示，形成前S/D接觸結構128、閘極接觸結構132及前通孔134。可在前通孔134上形成附加部件，諸如前金屬接線及前通孔(為簡單起見未示出)。
參照第2圖，在操作245中，用背S/D接觸結構替換犧牲磊晶層。例如，如參照第14圖至第22圖所描述，用背S/D接觸結構136替換犧牲磊晶層636。用背S/D接觸結構136替換犧牲磊晶層636可包含以下順序操作：(i)減薄基板104(在第13圖中示出)以形成第14圖之結構；(ii)藉由乾式蝕刻製程蝕刻鰭結構106(在第14圖中示出)以形成第15圖之結構；(iii)在第15圖之結構上沉積背阻障層146以形成第16圖之結構；(iv)在第16圖之結構上沉積背ILD層148以形成第17圖之結構；(v)對背ILD層148及背ESL 146執行CMP製程以形成第18圖之結構；(vi)藉由蝕刻犧牲磊晶層636及背ESL 744來形成背接觸開口1936，如第19圖所示；(vii)對第19圖之結構執行潔淨製程(例如，氟為基的乾式蝕刻製程)以自背接觸開口1936內的S/D區110C之暴露表面去除原生氧化物；(viii)在第19圖之結構上沉積功函數金屬層(WFM層)2038以引發S/D區110C與WFM層 2038之底部部分(未示出)之間的矽化反應以形成矽化物層138，如第20圖所示；(ix)藉由乾式蝕刻製程自背ILD層148之頂表面及自背接觸開口1936之側壁去除WFM層2038之未反應部分以形成第21圖之結構；(x)在第21圖之結構上沉積氮化物層2140以引發矽化物層(WFM層2038)與氮化物層2140之底部部分之間的反應以形成矽氮化物層140，如第22圖所示；(xi)藉由乾式蝕刻製程自背ILD層148之頂表面及自背接觸開口1936之側壁去除氮化物層2140之未反應部分以形成第23圖之結構；(xii)藉由由下而上沉積製程在第23圖之結構上沉積導電層(未示出)以填充背接觸開口1936；及(xiii)對導電層執行CMP製程以形成背通孔142，如第24圖所示。
在一些實施例中，在潔淨製程之後或期間，可蝕刻S/D區110C之暴露表面(在第19圖中示出)以形成與個別的第1C圖或第1D圖中所示之矽化物層138之輪廓相似的彎曲輪廓或小面化輪廓。在一些實施例中，潔淨製程可包含使用氨(NH3)及NF3之氣體混合物。在一些實施例中，WFM層2038可包含Ti，Ti可使用諸如四氯化鈦(TiCl4)的前驅物在自約400℃至約500℃之範圍內的溫度下形成。在一些實施例中，氮化物層2140可包含TiN，TiN可使用諸如TiCl4的前驅物與NF3氣體及氮電漿在自約400℃至約500℃之範圍內的溫度下形成。形成矽化物層138及矽氮化物層140可以係原位製程以防止矽化物層138之氧化。
在一些實施例中，由下而上沉積導電層可包含沉積一導電材料(例如，Ru)，此導電材料相比背阻障層146沿著背接觸開口1936之側壁的部分對矽氮化物層140具有更高的沉積選擇性，從而導致由下而上地沉積導電材料。在一些實施例中，由下而上沉積製程可包含使用用導電材料之前驅物氣體、一或多種載體氣體(例如，Ar、CO或N2)及一或多種反應氣體(例如，H2、O2或CO)進行的熱化學氣相沉積(chemical vapor deposition；CVD)製程、原子層沉積(atomic layer deposition；ALD)製程、脈衝模式CVD製程、電漿增強CVD製程。可以約10sccm(單位時間標準毫升數；standard-state cubic centimeter per minute)至約500sccm(例如，10sccm、約100sccm、約200sccm或約500sccm)之流動速率供應載體氣體及反應氣體中之各者。
由下而上沉積製程可進一步包含在自約450℃至約500℃之範圍內的溫度及約0.1毫托(mTorr)至約5托(Torr)之壓力下沉積導電層。在一些實施例中，前驅物氣體可包含釕、三羰基[(1,2,4,5-η)-1-甲基-1,4-環己二烯](C10H10O3Ru)、(η6-苯)((η6-苯)(η4-1,3-環己二烯)釕(Ru(C6H6)(C6H8))、乙醯丙酮釕(III)1,3-環己二烯(Ru(C5H7O2)3)、(三羰基)釕(0)(Ru(CO)3(C6H8))、雙(乙基環戊二烯基)釕(II)(Ru(C5H4C2H5)2)；五羰基釕(Ru(CO)5)或十二羰基三釕(Ru3(CO)12)。
參照第2圖，在操作250中，在背S/D接觸結構上形成背金屬接線。例如，如第24圖所示，在背S/D接觸結構136上形成背金屬接線150。
第25圖係根據一些實施例之用於製造具有第1F圖之橫截面圖的FET 100之示範性方法2500的流程圖。出於例示性目的，將參照用於製造第26圖至第35圖所例示之FET 100之示範性製造製程描述第25圖所例示之操作。第26圖至第35圖係處於製造之各個階段的沿著第1A圖之線A-A的FET 100的橫截面圖。取決於具體應用，可按不同次序執行操作或不執行操作。應注意，方法2500可能不會產生完整的FET 100。因此，應理解，可在方法2500之前、期間及之後提供附加製程，且本文可能僅簡單描述一些其他製程。上面描述了與第1A圖至第1F圖中之部件具有相同注解的第26圖至第35圖中之部件。
參照第25圖，操作2505與第2圖之操作205相似。在操作2505之後形成的第26圖之結構與在操作205之後形成的第3圖之結構相似。
參照第25圖，在操作2510中，在超晶格結構內形成S/D開口。例如，如第27圖所示，在超晶格結構323內形成S/D開口410B及2710C。在後續處理期間，可在個別S/D開口410B及2710C內形成S/D區110B及110C。S/D開口410B及2710C可具有沿著Z軸的實質上相等的高度。
參照第25圖，在操作2515中，在S/D開口內 形成背ESL。例如，如第28圖所示，在個別S/D開口410B及2710C內形成背ESL 144及背ESL 744。在一些實施例中，可藉由在S/D開口410B及2710C內的鰭結構106之暴露部分上磊晶生長摻雜硼的SiGe來同時形成背ESL 144及背ESL 744。
參照第25圖，操作2520至2535與第2圖之個別操作225至240相似。在第28圖之結構上按順序執行操作2520至2535以形成第29圖之結構。
參照第25圖，在操作2540中，在S/D區中之一個S/D區上形成背S/D接觸結構。例如，如參照第30圖至第35圖所描述，在S/D區110C上形成背S/D接觸結構136。形成背S/D接觸結構136可包含以下順序操作：(i)減薄基板104及鰭結構106(在第29圖中示出)以形成第30圖之結構；(ii)藉由乾式蝕刻製程蝕刻鰭結構106(在第30圖中示出)以形成第31圖之結構；(iii)在第31圖之結構上沉積背ILD層148；(iv)在ILD層148內形成背接觸開口1936，如第32圖所示；(v)透過背接觸開口1936蝕刻背ESL 744以形成第32圖之結構；(vi)在第32圖之結構上沉積背阻障層146以形成第33圖之結構；(vii)對第33圖之結構執行乾式蝕刻製程以形成第34圖之結構；(viii)對第34圖之結構執行潔淨製程(例如，氟為基的乾式蝕刻製程)以自背接觸開口1936內的S/D區110C之暴露表面去除原生氧化物；(ix)形成矽化物層138，如第35圖所示；(x)形成矽氮化物層140，如第35 圖所示；及(xi)形成背通孔142，如第35圖所示。用於形成矽化物層138、矽氮化物層140及背通孔142之製程與參照第20圖至第24圖在操作245中描述的彼等製程相似。
參照第25圖，與操作250相似，在操作2545中，在背S/D接觸結構上形成背金屬接線150，如第35圖所示。
以下揭露提供具有雙側S/D接觸結構(例如，前S/D接觸結構128及背S/D接觸結構136)之示範性半導體元件(例如，FET 100)，且提供形成S/D區(例如，S/D區110C)與S/D接觸結構之間具有減小的接觸電阻的此類半導體元件之示範性方法(例如，方法200及方法2500)。示範性方法在FET之鰭結構(例如，鰭結構106)上形成磊晶S/D區及閘極結構(例如，閘極結構112)之陣列。在一些實施例中，一或多個S/D區可具有形成在FET之相對側上的S/D接觸結構。一個S/D接觸結構(例如，前S/D接觸結構128)可形成在第一表面(例如，第一表面111A)上。另一個S/D接觸結構(例如，背S/D接觸結構136)可形成在第二側(例如，第二表面111B)上。背S/D接觸結構可將FET電連接至積體電路(integrated circuit；IC)之背側電力軌條。
在一些實施例中，背S/D接觸結構可包含藉由由下而上沉積製程形成的無襯裡背通孔(例如，背通孔142)。相較於具有非Ru為基的背通孔的FET，此些背通孔可包 含Ru為基的導電材料以減小背S/D接觸結構與S/D區之間的接觸電阻。在一些實施例中，直徑或寬度小於約20奈米(例如，約15奈米、約12.5奈米、約10奈米、約7.5奈米、約5奈米或約2奈米)的Ru為基的背通孔相較於尺寸相似的銅(Cu)、鎢(W)或Co為基的背通孔可具有更低的電阻率。因此，通過使用Ru為基的背通孔，可在FET之背側上形成小型化且低電阻的背S/D接觸結構。
背S/D接觸結構中之各背S/D接觸結構可進一步包含設置在背通孔與S/D區之間的金屬矽化物層(例如，矽化物層138)及金屬矽氮化物層(例如，矽氮化物層140)之堆疊。在一些實施例中，NFET及PFET之金屬矽化物層及金屬矽氮化物層可具有相同的金屬(例如，鈦(Ti))或者可具有彼此不同的金屬。在一些實施例中，NFET之金屬矽化物層可包含n型功函數金屬(n-type work function metal；nWFM)矽化物層(例如，矽化鈦)，此nWFMS層具有相比n型S/D區之價帶能量更接近導電帶能量的功函數值。相比之下，PFET之金屬矽化物層可包含p型功函數金屬(p-type WFM；pWFM)矽化物層(例如，矽化鎳)，此pWFMS層具有相比p型S/D區之導電帶能量更接近價帶能量的功函數值。
在一些實施例中，一種半導體元件包含：第一源極/汲極(S/D)區及第二S/D區；奈米結構化通道區，奈米結構化通道區設置在第一S/D區與第二S/D區之間；閘極結構，閘極結構圍繞奈米結構化通道區；第一接觸結構及第 二接觸結構，第一接觸結構及第二接觸結構設置在第一S/D區之第一表面及第二S/D區之第一表面上；第三接觸結構，第三接觸結構設置在第一S/D區之第二表面上；及蝕刻停止層，蝕刻停止層設置在第二S/D區之第二表面上。第一S/D區之第二表面與第一S/D區之第一表面相對。第二S/D區之第二表面與第二S/D區之第一表面相對。第三接觸結構包含：金屬矽化物層；矽氮化物層，矽氮化物層設置在金屬矽化物層上；及導電層，導電層設置在矽氮化物層上。
在一些實施方式中，半導體元件進一步包括：阻障層，阻障層沿著第三接觸結構之複數側壁設置。在一些實施方式中，半導體元件進一步包括：阻障層，阻障層沿著第三接觸結構之複數側壁且在蝕刻停止層上設置。在一些實施方式中，矽化物層與第一源極/汲極區之第二表面之間的界面與第二源極/汲極區之第二表面不共面。在一些實施方式中，半導體元件進一步包括：層間介電層，層間介電層設置在蝕刻停止層之上。在一些實施方式中，半導體元件進一步包括：閘極接觸結構，閘極接觸結構設置在閘極結構之第一表面上；及阻障層，阻障層設置在閘極結構之第二表面上，其中閘極結構之第二表面與閘極結構之第一表面相對。在一些實施方式中，蝕刻停止層包括磊晶半導體層。在一些實施方式中，蝕刻停止層包括摻雜硼的矽鍺層。在一些實施方式中，矽化物層之厚度大於矽氮化物層之厚度。在一些實施方式中，矽化物層及矽氮化物層包括 相同金屬。
在一些實施例中，一種半導體元件包含：第一源極/汲極(S/D)區及第二S/D區；一閘極結構，閘極結構設置在第一S/D區與第二S/D區之間；第一接觸結構，第一接觸結構設置在第一S/D區之前表面上；第二接觸結構，第二接觸結構設置在第一S/D區之背表面上，及蝕刻停止層，蝕刻停止層設置在第二S/D區之背表面上。第二接觸結構包含：功函數金屬(WFM)矽化物層；WFM矽氮化物層，該WFM矽氮化物層設置在WFM矽化物層上；及通孔，通孔設置在WFM矽氮化物層上。
在一些實施方式中，半導體元件進一步包括：阻障層，阻障層沿著第二接觸結構之複數側壁、閘極結構之背表面及蝕刻停止層延伸。在一些實施方式中，半導體元件進一步包括：金屬接線，金屬接線設置在第二接觸結構上。在一些實施方式中，功函數金屬矽化物層包括複數小面化表面。
在一些實施例中，一種製造半導體元件的方法包含以下步驟：在基板上形成鰭結構；在鰭結構上形成超晶格結構；在超晶格結構及鰭結構內形成第一源極/汲極(S/D)開口及第二S/D開口；選擇性地在第一S/D開口內形成犧牲磊晶層；分別在第一S/D開口及第二S/D開口內形成第一蝕刻停止層及第二蝕刻停止層；分別在第一蝕刻停止層及第二蝕刻停止層上形成第一S/D區及第二S/D區；在第一S/D區與第二S/D區之間形成閘極結構；及用第三接觸 結構替換犧牲磊晶層。
在一些實施方式中，形成第一源極/汲極開口及第二源極/汲極開口包括：形成第一源極/汲極開口，以向鰭結構中延伸第一距離；及形成第二源極/汲極開口，以向鰭結構中延伸第二距離，其中第一距離大於第二距離。在一些實施方式中，選擇性地形成犧牲磊晶層包括：分別在第一源極/汲極開口及第二源極/汲極開口內的鰭結構之複數暴露表面上磊晶生長第一半導體層及第二半導體層；及去除第二半導體層。在一些實施方式中，形成第一蝕刻停止層及第二蝕刻停止層包括：在犧牲磊晶層上磊晶生長第一蝕刻停止層且在第二源極/汲極開口內的鰭結構之暴露表面上磊晶生長第二蝕刻停止層。在一些實施方式中，用第三接觸結構替換犧牲磊晶層包括：減薄基板以暴露犧牲磊晶層之背表面；去除鰭結構以暴露犧牲磊晶層之複數側壁；形成圍繞犧牲磊晶層之此些側壁的阻障層；及蝕刻犧牲磊晶層以形成接觸開口。在一些實施方式中，用第三接觸結構替換犧牲磊晶層包括：蝕刻犧牲磊晶層及第一蝕刻停止層以在第一源極/汲極區之背表面上形成接觸開口；在第一源極/汲極區之背表面上形成矽化物層；在矽化物層上形成矽氮化物層；及在矽氮化物層上形成導電層。
前述揭露概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易地將本揭露用作設計或修改用於實施相同目的及/或達成本文所介紹之實施例之優點的其他製程及結構 的基礎。熟習此項技術者亦應認識到，此類等效構造不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下在本文中作出各種改變、替換及變更。
100:場效電晶體
110B、110C:源極/汲極區
112:閘極結構
112s:閘極表面
113B:背側表面
114:閘極間隔物
115:內間隔物
120:奈米結構化通道區
128:前源極/汲極接觸結構
132:閘極接觸結構
134:前通孔
136:背源極/汲極接觸結構
138:矽化物層
140:矽氮化物層
142:背通孔
144:背蝕刻停止層
146:背阻障層
148:背層間介電層
150:背金屬接線
152:金屬襯裡
154:導電插座
X:X軸
Y:X軸
Z:Z軸

Claims (10)

  1. 一種半導體元件，包括：一第一源極/汲極區及一第二源極/汲極區；一奈米結構化通道區，該奈米結構化通道區設置在該第一源極/汲極區與該第二源極/汲極區之間；一閘極結構，該閘極結構圍繞該奈米結構化通道區；一第一接觸結構及一第二接觸結構，該第一接觸結構及該第二接觸結構設置在該第一源極/汲極區之一第一表面及該第二源極/汲極區之一第一表面上；一第三接觸結構，該第三接觸結構設置在該第一源極/汲極區之一第二表面上，其中該第一源極/汲極區之該第二表面與該第一源極/汲極區之該第一表面相對，且其中該第三接觸結構包括：一金屬矽化物層；一矽氮化物層，該矽氮化物層設置在該金屬矽化物層上；及一導電層，該導電層設置在該矽氮化物層上；一阻障層，該阻障層沿著該第三接觸結構之複數側壁設置，其中該導電層對該矽氮化物層的沉積選擇性高於該導電層對該阻障層的沉積選擇性；及一蝕刻停止層，該蝕刻停止層設置在該第二源極/汲極區之一第二表面上，其中該第二源極/汲極區之該第二表面與該第二源極/汲極區之該第一表面相對。
  2. 如請求項1所述之半導體元件，其中該導電 層的材料包含釕。
  3. 如請求項1所述之半導體元件，其中該矽化物層與該第一源極/汲極區之該第二表面之間的一界面與該第二源極/汲極區之該第二表面不共面。
  4. 如請求項1所述之半導體元件，其中該矽化物層之一厚度大於該矽氮化物層之一厚度。
  5. 一種半導體元件，包括：一第一源極/汲極區及一第二源極/汲極區；一閘極結構，該閘極結構設置在該第一源極/汲極區與該第二源極/汲極區之間；一第一接觸結構，該第一接觸結構設置在該第一源極/汲極區之一前表面上；一第二接觸結構，該第二接觸結構設置在該第一源極/汲極區之一背表面上，其中該第二接觸結構包括：一功函數金屬矽化物層；一功函數金屬矽氮化物層，該功函數金屬矽氮化物層設置在該功函數金屬矽化物層上；及一通孔，該通孔設置在該功函數金屬矽氮化物層上；一阻障層，該阻障層沿著該第二接觸結構之複數側壁設置，其中該通孔對該功函數金屬矽氮化物層的沉積選擇性高於該通孔對該阻障層的沉積選擇性；及一蝕刻停止層，該蝕刻停止層設置在該第二源極/汲極區 之一背表面上。
  6. 如請求項5所述之半導體元件，其中該功函數金屬矽化物層包括複數小面化表面。
  7. 一種製造半導體元件的方法，包括：在一基板上形成一鰭結構；在該鰭結構上形成一超晶格結構；在該超晶格結構及該鰭結構內形成一第一源極/汲極開口及一第二源極/汲極開口；選擇性地在該第一源極/汲極開口內形成一犧牲磊晶層；分別在該第一源極/汲極開口及該第二源極/汲極開口內形成一第一蝕刻停止層及一第二蝕刻停止層；分別在該第一蝕刻停止層及該第二蝕刻停止層上形成一第一源極/汲極區及一第二源極/汲極區；在該第一源極/汲極區與該第二源極/汲極區之間形成一閘極結構；形成圍繞該犧牲磊晶層之複數側壁的一阻障層；及用一第三接觸結構替換該犧牲磊晶層，該第三接觸結構包括：一金屬矽化物層；一矽氮化物層，該矽氮化物層設置在該金屬矽化物層上；及一導電層，該導電層設置在該矽氮化物層上，其中該導電層對該矽氮化物層的沉積選擇性高於該導電層對該阻障層的沉積選擇性。
  8. 如請求項7所述之方法，其中該形成該第一源極/汲極開口及該第二源極/汲極開口包括：形成該第一源極/汲極開口，以向該鰭結構中延伸一第一距離；及形成該第二源極/汲極開口，以向該鰭結構中延伸一第二距離，其中該第一距離大於該第二距離。
  9. 如請求項7所述之方法，其中該用該第三接觸結構替換該犧牲磊晶層包括：減薄該基板以暴露該犧牲磊晶層之一背表面；去除該鰭結構以暴露該犧牲磊晶層之該些側壁；及蝕刻該犧牲磊晶層以形成一接觸開口。
  10. 如請求項7所述之方法，其中該用該第三接觸結構替換該犧牲磊晶層包括：蝕刻該犧牲磊晶層及該第一蝕刻停止層以在該第一源極/汲極區之一背表面上形成一接觸開口；在該第一源極/汲極區之該背表面上形成該矽化物層；在該矽化物層上形成該矽氮化物層；及在該矽氮化物層上形成該導電層。
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