TWI791475B - 用於雙埠記憶體應用之掃描單元、積體電路及用於一積體電路之掃描方法 - Google Patents

用於雙埠記憶體應用之掃描單元、積體電路及用於一積體電路之掃描方法 Download PDF

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Abstract

本文中描述之各種實施方案係關於一種掃描單元。該掃描單元可包含一輸入階段，該輸入階段具有多個多工器及一鎖存器，該多個多工器及該鎖存器經配置以接收一掃描輸入信號、一第一位址信號及一第二位址信號且基於一掃描啟用信號、一第一時脈信號及一選擇啟用信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號。該掃描單元可包含一輸出階段，該輸出階段具有多個鎖存器，該多個鎖存器經配置以從該輸入階段接收該掃描輸入信號、該第一位址信號或該第二位址信號且基於一第二時脈信號及一第三時脈信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號作為一掃描輸出信號。

Description

用於雙埠記憶體應用之掃描單元、積體電路及用於一積體電路之掃描方法
本章節意欲提供與理解本文中描述之各種技術相關之資訊。如本章節之標題所暗指，此係對相關技術之一論述，該論述決不暗指該相關技術係先前技術。通常，相關技術可被視為或可不視為先前技術。因此，應瞭解，本章節中之任何陳述應從此角度閱讀且不作為對先前技術之任何認可。
在現代電路設計中，掃描單元鏈及相關機制用於藉由提供用於觀察正反器輸出之一手段而測試一積體電路(IC)。在全掃描設計中，自動測試圖案產生(ATPG)提供組合測試之較簡單應用。在一些當前記憶體巨集設計中，嵌入式掃描鏈可能不存在於位址接腳及控制接腳上。
對於此等接腳上之ATPG覆蓋而言，存在可依一系統單晶片(SoC)級使用之一些技術。一個例示性技術可產生基於隨機存取記憶體(RAM)之循序ATPG圖案。此技術可能具有供一ATPG工具產生圖案之運行時間之一下降趨勢以及ATPG圖案計數之增加，其可能導致增加的測試時間及測試成本。另一技術可將觀察掃描單元添加在記憶體巨集之輸入接腳之驅動器上。不幸地，此技術可能導致SoC級之額外硬體成本。
100:雙埠記憶體電路
200:雙泵浦電路
202:輸入階段
204:輸出階段
210:時序圖
300:內部掃描鏈
400A:時序序列圖
400B:時序序列圖
400C:時序序列圖
500:方法
510:方塊
520:方塊
530:方塊
540:方塊
550:方塊
A[0]至A[10]:D-正反器
Addr_A:第一位址信號
Addr_B:第二位址信號
CLK:外部時脈
CLK_A:第一時脈信號
CLK_B:第二時脈信號
DFT_OC:內部產生信號
L1:第一鎖存器
L2:第二鎖存器
L3:第三鎖存器
L1A:第一鎖存器
L1B:第一鎖存器
L2A:第二鎖存器
L2B:第二鎖存器
M1:第一多工器
M2:第二多工器
MA:第一多工器
MB:第二多工器
MRD_A:第一記憶體列解碼器
MRD_B:第二記憶體列解碼器
mux_sel:選擇啟用信號
observe_control:觀察控制信號
ph2b_clk:第一時脈信號
ph2ab_clk:第二時脈信號
ph1_clk(GTP):第三時脈信號
Port_A:第一埠
Port_B:第二埠
RD:列解碼
SI:信號輸入/掃描輸入信號
SE:掃描啟用信號
SO:掃描輸出信號
本文中參考隨附圖式描述各種技術之實施方案。然而，應瞭解，隨附圖式僅圖解說明本文中描述之各種實施方案且並不意謂限制本文中描述之各種技術之實施例。
圖1圖解說明根據本文中描述之實施方案之雙埠記憶體電路之一圖式。
圖2圖解說明根據本文中描述之實施方案之雙泵浦記憶體電路之一圖式。
圖3圖解說明根據本文中描述之實施方案之一內部掃描鏈之一方塊圖。
圖4A至圖4C圖解說明根據本文中描述之實施方案之用於實施雙泵浦記憶體電路之時序序列之各種圖式。
圖5圖解說明根據本文中描述之實施方案之用於實施雙埠記憶體中之一掃描單元之一方法之一程序流程圖。
本文中描述之各種實施方案係關於用於在雙埠記憶體應用中實施一掃描單元之各種方案及技術。例如，本文中描述之各種實施方案係指用以提供具有偽雙埠之一記憶體巨集中之全掃描之一電路方案及/或技術及用於達成耦合至一偽雙埠記憶體之兩個埠之陰影邏輯之全測試覆蓋範圍之一能力。可藉由在一記憶體巨集內運用實際路徑而支援靜態及動態故障以提供SoC級之較低硬體成本。在一些例項中，本文中描述之方案及技術可在記憶體巨集之位址及控制接腳上引入掃描鏈以避免現代設計中採用之特定 替代技術之缺點。偽雙埠(雙泵浦)記憶體可具有兩個埠(雙埠)用於由一單一時脈控制之記憶體操作。一些設計中之各輸入可具有由自一外部時脈導出之一次要時脈控制之一鎖存器，且可藉由在電路內引入一或多個鎖存器而添加全掃描鏈。
本文中描述之各種實施方案提供具有使用一創新掃描技術進行掃描觀察之獨特電路特性之一雙泵浦掃描單元設計。運用客製時序脈衝及資料使用模型，不存在藉由再使用實際內部時序脈衝而最小化鎖存器計數或匹配實際時序之掃描之一標準ATPG測試解決方案。本文中描述之各種方案及/或技術藉由定義用於以最小設計影響及添加邏輯解決ATPG測試需求之一電路而解決此等問題。此外，添加一嵌入式掃描控制暫存器以導致一較簡單使用者/設計者體驗。
相應地，現將參考圖1至圖5描述用於在雙埠記憶體應用中實施一掃描單元之各種實施方案。
圖1圖解說明根據本文中描述之實施方案之雙埠記憶體電路100之一圖式。記憶體電路100可經實施為用於各種類型之記憶體(諸如(例如)隨機存取記憶體(RAM)、及/或任何其他類型之記憶體(包含任何類型之揮發性及非揮發性記憶體)之一積體電路(IC)。記憶體電路100可經實施為具有雙軌記憶體架構之一IC。記憶體電路100可與各種類型之運算電路及/或各種相關組件整合在一單一晶片上。替代地，記憶體電路100可實施在用於各種電子及行動應用之一嵌入式系統中。
如圖1中展示，電路100可包含用於一第一埠(Port_A)及第二埠(Port_B)之一雙埠記憶體巨集。第一埠(Port_A)可包含經配置以接收一第一位址(Addr_A)信號、一信號輸入(SI)信號及一掃描啟用(SE)信號之一多 工器MA、一第一鎖存器L1A、及一第二鎖存器L2A。第一多工器MA可接收第一位址(Addr_A)信號及信號輸入(SI)。第一多工器MA可基於掃描啟用(SE)信號而提供第一位址(Addr_A)信號或信號輸入(SI)至第一鎖存器L1A。第一鎖存器L1A可基於第一時脈(CLK_A)信號而接收並提供第一位址(Addr_A)信號或信號輸入(SI)至第二鎖存器L2A。此外，第二鎖存器L1B可基於第一時脈(CLK_A)信號而接收並提供第一位址(Addr_A)信號或信號輸入(SI)作為一信號輸出(SO)。在一些情況中，第一鎖存器L1A之輸出信號可用於第一記憶體列解碼器(MRD_A)。
類似地，第二埠(Port_B)可包含經配置以接收一第二位址(Addr_B)信號、一信號輸入(SI)信號及一掃描啟用(SE)信號之一多工器MB、一第一鎖存器L1B、及一第二鎖存器L2B。第二多工器MB可接收第二位址(Addr_B)信號及信號輸入(SI)。第二多工器MB可基於掃描啟用(SE)信號而提供第二位址(Addr_B)信號或信號輸入(SI)至第一鎖存器L1B。第一鎖存器L1B可基於第二時脈(CLK_B)信號而接收並提供第二位址(Addr_B)信號或信號輸入(SI)至第二鎖存器L2B。此外，第二鎖存器L2B可基於第二時脈(CLK_B)信號而接收並提供第二位址(Addr_B)信號或信號輸入(SI)作為一信號輸出(SO)。在一些情況中，第一鎖存器L1B之輸出信號可用於第二記憶體列解碼器(MRD_B)。
在一些實施方案中，一基本掃描單元可包括可併入一掃描多工器(MUX)之一D-正反器(DFF)。通常，DFF係一正邊緣(posedge)觸發儲存裝置。在內部，一些DFF可具備一ph2 D-鎖存器(例如，當時脈係低時，鎖存器打開)及一ph1 D-鎖存器(例如，當時脈係高時，鎖存器打開)。DFF之輸出Q可充當掃描輸出(SO)信號。如圖1中展示，各埠(Port_A、Port_B) 可經組態為具有一多工器(mux)、一ph2 D-鎖存器及一ph1 D-鎖存器之一MUX-DFF掃描單元。
關於在RAM巨集中擷取一位址輸入，一簡單記憶體可經描述為在一時脈之各上升緣處理一單一交易。例如，為在基於掃描之測試期間擷取一位址輸入，可將ph1鎖存器添加至現有資料路徑(MRD_A、MRD_B)，如圖1中展示。ph2鎖存器可係在處理資料路徑中之位元單元時保存一位址值之一功能鎖存器(即，在時脈係高時起始記憶體位元單元交易)。可針對DFT_OC添加ph1鎖存器以提供用於定址之一有效掃描DFF。在此例項中，圖1中之埠單元(Port_A、Port_B)之各者可被稱為一RAM位址觀察單元。
關於在雙埠RAM巨集中擷取一位址輸入，如圖1中展示，雙埠記憶體(Port_A、Port_B)之不同之處在於其具有能夠執行操作之兩個獨特埠。針對掃描觀察，各位址埠/時脈(CLK_A、CLK_B)僅存在兩個掃描觀察單元(Port_A、Port_B)。因此，各不同埠(Port_A、Port_B)可被視為其自身的單獨實體。
雙埠記憶體可能具有一些缺點，諸如(例如)具有雙倍數目之列/字線、感測放大器等，其可能導致較慢存取時間及更大面積。當前設計技術可允許交易從一單一共用時脈發生。然而，本文中提供之各種實施方案可利用兩個單獨異步時脈。為實現此，記憶體可接收兩組輸入，且記憶體應一次管理並執行一個交易。此可運用如本文中在下文提供之圖2之電路及時序圖來實現。在圖2之此例項中，輸入時脈可藉由產生兩個內部GTP時脈而產生兩個內部交易事件。電路可選擇Addr_A用於其第一操作，后接Addr_B。此可由一mux_sel信號進行控制。
圖2圖解說明根據本文中描述之實施方案之雙泵浦電路200之一示意圖。
電路200在用於各種類型之記憶體應用(諸如(例如)用於隨機存取記憶體(RAM)、及/或任何其他類型之記憶體(包含任何類型之揮發性及非揮發性記憶體)之一掃描單元)中時可經實施為一積體電路(IC)。電路200可經實施為具有雙軌記憶體架構(諸如(例如)雙埠記憶體架構)之一IC。此外，電路200可與各種類型之運算電路及/或各種相關組件整合在一單一晶片上。替代地，電路200可實施於用於各種電子及行動應用之一嵌入式系統中。
如圖2中展示，電路200可包含具有經配置以接收一掃描輸入(SI)信號、一第一位址(Addr_A)信號及一第二位址(Addr_B)信號之多個多工器M1、M2及一鎖存器L1之一輸入階段202。多工器M1、M2及鎖存器L1可經配置以基於一掃描啟用(SE)信號、一第一時脈(ph2b_clk)信號及一選擇啟用(mux_sel)信號而提供掃描輸入(SI)信號、第一位址(Addr_A)信號或第二位址(Addr_B)信號。選擇啟用(mux_sel)信號可包含一多工器選擇控制信號。
多個多工器M1、M2可包含一第一多工器M1及一第二多工器M2。第一多工器M1可接收掃描輸入(SI)信號及第一位址(Addr_A)信號。第一多工器M1可基於掃描啟用(SE)信號而提供掃描輸入(SI)信號或第一位址(Addr_A)信號至第二多工器M2。鎖存器L1可包含一第一鎖存器L1，該第一鎖存器L1可接收第二位址(Addr_B)信號且基於第一時脈(ph2b_clk)信號而提供第二位址(Addr_B)信號至第二多工器M2。此外，第二多工器M2可從第一多工器M1接收掃描輸入(SI)信號或第一位址(Addr_A)信號且從第 一鎖存器L1接收第二位址(Addr_B)信號。第二多工器M2可基於選擇啟用信號而提供掃描輸入(SI)信號、第一位址(Addr_A)信號或第二位址(Addr_B)信號至輸出階段204。在一些實施方案中，如圖2中展示，第一鎖存器L1可被稱為一ph2b鎖存器。
第一位址(Addr_A)信號可參考來自一雙埠記憶體電路、裝置或組件之一第一埠(Port_A)記憶體位址，且第二位址(Addr_B)信號可參考來自雙埠記憶體電路、裝置或組件之一第二埠(Port_B)記憶體位址。選擇啟用(mux_sel)信號可包含一觀察控制信號(observe_control)，該觀察控制信號可在電路200(例如，掃描單元)之一掃描擷取操作模式期間使用以選擇第一埠(Port_A)記憶體位址或第二埠(Port_B)記憶體位址。在一些實施方案中，掃描啟用(SE)信號可能不同於選擇啟用(mux_sel)信號。
電路200可包含具有經配置以從輸入階段202接收掃描輸入(SI)信號、第一位址(Addr_A)信號或第二位址(Addr_B)信號之多個鎖存器L2、L3之一輸出階段204。多個鎖存器L2、L3可經配置以基於一第二時脈(ph2ab_clk)信號及一第三時脈(ph1_clk/GTP)信號而提供掃描輸入(SI)信號、第一位址(Addr_A)信號或第二位址(Addr_B)信號作為一掃描輸出(SO)信號。如圖2中展示，第二鎖存器L2可被稱為一ph2ab鎖存器，且第三鎖存器L3可被稱為一ph1鎖存器。此外，第二時脈(ph2ab_clk)信號可能不同於第一(ph2b_clk)時脈信號，且第三時脈(ph1_clk/GTP)信號可能不同於第一時脈(ph2b_clk)信號及第二時脈(ph2ab_clk)信號。此外，在一些情況中，第二鎖存器L2之輸出信號可用於記憶體應用中之列解碼(RD)。
多個鎖存器L2、L3可包含一第二鎖存器L2及一第三鎖存器L3。第二鎖存器L2可從第二多工器M2接收掃描輸入(SI)信號、第一位址(Addr_A) 信號或第二位址(Addr_B)信號。第二鎖存器L2可基於第二時脈(ph2ab_clk)信號而提供掃描輸入(SI)信號、第一位址(Addr_A)信號或第二位址(Addr_B)信號至第三鎖存器L3。第三鎖存器L3可從第二鎖存器L2接收掃描輸入(SI)信號、第一位址(Addr_A)信號或第二位址(Addr_B)信號。第三鎖存器L3可基於第三時脈(ph1_clk/GTP)信號而提供掃描輸入(SI)信號、第一位址(Addr_A)信號或第二位址(Addr_B)信號作為掃描輸出(SO)信號。
關於圖2，可藉由第一時脈(ph2b_clk)信號控制第一鎖存器L1(即，ph2b鎖存器)，可藉由第二時脈(ph2ab_clk)信號控制第二鎖存器L2(即，ph2ab鎖存器)，且可藉由第三時脈(ph1_clk/GTP)信號控制第三鎖存器L3(即，ph1鎖存器)。圖2展示關於一外部時脈CLK之一功能模式中之一時序圖210。
輸入時脈藉由產生兩個內部GTP時脈而產生兩個內部交易事件。其接著選擇Addr_A用於其操作，后接Addr_B。此可由mux_sel信號進行控制。為支援掃描可觀察性，添加ph1鎖存器。為節省面積，將單一ph1鎖存器添加至電路以完成一掃描FF(ph2/ph1對)。ph1鎖存器可擷取透過多工器處理之一前次(last)位址埠。ph2b時脈保持Addr_B資料，直至第二雙泵浦操作能夠執行。當ph2時脈係低時，ph2鎖存器打開且傳遞資料。
在一任務操作模式中，可在一時脈週期結束時選擇第二位址(Addr_B)信號之一輸入。在一測試操作模式中，在時序圖210中展示第一時脈(ph2b_clk)信號。
在一些情況中，若DFT_OC之值係1，則ph2ab_clk可能僅具有一第一脈衝。在其他模式中，ph2ab_clk可具有如時序圖210中展示之一雙脈衝，其可能類似於功能操作模式。DFT_OC可係使用一可掃描保持正反器之一內部產生信號(D=Q)。在各種實施方案中，功能模式中之測試藉由利用電路之方式而在時序方面精確。
圖3圖解說明根據本文中描述之實施方案之一內部掃描鏈300之一方塊圖。在一些實施方案中，內部掃描鏈300係指可用於產生DFT_OC信號之一架構圖式。
如圖3中展示，內部掃描鏈300可包含D-正反器A[0]、A[1]、......、A[10]，後接一observe_control正反器DFT_OC之一串聯控制鏈。藉由在記憶體應用中之內部(控制)掃描鏈300之末端添加可掃描保持正反器DFT_OC而非透過一外部接腳獲得在內部產生DFT_OC信號之一些優勢。例如，可在未使用一外部接腳之情況下達成對來自ATPG工具之DFT_OC信號之全掃描控制。在另一例項中，在掃描擷取期間可保持DFT_OC之掃描值，其允許執行高速轉變測試而不導致DFT_OC信號與雙泵浦時脈之間之時序衝突，這可允許不因測試靜態或動態故障而損及測試覆蓋範圍。此外，可達成位址信號Addr_A及Addr_B之完全覆蓋及兩個埠之匹配時序，可達成僅具有一個L3鎖存器(即，ph1鎖存器)之面積減小，且一使用者可能無需額外接腳來在掃描擷取期間選擇輸入。
DFT_OC正反器可被稱為observe_control正反器。在一掃描載入/卸下期間，載入選擇Addr_A或Addr_B之測試之一值。在一掃描擷取序列期 間，藉由指派D=Q而保持值。因而，在一些情況中，可應用以下方程式：observe_control=可掃描保持正反器(D=Q)
圖4A至圖4C圖解說明根據本文中描述之實施方案之用於實施雙泵浦記憶體電路之時序序列之各種圖式。
特定言之，圖4A圖解說明用以測試圖2中之電路200之載入/卸下之一掃描移位之一時序序列圖400A。在圖4A中，展示針對SI之一掃描移位序列，其中observe_control設定為邏輯一(1)。注意掃描輸出(SO)路徑透過ph1鎖存器雙重泵送。此不重要，因為ph2ab鎖存器輸出對於兩個脈衝皆穩定。此外，在掃描移位期間，時序及其他功能行為不匹配。
圖4B圖解說明運用圖2中之電路200對Addr_A進行一掃描擷取之一時序序列圖400B。在圖4B中，如藉由設定為邏輯一(1)之observe_control信號引導般展示Addr_A之一掃描擷取。注意當SE如藉由邏輯一(1)指示般變低時遞送Addr_A。此外，ph1_clk可接著將此觀察值擷取至如圖4B中用第二泵浦數字2展示之掃描鎖存器中。當observe_control在功能擷取時脈期間經設定為邏輯一(1)時，第二ph1_clk脈衝被抑制。
圖4C圖解說明運用圖2中之電路200對Addr_B進行一掃描擷取之一時序序列圖400C。在圖4C中，如藉由設定為邏輯零(0)之observe_control信號引導般展示Addr_B之一掃描擷取。注意ph2b_clk在前次掃描移位之後變低，從而允許Addr_B傳播。注意SE變低，從而允許mux_sel遵循低的observe_control值。注意僅第二ph1_clk脈衝觸發，其中第一ph1_clk脈衝被低的observe_control值抑制。
在各種實施方案中，本文中描述之方案及/或技術提供一雙泵浦記憶 體應用中之掃描觀察。例如，本文中描述之電路可使用僅一個ph1鎖存器來節省面積。本文中描述之電路可在掃描移位期間(在測試向量之載入/卸下期間)經由SE(掃描啟用)信號覆寫mux_sel以選取SI路徑。本文中描述之電路可在掃描擷取期間使用observe_control信號來選擇Addr_A或Addr_B。可從添加至如圖3中展示之內部掃描鏈之一正反器控制本文中描述之電路。本文中描述之電路可使用可藉由ATPG工具設定之一內部控制正反器來在一掃描擷取週期期間(其中執行載入測試向量)選擇一所要位址路徑。本文中描述之電路可使用對於使用者/設計者而言透明之一嵌入式正反器。本文中描述之電路可使用可根據需要利用來獲取測試覆蓋範圍之工具。本文中描述之電路可使用出於設計考慮取得其時序之一保持正反器。本文中描述之電路可使用在掃描擷取期間藉由observe_control信號控制之ph1鎖存器時脈。若觀察到Addr_B，則僅遞送ph1第二脈衝。若觀察到Addr_A，則僅遞送第一ph1脈衝。此可導致在用匹配功能時序要求之ph2鎖存器測試各Addr_A/B路徑，諸如(例如)可適當地測試各埠之保持時序。
在各種實施方案中，本文中描述之方案及技術利用鎖存位址信號。然而，熟習此項技術者應瞭解，本文中描述之各種方案及技術亦可擴展至非位址信號。
圖5圖解說明根據本文中描述之實施方案之用於在雙埠記憶體中實施一掃描單元之一方法500之一程序流程圖。
應瞭解，即便方法500可指示操作執行之一特定順序，但在一些情況中，可依一不同順序且在不同系統上執行操作之各種特定部分。在一些其他情況中，額外操作及/或步驟可經添加至方法500及/或從方法500省略。 此外，方法500可在硬體及/或軟體中實施。若在硬體中實施，則可運用諸如本文中在上文關於圖1至圖4C描述之各種電路組件實施方法500。若在軟體中實施，則方法500可經實施為可經組態用於在如本文中描述之雙埠記憶體應用中實施一掃描單元之一程式或軟體指令程序。此外，若在軟體中實施，則可將與實施方法500相關之各種指令儲存或記錄在各種類型之記憶體中。例如，一電腦、一伺服器或具有一處理器及記憶體之各種其他類型之運算裝置可經組態以執行方法500。
參考圖5，方法500可用於在雙埠記憶體中實施一掃描單元。在一些實施方案中，在方塊510處，方法500可提供一第一多工器來接收一掃描輸入信號且接收一第一位址信號，且第一多工器可基於一掃描啟用信號而供應掃描輸入信號或第一位址信號。在方塊520處，方法500可提供一第一鎖存器來接收一第二位址信號，且第一鎖存器可基於一第一時脈信號而供應第二位址信號。
在方塊530處，方法500可提供一第二多工器來從第一多工器接收掃描輸入信號或第一位址信號且從第一鎖存器接收第二位址信號，且第二多工器可基於一選擇啟用信號而供應掃描輸入信號、第一位址信號或第二位址信號。掃描啟用信號可能不同於選擇啟用信號。選擇啟用信號可包含一多工器選擇控制信號。
在方塊540處，方法500可提供一第二鎖存器來從第二多工器接收掃描輸入信號、第一位址信號或第二位址信號，且第二鎖存器可基於一第二時脈信號而供應掃描輸入信號、第一位址信號或第二位址信號。第二時脈信號可不同於第一時脈信號。
在方塊550處，方法500可提供一第三鎖存器來從第二鎖存器接收掃 描輸入信號、第一位址信號或第二位址信號，且第三鎖存器可基於一第三時脈信號而供應掃描輸入信號、第一位址信號或第二位址信號作為一掃描輸出信號。第三時脈信號可不同於第一時脈信號及第二時脈信號。
本文中描述一掃描單元之各種實施方案。掃描單元可包含一輸入階段，該輸入階段具有多個多工器及一鎖存器，該多個多工器及該鎖存器經配置以接收一掃描輸入信號、一第一位址信號及一第二位址信號且基於一掃描啟用信號、一第一時脈信號及一選擇啟用信號而提供掃描輸入信號、第一位址信號或第二位址信號。掃描單元可包含一輸出階段，該輸出階段具有多個鎖存器，該多個鎖存器經配置以從輸入階段接收掃描輸入信號、第一位址信號或第二位址信號且基於一第二時脈信號及一第三時脈信號而提供掃描輸入信號、第一位址信號或第二位址信號作為一掃描輸出信號。
本文中描述一積體電路之各種實施方案。積體電路可包含一第一多工器，該第一多工器接收一掃描輸入信號，接收一第一位址信號，且基於一掃描啟用信號而提供掃描輸入信號或第一位址信號。積體電路可包含一第一鎖存器，該第一鎖存器接收一第二位址信號且基於一第一時脈信號而提供第二位址信號。積體電路可包含一第二多工器，該第二多工器從第一多工器接收掃描輸入信號或第一位址信號，從第一鎖存器接收第二位址信號，且基於一選擇啟用信號而提供掃描輸入信號、第一位址信號或第二位址信號。積體電路可包含一第二鎖存器，該第二鎖存器從第二多工器接收掃描輸入信號、第一位址信號或第二位址信號且基於一第二時脈信號而提供掃描輸入信號、第一位址信號或第二位址信號。積體電路可包含一第三鎖存器，該第三鎖存器從第二鎖存器接收掃描輸入信號、第一位址信號或第二位址信號且基於一第三時脈信號而提供掃描輸入信號、第一位址信號 或第二位址信號作為一掃描輸出信號。
本文中描述一方法之各種實施方案。方法可包含提供一第一多工器來接收一掃描輸入信號，接收一第一位址信號，且基於一掃描啟用信號而供應掃描輸入信號或第一位址信號。方法可包含提供一第一鎖存器來接收一第二位址信號且基於一第一時脈信號而供應第二位址信號。方法可包含提供一第二多工器來從第一多工器接收掃描輸入信號或第一位址信號，從第一鎖存器接收第二位址信號，且基於一選擇啟用信號而供應掃描輸入信號、第一位址信號或第二位址信號。方法可包含提供一第二鎖存器來從第二多工器接收掃描輸入信號、第一位址信號或第二位址信號且基於一第二時脈信號而供應掃描輸入信號、第一位址信號或第二位址信號。方法可包含提供一第三鎖存器來從第二鎖存器接收掃描輸入信號、第一位址信號或第二位址信號且基於一第三時脈信號而供應掃描輸入信號、第一位址信號或第二位址信號作為一掃描輸出信號。
應預期發明申請專利範圍之標的不限於本文中提供之實施方案及圖解說明，而是包含該等實施方案之經修改形式，包含根據發明申請專利範圍之實施方案之部分及不同實施方案之元件之組合。應瞭解，在任何此實施方案之開發中，如在任何工程或設計項目中，應進行許多實施方案特定決策來達成可隨實施方案不同而變化之開發者之特定目標，諸如與系統相關及業務相關約束的相符性。此外，應瞭解，此一開發努力可為複雜的且耗時的，但對於受益於本發明之一般技術者而言，仍將為一常規設計、製作及製造任務。
已詳細參考各種實施方案，在隨附圖式及圖中圖解說明該等實施方案之實例。在以下詳細描述中，闡述許多具體細節來提供對本文中提供之 揭示內容之一透徹理解。然而，可在無此等具體細節之情況下實踐本文中提供之揭示內容。在一些其他例項中，未詳細描述熟知方法、程序、組件、電路及網路以免不必要地使實施例之細節模糊。
亦應瞭解，儘管本文中可使用術語第一、第二等來描述各種元件，然此等元件不應受此等術語限制。此等術語僅用來區分一個元件與另一元件。舉例而言，一第一元件可被稱為一第二元件，且類似地，一第二元件可被稱為一第一元件。第一元件及第二元件皆分別為元件，但其等不應被視為相同元件。
在本文中提供之揭示內容之描述中使用之術語係用於描述特定實施方案之目的且並不意欲限制本文中提供之揭示內容。如在本文中提供之揭示內容及隨附發明申請專利範圍之描述中所使用，單數形式「一(a)」、「一個(an)」及「該」亦意欲包含複數形式，除非上下文另有明確指示。如本文中使用之術語「及/或」指代且涵蓋相關聯所列項目之一或多者之任何及全部可能組合。當在本說明書中使用時，術語「包含(includes)」、「包含(including)」、「包括(comprises)」及/或「包括(comprising)」指定存在所陳述特徵、整數、步驟、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組。
如本文中使用，取決於上下文，術語「若」可被解釋為意謂「當......時」或「在......之後」或「回應於判定」或「回應於偵測到」。類似地，取決於上下文，片語「若判定」或「若偵測到[一所陳述條件或事件]」可被解釋為意謂「在判定之後」或「回應於判定」或「在偵測到[所陳述條件或事件]之後」或「回應於偵測到[所陳述條件或事件]」。可 結合本文中描述之各種技術之一些實施方案而使用術語「向上」及「向下」；「上」及「下」；「往上」及「往下」；「下方」及「上方」；及指示在一給定點或元件上方或下方之相對位置之其他類似術語。
雖然前文係關於本文中描述之各種技術之實施方案，但可根據本文中之揭示內容設想其他及進一步實施方案，此可由以下發明申請專利範圍判定。
儘管已依專用於結構特徵及/或方法動作之語言描述標的，然應瞭解，隨附發明申請專利範圍中定義之標的不一定限於上文描述之特定特徵或動作。實情係，上文描述之特定特徵及動作被揭示為實施發明申請專利範圍之實例形式。
200:雙泵浦電路
202:輸入階段
204:輸出階段
210:時序圖
Addr_A:第一位址
Addr_B:第二位址
CLK:外部時脈
L1:第一鎖存器
L2:第二鎖存器
L3:第三鎖存器
M1:第一多工器
M2:第二多工器
mux_sel:選擇啟用信號
ph2b_clk:第一時脈信號
ph2ab_clk:第二時脈信號
ph1_clk(GTP):第三時脈信號
RD:列解碼
SI:信號輸入/掃描輸入信號
SE:掃描啟用信號
SO:掃描輸出信號

Claims (18)

  1. 一種掃描單元，其包括：一輸入階段(phase)，其具有多個多工器及一鎖存器；其中該多個多工器中之一者經配置以接收一掃描輸入信號及一第一位址信號，且基於一掃描啟用信號而提供該掃描輸入信號或該第一位址信號，其中該鎖存器經配置以接收一第二位址信號，且基於一第一時脈信號而提供該第二位址信號，其中該多個多工器中之另一者經配置以接收該多個多工器中之該者之一輸出及該鎖存器之一輸出，且基於一選擇啟用信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號；及一輸出階段，其具有多個鎖存器，其中該多個鎖存器中之一者經配置以從該輸入階段接收該多個多工器中之該另一者之一輸出且基於一第二時脈信號而提供一輸出至該多個鎖存器中之另一者之一輸入，且該多個鎖存器中之該另一者經配置以接收該多個鎖存器中之該者之該輸出且基於一第三時脈信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號作為一掃描輸出信號；其中該第二時脈信號及該第三時脈信號中之至少一者係一雙泵浦(double pumped)時脈信號。
  2. 如請求項1之掃描單元，其中該多個多工器包含第一多工器及第二多工器，且其中該第一多工器接收該掃描輸入信號，接收該第一位址信號，且基於該掃描啟用信號而提供該掃描輸入信號或該第一位址信號至該第二多工器。
  3. 如請求項2之掃描單元，其中該鎖存器包含一第一鎖存器，該第一鎖存器接收該第二位址信號且基於該第一時脈信號而提供該第二位址信號至該第二多工器。
  4. 如請求項3之掃描單元，其中該第二多工器從該第一多工器接收該掃描輸入信號或該第一位址信號，從該第一鎖存器接收該第二位址信號，且基於該選擇啟用信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號至該輸出階段。
  5. 如請求項4之掃描單元，其中該多個鎖存器包含一第二鎖存器及一第三鎖存器，且其中該第二鎖存器從該第二多工器接收該掃描輸入信號、該第一位址信號或該第二位址信號且基於該第二時脈信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號至該第三鎖存器。
  6. 如請求項5之掃描單元，其中該第三鎖存器從該第二鎖存器接收該掃描輸入信號、該第一位址信號或該第二位址信號且基於該第三時脈信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號作為該掃描輸出信號。
  7. 如請求項1之掃描單元，其中該第一位址信號參考來自一雙埠記憶體組件之一第一埠記憶體位址，且其中該第二位址信號參考來自該雙埠記憶體組件之一第二埠記憶體位址。
  8. 如請求項7之掃描單元，其中該選擇啟用信號包括在該掃描單元之一掃描擷取操作模式期間使用來選擇該第一埠記憶體位址或該第二埠記憶體位址之一觀察控制信號。
  9. 如請求項1之掃描單元，其中該第一時脈信號不同於該第二時脈信號及該第三時脈信號。
  10. 如請求項1之掃描單元，其中該第三時脈信號不同於該第一時脈信號。
  11. 如請求項1之掃描單元，其中該掃描啟用信號不同於該選擇啟用信號。
  12. 如請求項1之掃描單元，其中該選擇啟用信號包含一多工器選擇控制信號。
  13. 一種積體電路，其包括：一第一多工器，其接收一掃描輸入信號，接收一第一位址信號，且基於一掃描啟用信號而提供該掃描輸入信號或該第一位址信號；一第一鎖存器，其接收一第二位址信號且基於一第一時脈信號而提供該第二位址信號；一第二多工器，其從該第一多工器接收該掃描輸入信號或該第一位 址信號，從該第一鎖存器接收該第二位址信號，且基於一選擇啟用信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號；一第二鎖存器，其從該第二多工器接收該掃描輸入信號、該第一位址信號或該第二位址信號且基於一第二時脈信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號；及一第三鎖存器，其從該第二鎖存器接收該掃描輸入信號、該第一位址信號或該第二位址信號且基於一第三時脈信號而提供該掃描輸入信號、該第一位址信號或該第二位址信號作為一掃描輸出信號；其中該第二時脈信號及該第三時脈信號中之至少一者係一雙泵浦時脈信號。
  14. 如請求項13之積體電路，其中該掃描啟用信號不同於該選擇啟用信號。
  15. 如請求項13之積體電路，其中該選擇啟用信號包含一多工器選擇控制信號。
  16. 一種用於掃描一積體電路之方法，其包括：提供一第一多工器來接收一掃描輸入信號，接收一第一位址信號，且基於一掃描啟用信號而供應該掃描輸入信號或該第一位址信號；提供一第一鎖存器來接收一第二位址信號且基於一第一時脈信號而供應該第二位址信號；提供一第二多工器來從該第一多工器接收該掃描輸入信號或該第一 位址信號，從該第一鎖存器接收該第二位址信號，且基於一選擇啟用信號而供應該掃描輸入信號、該第一位址信號或該第二位址信號；提供一第二鎖存器來從該第二多工器接收該掃描輸入信號、該第一位址信號或該第二位址信號且基於一第二時脈信號而供應該掃描輸入信號、該第一位址信號或該第二位址信號；及提供一第三鎖存器來從該第二鎖存器接收該掃描輸入信號、該第一位址信號或該第二位址信號且基於一第三時脈信號而供應該掃描輸入信號、該第一位址信號或該第二位址信號作為一掃描輸出信號；其中該第二時脈信號及該第三時脈信號中之至少一者係一雙泵浦時脈信號。
  17. 如請求項16之方法，其中該第二時脈信號不同於該第一時脈信號及該第三時脈信號。
  18. 如請求項16之方法，其中該掃描啟用信號不同於該選擇啟用信號，且其中該選擇啟用信號包含一多工器選擇控制信號。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11280832B1 (en) 2020-09-06 2022-03-22 Arm Limited Memory embedded full scan for latent defects

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6937493B2 (en) * 2002-09-25 2005-08-30 Siemens Aktiengesellschaft Programming flash memory via a boundary scan register
US7375549B1 (en) * 2006-02-09 2008-05-20 Lattice Semiconductor Corporation Reconfiguration of programmable logic devices
US20160064054A1 (en) * 2014-08-26 2016-03-03 Arm Limited Double Pumped Memory Techniques

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7039840B2 (en) * 2002-05-20 2006-05-02 Mindspeed Technologies, Inc. Method and apparatus for high update rate integrated circuit boundary scan
WO2004073041A2 (en) * 2003-02-13 2004-08-26 Mentor Graphics Corporation Testing embedded memories in an integrated circuit
US7155647B2 (en) * 2003-05-06 2006-12-26 Sun Microsystems, Inc. Scan of chip state from a hierarchical design
KR20050039256A (ko) * 2003-10-24 2005-04-29 삼성전자주식회사 스캔 테스트 장치
US7386775B2 (en) * 2005-08-18 2008-06-10 International Business Machines Corporation Scan verification for a scan-chain device under test
US7665001B2 (en) * 2006-09-25 2010-02-16 Wisconsin Alumni Research Foundation Progressive random access scan circuitry
US8161441B2 (en) * 2009-07-24 2012-04-17 StarDFX Technologies, Inc. Robust scan synthesis for protecting soft errors
US8489947B2 (en) * 2010-02-15 2013-07-16 Mentor Graphics Corporation Circuit and method for simultaneously measuring multiple changes in delay
CN102571075A (zh) * 2012-01-16 2012-07-11 中国人民解放军国防科学技术大学 具有扫描功能的有限翻转动态逻辑电路
US20130275824A1 (en) * 2012-04-12 2013-10-17 Lsi Corporation Scan-based capture and shift of interface functional signal values in conjunction with built-in self-test
US9885753B2 (en) * 2013-10-09 2018-02-06 Nvidia Corporation Scan systems and methods
GB2520506B (en) 2013-11-21 2020-07-29 Advanced Risc Mach Ltd Partial Scan Cell
CN103581668A (zh) * 2013-11-21 2014-02-12 杭州士兰微电子股份有限公司 一种四通道的之型扫描结构
CN203705861U (zh) * 2013-12-18 2014-07-09 国核自仪系统工程有限公司 一种基于fpga的多串口并行处理架构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6937493B2 (en) * 2002-09-25 2005-08-30 Siemens Aktiengesellschaft Programming flash memory via a boundary scan register
US7375549B1 (en) * 2006-02-09 2008-05-20 Lattice Semiconductor Corporation Reconfiguration of programmable logic devices
US20160064054A1 (en) * 2014-08-26 2016-03-03 Arm Limited Double Pumped Memory Techniques

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