TWI789456B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI789456B
TWI789456B TW107140620A TW107140620A TWI789456B TW I789456 B TWI789456 B TW I789456B TW 107140620 A TW107140620 A TW 107140620A TW 107140620 A TW107140620 A TW 107140620A TW I789456 B TWI789456 B TW I789456B
Authority
TW
Taiwan
Prior art keywords
type semiconductor
semiconductor layer
semiconductor device
type
film
Prior art date
Application number
TW107140620A
Other languages
English (en)
Other versions
TW201926678A (zh
Inventor
松田時宜
髙橋勲
四戸孝
Original Assignee
日商Ｆｌｏｓｆｉａ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商Ｆｌｏｓｆｉａ股份有限公司 filed Critical 日商Ｆｌｏｓｆｉａ股份有限公司
Publication of TW201926678A publication Critical patent/TW201926678A/zh
Application granted granted Critical
Publication of TWI789456B publication Critical patent/TWI789456B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/448—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials
    • C23C16/4481—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials by evaporation using carrier gas in contact with the source material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

提供一種半導體裝置，例如在使用介質擊穿(dielectric breakdown)電場強度比SiC高得多的高電壓下為低損耗的n型半導體(例如氧化鎵等)等的情況下，其可以不使半導體特性惡化，且使用了能夠適用於p井層的p型氧化物半導體膜。一種半導體裝置，至少包括一n型半導體層和一p+型半導體層，其中所述n型半導體層包含含有週期表第13族金屬的結晶性氧化物半導體(例如氧化鎵等)作為主成分，並且，p+型半導體層包含含有週期表第9族金屬的結晶性氧化物半導體(例如氧化銥等)作為主成分。

Description

半導體裝置
本發明係關於使用p型氧化物半導體的半導體裝置及系統。
作為可實現高耐壓、低損失及高耐熱的次世代開關元件，使用能隙大之氧化鎵(Ga2O3)的半導體裝置受到矚目，而期待能夠將其應用於逆變器等的電力用半導體裝置。而且因為寬能隙而被期待應用於LED或感測器等的受發光裝置。該氧化鎵，根據非專利文獻1，藉由分別與銦或鋁，或是與其組合進行混晶而能夠控制能隙，作為InAlGaO系半導體，構成極具魅力的材料系統。此處InAlGaO系半導體，係表示InXAlYGaZO3(0≦X≦2，0≦Y≦2，0≦Z≦2，X+Y+Z=1.5~2.5)，可概觀為內含氧化鎵的相同材料系統。
接著，近年來研究氧化鎵系的p型半導體，例如，專利文獻1中記載，若使用MgO(p型摻雜物源)以浮懸區熔法(FZ，Floating Zone)形成β-Ga2O3系結晶，可得到呈現p型導電性的基板。又，專利文獻2中，對於以分子束磊晶法(MBE，Molecular beam epitaxy)形成的α-(AlxGa1-x)2O3單晶膜進行離子注入而摻雜p型摻雜物，形成p型半導體。然而，該等的方法中，p型半導體的製作難以實現(非專利文獻2)，實際上並無報告指出由該等方法可成功製作p型半導體。因此，期望一種能夠實現的p型氧化物半導體及其 製造方法。
又，如非專利文獻3及非專利文獻4所記載，雖亦研究例如將Rh2O3或ZnRh2O4等用於p型半導體，但Rh2O3在成膜時原料濃度變得特別低，而具有影響成膜的問題，即便使用有機溶劑，也難以製作Rh2O3單晶。又，即便實施霍爾效應測量，亦無法判定為p型，而具有測量本身亦無法進行的問題，又，關於測量值，例如霍爾係數只能在測量界限(0.2cm3/C)以下，終究無法使用。又，ZnRh2O4遷移率低且能隙亦狹窄，因此具有無法用於LED及功率裝置的問題，因此該等技術並未滿足目前需求。
作為寬能隙半導體，除了Rh2O3及ZnRh2O4等以外，亦對於p型的氧化物半導體進行各種研究。專利文獻3中記載使用黑銅鐵礦及氧硫屬化物等作為p型半導體。然而，該等的半導體，其遷移率為1cm2/V．s左右或是在其之下，電特性不佳，亦具有無法順利與α-Ga2O3等n型的次世代氧化物半導體進行pn接合的問題。
另外，Ir2O3以往即已為人所知。例如，在專利文獻4中記載使用Ir2O3作為銥觸媒。又，專利文獻5中記載將Ir2O3用於介電質。又，專利文獻6中記載將Ir2O3用於電極。然而，尚未知道有人將Ir2O3用於p型半導體，但最近本案申請人研究使用Ir2O3作為p型半導體而進行開發。
【先行技術文獻】
【專利文獻】
【專利文獻1】日本特開2005-340308號公報
【專利文獻2】日本特開2013-58637號公報
【專利文獻3】日本特開2016-25256號公報
【專利文獻4】日本特開平9-25255號公報
【專利文獻5】日本特開平8-227793號公報
【專利文獻6】日本特開平11-21687號公報
【非專利文獻】
【非專利文獻1】金子健太郎，「剛玉結構氧化鎵系混晶薄膜的成長與物性」，京都大學博士論文，平成25年3月
【非專利文獻2】竹本達哉，EE Times Japan「功率半導體 氧化鎵」克服熱傳導率、P型...課題而邁向實用化，[online]，2014年2月27日，ITmedia股份有限公司，[2016年6月21日檢索1，網址<URL：http：//eetimes.jp/ee/articles/1402/27/news028_2.html>
【非專利文獻3】F.PKOFFYBERG et al., "optical bandgaps and electron affinities of semiconducting Rh2O3(I) and Rh2O3(III)", J. Phys. Chem. Solids Vol.53, No.10, pp.1285-1288, 1992
【非專利文獻4】細野秀雄，「氧化物半導體的功能開拓」，物性研究．電子版Vol.3，No.1，031211(2013年11月、2014年2月合併刊)
本發明之一目的在於，提供一種半導體裝置，例如在使用介質擊穿 (dielectric breakdown)電場強度比SiC高得多的高電壓下為低損耗的n型半導體(例如氧化鎵等)等的情況下，能夠不使半導體特性惡化地，使用能夠適用於p井層的p型氧化物半導體膜。
本案發明人，為了達成上述目的而詳細檢討的結果，成功地創製了結晶性的p型氧化物半導體膜，並且發現，這樣的p型氧化物半導體膜可以使用於p井層。並且發現了它能夠用於半導體裝置，使得例如在使用介質擊穿(dielectric breakdown)電場強度比SiC高得多的高電壓下為低損耗的n型半導體(例如氧化鎵等)等的情況下，還可以不使半導體特性惡化。此外，還發現像這樣的半導體裝置，可以一舉解決上述以往的問題。
又，本案發明人得到上述見解後進一步反覆研究，進而完成本發明。亦即，本發明係關於以下的發明。
[1].一種半導體裝置，至少包括一n型半導體層和一p+型半導體層，其中該n型半導體層包含含有週期表第13族金屬的結晶性氧化物半導體作為主成分，並且，該p+型半導體層包含含有週期表第9族金屬的結晶性氧化物半導體作為主成分。
[2].如前述[1]所述的半導體裝置，其中該p+型半導體層包含含有銥之金屬氧化物的結晶或混晶，作為主成分。
[3].如前述[1]或[2]所述的半導體裝置，其中該p+型半導體層包含具有剛玉結構的結晶性氧化物半導體，作為主成分。
[4].如前述[1]至[3]中任一項所述的半導體裝置，其中該n型半導體層包含含有鎵之金屬氧化物的結晶或混晶，作為主成分。
[5].如前述[1]至[4]中任一項所述的半導體裝置，其中該n型半導體層包含具有剛玉結構的結晶性氧化物半導體，作為主成分。
[6].如前述[1]至[5]中任一項所述的半導體裝置，其係為絕緣閘型半導體裝置，或者為具有肖特基閘極的半導體裝置。
[7].如前述[1]至[6]中任一項所述的半導體裝置，更包含一肖特基勢壘結構。
[8].如前述[1]至[7]中任一項所述的半導體裝置，其係為一功率裝置。
[9].如前述[1]至[8]中任一項所述的半導體裝置，其係為一功率模組、一逆變器或一轉換器。
[10].一種半導體系統，其包含一半導體裝置，其中該半導體裝置為如前述[1]至[9]中任一項所述的半導體裝置。
本發明的半導體裝置，例如在使用比SiC高得多的介質擊穿電場強度的高電壓下為低損耗的n型半導體(例如氧化鎵等)等的情況下，可以不使半導體特性惡化地，使用能夠適用於p井層的p型氧化物半導體膜。
1:成膜裝置
2:石英筒
3:加熱器
4:原料設置台
5:原料
6:基板
7:載台
11a:第一n+型半導體層
11b:第二n+型半導體層
12:n-型半導體層
13:p型半導體層
14a:閘電極
14b:源電極
14c:汲電極
15:閘極絕緣膜
16:p+型半導體層(p井層)
19:霧化CVD裝置
20:基板
21:載台
22a:載氣供給手段
22b:載氣(稀釋)供給手段
23a:流量調節閥
23b:流量調節閥
24:霧氣產生源
24a:原料溶液
25:容器
25a:水
26:超音波振動元件
27:供給管
28:加熱器
29:排氣口
圖1係參考例中所使用的成膜裝置的概略構成圖。
圖2係比較參考例中所使用的成膜裝置(霧化CVD裝置)的概略構成圖。
圖3係顯示參考例及比較參考例中的XRD測量結果的圖。横軸表示繞射角(deg.)，縱軸表示繞射強度(arb.unit)。
圖4係顯示參考例中的AFM表面觀察結果的圖。
圖5係顯示比較參考例中的AFM表面觀察結果的圖。
圖6係顯示剖面SEM的觀察結果的圖，(a)係顯示參考例的剖面SEM的觀察結果，(b)係顯示比較參考例的剖面SEM的觀察結果。
圖7係示意地顯示電源系統之一較佳示例的圖。
圖8係示意地顯示系統裝置之一較佳示例的圖。
圖9係示意地顯示電源裝置之電源電路圖的一較佳示例的圖。
圖10係示意地顯示金屬氧化物半導體場效電晶體(MOSFET)之一較佳示例的圖。
圖11係說明，圖10之金屬氧化物半導體場效電晶體(MOSFET)的較佳製造方法的圖。
圖12係說明，圖10之金屬氧化物半導體場效電晶體(MOSFET)的較佳製造方法的圖。
圖13係顯示參考例中的I-V測量結果的圖。
以下，說明本發明之較佳的實施形態。
本發明半導體裝置之特徵在於，至少包括一n型半導體層和一p+型半導體層，其中所述n型半導體層包含含有週期表第13族金屬的結晶性氧化物半導體作為主成分，並且，p+型半導體層包含含有週期表第9族金屬的結晶性氧化物半導體作為主成分。
該p+型半導體層，包含含有週期表第9族金屬的結晶性氧化物半導體作為主成分，則沒有特別限制。在此，「主成分」係指以原子比計，相對於p+型半導體層的所有成分，較佳地係包含50%以上的結晶性氧化物半導體，更佳為70%以上，再佳為90%以上，且其係指亦可以為100%。在本發明中，較佳地，該p+型半導體層包含含有銥的金屬氧化物的結晶或混晶。「含有銥的金屬氧化物」是指包含銥元素與氧，但是在本發明中較佳為Ir2O3，更佳為α-Ir2O3。而且，在該p+型半導體層含有混晶的情況，較佳地為，含有銥、週期表第2族金屬、及銥以外的第9族金屬或是第13族金屬的混晶。依據前述較佳實施例，可得到能隙2.4eV以上的產物，因此在p型氧化物半導體中，可以發揮更廣的能隙及更優良的電特性。在本發明中，較佳地該p+型半導體層的能隙2.0eV以上。
另外，「週期表」表示由國際純化學和應用化學聯合會(International Union of Pure and Applied Chemistry)(IUPAC)所定義的週期表。
又，「第2族金屬」只要為週期表的第2族金屬即可，作為第2族金屬，可舉出例如鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)或是該等2種以上的金屬等。「第9族金屬」只要為週期表的第9族金屬即可，作為這樣的第9族金屬，可舉出例如銥(Ir)、鈷(Co)、銠(Rh)或是該等2種以上的金屬等。又，「第13族金屬」只要是週期表的第13族金屬則無特別限定，作為第13族金屬，可舉出例如鋁(Al)、鎵(Ga)、銦(In)、鉈(Tl)或是該等2種以上的金屬等，但本發明中較佳係選自鋁(Al)、鎵(Ga)及銦(In)的1種或是2種以上。
係為該p+型半導體層之主成分的結晶性氧化物半導體，可以是單晶，也可以是多晶，但優選是單晶。該結晶性氧化物半導體的結晶結構，無特別限制，可以舉出例如剛玉結構，β-加侖結構，ε型結晶結構等，但在本發明中，剛玉結構是優選的。
作為p+型半導體層的較佳的形成方法，可以舉出例如使用金屬氧化物氣體作為原料，以在基體上進行根據熱反應的結晶成長的方法。更具體而言，可以舉出例如，使用圖1所示的成膜裝置，使金屬氧化物氣體的固態物(例如粉末等)昇華(昇華步驟)，接著，在基體上使其結晶成長(結晶成長步驟)等。
(昇華步驟)
昇華步驟，係使金屬氧化物氣體的固態物(例如粉末等)昇華而成為氣態，藉此得到金屬氧化物氣體。作為該金屬氧化物氣體，可舉出氣態的p型氧化物半導體膜所包含之金屬的金屬氧化物等，而該金屬氧化物的價數等，只要不阻礙本發明之目的則無特別限定，可為1價，亦可為2價。亦可為3價，亦可為4價。本發明中，在該p型氧化物半導體膜以含銥之金屬氧化物作為主成分的情況中，較佳係使用IrO2氣體作為該金屬氧化物氣體。作為昇華手段，可舉出加熱手段。加熱溫度無特別限定，但較佳為600℃~1200℃，更佳為800℃~1000℃。本發明中，較佳係以載氣將被昇華的氣狀的金屬氧化物運送至基體。作為載氣的種類，只要不阻礙本發明之目的則無特別限定，可舉出例如氧、臭氧、氮或氬等的非活性氣體，或是氫氣或合成氣體(forming gas)等的還原氣體等，但本發明中較佳係使用氧作為載氣。作為使用氧的載氣，可舉出例如空氣、氧氣、臭氧等，特佳為氧氣及/ 或臭氧。又，載氣的種類可為1種，亦可為2種以上，更可將改變載氣濃度的稀釋氣體(例如10倍稀釋氣體等)等作為第2載氣使用。又，載氣的供給處可不僅為1處，亦可為2處以上。又，載氣的流量無特別限定，較佳為0.01~20L/分鐘，更佳為0.1~10L/分鐘。
該基體，只要是可支撐該p+型半導體層即可，則無特別限定。該基體的材料，只要不防害本發明之目的則無特別限定，可以為習知的基體，亦可為有機化合物，亦可為無機化合物。作為該基體的形狀，可為任意形狀，對於所有的形狀皆有效，可舉出例如平板或圓板等的板狀、纖維狀、棒狀、圓柱狀、角柱狀、筒狀、螺旋狀、球狀、環狀等，本發明中較佳為基板。基板的厚度在本發明中無特別限定。
該基板為板狀，只要成為該p+型半導體層的支撐體即可，無特別限定。可為絕緣體基板，亦可為半導體基板，亦可為導電性基板，但該基板較佳為絕緣體基板，又，較佳為表面具有金屬膜的基板。作為該基板，較佳可舉例如具有剛玉結構的基板等。基板材料只要不防害本發明之目的則無特別限定，亦可為公知的材料。作為該具有剛玉結構的基板，可舉出例如以具有剛玉結構的基板材料作為主成分的底層基板等，更具體而言，可舉出例如藍寶石基板(較佳為c面藍寶石基板)或α型氧化鎵基板等。此處，「主成分」係指以原子比計，相對於基板材料的所有成分，較佳係包含50%以上的具有該特定結晶結構的基板材料，更佳為70%以上，再佳為90%以上，其係指亦可為100%。
(結晶成長步驟)
結晶成長步驟中，係使該氣狀的金屬氧化物在該基體表面附近結晶成長，而在該基體表面的一部分或是整個面上成膜。結晶成長溫度，較佳為低於昇華步驟之加熱溫度的溫度，更佳為900℃以下，最佳為500℃~900℃。又，結晶成長只要不阻礙本發明之目的，則可在真空下、非氧環境下、還原氣體環境下及氧化環境下的任何一種環境下進行，又，可在大氣壓下、加壓下及減壓下的任何條件下進行，但本發明較佳係在氧化環境下進行，較佳係在大氣壓下進行，更佳係在氧化環境且大氣壓下進行。另外，「氧化環境」，只要是可形成金屬氧化物的結晶或是混晶的環境則無特別限定，可舉出例如使用含氧之載氣或使用氧化劑作為氧化環境等。又，膜厚可藉由調整成膜時間來設定。本發明中膜厚較佳為1nm~1mm，更佳為1nm~100μm。由於能更進一步提高半導體特性，最好是1nm~10μm。
本發明中，可直接在該基體上成膜，亦可在該基體上積層與該p+型半導體層不同的半導體層(例如，p型半導體層、p-型半導體層、n型半導體層、n+型半導體層、n-型半導體層等)或絕緣體層(亦包含半絕緣體層)、緩衝層等的其他層後，再於該基體上隔著其他層進行成膜。作為半導體層或絕緣體層，可舉出例如包含該第13族金屬的半導體層或絕緣體層等。作為緩衝層，可舉出例如包含剛玉結構的半導體層、絕緣體層或是導電體層等作為較佳的例子。作為包含該剛玉結構的半導體層，可舉例如α-Fe2O3、α-Ga2O3、α-Al2O3等。該緩衝層的積層手段無特別限定，亦可與該p型氧化物半導體的形成手段相同。
n型半導體層，只要是包含含有週期表第13族金屬(例如Al、Ga、In、 Tl等)的結晶性氧化物半導體作為主成分，則無特別限定。較佳地，在本發明中，n型半導體層包含含有鎵之金屬氧化物的結晶或混晶作為主成分。作為n型半導體層的主成分的結晶性氧化物半導體，可以為單晶，也可以為多晶，較佳地為單晶。結晶性氧化物半導體的結晶結構，無特別限制，可以舉出例如剛玉結構，β-加侖結構，ε型結晶結構等，但在本發明中，剛玉結構是優選的。本發明中，較佳係在該p型半導體層的成膜前或是成膜後形成n型半導體層。更具體而言，在該半導體裝置的製造方法中，較佳係包含至少積層p+型半導體層與n型半導體層的步驟。又，n型半導體層的形成手段無特別限定，可為習知的手段，本發明中較佳係霧化CVD法。
在本發明中，優選的是，半導體裝置還包括通道層。通道層沒有特別限制，只要能形成通道，並且它可以具有n型導電性或具有p型導電性。在本發明，通道層的一部分或全部優選含有p型氧化物半導體。此外，用於通道層的p型氧化物半導體，可以是相同於係為p+型半導體層的主成分的結晶性氧化物半導體，而且其組成也可以相異於係為p+型半導體層的主成分的結晶性氧化物半導體的組成。形成通道層的方法可以是已知的方法，但在本發明中，優選的是相同於p+型半導體層的形成方法。另外，通道層可以由單層形成或由多層形成。
另外，在本發明中，該通道層可以還包括n型氧化物半導體。n型氧化物半導體，無特別限定，在本發明中較佳地，含有週期表的第13族金屬(例如Al、Ga、In、Tl等)。更佳係包含Ga。而且，n型半導體層，較佳係以結晶性氧化物半導體為主成分，更佳係以具有剛玉結構或六方晶結構的結晶性氧化物半導體為主成分，最佳係以具有剛玉結構的結晶性氧化物半導體 為主成分。另外，「主成分」係指以原子比計，相對於n型半導體層的所有成分，較佳為包含50%以上的結晶性氧化物半導體，更佳為70%以上，再佳為90%以上，並且意指亦可為100%。
又，該半導體裝置通常包含一閘電極。該閘電極的材料只要其可以用作閘電極沒有特別限制，可以是導電無機材料或導電有機材料。在本發明中，優選閘電極的材料是金屬。作為金屬，優選地可以舉出例如，選自週期表第4-11族的金屬的至少一種等。作為元素週期表第4族金屬，可以舉出例如鈦(Ti)、鋯(Zr)、鉿(Hf)等，其中Ti是優選的。作為元素週期表第5族金屬，可以舉出例如釩(V)、鈮(Nb)、鉭(Ta)等。作為週期表第6族金屬，可以舉出例如，選自鉻(Cr)、鉬(Mo)和鎢(W)等的一種或二種以上的金屬。在本發明中，由於如開關特性等的半導體特性得到進一步改善，因此Cr是優選的。作為元素週期表第7族金屬，可以舉出例如錳(Mn)，鎝(Tc)，錸(Re)等。作為元素週期表第8族金屬，可以舉出例如鐵(Fe)、釕(Ru)、鐵(Os)等。作為元素週期表第9族金屬，可以舉出例如鈷(Co)、銠(Rh)、銥(Ir)等。作為元素週期表第10族金屬，可以舉出例如鎳(Ni)、鈀(Pd)、鉑(Pt)等，其中Pt是優選的。作為元素週期表第11族金屬，可以舉出例如銅(Cu)、銀(Ag)、金(Au)等。
作為閘電極的形成手段，舉出例如已知的手段，更具體地，可以舉出例如乾式法和濕式法等。作為乾式法，可以舉出例如濺鍍、真空蒸鍍、CVD等的已知的手段。作為濕式法，可以舉出例如絲網印刷及狹縫塗佈(Die Coat)等。
另外，本發明的半導體裝置，通常包括源電極(肖特基電極)和汲電極。源電極(肖特基電極)和汲電極，可以使用公知的電極材料，只要不防害本發明的目的則沒有特別限制，較佳地包含週期表第4族或第11族金屬。用於源電極(肖特基電極)和汲電極的較佳的週期表第4或11族的金屬，可以與包含在閘電極中的金屬相同。另外，源電極(肖特基電極)和汲電極可以是單層的金屬層或兩層以上的金屬層。作為形成源電極(肖特基電極)和汲電極的方法沒有特別限制，並且可以舉出例如真空蒸鍍法和濺鍍法等的已知的方法。另外，構成源電極和汲電極的金屬也可以是合金。
又，在本發明中，半導體裝置還包括肖特基勢壘結構，由於可以降低導通電壓並使續流電流的容易流動，因此是較佳的。在這種情況下，肖特基勢壘結構中的肖特基接合面，可以與閘電極的底面齊平，或者可以設置在閘電極的底面上方，也可以設置在閘電極的底面下方。
以下，將參考附圖等，詳細說明本發明的較佳的實施形態，但是本發明不限於這些實施形態。
圖10顯示本發明的較佳的半導體裝置。圖10的半導體裝置包含第一n+型半導體層11a、n-型半導體層12、p型半導體層13、第二n+型半導體層11b、p+型半導體層(p井層)16、閘電極14a、閘極絕緣膜15、源電極14b和汲電極14c。在圖10的半導體裝置的開啟(ON)狀態下，在源電極14b和汲電極14c之間施加電壓，相對源電極14b在閘電極14a上給予正電荷時，在p型半導體層13和閘極絕緣膜15的界面處形成通道並導通。在 關閉(OFF)狀態下，將閘電極14a的電壓設置為0V，不能形成通道而關閉。而且，在圖10的半導體裝置中，p型半導體層13比閘電極14a更深地埋入於n-型半導體層12中。通過採用這種配置，可以減小反向的漏電流並提高擊穿電壓。
圖10的半導體裝置的每個層的形成手段，只要不妨礙本發明的目的，則無特別限制，並且可以是公知的手段。可以舉出例如，通過真空蒸鍍法、CVD法、濺鍍法，各種塗布技術等進行成膜後，通過光刻法進行圖案化的手段，或者使用印刷技術等直接圖案化的手段。
將參考圖11和12說明圖10的半導體裝置的較佳的製造步驟等。圖11(a)顯示一積層體，其將汲電極14c積層在由第一n+型半導體層11a和n-型半導體層12構成的積層體上，並進一步形成源極通槽。在圖12(a)的積層體的n-型半導體層12上形成p型半導體層13，更在p型半導體層13上圖案化形成p+型半導體層(p井層)16，獲得圖11(b)的積層體。然後，在圖11(b)的p型半導體層13上圖案化形成第二n+型半導體層11b，以獲得圖11(c)的積層體。而且，各形成手段沒有特別限制可以使用公知的手段。
在形成圖11(c)的積層體之後，使用光刻法進行蝕刻，以去除第二n+型半導體層11b、p型半導體層13和n-型半導體層12的一部分。如圖12(d)所示，形成閘極通槽。此後，圖案化形成閘電極和覆蓋閘電極的閘極絕緣膜，以獲得圖12(e)的積層體。通過乾式法(優選真空蒸鍍法或濺鍍 法)或濕式法等，在圖12(e)的積層體上形成源電極14b，以獲得圖12(f)的積層體。
而且，在圖10的半導體裝置中，第二n+型半導體層11b和p+型半導體層16隔著源電極14b連續地設置，然而也可以不隔著源電極14b，直接連續地設置第二n+型半導體層11b和p+型半導體層16。儘管未圖示，在第二n+型半導體層11b和p+型半導體層16直接地連續設置的情況下，當p+型半導體層16比該第二n+型半導體層11b寬時，達成使電洞逸出良好的效果。另外，當第二n+型半導體層11b比p+型半導體層16寬時，達成降低導通電阻的效果。而且，在圖10的半導體裝置中，該源電極14b形成埋入於p型半導體層13中，突崩潰時的電洞逸出容易進行，形成更好的介質擊穿特性的結構。
半導體裝置尤其可用於功率裝置。作為半導體裝置，舉出例如，二極體或電晶體(例如MESFET或JFET等)等。較佳地為絕緣閘型半導體裝置(例如MOSFET或IGBT等)或者為具有肖特基閘極的半導體裝置(例如MESFET等)，並且更優選為MOSFET或IGBT。
本發明的半導體裝置中，除了上述的事項外，優選地還使用公知的手段而能夠用作功率模組、逆變器或轉換器(converter)，甚至優選地用於例如使用電源裝置的半導體系統等。可以使用公知的手段，將該半導體裝置連接到佈線圖案等，製得該電源裝置。圖7顯示電源系統的示例。圖7使用多個電源裝置和控制電路，來構成電源系統。如圖8所示，前述電源系統可以與電子電路組合而使用於系統裝置中。而且，圖9顯示電源裝置的電源電路圖的一示例。圖9顯示包括功率電路和控制電路的電源裝置的電 源電路，利用逆變器(MOSFET：以A~D構成)，將DC電壓以高頻率進行切換，以轉換到AC後，用變壓器(transformer)來實施絕緣及變壓，用整流MOSFET(A~B’)進行整流後，用DCL(平滑線圈L1和L2)及電容器進行平滑，並輸出直流電壓。此時，用電壓比較器將輸出電壓與基準電壓進行比較，並且以PWM控制電路控制逆變器和整流MOSFET，以形成所期望的輸出電壓。
(參考例1)
以下，將說明適用於本發明的p型氧化物半導體膜的製造示例。
1.成膜裝置
使用圖1說明本實施例中所使用的成膜裝置。圖1的成膜裝置1中設有：石英筒2，與載氣供給源連結；及石英製的原料用設置台4，設於石英筒2內；在原料用設置台4上載置有原料5。原料用設置台周邊的石英筒2的筒外，圓筒狀地設置有加熱器3，而構成可將原料5加熱的形態。又，石英筒2的內側設有石英基板台以作為載台7，載台7可調整設置位置以使其在結晶成長溫度內。
2.成膜準備
在原料用設置台4上載置IrO2粉末作為原料5，在載台7上設置藍寶石基板以作為基板6。接著，使加熱器3的溫度升溫至850℃，將載置在原料用設置台4上的IrO2粉末加熱，藉此使IrO2粉末昇華，而產生氣態的氧化銥。
3.形成膜
接著，將加熱器3的溫度保持在850℃，於此狀態下從載氣供給源將載氣供給至石英筒2內，使上述2.所產生的金屬氧化物氣體(氣態的氧化銥)通過石英筒2而供給至基板6。另外，載氣的流量為1.0L/分鐘，使用氧作為載氣。該金屬氧化物氣體，在大氣壓下，於基板6的表面附近反應，而在基板上形成膜。另外，成膜時間為60分鐘，膜厚為220nm。又，成膜時的基板溫度為600℃。
4.評價
針對上述3.所得之膜，使用X光繞射裝置進行膜的鑑定，結果所得之膜為α-Ir2O3膜。另外，XRD的結果顯示於圖3。又，針對所得之α-Ir2O3膜進行霍爾效應測量，結果F值為0.998，載子型態為「p」，可知為p型半導體。又，載子濃度為1.05×1022(/cm3)，遷移率為3.12(cm2/V．s)。而且，藉由調節摻雜物的種類和量；或者混晶的材料和其含有率，可以容易地將載子密度控制在1.0×1016/cm3~1.0×1020/cm3的範圍。
再者，使用原子力顯微鏡(AFM)觀察膜表面，結果如圖4所示，表面粗糙度(Ra)為3.5nm，可知表面平滑性非常優良。另外，表面粗糙度(Ra)，係使用原子力顯微鏡(AFM)針對90×90μm2之區域測量表面形狀的結果，根據JIS B0601所算出。
(比較參考例1)
1.成膜裝置
使用圖2說明本比較參考例中所使用的霧化CVD裝置。霧化CVD裝置19具備：載台21，載置基板20；載氣供給手段22a，供給載氣；流量調 節閥23a，用以調節從載氣供給手段22a送出的載氣流量；載氣(稀釋)供給手段22b，供給載氣(稀釋)；流量調節閥23b，用以調節從載氣(稀釋)供給手段22b送出之載氣的流量；霧氣產生源24，收納原料溶液24a；容器25，裝有水25a；超音波振動元件26，安裝於容器25的底面；供給管27，由內徑40mm的石英管所構成；及加熱器28，設置於供給管27的周圍部。載台21由石英構成，載置基板20的面相對於水平面傾斜。作為成膜室的供給管27與載台21皆以石英製作，藉此抑制來自裝置的雜質混入形成於基板20上的膜內。
2.原料溶液的製作
將氯化銥(銥濃度0.1mol/L)與溴化鎵(鎵濃度0.1mol/L)在超純水中混合，以體積比成為20%的方式加入鹽酸以調整水溶液，將其作為原料溶液。另外，氯化銥與溴化鎵的體積比為19：1。
3.成膜準備
上述2.中所得之原料溶液24a收納於霧氣產生源24內。接著，將c面藍寶石基板設置於載台21上以作為基板20，使加熱器28的溫度升溫至750℃。接著，開啟流量調節閥23a、23b，從作為載氣源的載氣供給手段22a、22b將載氣供給至供給管27內，以載氣充分取代供給管27內的環境後，將載氣的流量調整為1.0L/分鐘，並將載氣(稀釋)的流量調整為0.5L/分鐘。另外，使用氧作為載氣。
4.形成膜
接著，使超音波振動元件振動，透過水25將該振動傳遞至原料溶液24a，藉此使原料溶液24a霧化而產生霧氣。該霧氣由載氣運送至供給管27，於大氣壓下以750℃在基板20表面附近使霧氣進行熱反應，而在基板20上成膜。另外，膜厚為280nm。
針對上述4.所得之膜，使用X光繞射裝置進行膜的鑑定，結果所得之膜為α-Ir2O3膜。另外，XRD的結果顯示於圖3。又，針對所得之α-Ir2O3膜進行霍爾效應測量，結果F值為0.998，載子型態為「p」，可知為p型半導體。又，載子濃度為2.97×1021(/cm3)，遷移率為0.38(cm2/V．s)。又，使用原子力顯微鏡(AFM)觀察膜表面，結果如圖5所示，表面粗糙度(Ra)為302nm。另外，表面粗糙度(Ra)，係使用以原子力顯微鏡(AFM)針對量90×90μm2之區域測量表面形狀的結果，並根據JIS B0601所算出。
(參考例2及比較參考例2)
除了使成膜時間變長之外，分別與參考例1及比較參考例1相同地得到膜，分別作為參考例2及比較參考例2。接著，針對所得之膜，使用SEM觀察剖面。結果顯示於圖6。如圖6明確得知，參考例2中所得之膜為膜狀，相對於此，比較參考例2中所得之膜，成長為針狀並且未成為均質的膜狀。
從參考例及比較參考例的結果來看，適用於本發明的p型氧化物半導體膜，因為表面平滑性及結晶性等的膜質優良，故在工業上有用，另外可知遷移率等的電特性亦為優良。
(參考例3)
除了使成膜時間為2小時以外，與參考例1相同地製得p型氧化物半導體膜。接著，在p型氧化物半導體膜上積層n-型半導體層。n-型半導體層的積層係以下述方式進行：將溴化鎵(鎵濃度0.1mol/L)與超純水混合，以體積比成為20%的方式加入氫溴酸而調整水溶液，以此作為原料溶液，並使加熱器的溫度為420℃，及使成膜時間為30分鐘，除此之外，與比較參考例1相同地形成膜。膜為α-Ga2O3膜。
又，在所得之n-型半導體層上積層n+型半導體層。n+型半導體層的積層係以下述方式進行：將溴化鎵(鎵濃度0.1mol/L)與超純水混合，以體積比成為10%的方式加入氫溴酸以調整水溶液，再加入氧化鍺1%，以此作為原料溶液，使加熱器的溫度為390℃，及使成膜時間為30分鐘，除此之外，與比較例1相同地形成膜。
在所得之積層體的n+型半導體層上，以濺鍍使Ti成膜，接著實施微影與蝕刻，藉此製作pn二極體。針對所得之pn二極體，進行I-V測量。結果顯示於圖13。從圖13明確可知，參考例的p型氧化物半導體膜，可實現良好的PN接合。
[產業上的利用可能性]
本發明之半導體裝置，可用於半導體(例如化合物半導體電子裝置等)、電子零件/電力設備零件、光學/電子影像相關裝置、工業構件等所有領域，而且因p型的半導體特性優良，因此在功率裝置等之中特別有用。
11a‧‧‧第一n+型半導體層
11b‧‧‧第二n+型半導體層
12‧‧‧n-型半導體層
13‧‧‧p型半導體層
14a‧‧‧閘電極
14b‧‧‧源電極
14c‧‧‧汲電極
15‧‧‧閘極絕緣膜
16‧‧‧p+型半導體層

Claims (10)

  1. 一種半導體裝置，至少包括一n型半導體層和一p+型半導體層，其中該n型半導體層包含含有週期表第13族金屬的結晶性氧化物半導體作為主成分，並且，該p+型半導體層包含含有週期表第9族金屬的結晶性氧化物半導體作為主成分。
  2. 如請求項1所述的半導體裝置，其中，該p+型半導體層包含含有銥之金屬氧化物的結晶或混晶，作為主成分。
  3. 如請求項1或2所述的半導體裝置，其中，該p+型半導體層包含具有剛玉結構的結晶性氧化物半導體，作為主成分。
  4. 如請求項1或2所述的半導體裝置，其中該n型半導體層包含含有鎵之金屬氧化物的結晶或混晶，作為主成分。
  5. 如請求項1或2所述的半導體裝置，其中該n型半導體層包含具有剛玉結構的結晶性氧化物半導體，作為主成分。
  6. 如請求項1或2所述的半導體裝置，其係為絕緣閘型半導體裝置，或者為具有肖特基閘極的半導體裝置。
  7. 如請求項1或2所述的半導體裝置，更包含一肖特基勢壘結構。
  8. 如請求項1或2所述的半導體裝置，其係為一功率裝置。
  9. 如請求項1或2所述的半導體裝置，其係為一功率模組、一逆變器或一轉換器。
  10. 一種半導體系統，其包含一半導體裝置，其中該半導體裝置為如請求項1至9中任一項所述的半導體裝置。
TW107140620A 2017-11-15 2018-11-15 半導體裝置 TWI789456B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-219762 2017-11-15
JP2017219762 2017-11-15

Publications (2)

Publication Number Publication Date
TW201926678A TW201926678A (zh) 2019-07-01
TWI789456B true TWI789456B (zh) 2023-01-11

Family

ID=66540269

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107140620A TWI789456B (zh) 2017-11-15 2018-11-15 半導體裝置

Country Status (6)

Country Link
US (1) US11233129B2 (zh)
EP (1) EP3712955A4 (zh)
JP (1) JP7294599B2 (zh)
CN (1) CN111357116B (zh)
TW (1) TWI789456B (zh)
WO (1) WO2019098297A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989785A (en) * 1994-12-22 1999-11-23 Nippondenso Co., Ltd. Process for fabricating an electroluminescent device
JP2012015224A (ja) * 2010-06-30 2012-01-19 Hitachi Automotive Systems Ltd パワーモジュール及びそれを用いた電力変換装置
JP2016025256A (ja) * 2014-07-22 2016-02-08 株式会社Flosfia 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2733228B1 (fr) 1995-04-20 1997-05-23 Rhone Poulenc Chimie Procede d'hydroxycarbonylation du butadiene
JP3912557B2 (ja) 1997-07-07 2007-05-09 株式会社ジーエス・ユアサコーポレーション 固体高分子型水電解セル
JP4831940B2 (ja) 2004-05-24 2011-12-07 株式会社光波 半導体素子の製造方法
JP5948581B2 (ja) 2011-09-08 2016-07-06 株式会社Flosfia Ｇａ２Ｏ３系半導体素子
JP6341074B2 (ja) * 2014-01-24 2018-06-13 株式会社デンソー 半導体装置の製造方法
CN108899359A (zh) * 2014-07-22 2018-11-27 Flosfia 株式会社 结晶性半导体膜和板状体以及半导体装置
JP6916426B2 (ja) * 2014-09-02 2021-08-11 株式会社Flosfia 積層構造体およびその製造方法、半導体装置ならびに結晶膜
JP6951714B2 (ja) * 2016-08-31 2021-10-20 株式会社Flosfia ｐ型酸化物半導体及びその製造方法
JP7248962B2 (ja) * 2017-08-24 2023-03-30 株式会社Flosfia 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989785A (en) * 1994-12-22 1999-11-23 Nippondenso Co., Ltd. Process for fabricating an electroluminescent device
JP2012015224A (ja) * 2010-06-30 2012-01-19 Hitachi Automotive Systems Ltd パワーモジュール及びそれを用いた電力変換装置
JP2016025256A (ja) * 2014-07-22 2016-02-08 株式会社Flosfia 半導体装置

Also Published As

Publication number Publication date
TW201926678A (zh) 2019-07-01
JP7294599B2 (ja) 2023-06-20
CN111357116A (zh) 2020-06-30
WO2019098297A1 (ja) 2019-05-23
CN111357116B (zh) 2023-12-01
US20200395449A1 (en) 2020-12-17
EP3712955A1 (en) 2020-09-23
US11233129B2 (en) 2022-01-25
JPWO2019098297A1 (ja) 2020-11-19
EP3712955A4 (en) 2021-07-28

Similar Documents

Publication Publication Date Title
JP7404594B2 (ja) 半導体装置および半導体装置を含む半導体システム
TWI831755B (zh) ｐ型氧化物半導體膜及其形成方法
JP7457366B2 (ja) 半導体装置および半導体装置を含む半導体システム
JP7065440B2 (ja) 半導体装置の製造方法および半導体装置
TWI804527B (zh) 半導體裝置及半導體系統
TWI791674B (zh) 半導體裝置及半導體系統
TWI789456B (zh) 半導體裝置
JPWO2020013261A1 (ja) 積層構造体、積層構造体を含む半導体装置および半導体システム
JPWO2020013260A1 (ja) 半導体装置および半導体装置を含む半導体システム
WO2019098294A1 (ja) ｐ型酸化物半導体膜の形成方法
TW202135317A (zh) 半導體裝置及半導體系統
KR20220106816A (ko) 반도체 장치 및 반도체 시스템