TWI786699B - 半導體結構及其形成方法 - Google Patents
半導體結構及其形成方法 Download PDFInfo
- Publication number
- TWI786699B TWI786699B TW110123425A TW110123425A TWI786699B TW I786699 B TWI786699 B TW I786699B TW 110123425 A TW110123425 A TW 110123425A TW 110123425 A TW110123425 A TW 110123425A TW I786699 B TWI786699 B TW I786699B
- Authority
- TW
- Taiwan
- Prior art keywords
- isolation layer
- semiconductor substrate
- dielectric layer
- spacer structure
- wafer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 110
- 238000000034 method Methods 0.000 title claims description 42
- 238000002955 isolation Methods 0.000 claims abstract description 95
- 125000006850 spacer group Chemical group 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 4
- 238000005137 deposition process Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一種半導體結構包括第一晶圓、導電通孔、隔離層以及間隔結構。第一晶圓包括半導體基板、多層互連結構與介電層。半導體基板包括正面與背面。多層互連結構位於半導體基板的正面。介電層位於半導體基板的背面。導電通孔從介電層延伸至多層互連結構的導線。隔離層位於導電通孔與第一晶圓之間。間隔結構位於導電通孔與隔離層之間，其中間隔結構與導線分開。
Description
本揭露是有關於一種半導體結構以及一種形成半導體結構之方法。
隨著電子工業的快速發展，積體電路(IC)的發展已經實現了高效能與微型化。積體電路的材料與設計之技術進步已經產生了數代的積體電路，其中每一代都比前一代具有更小且更複雜的電路。
隨著單一晶片上的電子元件的數量快速地增加，已將三維(3D)積體電路佈局或堆疊晶片設計用於某些半導體元件，以克服與二維(2D)佈局相關的特徵尺寸與密度限制。一般來說，在三維積體電路的設計中，將兩個或多個半導體晶粒接合在一起，並且在每個晶粒之間形成電性連接。促進晶片到晶片電性連接的一種方法是使用矽通孔(through-silicon vias；TSV)。TSV是通過矽晶片的垂直電性連接，允許更簡化垂直排列的電子元件的互連，從而顯著降低積體電路佈局的複雜性以及多晶片電路的整體尺寸。與三維積體電路的設計支持的互連技術相關的一些好處包括加速數據交換、降低功耗與更高的輸入/輸出電壓密度。
本揭露之一技術態樣為一種半導體結構。
根據本揭露之一些實施方式，一種半導體結構包括第一晶圓、導電通孔、隔離層以及間隔結構。第一晶圓包括半導體基板、多層互連結構與介電層。半導體基板包括正面與背面。多層互連結構位於半導體基板的正面。介電層位於半導體基板的背面。導電通孔從介電層延伸至多層互連結構的導線。隔離層位於導電通孔與第一晶圓之間。間隔結構位於導電通孔與隔離層之間，其中間隔結構與導線分開。
在一些實施方式中，隔離層具有直線部分與位於直線部分上的漸縮部分，直線部分位於半導體基板中，且漸縮部分接觸介電層。
在一些實施方式中，間隔結構接觸隔離層的漸縮部分，且間隔結構與隔離層的直線部分分開。
在一些實施方式中，間隔結構位於隔離層的漸縮部分與導電通孔之間。
在一些實施方式中，隔離層更包括位於介電層上的水平部分。
在一些實施方式中，隔離層接觸導線。
在一些實施方式中，隔離層的頂表面與間隔結構的頂表面實質上共面。
在一些實施方式中，隔離層與間隔結構由相同的材料製成。
在一些實施方式中，隔離層接觸介電層的第一側壁與半導體基板的第二側壁，且介電層的第一側壁比半導體基板的第二側壁更傾斜。
在一些實施方式中，導電通孔包括頂部分、底部分與頸部分。頸部分位於頂部分與底部分之間，其中頸部分具有寬度，頸部分的寬度小於底部分的寬度。
在一些實施方式中，導電通孔的底部分與間隔結構分開。
在一些實施方式中，頂部分具有漸縮輪廓。
在一些實施方式中，半導體結構更包括第二晶圓與接合層。第二晶圓位於第一晶圓的半導體基板的正面上。接合層位於第一晶圓與第二晶圓之間。
本揭露之另一技術態樣為一種形成半導體結構之方法。
根據本揭露之一些實施方式，一種形成半導體結構之方法包括以下步驟。接合第二晶圓至第一晶圓，其中第一晶圓包括半導體基板與位於半導體基板的正面上的多層互連結構。形成介電層於半導體基板的背面上。蝕刻介電層、半導體基板與多層互連結構，以形成開口，使得多層互連結構的導線被暴露。形成隔離層，於導線、被開口暴露的半導體基板的側壁與被開口暴露的介電層的側壁上。形成間隔結構，於隔離層上。執行蝕刻製程，以移除導線上的隔離層的一部分。填充導電材料於開口中，以形成導電通孔。
在一些實施方式中，形成間隔結構，使得隔離層的漸縮部分接觸間隔結構，且隔離層的直線部分與間隔結構分開。
在一些實施方式中，形成間隔結構，使得間隔結構位於介電層上。
在一些實施方式中，執行蝕刻製程更包括移除介電層上的間隔結構的一部分。
在一些實施方式中，形成隔離層與形成間隔結構係使用不同的沉積製程。
在一些實施方式中，隔離層與間隔結構為氧化物層。
在一些實施方式中，形成開口，使得被開口暴露的介電層的側壁比被開口暴露的半導體基板的側壁更傾斜。
根據本揭露上述實施方式，由於間隔結構設置在隔離層上，故洩漏問題可以被避免。如此一來，半導體結構的效能可以被改善。
應當瞭解前面的一般說明和以下的詳細說明都僅是示例，並且旨在提供對本揭露的進一步解釋。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。
第1圖是根據本揭露之一些實施方式之半導體結構100的剖面圖，並且第2圖是第1圖的虛線區域R的局部放大圖。參閱第1圖與第2圖，半導體結構100包含第一晶圓W1、第二晶圓W2、接合層105、隔離層130、間隔結構140以及導電通孔150。第二晶圓W2通過接合層105接合至第一晶圓W1。
在一些實施方式中，第一晶圓W1包含半導體基板110、多個元件118、多層互連結構120以及介電層160。半導體基板110具有正面110f以及相對於正面110f的背面110b。元件118設置於半導體基板110的正面110f上。在一些實施方式中，元件118可以是主動元件（例如電晶體或二極體）、被動元件（例如電阻器或電容器）或其組合。
多層互連結構120設置於半導體基板110的正面110f上，並且連接到元件118。多層互連結構120包含多條導線122，其提供元件118之間的互連（佈線），以及導線122本身之間。導線122可以通過金屬間介電(inter-metal dielectric；IMD)層124彼此絕緣。多層互連結構120可以更包含設置在金屬間介電層124中用於連接導線122的各種導電通孔126。
介電層160設置於半導體基板110的背面110b上。在一些實施方式中，至少一個開口170通過介電層160、半導體基板110以及多層互連結構120的一部分，使得開口170暴露半導體基板110的側壁111與介電層160的側壁161。在一些實施方式中，開口170在介電層160與半導體基板110中具有不同的輪廓。舉例來說，開口170在介電層160中具有漸縮輪廓(tapered profile)，並且在半導體基板110中具有實質上直線輪廓(straight profile)。
隔離層130設置於介電層160的側壁161與半導體基板110的側壁111上。在一些實施方式中，隔離層130更延伸至介電層160的頂表面。隔離層130共形(conformal)於側壁161與側壁111。舉例來說，隔離層130具有接觸半導體基板110與多層互連結構120的直線部分132以及接觸介電層160的漸縮部分134。應注意到，此處的「直線(straight)」是指在Z軸方向上，直線部分132比漸縮部分134更直。直線部分132的延伸方向不需要平行於Z軸方向。在一些實施方式中，隔離層130更包含在介電層160的頂表面上的水平部分136。
間隔結構140設置於隔離層130上。舉例來說，間隔結構140接觸隔離層130的漸縮部分134。在一些實施方式中，間隔結構140與隔離層130的直線部分132分開。在一些其他的實施方式中，間隔結構140接觸隔離層130的直線部分132的頂部，並且間隔結構140與隔離層130的直線部分132的底部分開。也就是說，間隔結構140與被開口170暴露的導線122分開。
導電通孔150設置於被開口170暴露的導線122上以及半導體基板110與介電層160中。也就是說，導電通孔150電性連接於被開口170暴露的導線122。導電通孔150更接觸隔離層130的直線部分132與間隔結構140，但與隔離層130的漸縮部分134及水平部分136分開。如第2圖所示，導電通孔150包含頂部分152、底部分156以及位於頂部分152與底部分156之間的頸部分(neck portion)154。頂部分152與頸部分154設置在介電層160中，並且底部分156設置於半導體基板110中。在一些實施方式中，頂部分152的寬度w1是漸縮的。頂部分152具有（最大）寬度w1。頸部分154的（最小）寬度w2小於底部分156的寬度w3。頸部分154的寬度w2也小於頂部分152的寬度w1。換句話說，頸部分154的寬度w2小於頂部分152的寬度w1與底部分156的寬度w3。在一些實施方式中，底部分156的寬度變化小於頸部分154的寬度變化，並且亦小於頂部分152的寬度變化。舉例來說，底部分156的寬度w2是實質上不變的。換句話說，底部分156具有條形輪廓(strip profile)，而頂部分152具有漸縮輪廓。在一些實施方式中，導電通孔150的頂部分152與頸部分154接觸間隔結構140，而導電通孔150的底部分156與間隔結構140分開。
在一些實施方式中，隔離層130的頂表面131、間隔結構140的頂表面141以及導電通孔150的頂表面151實質上共面。在一些實施方式中，間隔結構140設置於隔離層130的漸縮部分134與導電通孔150之間。在本實施方式中，導電通孔150可視為基板通孔(through-substrate via)或矽通孔(through-silicon via；TSV)。
由於間隔結構140設置於隔離層130上，因此在蝕刻製程期間，隔離層130可以保留在半導體基板110的側壁111上，此將在以下的段落中詳細描述。如此一來，可以改善或避免洩漏問題（例如，導電通孔150至半導體基板110的洩漏）。
第3圖至第7圖是根據本揭露之一些實施方式於各個階段之形成半導體結構100的方法的剖面圖。
參閱第3圖，第二晶圓W2接合於第一晶圓W1的正面110f上。在一些實施方式中，接合層105設置於第一晶圓W1與第二晶圓W2之間，以進行熔融接合(fusion bonding)。舉例來說，在第一晶圓W1上設置接合層105，然後通過接合層105將第二晶圓W2接合於第一晶圓W1上。然而，本揭露之一些實施方式不限於此。在一些實施方式中，第二晶圓W2通過陽極接合(anodic bonding)製程或黏著接合(adhesive bonding)製程接合於第一晶圓W1上。
在一些實施方式中，第二晶圓W2是半導體材料，並且可以包含一些結構，例如包含漸變層(graded layer)或掩埋氧化物(buried oxide)的結構。在一些實施方式中，第二晶圓W2包含體矽(bulk silicon)，可以是未摻雜或已摻雜（例如，p型、n型或其組合）。其他適用於半導體元件的材料可以被使用。其他的材料，例如熔融二氧化矽、鍺、石英、藍寶石與玻璃，可以替代地用於第二晶圓W2。在一些實施方式中，接合層105是介電層，例如氧化物層或其他合適的材料。
第一晶圓Wl包含半導體基板110、元件118與多層互連結構120。半導體基板110包含元素半導體、化合物半導體、合金半導體，或其組合。元素半導體可例如鍺或矽。化合物半導體可包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。合金半導體可包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。
在一些實施方式中，元件118形成於半導體基板110的正面110f上，並且多層互連結構120形成於元件118上。多層互連結構120包含導線122、金屬間介電層124與導電通孔126。金屬間介電層124可由氧化矽(SiO2
)、氮化矽(SiN)、氮氧化矽(SiON)或其他合適的材料製成。
在第二晶圓W2接合於第一晶圓Wl上之後，可以在半導體基板110的背面110b上形成介電層160。介電層160可以由氧化矽(SiO2
)、氮化矽(SiN)、氮氧化矽(SiON)或其他合適的材料製成。
參閱第4圖，在形成介電層160之後，蝕刻介電層160、半導體基板110以及多層互連結構120，以形成開口170，使得導線122的其中一個通過開口170暴露。詳細來說，半導體基板110的側壁111與介電層160的側壁161通過開口170暴露。由於介電層160與半導體基板110包含不同的材料，因此開口170在介電層160與半導體基板110中的蝕刻輪廓不同。舉例來說，開口170在介電層160中具有漸縮輪廓，而在半導體基板110中具有實質上直線輪廓。換句話說，介電層160的側壁161比半導體基板110的側壁111更傾斜。在一些實施方式中，蝕刻介電層160、半導體基板110與多層互連結構120可以使用乾式蝕刻或溼式蝕刻方法。當使用乾式蝕刻時，處理氣體可包含CF4
、CHF3
、NF3
、SF6
、Br2
、HBr、Cl2
或其組合。稀釋氣體如N2
、O2
或Ar可以任選地使用。當使用溼式蝕刻時，蝕刻溶液（蝕刻劑）可包含NH4
OH:H2
O2
:H2
O(APM)、NH2
OH、KOH、HNO3
:NH4
F:H2
O等。
參閱第5圖，在蝕刻介電層160、半導體基板110與多層互連結構120之後，隔離層130共形地形成於導線122與半導體基板110的側壁111上。詳細來說，隔離層130層亦形成於介電層160的側壁161上，並且形成於介電層160上。隔離層130具有底部分138、位於底部分138上的直線部分132、直線部分132上的漸縮部分134，以及漸縮部分134上的水平部分136。隔離層130的底部分138接觸導線122，隔離層130的直線部分132接觸半導體基板110的側壁111，隔離層130的漸縮部分134接觸介電層160的側壁161，以及隔離層130的水平部分136接觸介電層160的頂表面163。在一些實施方式中，隔離層130具有在約100奈米(nm)至約800奈米的範圍間的厚度T1。例如，隔離層130的厚度T1約為400奈米。在一些實施方式中，隔離層130由氧化物製成，例如氧化矽(SiO2
)，或其他合適的材料。
參閱第6圖，在形成隔離層130之後，形成間隔結構140於隔離層130上。詳細來說，間隔結構140形成於介電層160上。在一些實施方式中，隔離層130的漸縮部分134接觸間隔結構140，並且隔離層130的直線部分132與間隔結構140分開。
在一些實施方式中，形成隔離層130與形成間隔結構140使用不同的沉積製程。例如，隔離層130可以使用原子層沉積(atomic layer deposition；ALD)製程，或其他合適的製程形成。間隔結構140可以使用電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程，或其他合適的製程形成。原子層沉積製程可以提供比電漿增強化學氣相沉積更好的階梯覆蓋(step coverage)。階梯覆蓋，也可稱為陰影(shadowing)，是指沉積於非平面或三維（例如，包含階梯或其他不規則性）表面上的薄膜的厚度均勻性水平。例如，間隔結構140未形成於隔離層130的直線部分132上，此表示階梯覆蓋相對較差（例如，由於用於沉積間隔結構140的電漿增強化學氣相沉積製程）。間隔結構140可以具有彎曲表面143。相較之下，隔離層130可視為薄膜，並且形成於半導體基板110的側壁111與介電層160的側壁161上，此表示具有較好的階梯覆蓋(例如，由於用於沉積隔離層130的原子層沉積製程)。在一些實施方式中，間隔結構140的厚度T2大於隔離層130的厚度T1。在一些實施方式中，間隔結構140的厚度T2在約500奈米至約3000奈米的範圍間。舉例來說，間隔結構140的厚度T2約為1500奈米。
在一些實施方式中，隔離層130與間隔結構140由相同的材料製成。舉例來說，隔離層130與間隔結構140由氧化物製成，例如由氧化矽(SiO2
)，或其他合適的材料製成。在一些其他的實施方式中，隔離層130與間隔結構140由不同的材料製成。
參閱第7圖，在形成間隔結構140之後，執行蝕刻製程，以移除導線122上的隔離層130的底部分138（見第6圖）。換句話說，移除隔離層130的底部分138（見第6圖），並且通過開口170暴露導線122。蝕刻製程更包含移除介電層160上的間隔結構140的部分。舉例來說，大部分的隔離層130與間隔結構140從暴露的水平表面被移除，在例如半導體基板110的側壁111的垂直表面上留下隔離層130與間隔結構140。此外，位於隔離層130的漸縮部分134上的間隔結構140的一部分未被移除，並且保護隔離層130的漸縮部分134不被蝕刻。在一些實施方式中，蝕刻製程是使用乾式蝕刻製程的擊穿蝕刻(punch etch)製程，前述的乾式蝕刻例如反應離子蝕刻(reactive ion etching；RIE)製程、濺射蝕刻製程，或其他合適的製程。在蝕刻製程之後，間隔結構140的厚度T2’等於或小於間隔結構140的厚度T2（見第6圖）。在一些實施方式中，間隔結構140的厚度T2’小於約500奈米。在一些其他的實施方式中，間隔結構140的厚度T2’小於約3000奈米。
由於介電層160的側壁161比半導體基板110的側壁111更傾斜，隔離層130的漸縮部分134比沒有間隔結構140的隔離層130的直線部分132更容易被蝕刻。若漸縮部分134被蝕刻，則半導體基板110的背面110b可能被暴露，並且在導電通孔150（見第1圖）與半導體基板110之間可能發生洩漏問題。然而，在第6圖中，由於間隔結構140形成於隔離層130上，尤其是在隔離層130的漸縮部分134上，間隔結構140保護隔離層130，使得隔離層130的漸縮部分134在蝕刻製程的期間不會被蝕刻。因此，導電通孔150與半導體基板110之間的漏電問題可以被改善或避免。
回到第1圖，在蝕刻製程完成之後，在開口170中填充導電材料，並執行平坦化製成，例如化學機械研磨(CMP)製程，以移除開口170外多餘的導電材料，使得導電通孔150形成於剩餘的開口170中。詳細來說，導電通孔150形成於導線122上，並且形成於多層互連結構120的一部分、半導體基板110與介電層160中。如此一來，可以獲得如第1圖所示的半導體結構100。
雖然本揭露已經將實施方式詳細地揭露如上，然而其他的實施方式也是可能的，並非用以限定本揭露。因此，所附之權利要求的精神及其範圍不應限於本揭露實施方式之說明。
本領域任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之改變或替換，因此所有的這些改變或替換都應涵蓋於本揭露所附權利要求的保護範圍之內。
100:半導體結構
105:接合層
110:半導體基板
110f:正面
110b:背面
111:側壁
118:元件
120:多層互連結構
122:導線
124:金屬間介電層
126:導電通孔
130:隔離層
131:頂表面
132:直線部分
134:漸縮部分
136:水平部分
138:底部分
140:間隔結構
141:頂表面
143:彎曲表面
150:導電通孔
151:頂表面
152:頂部分
154:頸部分
156:底部分
160:介電層
161:側壁
163:頂表面
170:開口
R:區域
T1:厚度
T2:厚度
T2’:厚度
W1:第一晶圓
W2:第二晶圓
w1:寬度
w2:寬度
w3:寬度
Z:軸
本揭露之態樣可從以下實施方式的詳細說明及隨附的圖式理解。
第1圖是根據本揭露之一些實施方式之半導體結構的剖面圖。
第2圖是第1圖的局部放大圖。
第3圖至第7圖是根據本揭露之一些實施方式於各個階段之形成半導體結構的方法的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:半導體結構
105:接合層
110:基板
110f:正面
110b:背面
111:側壁
118:元件
120:多層互連結構
122:導線
124:金屬間介電層
126:導電通孔
130:隔離層
132:直線部分
134:漸縮部分
136:水平部分
140:間隔結構
150:導電通孔
160:介電層
161:側壁
170:開口
R:區域
W1:第一晶圓
W2:第二晶圓
Z:軸
Claims (20)
- 一種半導體結構，包含： 一第一晶圓，包含： 一半導體基板，具有一正面與一背面； 一多層互連結構，位於該半導體基板的該正面上；以及 一介電層，位於該半導體基板的該背面上； 一導電通孔，從該介電層延伸至該多層互連結構的一導線； 一隔離層，位於該導電通孔與該第一晶圓之間；以及 一間隔結構，位於該導電通孔與該隔離層之間，其中該間隔結構與該導線分開。
- 如請求項1所述之半導體結構，其中該隔離層具有一直線部分與位於該直線部分上的一漸縮部分，該直線部分位於該半導體基板中，且該漸縮部分接觸該介電層。
- 如請求項2所述之半導體結構，其中該間隔結構接觸該隔離層的該漸縮部分，且該間隔結構與該隔離層的該直線部分分開。
- 如請求項2所述之半導體結構，其中該間隔結構位於該隔離層的該漸縮部分與該導電通孔之間。
- 如請求項2所述之半導體結構，其中該隔離層更包含位於該介電層上的一水平部分。
- 如請求項1所述之半導體結構，其中該隔離層接觸該導線。
- 如請求項1所述之半導體結構，其中該隔離層的一頂表面與該間隔結構的一頂表面實質上共面。
- 如請求項1所述之半導體結構，其中該隔離層與該間隔結構由相同的材料製成。
- 如請求項1所述之半導體結構，其中該隔離層接觸該介電層的一第一側壁與該半導體基板的一第二側壁，且該介電層的該第一側壁比該半導體基板的該第二側壁更傾斜。
- 如請求項1所述之半導體結構，其中該導電通孔包含： 一頂部分； 一底部分；以及 一頸部分，位於該頂部分與該底部分之間，其中該頸部分具有一寬度，該頸部分的該寬度小於該底部分的一寬度。
- 如請求項10所述之半導體結構，其中該導電通孔的該底部分與該間隔結構分開。
- 如請求項10所述之半導體結構，其中該頂部分具有一漸縮輪廓。
- 如請求項1所述之半導體結構，更包含： 一第二晶圓，位於該第一晶圓的該半導體基板的該正面上；以及 一接合層，位於該第一晶圓與該第二晶圓之間。
- 一種形成半導體結構之方法，包含： 接合一第二晶圓至一第一晶圓，其中該第一晶圓包含一半導體基板與位於該半導體基板的一正面上的一多層互連結構； 形成一介電層，於該半導體基板的一背面上； 蝕刻該介電層、該半導體基板與該多層互連結構，以形成一開口，使得該多層互連結構的一導線被暴露； 形成一隔離層，於該導線、被該開口暴露的該半導體基板的一側壁與被該開口暴露的該介電層的一側壁上； 形成一間隔結構，於該隔離層上； 執行一蝕刻製程，以移除該導線上的該隔離層的一部分；以及 填充一導電材料，於該開口中，以形成一導電通孔。
- 如請求項14所述之方法，其中形成該間隔結構，使得該隔離層的一漸縮部分接觸該間隔結構，且該隔離層的一直線部分與該間隔結構分開。
- 如請求項14所述之方法，其中形成該間隔結構，使得該間隔結構位於該介電層上。
- 如請求項16所述之方法，其中執行該蝕刻製程更包含移除該介電層上的該間隔結構的一部分。
- 如請求項14所述之方法，其中形成該隔離層與形成該間隔結構係使用不同的沉積製程。
- 如請求項14所述之方法，其中該隔離層與該間隔結構為氧化物層。
- 如請求項14所述之方法，其中形成該開口，使得被該開口暴露的該介電層的該側壁比被該開口暴露的該半導體基板的該側壁更傾斜。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/919,078 US11217525B1 (en) | 2020-07-01 | 2020-07-01 | Semiconductor structure and method of forming the same |
| US16/919,078 | 2020-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202203371A TW202203371A (zh) | 2022-01-16 |
| TWI786699B true TWI786699B (zh) | 2022-12-11 |
Family
ID=79010633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110123425A TWI786699B (zh) | 2020-07-01 | 2021-06-25 | 半導體結構及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11217525B1 (zh) |
| CN (1) | CN113889447A (zh) |
| TW (1) | TWI786699B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10354980B1 (en) * | 2018-03-22 | 2019-07-16 | Sandisk Technologies Llc | Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same |
| US20190237505A1 (en) * | 2012-04-18 | 2019-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Via Last Through-Vias |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11037908B2 (en) * | 2019-07-25 | 2021-06-15 | Sandisk Technologies Llc | Bonded die assembly containing partially filled through-substrate via structures and methods for making the same |
-
2020
- 2020-07-01 US US16/919,078 patent/US11217525B1/en active Active
-
2021
- 2021-06-25 TW TW110123425A patent/TWI786699B/zh active
- 2021-06-30 CN CN202110733369.3A patent/CN113889447A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20190237505A1 (en) * | 2012-04-18 | 2019-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Via Last Through-Vias |
| US10354980B1 (en) * | 2018-03-22 | 2019-07-16 | Sandisk Technologies Llc | Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US11217525B1 (en) | 2022-01-04 |
| TW202203371A (zh) | 2022-01-16 |
| CN113889447A (zh) | 2022-01-04 |
| US20220005758A1 (en) | 2022-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11728347B2 (en) | Method of manufacturing an integrated circuit device | |
| US8399180B2 (en) | Three dimensional integration with through silicon vias having multiple diameters | |
| US8309402B2 (en) | Method of fabricating oxide material layer with openings attached to device layers | |
| US11114401B2 (en) | Bonding structure and method for manufacturing the same | |
| CN107492533B (zh) | 封装结构及其封装方法 | |
| US20070218678A1 (en) | Method of manufacturing wafer level stack package | |
| KR20130114000A (ko) | 상호연결된 스택형 디바이스 웨이퍼들을 구비한 집적회로 시스템을 제공하는 방법 및 장치 | |
| US20110260297A1 (en) | Through-substrate via and fabrication method thereof | |
| US11658070B2 (en) | Method of forming semiconductor structure | |
| US20210175117A1 (en) | Metal lead, semiconductor device and methods of fabricating the same | |
| TWI803013B (zh) | 製造半導體裝置的方法 | |
| TWI788725B (zh) | 具有屏蔽結構的半導體元件 | |
| CN114388434A (zh) | 用于改进通孔集成的自组装单分子层的应用 | |
| CN113644039B (zh) | 半导体结构及其形成方法 | |
| US11004741B2 (en) | Profile of through via protrusion in 3DIC interconnect | |
| TWI786699B (zh) | 半導體結構及其形成方法 | |
| TWI732670B (zh) | 半導體結構及其形成方法 | |
| CN105826279A (zh) | 半导体结构及其形成方法 | |
| Chen et al. | Implementation of memory stacking on logic controller by using 3DIC 300mm backside TSV process integration | |
| US20230178478A1 (en) | Interconnect structure of a semiconductor component and methods for producing the structure | |
| TWI708325B (zh) | 半導體結構及其製造方法 | |
| TW201401507A (zh) | 半導體元件與其製作方法 | |
| US20230075263A1 (en) | Wafer bonding method using selective deposition and surface treatment | |
| US20240105644A1 (en) | Semiconductor die package and methods of formation | |
| US11456353B2 (en) | Semiconductor structure and manufacturing method thereof |