TWI783552B - 基於資料的極性寫入操作 - Google Patents

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內維爾 Ｎ 迦耶拉
虹美 王
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Abstract

本發明描述用於基於資料之極性寫入操作之方法、系統及裝置。一寫入命令可導致將一資料集寫入至一組記憶體胞元。為寫入該資料集，可使用基於待寫入至該等記憶體胞元之資料之一邏輯狀態跨該等記憶體胞元施加電壓之一寫入操作。在該寫入操作之一第一時間間隔期間，可基於待寫入至一記憶體胞元之一資料位元之一邏輯狀態跨該記憶體胞元施加一電壓。在該寫入操作之一第二時間間隔期間，可基於藉由該記憶體胞元在該第一時間間隔期間傳導之一電荷量跨該記憶體胞元施加一電壓。

Description

基於資料的極性寫入操作
技術領域係關於基於資料之極性寫入操作。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似者。藉由將一記憶體裝置內之記憶體胞元程式化為各種狀態而儲存資訊。舉例而言，二進位記憶體胞元可經程式化為兩個支援狀態之一者，其等通常藉由一邏輯1或一邏輯0表示。在一些實例中，一單一記憶體胞元可支援多於兩個狀態，可儲存該等狀態之任一者。為存取所儲存之資訊，一組件可讀取或感測記憶體裝置中之至少一個儲存狀態。為儲存資訊，一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置及記憶體胞元，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、自選擇記憶體、硫屬化物記憶體技術等等。記憶體胞元可為揮發性或非揮發性。
本專利申請案主張Sarpatwari等人在2020年7月15日申請之讓渡給其受讓人之標題為「DATA-BASED POLARITY WRITE OPERATIONS」之美國專利申請案第16/929,884號之優先權，該案之全部內容特此以引用之方式併入。
用於將一邏輯值寫入至一記憶體胞元之一操作可包含一程式化操作。在程式化操作期間，可基於待寫入至記憶體胞元之一資料位元之一邏輯值將一負或正程式化電壓施加至記憶體胞元。在未考量已儲存於記憶體胞元中之資料之情況下基於傳入資料選擇一程式化電壓之一極性之一寫入操作可被稱為一「強制寫入」操作。
用於將一邏輯值(例如，一設定或重設狀態)寫入至一記憶體胞元之一替代操作可包含一預讀取操作及一程式化操作。在預讀取操作期間，可跨一記憶體胞元施加一負預讀取電壓以判定藉由記憶體胞元儲存之一邏輯值(例如，獨立於待寫入至記憶體胞元之一資料位元之一邏輯值)。在程式化操作期間，可跨記憶體胞元施加一負、中性或正程式化電壓以基於藉由記憶體胞元儲存之邏輯值及待寫入至記憶體胞元之邏輯值將一邏輯值寫入至記憶體胞元。負及正程式化電壓之一量值可大於負預讀取電壓之一量值。始終施加一負預讀取電壓之一寫入操作可被稱為一「預設寫入」操作。「預設寫入」操作可藉由減少施加至胞元之高量值程式化脈衝之數量(例如，藉由在判定胞元已儲存一設定狀態之情況下未施加較大負程式化電壓)而減少對記憶體胞元之壓力。但對於當前儲存一設定狀態且經程式化為一重設狀態之胞元，「預設寫入」可使用比「強制寫入」更多之功率(例如，從負預讀取電壓轉變為正程式化電壓可使用比從一中性電壓轉變為正程式化電壓更多之能量)。
根據本文中描述之態樣，可使用基於傳入資料之一增強寫入操作。在一些實例中，針對一記憶體胞元起始之一寫入操作之一預讀取操作可使用基於一傳入資料位元之一邏輯值之一預讀取電壓。舉例而言，若傳入資料位元與一設定狀態相關聯，則預讀取電壓可為一負預讀取電壓。否則，若傳入資料位元與一重設狀態相關聯，則預讀取電壓可為一正預讀取電壓。基於傳入資料選擇一預讀取極性之一寫入操作可被稱為一「極性寫入」操作。
藉由基於待寫入至一記憶體胞元之一傳入資料位元之一邏輯值而選擇施加至該記憶體胞元之一預讀取電壓之一極性，可減小從一預讀取電壓至一程式化電壓之一轉變之一平均量值，從而節能。即，從一負預讀取電壓至一正程式化電壓之轉變可替換為從一正預讀取電壓至一正程式化電壓之較小轉變。又，藉由基於待寫入至一記憶體胞元之一傳入資料位元之一邏輯值而選擇施加至該記憶體胞元之一預讀取電壓之一極性，在待寫入至記憶體胞元之一邏輯值匹配藉由記憶體胞元儲存之邏輯值時可保存記憶體胞元之一狀態，即，可跳過記憶體胞元之一程式化操作，從而節能且保存記憶體胞元之狀態。
極性寫入操作可結合預設寫入操作及/或強制寫入操作使用。在一些實例中，接收多個寫入命令之一記憶體裝置可針對寫入命令之一第一子集執行極性寫入操作且針對寫入操作之一第二子集執行強制寫入操作。記憶體裝置可針對寫入命令之一第三子集進一步執行預設寫入操作。在一些情況中，記憶體裝置可基於與一記憶體胞元相關聯之漂移量而判定是否針對該記憶體胞元執行一極性寫入操作、一預設寫入操作或一強制寫入操作。
最初在如參考圖1及圖2描述之記憶體系統及晶粒之背景內容中描述本發明之特徵。在如參考圖3至圖7描述之一方塊圖、時序圖及一分佈圖之背景內容中描述本發明之特徵。藉由與基於資料之極性寫入操作有關之一設備圖及流程圖進一步繪示且參考設備圖及流程圖描述本發明之此等及其他特徵，如參考圖8至圖11描述。
圖1繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一系統之一實例。系統100可包含一主機裝置105、一記憶體裝置110、及將主機裝置105與記憶體裝置110耦合的複數個通道115。系統100可包含一或多個記憶體裝置，但可在一單一記憶體裝置(例如，記憶體裝置110)之背景內容中描述一或多個記憶體裝置110之態樣。
系統100可包含一電子裝置之部分，諸如一運算裝置、一行動運算裝置、一無線裝置、一圖形處理裝置、一車輛或其他系統。舉例而言，系統100可繪示一電腦、一膝上型電腦、一平板電腦、一智慧型電話、一蜂巢式電話、一可穿戴裝置、一網際網路連接裝置、一車輛控制器或類似者之態樣。記憶體裝置110可為可操作以儲存用於系統100之一或多個其他組件之資料之系統之一組件。
系統100之至少部分可為主機裝置105之實例。主機裝置105可為使用記憶體來執行程序之一裝置內(諸如一運算裝置、一行動運算裝置、一無線裝置、一圖形處理裝置、一電腦、一膝上型電腦、一平板電腦、一智慧型電話、一蜂巢式電話、一可穿戴裝置、一網際網路連接裝置、一車輛控制器、或某一其他固定或攜帶型電子裝置以及其他實例內)之一處理器或其他電路之一實例。在一些實例中，主機裝置105可係指實施一外部記憶體控制器120之功能之硬體、韌體、軟體、或其等之一組合。在一些實例中，外部記憶體控制器120可被稱為一主機或一主機裝置105。
一記憶體裝置110可為可操作以提供可由系統100使用或引用之實體記憶體位址/空間的一獨立裝置或一組件。在一些實例中，一記憶體裝置110可經組態以與一或多個不同類型之主機裝置105一起工作。主機裝置105與記憶體裝置110之間之傳訊可操作以支援以下一或多者：用以調變信號之調變方案；用於傳遞信號之各種接腳組態；用於主機裝置105及記憶體裝置110之實體封裝之各種外觀尺寸；主機裝置105與記憶體裝置110之間之時脈傳訊及同步；時序約定；或其他因數。
記憶體裝置110可操作以儲存用於主機裝置105之組件之資料。在一些實例中，記憶體裝置110可充當主機裝置105之一從屬型裝置(例如，回應於且執行由主機裝置105透過外部記憶體控制器120提供之命令)。此等命令可包含用於一寫入操作之一寫入命令、用於一讀取操作之一讀取命令、用於一再新操作之一再新命令、或其他命令之一或多者。
主機裝置105可包含一外部記憶體控制器120、一處理器125、一基本輸入/輸出系統(BIOS)組件130、或其他組件(諸如一或多個周邊組件或一或多個輸入/輸出控制器)之一或多者。主機裝置之組件可使用一匯流排135彼此耦合。
處理器125可操作以針對系統100之至少部分或主機裝置105之至少部分提供控制或其他功能性。處理器125可為一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件、或此等組件之一組合。在此等實例中，處理器125可為一中央處理單元(CPU)、一圖形處理單元(GPU)、一通用GPU (GPGPU)、或一系統單晶片(SoC)之一實例以及其他實例。在一些實例中，外部記憶體控制器120可由處理器125實施或為處理器125之一部分。
BIOS組件130可為包含經操作為韌體之一BIOS之一軟體組件，其可初始化並運行系統100或主機裝置105之各種硬體組件。BIOS組件130亦可管理處理器125與系統100或主機裝置105之各種組件之間之資料流。BIOS組件130可包含儲存於唯讀記憶體(ROM)、快閃記憶體或其他非揮發性記憶體之一或多者中之一程式或軟體。
在一些實例中，系統100或主機裝置105可包含一I/O控制器。一I/O控制器可管理處理器125與(若干)周邊組件、輸入裝置或輸出裝置之間之資料通信。I/O控制器可管理未整合至系統100或主機裝置105中或未與其等整合之周邊設備。在一些實例中，I/O控制器可表示至外部周邊組件之一實體連接或埠。
在一些實例中，系統100或主機裝置105可包含一輸入組件、一輸出組件或該兩者。一輸入組件可表示系統100外部之一裝置或信號，其向系統100或其組件提供資訊、信號或資料。在一些實例中，一輸入組件可包含一使用者介面或與其他裝置或介於其他裝置之間之介面。在一些實例中，一輸入組件可為經由一或多個周邊組件而與系統100介接或可藉由一I/O控制器管理之一周邊設備。一輸出組件可表示系統100外部之一裝置或信號，其可操作以從系統100或其組件之任一者接收一輸出。一輸出組件之實例可包含一顯示器、音訊揚聲器、一印刷裝置、一印刷電路板上之另一處理器及其他輸出組件。在一些實例中，一輸出設備可為經由一或多個周邊組件而與系統100介接或可藉由一I/O控制器管理之一周邊設備。
記憶體裝置110可包含用以支援用於資料儲存之一所要容量或一指定容量之一裝置記憶體控制器155及一或多個記憶體晶粒160 (例如，記憶體晶片)。各記憶體晶粒160可包含一本端記憶體控制器165 (例如，本端記憶體控制器165-a、本端記憶體控制器165-b、本端記憶體控制器165-N)及一記憶體陣列170 (例如，記憶體陣列170-a、記憶體陣列170-b、記憶體陣列170-N)。一記憶體陣列170可為一記憶體胞元集合(例如，一或多個柵格、一或多個記憶體庫、一或多個微磚、一或多個區段)，其中各記憶體胞元可操作以儲存至少一個資料位元。包含兩個或更多個記憶體晶粒之一記憶體裝置110可被稱為一多晶粒記憶體或一多晶粒封裝或一多晶片記憶體或一多晶片封裝。
記憶體晶粒160可為一個二維(2D)記憶體胞元陣列之一實例或可為一個三維(3D)記憶體胞元陣列之一實例。一2D記憶體晶粒160可包含一單一記憶體陣列170。一3D記憶體晶粒160可包含可堆疊於彼此頂部上或定位成彼此相鄰(例如，相對於一基板)的兩個或更多個記憶體陣列170。在一些實例中，一3D記憶體晶粒160中之記憶體陣列170可被稱為層疊、層級、層或晶粒。一3D記憶體晶粒160可包含任何數量個堆疊記憶體陣列170 (例如，兩個高、三個高、四個高、五個高、六個高、七個高、八個高)。在一些3D記憶體晶粒160中，不同層疊可共用至少一條共同存取線使得一些層疊可共用一列線或行線之一或多者。
裝置記憶體控制器155可包含可操作以控制記憶體裝置110之操作的電路、邏輯或組件。裝置記憶體控制器155可包含使記憶體裝置110能夠執行各種操作的硬體、韌體或指令且可操作以接收、傳輸或執行與記憶體裝置110之組件有關之命令、資料或控制資訊。裝置記憶體控制器155可操作以與外部記憶體控制器120、一或多個記憶體晶粒160、或處理器125之一或多者通信。在一些實例中，裝置記憶體控制器155可控制本文中結合記憶體晶粒160之本端記憶體控制器165描述之記憶體裝置110之操作。
在一些實例中，記憶體裝置110可從主機裝置105接收資料或命令或該兩者。舉例而言，記憶體裝置110可接收指示記憶體裝置110將儲存用於主機裝置105之資料的一寫入命令或指示記憶體裝置110將儲存於一記憶體晶粒160中之資料提供至主機裝置的一讀取命令。
一本端記憶體控制器165 (例如，在一記憶體晶粒160本端)可操作以控制記憶體晶粒160之操作。在一些實例中，一本端記憶體控制器165可操作以與裝置記憶體控制器155通信(例如，接收或傳輸資料或命令或該兩者)。在一些實例中，一記憶體裝置110可不包含一裝置記憶體控制器155及一本端記憶體控制器165，或外部記憶體控制器120可執行本文中描述之各種功能。因而，一本端記憶體控制器165可操作以與裝置記憶體控制器155通信，與其他本端記憶體控制器165通信，或與外部記憶體控制器120或處理器125或其等之一組合直接通信。可包含於裝置記憶體控制器155或本端記憶體控制器165或該兩者中之組件之實例可包含用於(例如，從外部記憶體控制器120)接收信號之接收器、用於傳輸信號(例如，至外部記憶體控制器120)之傳輸器、用於解碼或解調變所接收信號之解碼器、用於編碼或調變待傳輸信號之編碼器、或可操作用於支援裝置記憶體控制器155或本端記憶體控制器165或該兩者之所描述操作之各種其他電路或控制器。
外部記憶體控制器120可操作以實現系統100或主機裝置105之組件(例如，處理器125)與記憶體裝置110之間之資訊、資料或命令之一或多者之傳遞。外部記憶體控制器120可轉換或轉譯在主機裝置105之組件與記憶體裝置110之間交換之通信。在一些實例中，可藉由處理器125實施外部記憶體控制器120或系統100或主機裝置105之其他組件或其在本文中描述之功能。舉例而言，外部記憶體控制器120可為藉由處理器125或系統100或主機裝置105之其他組件實施之硬體、韌體、或軟體、或其等之某一組合。儘管外部記憶體控制器120被描繪為在記憶體裝置110外部，然在一些實例中，可藉由一記憶體裝置110之一或多個組件(例如，一裝置記憶體控制器155、一本端記憶體控制器165)實施外部記憶體控制器120或其在本文中描述之功能或反之亦然。
主機裝置105之組件可使用一或多個通道115與記憶體裝置110交換資訊。通道115可操作以支援外部記憶體控制器120與記憶體裝置110之間之通信。各通道115可為在主機裝置105與記憶體裝置之間載送資訊之傳輸媒體之實例。各通道115可包含在與系統100之組件相關聯之端子之間的一或多個信號路徑或傳輸媒體(例如，導體)。一信號路徑可為可操作以載送一信號之一導電路徑之一實例。舉例而言，一通道115可包含一第一端子，其包含主機裝置105處之一或多個接腳或襯墊及記憶體裝置110處之一或多個接腳或襯墊。一接腳可為系統100之一裝置之一導電輸入或輸出點之一實例，且一接腳可操作以充當一通道之部分。
通道115 (及相關聯信號路徑及端子)可專用於傳遞一或多個類型之資訊。舉例而言，通道115可包含一或多個命令及位址(CA)通道186、一或多個時脈信號(CK)通道188、一或多個資料(DQ)通道190、一或多個其他通道192、或其等之一組合。在一些實例中，可使用單倍資料速率(SDR)傳訊或雙倍資料速率(DDR)傳訊經由通道115傳遞傳訊。在SDR傳訊中，可針對各時脈循環(例如，在一時脈信號之一上升或下降邊緣上)登錄一信號之一個調變符號(例如，信號位準)。在DDR傳訊中，可針對各時脈循環(例如，在一時脈信號之一上升邊緣及一下降邊緣兩者上)登錄一信號之兩個調變符號(例如，信號位準)。
在一些實例中，CA通道186可操作以在主機裝置105與記憶體裝置110之間傳遞命令，包含與該等命令相關聯之控制資訊(例如，位址資訊)。舉例而言，CA通道186可包含具有所要資料之一位址之一讀取命令。在一些實例中，一CA通道186可包含用以解碼位址或命令資料之一或多者的任何數目個信號路徑(例如，八個或九個信號路徑)。
在一些實例中，資料通道190可操作以在主機裝置105與記憶體裝置110之間傳遞資料或控制資訊之一或多者。舉例而言，資料通道190可傳遞待寫入至記憶體裝置110之資訊(例如，雙向)或從記憶體裝置110讀取之資訊。
通道115可包含任何數量個信號路徑(包含一單一信號路徑)。在一些實例中，一通道115可包含多個個別信號路徑。舉例而言，一通道可為x4 (例如，包含四個信號路徑)、x8 (例如，包含八個信號路徑)、x16 (包含十六個信號路徑)等。
可使用一或多個不同調變方案來調變經由通道115傳遞之信號。在一些實例中，可使用二進位符號(或二進位級)調變方案來調變在主機裝置105與記憶體裝置110之間傳遞之信號。二進位符號調變方案可為一M進位調變方案之一實例，其中M等於2。二進位符號調變方案之各符號可操作以表示一個數位資料位元(例如，一符號可表示一邏輯1或一邏輯0)。二進位符號調變方案之實例包含(但不限於)不歸零(NRZ)、單極編碼、雙極編碼、曼徹斯特編碼、具有兩個符號之脈幅調變(PAM) (例如，PAM2)及/或其他二進位符號調變方案。
為節能，一記憶體控制器(例如，一外部記憶體控制器120、一裝置記憶體控制器155或一本端記憶體控制器165)可使用基於傳入資料之一增強寫入操作。在一些實例中，記憶體控制器可在針對一記憶體胞元起始之一寫入操作之一預讀取操作期間使用基於一傳入資料位元之一邏輯值之一預讀取電壓。舉例而言，若傳入資料位元與一設定狀態相關聯，則預讀取電壓可為一負預讀取電壓。否則，若傳入資料位元與一重設狀態相關聯，則預讀取電壓可為一正預讀取電壓。基於傳入資料選擇一預讀取極性之一寫入操作可被稱為一極性寫入操作。
藉由基於待寫入至一記憶體胞元之一傳入資料位元之一邏輯值而選擇施加至該記憶體胞元之一預讀取電壓之一極性，可減小從一預讀取電壓至一程式化電壓之一轉變之一平均量值，從而節能。即，從一負預讀取電壓至一正程式化電壓之轉變可替換為從一正預讀取電壓至一正程式化電壓之較小轉變。又，藉由基於待寫入至一記憶體胞元之一傳入資料位元之一邏輯值而選擇施加至該記憶體胞元之一預讀取電壓之一極性，在待寫入至一記憶體胞元之一邏輯值匹配藉由該記憶體胞元儲存之邏輯值時可保存該記憶體胞元之一狀態。
極性寫入操作可結合一預設寫入操作及/或一強制寫入操作使用。在一些實例中，接收多個寫入命令之一記憶體控制器可針對寫入命令之一第一子集執行極性寫入操作且針對寫入操作之一第二子集執行強制寫入操作。記憶體控制器可針對寫入命令之一第三子集進一步執行預設寫入操作。在一些情況中，記憶體控制器可基於與一記憶體胞元相關聯之漂移量而判定是否針對該記憶體胞元執行一極性寫入操作、一預設寫入操作或一強制寫入操作。
圖2繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一記憶體晶粒之一實例。記憶體晶粒200可為參考圖1描述之記憶體晶粒160之一實例。在一些實例中，記憶體晶粒200可被稱為一記憶體晶片、一記憶體裝置、或一電子記憶體設備。記憶體晶粒200可包含一或多個記憶體胞元205，其等可各自經程式化以儲存不同邏輯狀態(例如，一組兩個或更多個可能狀態之一程式化狀態)。舉例而言，一記憶體胞元205可操作以一次儲存一個資訊位元(例如，一邏輯0或一邏輯1)。在一些實例中，一記憶體胞元205 (例如，一多位階記憶體胞元205)可操作以一次儲存多於一個資訊位元(例如，一邏輯00、邏輯01、邏輯10、一邏輯11)。在一些實例中，記憶體胞元205可經配置成一陣列，諸如參考圖1描述之一記憶體陣列170。
一記憶體胞元205可使用一可組態材料(其可被稱為一記憶體元件、一記憶體儲存元件、一材料元件、一材料記憶體元件、一材料部分、或一極性寫入材料部分等等)來儲存一邏輯狀態。一記憶體胞元205之一可組態材料可係指基於硫屬化物之儲存組件。舉例而言，硫屬化物儲存元件可用於一相變記憶體(PCM)胞元、一定限記憶體胞元或一自選擇記憶體胞元中。可運用一存取操作將一邏輯狀態寫入至記憶體胞元205。
記憶體晶粒200可包含配置成一圖案(諸如一柵格狀圖案)的存取線(例如，列線210及行線215)。存取線可由一或多個導電材料形成。在一些實例中，列線210可被稱為字線。在一些實例中，行線215可被稱為數位線或位元線。在不失理解或操作之情況下，對存取線、列線、行線、字線、數位線或位元線或其等類似物之引用可互換。可將記憶體胞元205定位於列線210及行線215之相交點處。
可藉由啟動或選擇存取線(諸如一列線210或一行線215之一或多者)對記憶體胞元205執行諸如讀取及寫入之操作。藉由加偏壓於一列線210及一行線215 (例如，將一電壓施加至列線210或行線215)，可在其等相交點處存取一單一記憶體胞元205。呈二維或三維組態之一列線210及一行線215之相交點可被稱為一記憶體胞元205之一位址。一存取線可為與一記憶體胞元205耦合之一導電線且可用於對記憶體胞元205執行存取操作。
可透過一列解碼器220或一行解碼器225控制存取記憶體胞元205。舉例而言，一列解碼器220可從本端記憶體控制器245接收一列位址且基於所接收之列位址啟動一列線210。一行解碼器225可從本端記憶體控制器245接收一行位址且可基於所接收之行位址啟動一行線215。存取操作可為一讀取操作或一寫入操作。在一些情況中，可存在多於一種類型之寫入操作。舉例而言，寫入操作可為一極性寫入操作、一預設寫入操作或一強制寫入操作。對於各類型之寫入操作，電壓極性及量值可變化。
感測組件230可操作以偵測一記憶體胞元205之一狀態(例如，一材料狀態、一電阻、一臨限狀態)且基於所儲存狀態判定記憶體胞元205之一邏輯狀態。感測組件230可包含用以放大或以其他方式轉換由存取記憶體胞元205所致之一信號的一或多個感測放大器。感測組件230可比較從記憶體胞元205偵測之一信號與一參考235 (例如，一參考電壓)。記憶體胞元205之所偵測邏輯狀態可提供為感測組件230之一輸出(例如，至一輸入/輸出240)，且可向包含記憶體晶粒200之一記憶體裝置之另一組件指示所偵測邏輯狀態。在一些實例中，感測組件230可經組態成雙極性組態。即，感測組件230可與列線210及行線215耦合。在此等情況中，感測組件230可經組態以從列線210或行線215感測藉由一記憶體胞元205儲存之邏輯狀態。
本端記憶體控制器245可透過各種組件(例如，列解碼器220、行解碼器225、感測組件230)控制記憶體胞元205之存取。本端記憶體控制器245可為參考圖1描述之本端記憶體控制器165之一實例。在一些實例中，列解碼器220、行解碼器225及感測組件230之一或多者可與本端記憶體控制器245共置。本端記憶體控制器245可操作以從一或多個不同記憶體控制器(例如，與一主機裝置105相關聯之一外部記憶體控制器120、與記憶體晶粒200相關聯之另一控制器)接收命令或資料之一或多者，將命令或資料(或該兩者)轉譯成可由記憶體晶粒200使用之資訊，對記憶體晶粒200執行一或多個操作，且基於執行一或多個操作將資料從記憶體晶粒200傳遞至一主機裝置105。本端記憶體控制器245可產生列信號及行位址信號以啟動目標列線210及目標行線215。本端記憶體控制器245亦可產生及控制在記憶體晶粒200之操作期間所使用之各種電壓或電流。一般而言，本文中論述之一施加電壓或電流之振幅、形狀、或持續時間可變化且可針對在操作記憶體晶粒200中論述之各種操作而不同。
本端記憶體控制器245可操作以對記憶體晶粒200之一或多個記憶體胞元205執行一或多個存取操作。存取操作之實例可包含一寫入操作、一讀取操作、一再新操作、一預充電操作、或一啟動操作等等。在一些實例中，可藉由本端記憶體控制器245回應於(例如，來自一主機裝置105之)各種存取命令而執行或以其他方式協調存取操作。本端記憶體控制器245可操作以執行此處未列出之其他存取操作或與記憶體晶粒200之操作有關之與存取記憶體胞元205不直接有關的其他操作。
本端記憶體控制器245可操作以對記憶體晶粒200之一或多個記憶體胞元205執行一寫入操作(例如，一程式化操作)。在一寫入操作期間，記憶體晶粒200之一記憶體胞元205可經程式化以儲存一所要邏輯狀態。本端記憶體控制器245可識別對其執行寫入操作之一目標記憶體胞元205。本端記憶體控制器245可識別與目標記憶體胞元205耦合之一目標列線210及一目標行線215 (例如，目標記憶體胞元205之位址)。本端記憶體控制器245可啟動目標列線210及目標行線215 (例如，將一電壓施加至列線210或行線215)以存取目標記憶體胞元205。本端記憶體控制器245可在寫入操作期間將一特定信號(例如，寫入脈衝)施加至行線215以將一特定狀態儲存於記憶體胞元205之儲存元件中。用作寫入操作之部分之脈衝可包含一持續時間內之一或多個電壓位準。
在一些情況中，用於一記憶體胞元之寫入操作可包含一單一程式化操作。在程式化操作期間，可基於待寫入至一記憶體胞元之一資料位元之一邏輯值跨該記憶體胞元施加一單一負或正程式化電壓。舉例而言，若將一設定狀態寫入至記憶體胞元，則本端記憶體控制器245可跨記憶體胞元施加一負程式化電壓。在一些情況中，負程式化電壓可等於或大於在一預設寫入操作期間施加之一負程式化電壓。否則，若將一重設狀態寫入至記憶體胞元，則本端記憶體控制器245可跨記憶體胞元施加一正程式化電壓。在一些情況中，正程式化電壓可等於或大於在一預設寫入操作期間施加之一正程式化電壓。不包含一預讀取操作之一寫入操作可被稱為一強制寫入操作。在一些情況中，使用一強制寫入操作來補償一記憶體胞元可能發生之電壓臨限漂移，例如，基於在一持續時間內未被存取或基於記憶體胞元之一操作壽命。
在其他情況中，寫入操作可包含多個操作。舉例而言，寫入操作可包含用於判定一標定記憶體胞元當前是否儲存一設定或重設狀態的一預讀取操作。在預讀取操作期間，本端記憶體控制器245可跨標定記憶體胞元施加一負預讀取電壓，而無關於待寫入至記憶體胞元之一資料位元之一邏輯值。負預讀取電壓之一量值可介於儲存一設定狀態之一記憶體胞元之一臨限電壓與儲存一重設狀態之一記憶體胞元之一臨限電壓之間。預讀取電壓之電壓位準亦可被稱為一定界電壓。當跨標定記憶體胞元施加負預讀取電壓時，本端記憶體控制器245可監測流動通過本端記憶體控制器245之電流量。若流動通過本端記憶體控制器245之電流超過一臨限值(其亦可被稱為一「快速跳動」事件)，則本端記憶體控制器245可判定記憶體胞元儲存一特定邏輯值(例如，一設定狀態)。否則，本端記憶體控制器245可判定記憶體胞元儲存一重設狀態或記憶體胞元儲存一設定狀態，但記憶體胞元之臨限電壓已漂移至低於負預讀取電壓。
在執行預讀取操作之後，本端記憶體控制器245可基於預讀取操作之結果及待寫入至記憶體胞元之一資料位元之一狀態而執行一程式化操作以完成寫入操作。舉例而言，若本端記憶體控制器245偵測一快速跳動事件且將一設定狀態寫入至記憶體胞元，則本端記憶體控制器245可判定記憶體胞元已儲存一設定狀態且在程式化操作期間移除跨記憶體胞元施加之預讀取電壓(其亦可被稱為跨記憶體胞元施加一中性程式化電壓)。因此，記憶體胞元可藉由寫入操作維持設定狀態(例如，或「讀取再新」)。在一些情況中，記憶體胞元可被稱為基於將記憶體胞元之一臨限電壓重設為一基線(非漂移)位準之寫入操作而取再新。在另一實例中，若本端記憶體控制器245偵測一快速跳動事件且將一重設狀態寫入至記憶體胞元，則本端記憶體控制器245可判定記憶體胞元當前儲存一設定狀態且可在程式化操作期間跨記憶體胞元施加一正程式化電壓。基於跨儲存設定狀態之記憶體胞元施加正程式化電壓，可將記憶體胞元寫入至重設狀態。
在又另一實例中，若本端記憶體控制器245未能偵測快速跳動事件，則本端記憶體控制器245可基於待寫入至記憶體胞元之一資料位元之狀態在程式化操作期間跨記憶體胞元施加一修改程式化電壓。舉例而言，若將一設定狀態寫入至記憶體胞元，則本端記憶體控制器245可跨記憶體胞元施加一較大負程式化電壓。否則，若將一重設狀態寫入至記憶體胞元，則本端記憶體控制器245可跨記憶體胞元施加一正程式化電壓，其中正程式化電壓之一量值可大於負預讀取電壓之一量值及/或等效於負程式化電壓之一量值。因此，若將一重設狀態寫入至記憶體胞元，則本端記憶體控制器245可始終從負預讀取電壓轉變為正程式化電壓。始終施加一負預讀取電壓之一寫入操作可被稱為一「預設寫入」操作。
從負預讀取電壓轉變為一負或一正程式化電壓可消耗能量。在任一情況中，可基於方程式~(.5 * Ctot * (VPGM － VRD ) VPGM )判定藉由轉變消耗之能量的量，其中Ctot 表示與存取記憶體胞元相關聯之電容量；VPGM 表示程式化電壓，且VRD 表示預讀取電壓。因此，從負預讀取電壓轉變為正程式化電壓可相對於從負預讀取電壓轉變為負程式化電壓消耗額外能量，例如，此係因為VPGM － VRD 之值可較大。又，在一些情況中，基於在預讀取操作期間發生之一第一快速跳動事件，接著轉變為用於程式化操作之一正程式化電壓(且可能發生一第二快速跳動事件)，在將一重設狀態寫入至儲存一設定狀態之一記憶體胞元時，在一寫入操作期間可消耗額外功率。因此，對於一些記憶體胞元，「預設寫入」操作可使用比「強制寫入」操作更多之功率，且可能不會針對各寫入操作節省比「強制寫入」操作更多之功率。
為節能，本端記憶體控制器245可使用基於傳入資料之一增強寫入操作。在一些實例中，本端記憶體控制器245可在針對一記憶體胞元起始之一寫入操作之一預讀取操作期間使用基於一傳入資料位元之一邏輯值之一預讀取電壓。舉例而言，若傳入資料位元與一設定狀態相關聯，則預讀取電壓可為一負預讀取電壓。否則，若傳入資料位元與一重設狀態相關聯，則預讀取電壓可為一正預讀取電壓。基於傳入資料選擇一預讀取極性之一寫入操作可被稱為一極性寫入操作。
藉由基於待寫入至一記憶體胞元之一傳入資料位元之一邏輯值而選擇施加至該記憶體胞元之一預讀取電壓之一極性，可減小從一預讀取電壓至一程式化電壓之一轉變之一平均量值，從而節能。即，從一負預讀取電壓至一正程式化電壓之轉變可替換為從一正預讀取電壓至一正程式化電壓之較小轉變。又者，藉由基於待寫入至一記憶體胞元之一傳入資料位元之一邏輯值而選擇施加至該記憶體胞元之一預讀取電壓之一極性，在待寫入至記憶體胞元之一邏輯值匹配藉由記憶體胞元儲存之邏輯值時可保留記憶體胞元之一狀態。
極性寫入操作可結合一預設寫入操作及/或一強制寫入操作使用。在一些實例中，接收多個寫入命令之一本端記憶體控制器245可針對寫入命令之一第一子集執行極性寫入操作且針對寫入操作之一第二子集執行強制寫入操作。本端記憶體控制器245可針對寫入命令之一第三子集進一步執行預設寫入操作。在一些情況中，本端記憶體控制器245可基於與一記憶體胞元相關聯之漂移量而判定是否針對該記憶體胞元執行一極性寫入操作、一預設寫入操作或一強制寫入操作。
圖3繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之記憶體裝置之一方塊圖。
記憶體裝置300可包含寫入電路375、強制寫入信號產生器320、預設寫入信號產生器350、極性寫入信號產生器360、寫入操作選擇器370、驅動器325、及包含記憶體胞元(諸如第一記憶體胞元335及第二記憶體胞元340)之一記憶體陣列。圖3中表示之記憶體胞元可為如參考圖2描述之一組記憶體胞元之實例。記憶體胞元可與一共同列線(例如，列線330)及各自行線(諸如第一行線345至第n行線365)耦合。
寫入電路375可經組態以接收待寫入至一記憶體陣列之資料。寫入電路375亦可經組態以將所接收資料寫入至記憶體陣列。藉由寫入電路375接收之一資料集可包含一組位元，其中各位元可表示一邏輯狀態(例如，一設定狀態或一重設狀態)。各位元亦可與記憶體陣列內之一特定記憶體胞元相關聯。
極性寫入信號產生器360可經組態以針對一記憶體胞元執行一寫入操作，其包含在其期間施加一預讀取電壓之一第一時間間隔及在其期間可施加一程式化電壓之一第二時間間隔。極性寫入信號產生器可進一步經組態以基於藉由待寫入至一記憶體胞元之一位元表示之一邏輯狀態而判定預讀取電壓之一極性。極性寫入信號產生器360可包含在極性寫入信號產生器360產生用於寫入至一組記憶體胞元之信號之前判定一位元之一邏輯狀態的一組件。極性寫入信號產生器360可經組態以產生用於存取不同記憶體胞元之單獨信號，例如，基於各自傳入資料位元及/或在一預讀取操作期間感測之一記憶體胞元之一邏輯狀態。
預設寫入信號產生器350可經組態以針對一記憶體胞元執行一寫入操作，其包含在其期間施加一預讀取電壓之一第一時間間隔及在其期間可施加一程式化電壓之一第二時間間隔。預設寫入信號產生器可施加具有一第一極性(例如，一負極性)之預讀取電壓，而無關於藉由待寫入至記憶體胞元之一位元表示之邏輯狀態。預設寫入信號產生器350可經組態以產生用於存取不同記憶體胞元之單獨信號，例如，基於在一預讀取操作期間感測之一記憶體胞元之一邏輯狀態。
強制寫入信號產生器320可經組態以針對一記憶體胞元執行一寫入操作，其包含在整個寫入操作中施加一相對較大程式化電壓。電壓可經選擇為足夠大以引起記憶體陣列中之任何記憶體胞元傳導電荷(例如，足夠大以滿足記憶體陣列中之全部(或幾乎全部)記憶體胞元之快速跳動條件)。
寫入操作選擇器370可選擇強制寫入信號產生器320、預設寫入信號產生器350或極性寫入信號產生器360之一者以進行一記憶體胞元之一寫入操作。寫入操作選擇器370可基於與一記憶體胞元相關聯之漂移量而選擇信號產生器。
驅動器325可經組態以從強制寫入信號產生器320、預設寫入信號產生器350及極性寫入信號產生器360接收一或多個信號。在一些情況中，可藉由寫入操作選擇器370選擇信號。可使用驅動器325獨立地存取記憶體胞元(諸如第一記憶體胞元335或第二記憶體胞元340)以進行寫入操作。舉例而言，驅動器325可啟動列線330及第一行線345以存取第一記憶體胞元335且可啟動列線330或第二行線355以存取第二記憶體胞元340。驅動器325可根據一或多個信號跨存取線將一或多個電壓發送至記憶體胞元。電壓可對應於一寫入操作之不同部分。
在一些情況中，記憶體裝置300可接收包含一組位元之資料305。各位元可表示一邏輯狀態。舉例而言，第一位元310可表示一設定狀態且第二位元315可表示一重設狀態。可根據一寫入操作將第一位元310及第二位元315寫入至各自記憶體胞元。舉例而言，可使用寫入操作類型之一者將第一位元310寫入至第一記憶體胞元335且可將第二位元315寫入至第二記憶體胞元340。可使用不同類型之寫入操作來寫入不同資料集305。舉例而言，可使用一強制寫入操作來寫入一第一資料集305且可使用一極性寫入操作來寫入一第二資料集305。在一些情況中，可使用不同類型之寫入操作將一給定資料集305之位元寫入至記憶體胞元，諸如在記憶體胞元之不同行經歷不同漂移條件時。
在一些情況中，可使用一極性寫入操作將資料305寫入至記憶體陣列。在產生用於驅動器325之信號之前，極性寫入信號產生器360可判定資料305之各位元之一狀態。舉例而言，極性寫入信號產生器360可判定第一位元310與一設定狀態相關聯，第二位元315與一重設狀態相關聯等等。極性寫入信號產生器360亦可判定將第一位元310寫入至第一記憶體胞元335，將第二位元315寫入至第二記憶體胞元340等等。在識別傳入資料位元之一狀態及對應記憶體胞元之後，極性寫入信號產生器360可產生用於將位元寫入至記憶體胞元之一信號集。在一些實例中，極性寫入信號產生器360產生導致基於具有一設定狀態之第一位元310跨第一記憶體胞元335施加一負電壓之一第一預讀取信號集，同時產生導致基於具有一重設狀態之第二位元315跨第二記憶體胞元340施加一正電壓之一第二預讀取信號集。極性寫入信號產生器360可產生跨額外記憶體胞元施加之額外預讀取信號集。極性寫入信號產生器360亦可基於預讀取操作之結果而產生程式化信號集。
驅動器325可從極性寫入信號產生器360接收信號。驅動器325可使用列線330及第一行線345以對對應於資料305之一位元之第一記憶體胞元335執行一極性寫入操作。舉例而言，驅動器325可在極性寫入操作之一預讀取部分及極性寫入操作之程式化部分期間跨第一記憶體胞元335施加一或多個電壓。在一些情況中，跨記憶體胞元施加之一或多個電壓之極性可基於位元之狀態(例如，在位元表示一設定或重設狀態之情況下)。舉例而言，為寫入藉由第一位元310表示之設定狀態，在寫入操作之預讀取部分期間跨第一記憶體胞元335施加之電壓之一極性可不同於在寫入操作之預讀取部分期間跨第二記憶體胞元340施加之電壓之一極性以寫入藉由第二位元315表示之重設狀態。在本文中且參考圖4A至圖4D更詳細地描述藉由極性寫入信號產生器360產生之信號及跨記憶體胞元施加之對應電壓。
在一些情況中，寫入操作選擇器370可判定使用哪一類型之寫入操作(例如，一強制寫入操作、一預設寫入操作或一極性寫入操作)將資料305 (或資料305之個別位元)寫入至一記憶體陣列。舉例而言，可取決於藉由寫入操作選擇器370針對資料305選擇之寫入操作之類型而將資料305之各位元輸入至強制寫入信號產生器320、預設寫入信號產生器350或極性寫入信號產生器360之一者。在其他實例中，可取決於藉由寫入操作選擇器370針對一各自位元選擇之寫入操作之類型而將資料305之個別位元輸入至強制寫入信號產生器320、預設寫入信號產生器350或極性寫入信號產生器360之一各自者。在一些實例中，寫入操作選擇器370可基於基於記憶體之準則(例如，與一記憶體胞元(或一組記憶體胞元)相關聯之漂移(例如，一臨限電壓漂移)量、一記憶體胞元(或一組記憶體胞元)之操作壽命或其等之任何組合)來選擇用於寫入至一記憶體胞元之一寫入操作類型。因此，強制寫入信號產生器320、預設寫入信號產生器350、極性寫入信號產生器360或其等之一組合可將一或多個所產生信號發送至驅動器325。
圖4A至圖4D繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之時序圖之實例。時序圖400可繪示在不同極性寫入操作期間隨時間跨一記憶體陣列中之一記憶體胞元施加之電壓。舉例而言，時序圖400-a及時序圖400-b可繪示用於寫入具有一設定狀態之一位元(例如，圖3之第一位元310)之極性寫入操作，而時序圖400-c及時序圖400-d可繪示用於寫入具有一重設狀態之一位元(例如，圖3之第二位元315)之極性寫入操作。
在一些情況中，如時序圖400-a及時序圖400-c中展示，在一極性寫入操作之一預讀取部分期間跨一記憶體胞元施加之一電壓可滿足與記憶體胞元傳導電荷之一快速跳動條件相關聯之一臨限值。在其他情況中，如時序圖400-b及時序圖400-d中展示，在一極性寫入操作之一預讀取部分期間跨一記憶體胞元施加之一電壓可不滿足記憶體胞元之一快速跳動條件。是否滿足快速跳動條件可判定在極性寫入操作之一程式化部分期間施加至記憶體胞元之一電壓之量值。
如圖4A中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元(例如，圖3之第一記憶體胞元335)之一位元(例如，第一位元310)之一資料集(例如，圖3之資料305)。在接收到資料之後，記憶體裝置可判定藉由位元表示之一狀態及基於藉由位元表示之狀態之一預讀取電壓之一極性。舉例而言，記憶體裝置可判定藉由位元表示一設定狀態，且因此，將在極性設定寫入操作435-a之一預讀取操作期間跨記憶體胞元施加一負電壓。在判定預讀取電壓之極性之後，記憶體裝置可針對記憶體胞元執行極性設定寫入操作435-a。在極性設定寫入操作435-a期間跨記憶體胞元施加之一電壓可被表示為胞元電壓420-a (其亦可被稱為VCELL )。在執行極性設定寫入操作435-a之前，記憶體胞元可具有一初始電壓(例如，0 V或虛擬接地)。
在第一時間405-a (其亦可被稱為t0 )，記憶體裝置可藉由施加具有一負極性之第一定界電壓425-a (其亦可被稱為VDM )而起始極性設定寫入操作435-a。記憶體裝置可從第一時間405-a至第二時間410-a (其亦可被稱為t1 )施加第一定界電壓425-a。第一時間405-a與第二時間410-a之間之時間間隔可對應於極性設定寫入操作435-a之一預讀取部分。在一些情況中，諸如在時序圖400-a中，第一定界電壓425-a可足以導致記憶體胞元在極性設定寫入操作435-a之預讀取部分期間快速跳動。即，在預讀取部分期間流動通過記憶體胞元之一電流位準可超過一臨限值。在偵測到記憶體胞元之一快速跳動條件之後，記憶體裝置可判定記憶體胞元先前儲存一設定狀態。基於判定待寫入至記憶體胞元之狀態與藉由記憶體胞元儲存之狀態相同，記憶體裝置可在第二時間410-a至第三時間415-a (其亦可被稱為t2 )跨記憶體胞元施加一中性極性之一電壓。第二時間410-a與第三時間415-a之間之時間間隔可對應於極性設定寫入操作435-a之一程式化部分。因此，可藉由極性設定寫入操作435-a讀取再新記憶體胞元，即，記憶體胞元可在完成極性設定寫入操作435-a之後維持設定狀態。
如圖4B中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元(例如，第一記憶體胞元335)之一位元(例如，第一位元310)之一資料集(例如，資料305)。在接收到資料之後，記憶體裝置可判定藉由位元表示之一狀態及基於藉由位元表示之狀態之一預讀取電壓之一極性。記憶體裝置可判定藉由位元表示一設定狀態且在極性設定寫入操作435-b之一預讀取部分期間跨記憶體胞元施加一負電壓，如參考圖4A類似地描述。在極性設定寫入操作435-b期間跨記憶體胞元施加之一電壓可被表示為胞元電壓420-b。在執行極性設定寫入操作435-b之前，記憶體胞元可具有一初始電壓(例如，0 V或虛擬接地)。
在第一時間405-b，記憶體裝置可藉由施加具有一負極性之第一定界電壓425-b而起始極性設定寫入操作435-b。記憶體裝置可從第一時間405-b至第二時間410-b施加第一定界電壓425-b。第一時間405-b與第二時間410-b之間之時間間隔可對應於極性設定寫入操作435-b之一預讀取部分。在一些情況中，諸如在時序圖400-b中，第一定界電壓425-b可能不足以導致記憶體胞元在極性設定寫入操作435-b之預讀取部分期間快速跳動。即，在預讀取部分期間流動通過記憶體胞元之一電流位準可不超過一臨限值，例如，電流可不流動通過記憶體胞元。在一些實例中，基於在極性設定寫入操作435-b之前儲存一重設狀態之記憶體胞元，第一定界電壓425-b可能無法導致記憶體胞元快速跳動。在其他實例中，當記憶體胞元在極性設定寫入操作435-b之前儲存一設定狀態時，第一定界電壓425-b可能無法導致記憶體胞元快速跳動，例如，在記憶體胞元之一負臨限電壓低於(或已漂移至低於)第一定界電壓425-b之情況下。
若記憶體裝置未偵測到快速跳動條件，則記憶體裝置可能無法偵測記憶體胞元之一先前儲存狀態且可在第二時間410-b至第三時間415-b跨記憶體胞元施加第一程式化電壓430-b (其亦可被稱為VPGM )。第一程式化電壓430-b可具有一負極性。第二時間410-b與第三時間415-b之間之時間間隔可對應於極性設定寫入操作435-b之一程式化部分。第一程式化電壓430-b可足以導致記憶體胞元在極性設定寫入操作435-b之程式化部分期間快速跳動，而無關於記憶體胞元是否儲存一設定或重設狀態。因此，一負電流可流動通過記憶體胞元，且可藉由極性設定寫入操作435-b將記憶體胞元程式化為一設定邏輯狀態。
如圖4C中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元(例如，圖3之第二記憶體胞元340)之一位元(例如，第二位元315)之一資料集(例如，資料305)。在接收到資料之後，記憶體裝置可判定藉由位元表示之一狀態及基於藉由位元表示之狀態之一預讀取電壓之一極性。舉例而言，記憶體裝置可判定藉由位元表示一重設狀態，且因此，將在極性重設寫入操作450-c之一預讀取操作期間使用一正電壓。在判定預讀取電壓之極性之後，記憶體裝置可針對記憶體胞元執行極性重設寫入操作450-c。在極性重設寫入操作450-c之一預讀取部分期間跨記憶體胞元施加之一電壓可被表示為胞元電壓420-c。在執行極性重設寫入操作450-c之前，記憶體胞元可具有一初始電壓(例如，0 V或虛擬接地)。
在第一時間405-c，記憶體裝置可藉由施加具有一正極性之第二定界電壓445-c而起始極性重設寫入操作450-c。記憶體裝置可從第一時間405-c至第二時間410-c施加第二定界電壓445-c。第一時間405-c與第二時間410-c之間之時間間隔可對應於極性重設寫入操作450-c之一預讀取部分。在一些情況中，諸如在時序圖400-c中，第二定界電壓445-c可足以導致記憶體胞元在極性重設寫入操作450-c之預讀取部分期間快速跳動。即，記憶體裝置可偵測在預讀取期間流動通過記憶體胞元之一電流位準超過一臨限值。在偵測到記憶體胞元之一快速跳動條件之後，記憶體裝置可判定記憶體胞元先前儲存一重設狀態。因此，記憶體裝置可在第二時間410-c至第三時間415-c跨記憶體胞元施加一中性極性之一電壓。第二時間410-c與第三時間415-c之間之時間間隔可對應於極性重設寫入操作450-c之一程式化部分。因此，可藉由極性重設寫入操作450-c讀取再新記憶體胞元，即，記憶體胞元可在完成極性重設寫入操作450-c之後維持重設狀態。
如圖4D中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元之一位元之一資料集。在接收到資料之後，記憶體裝置可判定藉由位元表示之一狀態及基於藉由位元表示之狀態之一預讀取電壓之一極性。記憶體裝置可判定藉由位元表示一重設狀態且在極性重設寫入操作450-d之一預讀取操作期間跨記憶體胞元施加一正電壓，如參考圖4C類似地描述。在極性重設寫入操作450-d之一預讀取部分期間跨記憶體胞元施加之一電壓可被表示為胞元電壓420-d。在執行極性重設寫入操作450-c之前，可跨記憶體胞元施加一初始電壓(例如，0 V或虛擬接地)。
在第一時間405-d，記憶體裝置可藉由施加具有一正極性之第二定界電壓445-d而起始極性重設寫入操作450-d。記憶體裝置可從第一時間405-d至第二時間410‑d施加第二定界電壓445-d。第一時間405-d與第二時間410-d之間之時間間隔可對應於極性重設寫入操作450-d之一預讀取部分。在一些情況中，諸如在時序圖400-d中，第二定界電壓445-d可能不足以導致記憶體胞元在極性重設寫入操作450-d之預讀取部分期間快速跳動。即，在預讀取部分期間流動通過記憶體胞元之一電流位準可不超過一臨限值，例如，電流可不流動通過記憶體胞元。在一些實例中，基於在極性寫入操作之前儲存一設定狀態之記憶體胞元，第二定界電壓445-d可能無法導致記憶體胞元快速跳動。在其他實例中，當記憶體胞元在極性寫入操作之前儲存一重設狀態時，第二定界電壓445-d可能無法導致記憶體胞元快速跳動，例如，在記憶體胞元之一正臨限電壓高於(或已漂移至高於)第二定界電壓445-d之情況下。
若記憶體裝置未偵測到快速跳動條件，則記憶體裝置可在第二時間410-d至第三時間415-d跨記憶體胞元施加可具有一正極性之第二程式化電壓440-d。第二時間410-d與第三時間415-d之間之時間間隔可對應於極性重設寫入操作450-d之一程式化部分。第二程式化電壓440-d可足以導致記憶體胞元在極性重設寫入操作450-d之程式化部分期間快速跳動，而無關於記憶體胞元是否儲存一設定或重設狀態。因此，一正電流可流動通過記憶體胞元，且可藉由極性重設寫入操作450-d將記憶體胞元程式化為一重設邏輯狀態。
在一些情況中，第一定界電壓425、第二定界電壓445、第一程式化電壓430及/或第二程式化電壓440之量值可隨時間變化。舉例而言，可隨時間修改第一定界電壓425、第二定界電壓445、第一程式化電壓430-b或第二程式化電壓440-d之量值以適應記憶體胞元之臨限電壓之變化，例如，基於記憶體胞元之漂移或使用。在一些實例中，記憶體胞元之臨限電壓之一量值可隨時間增加，且第一定界電壓425、第二定界電壓445、第一程式化電壓430及/或第二程式化電壓440之一量值亦可增加。在一些實例中，第一定界電壓425、第二定界電壓445、第一程式化電壓430及/或第二程式化電壓之值可根據一序列循環。舉例而言，第一定界電壓425、第二定界電壓445、第一程式化電壓430及/或第二程式化電壓使用之值集可包含一初始值及可藉由一記憶體裝置循環通過之隨後增加值。
圖5繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一分佈圖之一實例。分佈圖500可繪示一記憶體陣列中之記憶體胞元之臨限電壓之一分佈。諸如負重設分佈線505及負設定分佈線510之臨限電壓分佈線可分別對應於儲存一重設狀態之胞元及儲存一設定狀態之胞元之負臨限電壓。諸如正重設分佈線515及正設定分佈線520之臨限電壓分佈線可分別對應於儲存一重設狀態之胞元及儲存一設定狀態之胞元之正臨限電壓。
在一些情況中，一記憶體胞元可具有對應於記憶體胞元之一快速跳動條件之一正臨限電壓及一負臨限電壓。臨限電壓可取決於藉由記憶體胞元儲存之狀態。舉例而言，儲存一設定狀態之一記憶體胞元(例如，設定胞元530)可具有沿負設定分佈線510下降之一負臨限電壓及沿正設定分佈線520下降之一正臨限電壓。儲存一重設狀態之一記憶體胞元(例如，重設胞元525)可具有沿負重設分佈線505下降之一負臨限電壓及沿正重設分佈線515下降之一正臨限電壓。
歸因於臨限電壓之分佈，可在與儲存一重設狀態之記憶體陣列中之另一胞元不同之一電壓超過重設胞元525之一臨限電壓(且因此達成重設胞元525之一快速跳動條件)。類似地，可在與儲存一設定狀態之記憶體陣列中之另一胞元不同之一電壓超過設定胞元530之一臨限電壓(且因此達成設定胞元530之一快速跳動條件)。因此，在一極性寫入操作之一預讀取部分期間施加之一預讀取電壓(諸如負定界電壓540 (其可為圖4之一第一定界電壓425之一實例)或正定界電壓545 (其可為圖4之一第二定界電壓445之一實例))可導致記憶體陣列中之儲存一重設狀態之胞元之一部分或儲存一設定狀態之胞元之一部分達到一快速跳動條件。
舉例而言，若在一極性設定寫入操作之預讀取部分期間跨一組記憶體胞元施加負定界電壓540，則具有一較小臨限電壓之記憶體胞元(例如，儲存設定狀態之記憶體胞元，諸如設定胞元530)可經歷一快速跳動事件，而具有一較大臨限電壓之其他記憶體胞元(儲存重設狀態之記憶體胞元(諸如重設胞元525)，以及儲存設定狀態之記憶體胞元之一部分)可能不會經歷一快速跳動事件。類似地，若在一極性重設寫入操作之預讀取部分期間跨儲存一重設狀態之記憶體胞元施加正定界電壓545，則具有一較小臨限電壓之記憶體胞元(例如，儲存重設狀態之記憶體胞元，諸如重設胞元525)可經歷一快速跳動事件，而具有一較大臨限電壓之其他記憶體胞元(儲存設定狀態之記憶體胞元(諸如設定胞元530)，以及儲存重設狀態之記憶體胞元之一部分)可能不會經歷一快速跳動事件。
在一些情況中，一記憶體裝置可增加以下可能性：針對當藉由在一寫入操作之一程式化部分期間施加具有與一定界電壓相同之極性之另一電壓而施加該定界電壓時未能快速跳動之記憶體胞元達成一快速跳動條件。舉例而言，在用於重設胞元525之一極性設定寫入操作之一程式化部分期間，一記憶體裝置可跨重設胞元525施加負程式化電壓535 (其可為圖4之一第一程式化電壓430之一實例)以確保滿足重設胞元525之一快速跳動條件，且將一設定狀態寫入至重設胞元525。可類似地跨儲存一設定狀態之在一預讀取部分期間未能快速跳動之一記憶體胞元施加負程式化電壓535以確保滿足記憶體胞元之一快速跳動條件且將一設定狀態寫入至記憶體胞元。在一類似實例中，在一極性重設寫入操作之一程式化部分期間，一記憶體裝置可跨設定胞元530施加正程式化電壓550 (其可為圖4之一第二程式化電壓440之一實例)以確保滿足一快速跳動條件，且將一重設狀態寫入至設定胞元530。可類似地跨儲存一重設狀態之在一預讀取部分期間未能快速跳動之一記憶體胞元施加正程式化電壓550以確保滿足記憶體胞元之一快速跳動條件且將一重設狀態寫入至記憶體胞元。
在一些情況中，一記憶體胞元之臨限電壓可隨時間改變，此可被稱為漂移。一記憶體胞元之臨限電壓可在存取操作之間漂移，存取操作之間之一持續時間愈長，一記憶體胞元可能發生之臨限電壓漂移愈大。一記憶體胞元之臨限電壓亦可基於一記憶體胞元之使用而漂移，例如，一記憶體胞元之臨限電壓可依據已存取記憶體胞元之次數而變化。在一些實例中，臨限電壓漂移可導致重設胞元525及設定胞元530之臨限電壓增加。如圖5中繪示，臨限電壓可沿一相同正方向(平均)漂移，此可導致負重設分佈線505及負設定分佈線510之一量值減小且正重設分佈線515及正設定分佈線520之一量值增大。在一些實例中，重設胞元525及設定胞元530之一臨限電壓可漂移，使得在施加正定界電壓545時將不滿足重設胞元525之一快速跳動條件。重設胞元525及設定胞元530之臨限電壓可進一步漂移，使得在施加正程式化電壓550時將不滿足設定胞元530之一快速跳動條件。因此，即使在施加正程式化電壓550之後，一極性寫入操作亦可能無法將一邏輯狀態寫入至一些記憶體胞元。
記憶體裝置基於一記憶體胞元經歷(或預期)之臨限電壓漂移量而選擇一類型之寫入操作可係有益的。在一些實例中，若預期一或多個記憶體胞元之臨限電壓超過正程式化電壓550之一量值，則記憶體裝置可選擇一預設寫入操作，其在該預設寫入操作之一預讀取部分期間使用一負預讀取電壓。負預讀取電壓(其可等效於負定界電壓540)可導致儲存一設定狀態之全部(或較多)正漂移記憶體胞元經歷一快速跳動條件。又，在預設寫入操作之一程式化部分期間施加之一負程式化電壓(其可等效於負程式化電壓535)可導致儲存一重設狀態之全部(或較多)正漂移記憶體胞元經歷一快速跳動條件。此外，在預設寫入操作之一程式化部分期間施加之一正程式化電壓(其可等效於正程式化電壓550)可導致儲存設定狀態之剩餘正漂移記憶體胞元經歷一快速跳動條件，此係因為在施加負預讀取電壓時未能快速跳動之儲存一設定狀態之記憶體胞元可在正設定分佈線520之下端處具有正臨限電壓。在一些情況中，一修改預設寫入操作可經組態以在記憶體胞元之一臨限電壓沿一負方向(平均)漂移時始終使用一正預讀取電壓。在本文中且參考圖6A至圖6C更詳細地論述一預設寫入操作。
在一些實例中，若預期一或多個記憶體胞元之臨限電壓超過正程式化電壓550之一量值，則記憶體裝置可選擇使用大於正程式化電壓550之一強制寫入程式化電壓之一強制寫入操作，或反之亦然。藉由使用一強制寫入操作，記憶體裝置可確保一記憶體陣列中之全部(或大部分)正漂移記憶體胞元將經歷一快速跳動條件。在本文中且參考圖7A及圖7B更詳細地論述一強制寫入操作。
圖6A至圖6C繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之時序圖之實例。時序圖600可繪示在不同預設寫入操作期間隨時間跨一記憶體陣列中之一記憶體胞元施加之電壓。舉例而言，時序圖600-a及時序圖600-b可繪示用於寫入具有一設定狀態之一位元(例如，圖3之第一位元310)之預設寫入操作，而時序圖600-c可繪示用於寫入具有一重設狀態之一位元(例如，圖3之第二位元315)之一預設寫入操作。
在一些情況中，如時序圖600-a中展示，在一預設寫入操作之一預讀取部分期間跨一記憶體胞元施加之一電壓可滿足與記憶體胞元傳導電荷之一快速跳動條件相關聯之一臨限值。在其他情況中，如時序圖600-b中展示，在一預設寫入操作之一預讀取部分期間跨一記憶體胞元施加之一電壓可不滿足記憶體胞元之一快速跳動條件。是否滿足快速跳動條件可判定在預設寫入操作之一程式化部分期間施加至記憶體胞元之一電壓之量值。在諸如時序圖600-c中展示之一些實例中，一記憶體裝置可在一預設寫入操作之一程式化操作期間施加一正程式化電壓，而無關於記憶體胞元在預設寫入操作之預讀取部分期間是否滿足快速跳動條件之臨限值，例如，基於寫入具有一重設狀態之一位元。
如圖6A中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元(例如，圖3之第一記憶體胞元335)之一位元(例如，圖3之第一位元310)之一資料集(例如，圖3之資料305)。在接收到資料之後，記憶體裝置可判定將在預設設定寫入操作635-a之一預讀取部分期間跨記憶體胞元施加一負預讀取電壓，而無關於藉由位元表示之狀態。在一些情況中，可藉由位元表示一設定狀態。記憶體裝置可基於藉由位元表示之狀態及/或在預設設定寫入操作635-a之預讀取部分期間從記憶體胞元感測之一狀態進一步判定一程式化電壓。在預設設定寫入操作635-a期間跨記憶體胞元施加之一電壓可被表示為胞元電壓620-a (其亦可被稱為VCELL )。在執行預設設定寫入操作635-a之前，記憶體胞元可具有一初始電壓(例如，0 V或虛擬接地)。
在第一時間605-a (其亦可被表示為t0 )，記憶體裝置可藉由施加具有一負極性之定界電壓625-a而起始預設設定寫入操作635-a。記憶體裝置可從第一時間605-a至第二時間610-a (其可被表示為t1 )施加定界電壓625-a (其亦可被稱為VDM )。第一時間605-a與第二時間610-a之間之時間間隔可對應於預設設定寫入操作635-a之一預讀取部分。在一些情況中，諸如在時序圖600-a中，定界電壓625-a可足以導致記憶體胞元在預設設定寫入操作635-a之預讀取部分期間滿足一快速跳動條件，例如，在記憶體胞元儲存一設定狀態之情況下。即，在預讀取部分期間流動通過記憶體胞元之一電流位準可超過一臨限值。在偵測到記憶體胞元之一快速跳動條件之後，記憶體裝置可判定記憶體胞元先前儲存一設定狀態。基於判定待寫入至記憶體胞元之狀態與藉由記憶體胞元儲存之狀態相同，記憶體裝置可在第二時間610-a至第三時間615-a (其可被表示為t2 )跨記憶體胞元施加一中性極性之一電壓。第二時間610-a與第三時間615-a之間之時間間隔可對應於預設設定寫入操作635-a之一程式化部分。因此，可藉由預設設定寫入操作635-a讀取再新記憶體胞元，即，記憶體胞元可在完成預設設定寫入操作635-a之後維持設定狀態。
如圖6B中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元(例如，第一記憶體胞元335)之一位元(例如，第一位元310)之一資料集(例如，資料305)。在接收到資料之後，記憶體裝置可判定將在預設設定寫入操作635-b之一預讀取部分期間跨記憶體胞元施加一負預讀取電壓且基於藉由位元表示之狀態及/或藉由記憶體胞元儲存之一狀態判定預設設定寫入操作635-b之一程式化部分期間之一程式化電壓，如參考圖6A類似地描述。在預設設定寫入操作635-b期間跨記憶體胞元施加之一電壓可被表示為胞元電壓620-b。在執行預設設定寫入操作635-b之前，記憶體胞元可具有一初始電壓(例如，0 V或虛擬接地)。
在第一時間605-b，記憶體裝置可藉由施加具有一負極性之定界電壓625-b而起始預設設定寫入操作635-b。記憶體裝置可從第一時間605-b至第二時間610-b施加定界電壓625-b。第一時間605-b與第二時間610-b之間之時間間隔可對應於預設設定寫入操作635-b之一預讀取部分。在一些情況中，諸如在時序圖600-b中，定界電壓625-b可能不足以導致記憶體胞元在預設設定寫入操作635-b之預讀取部分期間快速跳動。即，在預讀取部分期間流動通過記憶體胞元之一電流位準可不超過一臨限值。在一些實例中，基於在預設設定寫入操作635-b之前儲存一重設狀態之記憶體胞元，定界電壓625-b可能無法導致記憶體胞元快速跳動。在一些實例中，當記憶體胞元在預設設定寫入操作635-b之前儲存一設定狀態時，定界電壓625-b可能無法導致記憶體胞元快速跳動，例如，在記憶體胞元之一臨限電壓低於(或已漂移至低於)定界電壓625-b之情況下。
若記憶體裝置未偵測到快速跳動條件，則記憶體裝置可能無法偵測記憶體胞元之一先前儲存狀態且可在第二時間610-b至第三時間615-b跨記憶體胞元施加第一程式化電壓630-b (其亦可被稱為VPGM )。第一程式化電壓630-b可具有一負極性。第二時間610-b與第三時間615-b之間之時間間隔可對應於預設設定寫入操作635-b之一程式化部分。第一程式化電壓630-b可足以導致記憶體胞元在預設設定寫入操作635-b之程式化部分期間快速跳動，而無關於記憶體胞元是否儲存一設定或重設狀態。因此，一負電流可流動通過記憶體胞元，且可藉由預設設定寫入操作635-b將記憶體胞元程式化為一設定邏輯狀態。
如圖6C中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元(例如，圖3之第二記憶體胞元340)之一位元(例如，第二位元315)之一資料集(例如，資料305)。在接收到資料之後，記憶體裝置可判定將在預設重設寫入操作650-c之一預讀取部分期間施加一負預讀取電壓，如參考圖6A類似地描述。在一些情況中，可藉由位元表示一重設狀態。記憶體裝置可基於藉由位元表示之狀態及/或在預設重設寫入操作650-c期間從記憶體胞元感測之一狀態進一步判定一程式化電壓。在預設重設寫入操作650-c期間跨記憶體胞元施加之一電壓可被表示為胞元電壓620-c。在執行預設重設寫入操作650-c之前，記憶體胞元可具有一初始電壓(例如，0 V或虛擬接地)。
在第一時間605-c，記憶體裝置可藉由施加具有一負極性之定界電壓625-c而起始預設重設寫入操作650-c。記憶體裝置可從第一時間605-c至第二時間610-c施加定界電壓625-c。第一時間605-c與第二時間610-c之間之時間間隔可對應於預設重設寫入操作650-c之一預讀取部分。在一些情況中，諸如在時序圖600-c中，定界電壓625-c可足以導致記憶體胞元在預設重設寫入操作650-c之預讀取部分期間快速跳動，例如，在記憶體胞元儲存一設定狀態之情況下。在其他情況中，定界電壓625-c可能不足以導致記憶體胞元在預設重設寫入操作650-c之預讀取部分期間快速跳動，例如，在記憶體胞元儲存一重設狀態之情況下或在儲存一設定狀態之一記憶體胞元具有大於定界電壓625-c之一臨限電壓時。無論如何，基於判定將一重設位元寫入至記憶體胞元，記憶體裝置可在第二時間610-c至第三時間615-c跨記憶體胞元施加第二程式化電壓640-c。第二程式化電壓640-c可具有一正極性。第二時間610-c與第三時間615-c之間之時間間隔可對應於預設重設寫入操作650-c之一程式化部分。因此，一正電流可流動通過記憶體胞元，且可藉由預設重設寫入操作650-c將記憶體胞元程式化為一重設邏輯狀態。
在一些情況中，如同參考圖4A至圖4D描述之極性寫入操作，定界電壓625、第一程式化電壓630及/或第二程式化電壓640-a之量值可隨時間變化。舉例而言，可隨時間修改定界電壓625、第一程式化電壓630-b或第二程式化電壓640-c之量值以適應記憶體胞元之臨限電壓之變化，例如，基於記憶體胞元之漂移或使用。在一些實例中，記憶體胞元之臨限電壓之一量值可隨時間增加，且定界電壓625、第一程式化電壓630-b及/或第二程式化電壓640-c之一量值可增加。在一些實例中，定界電壓625、第一程式化電壓630-b及/或第二程式化電壓640-c之值可根據一序列循環。
圖7A及圖7B繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之時序圖之實例。時序圖700可繪示在不同強制寫入操作期間隨時間跨一記憶體陣列中之一記憶體胞元施加之電壓。舉例而言，時序圖700-a可繪示用於具有一設定狀態之一位元(例如，圖3之第一位元310)之一強制寫入操作，而時序圖700-b可繪示用於具有一重設狀態之一位元(例如，圖3之第二位元315)之一強制寫入操作。
如圖7A中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元(例如，圖3之第一記憶體胞元335或第二記憶體胞元340)之一位元(例如，第一位元310)之一資料集(例如，資料305)。在接收到資料之後，記憶體裝置可判定藉由位元表示之一狀態及基於藉由位元表示之狀態之一程式化電壓之一極性。在一些實例中，記憶體裝置可判定藉由位元表示一設定狀態，且因此，將在強制設定寫入操作725-a之一程式化部分期間跨記憶體胞元施加一負電壓。在此等情況中，程式化部分可與寫入操作共同延伸。在判定程式化電壓之極性之後，記憶體裝置可針對記憶體胞元執行強制設定寫入操作725-a。在強制設定寫入操作725-a期間跨記憶體胞元施加之一電壓可被表示為胞元電壓715-a (其亦可被稱為VCELL )。在執行強制設定寫入操作725-a之前，記憶體胞元可具有一初始電壓(例如，0 V或虛擬接地)。
在第一時間705-a (其亦可被表示為t0 )，記憶體裝置可藉由施加第一程式化電壓720-a (其亦可被稱為VPGM_FW )而起始強制設定寫入操作725-a。第一程式化電壓720-a可大於參考圖4A至圖4D及圖6A至圖6C描述之程式化電壓。記憶體裝置可從第一時間705-a至第二時間710-a (其可被表示為t1 )施加第一程式化電壓720-a。第一時間705-a與第二時間710-a之間之時間間隔可對應於強制設定寫入操作725-a之一程式化部分。第一程式化電壓720-a可足以導致記憶體胞元滿足記憶體胞元在程式化部分期間傳導電荷之一快速跳動條件，而無關於記憶體胞元是否儲存一設定或重設狀態。因此，一負電流可流動通過記憶體胞元，且可藉由強制設定寫入操作725-a將記憶體胞元程式化為一設定邏輯狀態。
如圖7B中繪示，一記憶體裝置可接收包含待寫入至一記憶體胞元(例如，第一記憶體胞元335或第二記憶體胞元340)之一位元(例如，第二位元315)之一資料集(例如，資料305)。在接收到資料之後，記憶體裝置可判定藉由位元表示之一狀態及基於藉由位元表示之狀態之一程式化電壓之一極性，如參考圖7A類似地描述。在一些實例中，記憶體裝置可判定藉由位元表示一重設狀態，且因此，將在強制重設寫入操作735-b之一程式化操作期間跨記憶體胞元施加一正電壓。在強制重設寫入操作735-b期間跨記憶體胞元施加之一電壓可被表示為胞元電壓715-b。在執行強制重設寫入操作735-b之前，記憶體胞元可具有一初始電壓(例如，0 V或虛擬接地)。
在第一時間705-b，記憶體裝置可藉由施加第二程式化電壓730-b而起始強制重設寫入操作735-b。記憶體裝置可從第一時間705-b至第二時間710-b施加第二程式化電壓730-b。第一時間705-a與第二時間710-a之間之時間間隔可對應於強制重設寫入操作735-b之一程式化部分。第二程式化電壓730-b可足以導致記憶體胞元滿足記憶體胞元在程式化部分期間傳導電荷之一快速跳動條件，而無關於記憶體胞元是否儲存一設定或重設狀態。因此，一正電流可流動通過記憶體胞元，且可藉由強制重設寫入操作735-b將記憶體胞元程式化為一重設邏輯狀態。
在一些情況中，如同參考圖4A至圖4D描述之極性寫入操作，第一程式化電壓720-a及/或第二程式化電壓730-b之量值可隨時間變化。舉例而言，可隨時間修改第一程式化電壓720-a及/或第二程式化電壓730-b之量值以適應記憶體胞元之臨限電壓之變化，例如，基於記憶體胞元之漂移或使用。在一些實例中，記憶體胞元之臨限電壓之一量值可隨時間增加，且第一程式化電壓720-a及/或第二程式化電壓730-b之一量值可增加。在一些實例中，第一程式化電壓720-a及/或第二程式化電壓730-b之值可根據一序列循環。
圖8展示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一記憶體控制器805之一方塊圖800。記憶體控制器805可為如參考圖1至圖7描述之一記憶體裝置之態樣之一實例。
如本文中論述，記憶體控制器805可經組態以執行一極性寫入操作。記憶體控制器805可包含一資料組件810、一寫入組件815、一感測組件820及一寫入操作選擇組件825。此等模組之各者可彼此直接或間接地通信(例如，經由一或多個匯流排)。
資料組件810可接收一寫入命令及一資料集，該寫入命令觸發一寫入操作以將該資料集寫入至一組記憶體胞元，其中將該資料集之一第一位元寫入至該組記憶體胞元之一第一記憶體胞元且將該資料集之一第二位元寫入至該組記憶體胞元之一第二記憶體胞元。在一些情況中，第一位元之第一邏輯值與一設定狀態相關聯且第一電壓之第一極性係一負極性。在一些情況中，第二位元之第二邏輯值與一重設狀態相關聯且第二電壓之第二極性係一正極性。
寫入組件815可在寫入操作之一第一時間間隔期間基於具有一第一邏輯值之第一位元跨第一記憶體胞元施加具有一第一極性之一第一電壓且基於具有一第二邏輯值之第二位元跨第二記憶體胞元施加具有一第二極性之一第二電壓。在一些實例中，寫入組件815可在寫入操作之一第二時間間隔期間基於藉由第一記憶體胞元及第二記憶體胞元在該寫入操作之第一時間間隔期間傳導之電荷量跨該第一記憶體胞元施加一第三電壓且跨該第二記憶體胞元施加一第四電壓。
感測組件820可偵測藉由第一記憶體胞元在第一時間間隔期間傳導之一第一電荷量超過一臨限值。在一些情況中，基於超過臨限值之第一電荷量，藉由寫入組件815施加之第三電壓具有一中性極性。在一些實例中，感測組件820可偵測藉由第二記憶體胞元在第一時間間隔期間傳導之一第二電荷量超過一臨限值。在一些情況中，基於超過臨限值之第二電荷量，藉由寫入組件815施加之第四電壓具有一中性極性。
在一些實例中，感測組件820可偵測藉由第一記憶體胞元在第一時間間隔期間傳導之一第一電荷量低於一臨限值。在一些情況中，基於低於臨限值之第一電荷量，藉由寫入組件815施加之第三電壓具有第一極性且大於第一電壓。在一些實例中，感測組件820可偵測藉由第二記憶體胞元在第一時間間隔期間傳導之一第二電荷量低於一臨限值。在一些情況中，基於低於臨限值之第二電荷量，藉由寫入組件815施加之第四電壓具有第二極性且大於第二電壓。
在一些實例中，資料組件810可接收一第二寫入命令及與該第二寫入命令相關聯之一第二資料集，該第二寫入命令觸發用於該組記憶體胞元之一第二寫入操作，其中將該第二資料集之一第一位元寫入至第一記憶體胞元且將該第二資料集之一第二位元寫入至第二記憶體胞元。
在一些實例中，寫入組件815可在第二寫入操作之一第一時間間隔期間至少部分基於具有第一邏輯值之第二資料集之第一位元跨第一記憶體胞元施加具有第一極性之一第五電壓且至少部分基於具有第二邏輯值之該第二資料集之第二位元跨第二記憶體胞元施加具有第二極性之一第六電壓。在一些實例中，寫入組件815可在第二寫入操作之一第二時間間隔期間基於藉由第一記憶體胞元及第二記憶體胞元在該第二寫入操作之第一時間間隔期間傳導之一第二電荷量跨該第一記憶體胞元施加一第七電壓且跨該第二記憶體胞元施加一第八電壓。寫入組件815可在施加第五電壓、第六電壓、第七電壓及第八電壓之前基於該組記憶體胞元之一操作壽命、與該組記憶體胞元相關聯之漂移量或該兩者而判定該第五電壓、該第六電壓、該第七電壓及該第八電壓。在一些實例中，寫入組件815可在施加第五電壓、第六電壓、第七電壓及第八電壓之前根據一電壓序列判定該第五電壓、該第六電壓、該第七電壓及該第八電壓。
在一些實例中(例如，在一預設寫入操作期間)，寫入組件815可在第二寫入操作之一第一時間間隔期間基於具有第一邏輯值之第二資料集之第一位元跨第一記憶體胞元施加具有第一極性之一第五電壓且基於具有第二邏輯值之該第二資料集之第二位元跨第二記憶體胞元施加具有第一極性之一第六電壓。在一些實例中，寫入組件815可在第二寫入操作之一第二時間間隔期間基於藉由第一記憶體胞元及第二記憶體胞元在該第二寫入操作之第一時間間隔期間傳導之一第二電荷量跨該第一記憶體胞元施加第三電壓且跨該第二記憶體胞元施加第四電壓。在一些實例中，寫入組件815可基於與該組記憶體胞元相關聯之漂移量而判定施加第五及第六電壓。
在一些實例中(例如，在一強制寫入操作期間)，寫入組件815可在整個第二寫入操作中基於具有第一邏輯值之第二資料集之第一位元跨第一記憶體胞元施加具有第一極性之一第五電壓且基於具有第二邏輯值之該第二資料集之第二位元跨第二記憶體胞元施加具有第二極性之一第六電壓。在一些實例中，寫入組件815可基於自針對該組記憶體胞元執行一最後存取操作起之一持續時間而判定施加第五及第六電壓。
如本文中論述，記憶體控制器805可經組態以選擇一極性寫入操作、一預設寫入操作或一強制寫入操作之一者以將資料寫入至一記憶體胞元。
資料組件810可接收一寫入命令集。在一些情況中，寫入命令集包含定址一組記憶體胞元之一寫入命令。
寫入組件815可針對寫入命令集之一第一子集執行一第一類型之第一寫入操作，其等包含在該等第一寫入操作之預讀取週期期間跨寫入至一第一邏輯值之記憶體胞元施加一第一極性之一第一電壓及跨寫入至一第二邏輯值之記憶體胞元施加一相反極性之一第二電壓。在一些實例中，寫入組件815可針對寫入命令集之一第二子集執行一第二類型之第二寫入操作，其等包含在該等第二寫入操作之預讀取週期期間跨寫入至第一邏輯值或第二邏輯值之記憶體胞元施加第一極性之第一電壓。在一些實例中，寫入組件815可針對寫入命令集之一第二子集執行一第二類型之第二寫入操作，其等包含在該等第二寫入操作之預讀取週期期間跨寫入至第一邏輯值或第二邏輯值之記憶體胞元施加第一極性之第一電壓。
寫入操作選擇組件825可基於與藉由包含於寫入命令集中之寫入命令定址之該組記憶體胞元相關聯之漂移量而啟動第二類型之寫入操作或第三類型之寫入操作。在一些情況中，在漂移量超過一第一臨限值時啟動第二類型之寫入操作且在漂移量超過大於該第一臨限值之一第二臨限值時啟動第三類型之寫入操作。
圖9展示繪示根據本發明之態樣之支援基於資料之極性寫入操作之一或若干方法900之一流程圖。可藉由如本文中描述之一記憶體裝置或其組件實施方法900之操作。舉例而言，可藉由如參考圖8描述之一記憶體控制器執行方法900之操作。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。此外或替代地，一記憶體裝置可使用專用硬體來執行所描述功能之態樣。
在905，記憶體裝置可接收一寫入命令及一資料集，該寫入命令觸發一寫入操作以將該資料集寫入至一組記憶體胞元，其中將該資料集之一第一位元寫入至該組記憶體胞元之一第一記憶體胞元且將該資料集之一第二位元寫入至該組記憶體胞元之一第二記憶體胞元。可根據本文中描述之方法來執行905之操作。在一些實例中，可藉由如參考圖8描述之一資料組件執行905之操作之態樣。
在910，記憶體裝置可在寫入操作之一第一時間間隔期間基於具有一第一邏輯值之第一位元跨第一記憶體胞元施加具有一第一極性之一第一電壓且基於具有一第二邏輯值之第二位元跨第二記憶體胞元施加具有一第二極性之一第二電壓。可根據本文中描述之方法來執行910之操作。在一些實例中，可藉由如參考圖8描述之一寫入組件執行910之操作之態樣。
在915，記憶體裝置可在寫入操作之一第二時間間隔期間基於藉由第一記憶體胞元及第二記憶體胞元在該寫入操作之第一時間間隔期間傳導之電荷量跨該第一記憶體胞元施加一第三電壓且跨該第二記憶體胞元施加一第四電壓。可根據本文中描述之方法來執行915之操作。在一些實例中，可藉由如參考圖8描述之一寫入組件執行915之操作之態樣。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法900。設備可包含用於以下各者之特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：接收一寫入命令及一資料集，該寫入命令觸發一寫入操作以將該資料集寫入至一組記憶體胞元，其中將該資料集之一第一位元寫入至該組記憶體胞元之一第一記憶體胞元且將該資料集之一第二位元寫入至該組記憶體胞元之一第二記憶體胞元；在該寫入操作之一第一時間間隔期間基於具有一第一邏輯值之該第一位元跨該第一記憶體胞元施加具有一第一極性之一第一電壓且基於具有一第二邏輯值之該第二位元跨該第二記憶體胞元施加具有一第二極性之一第二電壓；及在該寫入操作之一第二時間間隔期間基於藉由該第一記憶體胞元及該第二記憶體胞元在該寫入操作之該第一時間間隔期間傳導之電荷量跨該第一記憶體胞元施加一第三電壓且跨該第二記憶體胞元施加一第四電壓。
本文中描述之方法900及設備之一些實例可進一步包含用於偵測藉由第一記憶體胞元在第一時間間隔期間傳導之一第一電荷量超過一臨限值的操作、特徵、構件或指令，其中基於超過臨限值之第一電荷量，第三電壓可具有一中性極性。
本文中描述之方法900及設備之一些實例可進一步包含用於偵測藉由第二記憶體胞元在第一時間間隔期間傳導之一第二電荷量超過一臨限值的操作、特徵、構件或指令，其中基於超過臨限值之第二電荷量，第四電壓可具有一中性極性。
本文中描述之方法900及設備之一些實例可進一步包含用於偵測藉由第一記憶體胞元在第一時間間隔期間傳導之一第一電荷量可低於一臨限值的操作、特徵、構件或指令，其中基於低於臨限值之第一電荷量，第三電壓可具有第一極性且可大於第一電壓。
本文中描述之方法900及設備之一些實例可進一步包含用於偵測藉由第二記憶體胞元在第一時間間隔期間傳導之一第二電荷量可低於一臨限值的操作、特徵、構件或指令，其中基於低於臨限值之第二電荷量，第四電壓可具有第二極性且可大於第二電壓。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：接收一第二寫入命令及可與該第二寫入命令相關聯之一第二資料集，該第二寫入命令觸發用於該組記憶體胞元之一第二寫入操作，其中可將該第二資料集之一第一位元寫入至第一記憶體胞元且可將該第二資料集之一第二位元寫入至第二記憶體胞元；在該第二寫入操作之一第一時間間隔期間基於具有第一邏輯值之該第二資料集之該第一位元跨該第一記憶體胞元施加具有第一極性之一第五電壓且基於具有第二邏輯值之該第二資料集之該第二位元跨該第二記憶體胞元施加具有第二極性之一第六電壓；及在該第二寫入操作之一第二時間間隔期間基於藉由該第一記憶體胞元及該第二記憶體胞元在該第二寫入操作之該第一時間間隔期間傳導之一第二電荷量跨該第一記憶體胞元施加一第七電壓且跨該第二記憶體胞元施加一第八電壓。
本文中描述之方法900及設備之一些實例可進一步包含用於在施加第五電壓、第六電壓、第七電壓及第八電壓之前基於該組記憶體胞元之一操作壽命、與該組記憶體胞元相關聯之漂移量或該兩者而判定該第五電壓、該第六電壓、該第七電壓及該第八電壓的操作、特徵、構件或指令。
在本文中描述之方法900及設備之一些實例中，第五電壓可大於第一電壓，第六電壓可大於第二電壓，第七電壓可大於第三電壓，且第八電壓可大於第四電壓。
本文中描述之方法900及設備之一些實例可進一步包含用於在施加第五電壓、第六電壓、第七電壓及第八電壓之前根據一電壓序列判定該第五電壓、該第六電壓、該第七電壓及該第八電壓的操作、特徵、構件或指令。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：接收一第二寫入命令及可與該第二寫入命令相關聯之一第二資料集，該第二寫入命令觸發用於該組記憶體胞元之一第二寫入操作，其中可將該第二資料集之一第一位元寫入至第一記憶體胞元且可將該第二資料集之一第二位元寫入至第二記憶體胞元；在該第二寫入操作之一第一時間間隔期間基於具有該第一邏輯值之該第二資料集之該第一位元跨該第一記憶體胞元施加具有第一極性之一第五電壓且基於具有第二邏輯值之該第二資料集之該第二位元跨該第二記憶體胞元施加具有第一極性之一第六電壓；及在該第二寫入操作之一第二時間間隔期間基於藉由該第一記憶體胞元及該第二記憶體胞元在該第二寫入操作之該第一時間間隔期間傳導之一第二電荷量跨該第一記憶體胞元施加第三電壓且跨該第二記憶體胞元施加第四電壓。
本文中描述之方法900及設備之一些實例可進一步包含用於基於與該組記憶體胞元相關聯之漂移量而判定施加第五及第六電壓的操作、特徵、構件或指令。
本文中描述之方法900及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：接收一第二寫入命令及可與該第二寫入命令相關聯之一第二資料集，該第二寫入命令觸發用於該組記憶體胞元之一第二寫入操作，其中可將該第二資料集之一第一位元寫入至第一記憶體胞元且可將該第二資料集之一第二位元寫入至第二記憶體胞元；及在整個該第二寫入操作中基於具有第一邏輯值之該第二資料集之該第一位元跨該第一記憶體胞元施加具有第一極性之一第五電壓且基於具有第二邏輯值之該第二資料集之該第二位元跨該第二記憶體胞元施加具有第二極性之一第六電壓。
本文中描述之方法900及設備之一些實例可進一步包含用於基於自針對該組記憶體胞元執行一最後存取操作起之一持續時間而判定施加第五及第六電壓的操作、特徵、構件或指令。
在本文中描述之方法900及設備之一些實例中，第一位元之第一邏輯值可與一設定狀態相關聯且第一電壓之第一極性可為一負極性，且第二位元之第二邏輯值可與一重設狀態相關聯且第二電壓之第二極性可為一正極性。
圖10展示繪示根據本發明之態樣之支援基於資料之極性寫入操作之一或若干方法1000之一流程圖。可藉由如本文中描述之一記憶體陣列或其組件實施方法1000之操作。舉例而言，可藉由如參考圖8描述之一記憶體控制器執行方法1000之操作。在一些實例中，一記憶體陣列可執行一指令集以控制記憶體陣列之功能元件以執行所描述功能。此外或替代地，一記憶體陣列可使用專用硬體來執行所描述功能之態樣。
在1005，記憶體陣列可接收一寫入命令集。可根據本文中描述之方法來執行1005之操作。在一些實例中，可藉由如參考圖8描述之一寫入組件執行1005之操作之態樣。
在1010，記憶體陣列可針對寫入命令集之一第一子集執行一第一類型之第一寫入操作，其等包含在第一寫入操作之預讀取週期期間跨寫入至一第一邏輯值之記憶體胞元施加一第一極性之一第一電壓及跨寫入至一第二邏輯值之記憶體胞元施加一相反極性之一第二電壓。可根據本文中描述之方法來執行1010之操作。在一些實例中，可藉由如參考圖8描述之一寫入組件執行1010之操作之態樣。
在1015，記憶體陣列可針對寫入命令集之一第二子集執行一第二類型之第二寫入操作，其等包含在該等第二寫入操作之預讀取週期期間跨寫入至第一邏輯值或第二邏輯值之記憶體胞元施加第一極性之第一電壓。可根據本文中描述之方法來執行1015之操作。在一些實例中，可藉由如參考圖8描述之一寫入組件執行1015之操作之態樣。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法1000。設備可包含用於以下各者之特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：接收一寫入命令集；針對該寫入命令集之一第一子集執行一第一類型之第一寫入操作，其等包含在該等第一寫入操作之預讀取週期期間跨寫入至一第一邏輯值之記憶體胞元施加一第一極性之一第一電壓及跨寫入至一第二邏輯值之記憶體胞元施加一相反極性之一第二電壓；及針對該寫入命令集之一第二子集執行一第二類型之第二寫入操作，其等包含在該等第二寫入操作之預讀取週期期間跨寫入至該第一邏輯值或該第二邏輯值之記憶體胞元施加該第一極性之該第一電壓。
本文中描述之方法1000及設備之一些實例可進一步包含用於針對寫入命令集之一第三子集執行一第三類型之第三寫入操作，其等包含在整個寫入操作中之第二寫入操作之預讀取週期期間跨寫入至第一邏輯值或第二邏輯值之記憶體胞元施加第一極性之一第三電壓的操作、特徵、構件或指令。
在本文中描述之方法1000及設備之一些實例中，接收寫入命令集可包含用於基於與該組記憶體胞元相關聯之漂移量而啟動第二類型之寫入操作或第三類型之寫入操作的操作、特徵、構件或指令。
在本文中描述之方法1000及設備之一些實例中，在漂移量超過一第一臨限值時可啟動第二類型之寫入操作且在該漂移量超過可大於該第一臨限值之一第二臨限值時可啟動第三類型之寫入操作。
在本文中描述之方法1000及設備之一些實例中，第一極性可為一負極性且相反極性可為一正極性。
應注意，本文中描述之方法係可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案係可能的。此外，可組合來自兩個或更多個方法之部分。
描述一設備。該設備可包含一記憶體陣列及與該記憶體陣列耦合之一記憶體控制器。該記憶體陣列可包含一組記憶體胞元。該等記憶體胞元可包含一第一記憶體胞元及一第二記憶體胞元。該記憶體控制器可經組態以：接收一寫入命令及一資料集，該寫入命令觸發一寫入操作以將該資料集寫入至該組記憶體胞元，其中將該資料集之一第一位元寫入至該第一記憶體胞元且將該資料集之一第二位元寫入至該第二記憶體胞元；在該寫入操作之一第一時間間隔期間至少部分基於具有一第一邏輯值之該第一位元跨該第一記憶體胞元施加具有一第一極性之一第一電壓且至少部分基於具有一第二邏輯值之該第二位元跨該第二記憶體胞元施加具有一第二極性之一第二電壓；及在該寫入操作之一第二時間間隔期間至少部分基於藉由該第一記憶體胞元及該第二記憶體胞元在該寫入操作之該第一時間間隔期間傳導之電荷量跨該第一記憶體胞元施加一第三電壓且跨該第二記憶體胞元施加一第四電壓。
在一些實例中，該設備可包含：一第一組存取線，其等與該組記憶體胞元耦合；及一第二組存取線，其等與該組記憶體胞元耦合，其中：為跨該第一記憶體胞元施加第一電壓，記憶體控制器可進一步經組態以：將一第五電壓施加至與該第一記憶體胞元耦合之該第一組存取線之一第一存取線且將一第六電壓施加至與該第一記憶體胞元耦合之該第二組存取線之一第二存取線，該第五電壓小於該第六電壓；及為跨第二記憶體胞元施加第二電壓，該記憶體控制器進一步經組態以將一第七電壓施加至與該第二記憶體胞元耦合之該第一組存取線之一第二存取線且將一第八電壓施加至該第二組存取線之該第二存取線，該第二存取線與該第二記憶體胞元耦合且該第七電壓大於該第六電壓。
在一些實例中，該記憶體控制器可進一步經組態以偵測藉由第一記憶體胞元在第一時間間隔期間傳導之一第一電荷量超過一臨限值，其中至少部分基於超過該臨限值之該第一電荷量，該第三電壓具有一中性極性。
在一些實例中，該記憶體控制器可進一步經組態以偵測藉由該第一記憶體胞元在該第一時間間隔期間傳導之一第一電荷量低於一臨限值，其中至少部分基於低於該臨限值之該第一電荷量，該第三電壓具有該第一極性且大於該第一電壓。
描述一種設備。該設備可包含一記憶體陣列及與該記憶體陣列耦合之一記憶體控制器。該設備可經組態以：接收複數個寫入命令；針對該複數個寫入命令之一第一子集執行一第一類型之第一寫入操作，其等包括在該等第一寫入操作之預讀取週期期間跨寫入至一第一邏輯值之記憶體陣列之記憶體胞元施加一第一極性之一第一電壓及跨寫入至一第二邏輯值之該記憶體陣列之記憶體胞元施加一相反極性之一第二電壓；及針對該複數個寫入命令之一第二子集執行一第二類型之第二寫入操作，其等包括在該等第二寫入操作之預讀取週期期間跨寫入至該第一邏輯值或該第二邏輯值之該記憶體陣列之記憶體胞元施加該第一極性之該第一電壓。
在一些實例中，該記憶體控制器可進一步經組態以針對複數個寫入命令之一第三子集執行一第三類型之第三寫入操作，其等包括在整個寫入操作中之第二寫入操作之預讀取週期期間跨寫入至第一邏輯值或第二邏輯值之記憶體胞元施加第一極性之一第三電壓。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，一般技術者將理解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子連通」、「導電接觸」、「連接」及「耦合」可係指組件之間之一關係，該關係支援組件之間之信號流。若組件之間存在可隨時支援組件之間之信號流之任何導電路徑，則將組件視為彼此電子連通(或導電接觸或連接或耦合)。在任何給定時間，基於包含經連接組件之裝置之操作，彼此電子連通(或導電接觸或連接或耦合)之組件之間之導電路徑可為一開路或一閉路。經連接組件之間之導電路徑可為組件之間之一直接導電路徑或經連接組件之間之導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些實例中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將經連接組件之間之信號流中斷一段時間。
本文中使用之術語「層」或「層級」係指一幾何結構(例如，相對於一基板)之一層或片狀物。各層或層級可具有三個維度(例如，高度、寬度及深度)且可覆蓋一表面之至少一部分。舉例而言，一層或層級可為其中兩個維度大於一第三維度的一個三維結構，例如，一薄膜。層或層級可包含不同元件、組件及/或材料。在一些實例中，一個層或層級可由兩個或更多個子層或子層級構成。
如本文中使用，術語「實質上」意謂經修飾特性(例如，藉由術語實質上修飾之一動詞或形容詞)無需為絕對的，但足夠接近以達成特性之優勢。
本文中論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些實例中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOS))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。
本文中論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。舉例而言，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道變成導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「開啟」或「啟動」該電晶體。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。
本文中陳述之描述以及隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式包含具體細節以提供對所描述技術之理解。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示眾所周知結構及裝置以避免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。若在說明書中僅使用第一參考標籤，則描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可運用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性區塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中實施本文中描述之功能。若在藉由一處理器執行之軟體中實施，則可將功能作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用藉由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。又，如本文中使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「…之至少一者」或「…之一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。又，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及包含促成一電腦程式從一個位置傳送至另一位置之任何媒體之通信媒體兩者。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。藉由實例而非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用來以指令或資料結構之形式載送或儲存所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。又，任何連接被適宜地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技來從一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含在媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟運用雷射光學地重現資料。上文之組合亦包含在電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。
100:系統 105:主機裝置 110:記憶體裝置 115:通道 120:外部記憶體控制器 125:處理器 130:基本輸入/輸出系統(BIOS)組件 135:匯流排 155:裝置記憶體控制器 165-a:本端記憶體控制器 165-b:本端記憶體控制器 165-N:本端記憶體控制器 170-a:記憶體陣列 170-b:記憶體陣列 170-N:記憶體陣列 186:命令及位址(CA)通道 188:時脈信號(CK)通道 190:資料(DQ)通道 192:其他通道 200:記憶體晶粒 205:記憶體胞元 210:列線 215:行線 220:列解碼器 225:行解碼器 230:感測組件 235:參考 240:輸入/輸出 245:本端記憶體控制器 300:記憶體裝置 305:資料 310:第一位元 315:第二位元 320:強制寫入信號產生器 325:驅動器 330:列線 335:第一記憶體胞元 340:第二記憶體胞元 345:第一行線 350:預設寫入信號產生器 355:第二行線 360:極性寫入信號產生器 365:第n行線 370:寫入操作選擇器 375:寫入電路 400-a:時序圖 400-b:時序圖 400-c:時序圖 400-d:時序圖 405-a:第一時間 405-b:第一時間 405-c:第一時間 405-d:第一時間 410-a:第二時間 410-b:第二時間 410-c:第二時間 410-d:第二時間 415-a:第三時間 415-b:第三時間 415-c:第三時間 415-d:第三時間 420-a:胞元電壓 420-b:胞元電壓 420-c:胞元電壓 420-d:胞元電壓 425-a:第一定界電壓 425-b:第一定界電壓 430-b:第一程式化電壓 435-a:極性設定寫入操作 435-b:極性設定寫入操作 440-d:第二程式化電壓 445-c:第二定界電壓 445-d:第二定界電壓 450-c:極性重設寫入操作 450-d:極性重設寫入操作 500:分佈圖 505:負重設分佈線 510:負設定分佈線 515:正重設分佈線 520:正設定分佈線 525:重設胞元 530:設定胞元 535:負程式化電壓 540:負定界電壓 545:正定界電壓 550:正程式化電壓 600-a:時序圖 600-b:時序圖 600-c:時序圖 605-a:第一時間 605-b:第一時間 605-c:第一時間 610-a:第二時間 610-b:第二時間 610-c:第二時間 615-a:第三時間 615-b:第三時間 615-c:第三時間 620-a:胞元電壓 620-b:胞元電壓 620-c:胞元電壓 625-a:定界電壓 625-b:定界電壓 625-c:定界電壓 630-b:第一程式化電壓 635-a:預設設定寫入操作 635-b:預設設定寫入操作 640-c:第二程式化電壓 650-c:預設重設寫入操作 700-a:時序圖 700-b:時序圖 705-a:第一時間 705-b:第一時間 710-a:第二時間 710-b:第二時間 715-a:胞元電壓 715-b:胞元電壓 720-a:第一程式化電壓 725-a:強制設定寫入操作 730-b:第二程式化電壓 735-b:強制重設寫入操作 800:方塊圖 805:記憶體控制器 810:資料組件 815:寫入組件 820:感測組件 825:寫入操作選擇組件 900:方法 905:操作 910:操作 915:操作 1000:方法 1005:操作 1010:操作 1015:操作 CA:命令及位址 CK:時脈信號 DQ:資料 t0 :第一時間 t1 :第二時間 t2 :第三時間 VCELL :胞元電壓 VDM :第一定界電壓 VPGM :第一程式化電壓 VPGM_FW :第一程式化電壓
圖1繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一系統之一實例。
圖2繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一記憶體晶粒之一實例。
圖3繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一方塊圖之一實例。
圖4A至圖4D繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之時序圖之實例。
圖5繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一分佈圖之一實例。
圖6A至圖6C繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之時序圖之實例。
圖7A及圖7B繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之時序圖之實例。
圖8展示根據本發明之態樣之支援基於資料之極性寫入操作之一記憶體裝置之一方塊圖。
圖9及圖10展示繪示根據如本文中揭示之實例之支援基於資料之極性寫入操作之一或若干方法之流程圖。
300:記憶體裝置
305:資料
310:第一位元
315:第二位元
320:強制寫入信號產生器
325:驅動器
330:列線
335:第一記憶體胞元
340:第二記憶體胞元
345:第一行線
350:預設寫入信號產生器
355:第二行線
360:極性寫入信號產生器
365:第n行線
370:寫入操作選擇器
375:寫入電路

Claims (25)

  1. 一種用於寫入操作之方法，其包括：接收一寫入命令及一資料集，該寫入命令觸發一寫入操作以將該資料集寫入至一組記憶體胞元，其中將該資料集之一第一位元寫入至該組記憶體胞元之一第一記憶體胞元且將該資料集之一第二位元寫入至該組記憶體胞元之一第二記憶體胞元；在該寫入操作之一第一時間間隔期間至少部分基於具有一第一邏輯值之該第一位元跨該第一記憶體胞元施加具有一第一極性之一第一電壓且至少部分基於具有一第二邏輯值之該第二位元跨該第二記憶體胞元施加具有一第二極性之一第二電壓；及在該寫入操作之一第二時間間隔期間至少部分基於藉由該第一記憶體胞元及該第二記憶體胞元在該寫入操作之該第一時間間隔期間傳導之一電荷量跨該第一記憶體胞元施加一第三電壓且跨該第二記憶體胞元施加一第四電壓。
  2. 如請求項1之方法，其進一步包括：偵測藉由該第一記憶體胞元在該第一時間間隔期間傳導之一第一電荷量超過一臨限值，其中至少部分基於超過該臨限值之該第一電荷量，該第三電壓具有一中性極性。
  3. 如請求項1之方法，其進一步包括：偵測藉由該第二記憶體胞元在該第一時間間隔期間傳導之一第二電 荷量超過一臨限值，其中至少部分基於超過該臨限值之該第二電荷量，該第四電壓具有一中性極性。
  4. 如請求項1之方法，其進一步包括：偵測藉由該第一記憶體胞元在該第一時間間隔期間傳導之一第一電荷量低於一臨限值，其中至少部分基於低於該臨限值之該第一電荷量，該第三電壓具有該第一極性且大於該第一電壓。
  5. 如請求項1之方法，其進一步包括：偵測藉由該第二記憶體胞元在該第一時間間隔期間傳導之一第二電荷量低於一臨限值，其中至少部分基於低於該臨限值之該第二電荷量，該第四電壓具有該第二極性且大於該第二電壓。
  6. 如請求項1之方法，其進一步包括：接收一第二寫入命令及與該第二寫入命令相關聯之一第二資料集，該第二寫入命令觸發用於該組記憶體胞元之一第二寫入操作，其中將該第二資料集之一第一位元寫入至該第一記憶體胞元且將該第二資料集之一第二位元寫入至該第二記憶體胞元；在該第二寫入操作之一第一時間間隔期間至少部分基於具有該第一邏輯值之該第二資料集之該第一位元跨該第一記憶體胞元施加具有該第一極性之一第五電壓且至少部分基於具有該第二邏輯值之該第二資料集之該第二位元跨該第二記憶體胞元施加具有該第二極性之一第六電壓；及在該第二寫入操作之一第二時間間隔期間至少部分基於藉由該第一 記憶體胞元及該第二記憶體胞元在該第二寫入操作之該第一時間間隔期間傳導之一第二電荷量跨該第一記憶體胞元施加一第七電壓且跨該第二記憶體胞元施加一第八電壓。
  7. 如請求項6之方法，其進一步包括：在施加該第五電壓、該第六電壓、該第七電壓及該第八電壓之前至少部分基於該組記憶體胞元之一操作壽命、與該組記憶體胞元相關聯之一漂移量或該兩者而判定該第五電壓、該第六電壓、該第七電壓及該第八電壓。
  8. 如請求項7之方法，其中該第五電壓大於該第一電壓，該第六電壓大於該第二電壓，該第七電壓大於該第三電壓，且該第八電壓大於該第四電壓。
  9. 如請求項6之方法，其進一步包括：在施加該第五電壓、該第六電壓、該第七電壓及該第八電壓之前根據一電壓序列判定該第五電壓、該第六電壓、該第七電壓及該第八電壓。
  10. 如請求項1之方法，其進一步包括：接收一第二寫入命令及與該第二寫入命令相關聯之一第二資料集，該第二寫入命令觸發用於該組記憶體胞元之一第二寫入操作，其中將該第二資料集之一第一位元寫入至該第一記憶體胞元且將該第二資料集之一第二位元寫入至該第二記憶體胞元； 在該第二寫入操作之一第一時間間隔期間至少部分基於具有該第一邏輯值之該第二資料集之該第一位元跨該第一記憶體胞元施加具有該第一極性之一第五電壓且至少部分基於具有該第二邏輯值之該第二資料集之該第二位元跨該第二記憶體胞元施加具有該第一極性之一第六電壓；及在該第二寫入操作之一第二時間間隔期間至少部分基於藉由該第一記憶體胞元及該第二記憶體胞元在該第二寫入操作之該第一時間間隔期間傳導之一第二電荷量跨該第一記憶體胞元施加該第三電壓且跨該第二記憶體胞元施加該第四電壓。
  11. 如請求項10之方法，其進一步包括：至少部分基於與該組記憶體胞元相關聯之一漂移量而判定施加該等第五及第六電壓。
  12. 如請求項1之方法，其進一步包括：接收一第二寫入命令及與該第二寫入命令相關聯之一第二資料集，該第二寫入命令觸發用於該組記憶體胞元之一第二寫入操作，其中將該第二資料集之一第一位元寫入至該第一記憶體胞元且將該第二資料集之一第二位元寫入至該第二記憶體胞元；及在整個該第二寫入操作中至少部分基於具有該第一邏輯值之該第二資料集之該第一位元跨該第一記憶體胞元施加具有該第一極性之一第五電壓且至少部分基於具有該第二邏輯值之該第二資料集之該第二位元跨該第二記憶體胞元施加具有該第二極性之一第六電壓。
  13. 如請求項12之方法，其進一步包括：至少部分基於自針對該組記憶體胞元執行一最後存取操作起之一持續時間而判定施加該等第五及第六電壓。
  14. 如請求項1之方法，其中：該第一位元之該第一邏輯值與一設定狀態相關聯且該第一電壓之該第一極性係一負極性，且該第二位元之該第二邏輯值與一重設狀態相關聯且該第二電壓之該第二極性係一正極性。
  15. 一種用於寫入操作之方法，其包括：接收複數個寫入命令；針對該複數個寫入命令之一第一子集執行一第一類型之第一寫入操作，其等包括在該等第一寫入操作之預讀取週期期間跨寫入至一第一邏輯值之記憶體胞元施加一第一極性之一第一電壓及跨寫入至一第二邏輯值之記憶體胞元施加一相反極性之一第二電壓；及針對該複數個寫入命令之一第二子集執行一第二類型之第二寫入操作，其等包括在該等第二寫入操作之預讀取週期期間跨寫入至該第一邏輯值或該第二邏輯值之記憶體胞元施加該第一極性之該第一電壓。
  16. 如請求項15之方法，其進一步包括：針對該複數個寫入命令之一第三子集執行一第三類型之第三寫入操作，其等包括在整個該寫入操作中之該等第二寫入操作之預讀取週期期間 跨寫入至該第一邏輯值或該第二邏輯值之記憶體胞元施加該第一極性之一第三電壓。
  17. 如請求項16之方法，其中接收該複數個寫入命令包括接收定址一組記憶體胞元之一寫入命令，該方法進一步包括：至少部分基於與該組記憶體胞元相關聯之一漂移量而啟動該第二類型之寫入操作或該第三類型之寫入操作。
  18. 如請求項17之方法，其中在該漂移量超過一第一臨限值時啟動該第二類型之寫入操作且在該漂移量超過大於該第一臨限值之一第二臨限值時啟動該第三類型之寫入操作。
  19. 如請求項15之方法，其中該第一極性係一負極性且該相反極性係一正極性。
  20. 一種用於寫入操作之設備，其包括：一記憶體陣列，其包括包括一第一記憶體胞元及一第二記憶體胞元的一組記憶體胞元；及一記憶體控制器，其與該記憶體陣列耦合且經組態以：接收一寫入命令及一資料集，該寫入命令觸發一寫入操作以用於將該資料集寫入至該組記憶體胞元，其中將該資料集之一第一位元寫入至該第一記憶體胞元且將該資料集之一第二位元寫入至該第二記憶體胞元； 在該寫入操作之一第一時間間隔期間至少部分基於具有一第一邏輯值之該第一位元跨該第一記憶體胞元施加具有一第一極性之一第一電壓且至少部分基於具有一第二邏輯值之該第二位元跨該第二記憶體胞元施加具有一第二極性之一第二電壓；且在該寫入操作之一第二時間間隔期間至少部分基於藉由該第一記憶體胞元及該第二記憶體胞元在該寫入操作之該第一時間間隔期間傳導之一電荷量跨該第一記憶體胞元施加一第三電壓且跨該第二記憶體胞元施加一第四電壓。
  21. 如請求項20之設備，其進一步包括：一第一組存取線，其等與該組記憶體胞元耦合；及一第二組存取線，其等與該組記憶體胞元耦合，其中：為跨該第一記憶體胞元施加該第一電壓，該記憶體控制器進一步經組態以將一第五電壓施加至與該第一記憶體胞元耦合之該第一組存取線之一第一存取線且將一第六電壓施加至與該第一記憶體胞元耦合之該第二組存取線之一第二存取線，該第五電壓小於該第六電壓，且為跨該第二記憶體胞元施加該第二電壓，該記憶體控制器進一步經組態以將一第七電壓施加至與該第二記憶體胞元耦合之該第一組存取線之一第二存取線且將一第八電壓施加至該第二組存取線之該第二存取線，該第二存取線與該第二記憶體胞元耦合且該第七電壓大於該第六電壓。
  22. 如請求項20之設備，其中該記憶體控制器進一步經組態以：偵測藉由該第一記憶體胞元在該第一時間間隔期間傳導之一第一電荷量超過一臨限值，其中至少部分基於超過該臨限值之該第一電荷量，該第三電壓具有一中性極性。
  23. 如請求項20之設備，其中該記憶體控制器進一步經組態以：偵測藉由該第一記憶體胞元在該第一時間間隔期間傳導之一第一電荷量低於一臨限值，其中至少部分基於低於該臨限值之該第一電荷量，該第三電壓具有該第一極性且大於該第一電壓。
  24. 一種用於寫入操作之設備，其包括：一記憶體陣列；及一記憶體控制器，其與該記憶體陣列耦合且經組態以：接收複數個寫入命令；針對該複數個寫入命令之一第一子集執行一第一類型之第一寫入操作，其等包括在該等第一寫入操作之預讀取週期期間跨寫入至一第一邏輯值之該記憶體陣列之記憶體胞元施加一第一極性之一第一電壓及跨寫入至一第二邏輯值之該記憶體陣列之記憶體胞元施加一相反極性之一第二電壓；且針對該複數個寫入命令之一第二子集執行一第二類型之第二寫入操作，其等包括在該等第二寫入操作之預讀取週期期間跨寫入至該第一邏輯值或該第二邏輯值之該記憶體陣列之記憶體胞元施加該第一極性之該第一電壓。
  25. 如請求項24之設備，其中該記憶體控制器進一步經組態以：針對該複數個寫入命令之一第三子集執行一第三類型之第三寫入操作，其等包括在整個該寫入操作中之該等第二寫入操作之預讀取週期期間跨寫入至該第一邏輯值或該第二邏輯值之記憶體胞元施加該第一極性之一第三電壓。
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