TWI782553B - 半導體元件 - Google Patents

Abstract

一種半導體元件，其包括半導體基板、溝槽、高帶隙層以及絕緣層。半導體基板具有元件區。溝槽位於半導體基板的元件區的表面且具有預定深度。高帶隙層，位於溝槽的側壁上。絕緣層位於溝槽內。

Description

半導體元件

本發明是有關於一種半導體元件，且特別是有關於一種溝槽內具有高帶隙層的半導體元件。

淺溝槽隔離(shallow trench isolation；STI)的邊緣漏電會降低半導體元件的性能。因此，如何提升半導體元件的性能實已成目前亟欲解決的課題。

本發明提供一種半導體元件，其具有較佳的性能。

本發明的半導體元件包括半導體基板、溝槽、高帶隙層以及絕緣層。半導體基板具有元件區。溝槽位於半導體基板的元件區的表面且具有預定深度。高帶隙層，位於溝槽的側面上。絕緣層位於溝槽內。

在本發明的一實施例中，半導體元件為N通道電晶體，其中高帶隙層的導電帶能量高於半導體基板的導電帶能量。

在本發明的一實施例中，半導體元件為P通道電晶體， 其中高帶隙層的價帶能量低於半導體基板的價帶能量。

在本發明的一實施例中，半導體基板為矽基板。

在本發明的一實施例中，高帶隙層包括氮化鋁層、氮化鎵層、鑽石層、砷化鎵層、砷化鋁層、磷化鎵層或上述之組合。

在本發明的一實施例中，半導體元件為P通道電晶體，其中高帶隙層包括氮化硼層、氮化銦層、磷化銦層或上述之組合。

本發明的半導體元件包括半導體基板、第一溝槽、第一高帶隙層、第二溝槽、第二高帶隙層以及絕緣層。半導體基板具有元件區。第一溝槽位於半導體基板的元件區的表面。第一高帶隙層位於第一溝槽的側面上。第二溝槽位於半導體基板的元件區的表面。第二高帶隙層位於第二溝槽的側面上。絕緣層位於第一溝槽及第二溝槽內。第一溝槽、第一高帶隙層、位於第一溝槽內的部分絕緣層及對應的部分半導體基板構成N通道電晶體。第二溝槽、第二高帶隙層、位於第二溝槽內的部分絕緣層及對應的部分半導體基板構成P通道電晶體。

在本發明的一實施例中，半導體基板為矽基板；第一高帶隙層的導電帶能量高於半導體基板的導電帶能量；或第二高帶隙層的價帶能量低於半導體基板的價帶能量。

在本發明的一實施例中，半導體基板為矽基板；第一高帶隙層的導電帶能量高於半導體基板的導電帶能量；且第二高帶隙層的價帶能量低於半導體基板的價帶能量。

基於上述，本發明藉由半導體元件的溝槽內的高帶隙 層，可以使半導體元件具有較佳的性能。

100、200、300、400:半導體元件

110:半導體基板

111:元件區

112:表面

113、115:摻雜區

114、116:阱

121、122:膜層

130:溝槽

134:預定深度

135:側面

150、250、350:高帶隙層

156:厚度

160:絕緣層

402:N型金屬氧化物半導體場效電晶體

403:P型金屬氧化物半導體場效電晶體

471、472、473、474:線路

S:源極

D:汲極

G:閘極

R1、R2:區域

圖1A至圖1C是依照本發明的第一實施例的一種半導體元件的部分製造方法的部分剖視示意圖。

圖2A是依照本發明的第二實施例的一種半導體元件的部分上視示意圖。

圖2B及圖2C是依照本發明的第二實施例的一種半導體元件的部分剖視示意圖。

圖3A是依照本發明的第三實施例的一種半導體元件的部分上視示意圖。

圖3B及圖3C是依照本發明的第三實施例的一種半導體元件的部分剖視示意圖。

圖4是依照本發明的第四實施例的一種半導體元件的電路圖。

下文列舉一些實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。

關於文中所使用「基本上」、「大致上」用語，可以是包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差 範圍內的平均值，考慮到所討論的測量、與測量相關、製造、與測量相關的誤差的特定數量(即，測量系統或製程系統的限制)。例如，「基本上」可以表示在所述值的一個或多個標準偏差內，或±3%、±2%、±1%、±0.5%內。

文中所提到的方向性用語，例如：「上」、「下」等，僅是用以參考圖式的方向。因此，使用的方向性用語是用來說明，而並非用來限制本發明。

此外，圖式僅以說明為目的，並未依照原尺寸作圖。換句話說，在一圖式中，可能縮小或放大了某膜層的尺寸，而前述的縮小或放大可以是本領域普通技術人員在進行說明時為清楚表示而常用的使用方式。另外，為求清楚表示，於圖式中可能省略繪示了部分的膜層。

當一元件(如：一膜層、一區域或一其他類似的用語)被稱為在「另一元件上」或「連接到另一元件」時，其可以直接在另一元件上或與另一元件連接，或其之間也可存在其他的元件。類似地，當一步驟(如：一製程或一其他類似的用語)被稱為在「另一步驟之後」時，其可以直接在另一步驟之後執行，或其之間也可存在其他的步驟。

圖1A至圖1C是依照本發明的第一實施例的一種半導體元件的部分製造方法的部分剖視示意圖。

請參照圖1A，提供半導體基板110。在本實施例中，半導體基板110可以為矽基板，但本發明不限於此。在本實施例中， 可以藉由適宜的方式(如：擴散(diffusion)或離子植入(ion implantation)；但不限)，以使半導體基板110中適宜的區域可以具有對應的摻雜(doping/dopant)。

請繼續參照圖1A，可以於半導體基板110的表面112上形成對應的膜層。舉例而言，可以藉由化學氣相沉積(Chemical Vapor Deposition；CVD)、微影及蝕刻(photolithography and etching)或其他適宜的半導體製程，以形成圖案化的第一膜層121、第二膜層122以及對應的溝槽130。

在一實施例中，第一膜層121可以包括矽的氧化物(silicon oxide)，但本發明不限於此。在一實施例中，絕緣的第一膜層121可以被稱為緩衝層(buffer layer)，但本發明不限於此。

在一實施例中，第二膜層122可以包括矽的氮化物(silicon nitride)，但本發明不限於此。在一實施例中，絕緣的第二膜層122可以被稱為蝕刻罩幕層(etching mask layer)，但本發明不限於此。

請參照圖1A至圖1B，於溝槽130內形成高帶隙層150。高帶隙層150至少覆蓋溝槽130的側面135。高帶隙層150的能隙(energy gap)大於半導體基板110的能隙。

在本實施例中，高帶隙層150的導電帶能量(conduction band energy；Ec)高於半導體基板110的導電帶能量，且/或高帶隙層150的價帶能量(valence band energy；Ev)低於半導體基板110的價帶能量。

在一實施例中，高帶隙層150可以包括氮化鋁(Aluminum Nitride；AlN)層、氮化鎵(Gallium Nitride；GaN)層、鑽石層、砷化鎵(Gallium arsenide；GaAs)層、砷化鋁(Aluminum arsenide；AlAs)層、磷化鎵(Gallium Phosphide；GaP)層或上述之組合，但本發明不限於此。

在一實施例中，高帶隙層150可以包括氮化硼(Boron Nitride；BN)層、氮化銦(Indium Nitride；InN)層、磷化銦(Indium Phosphide；InP)層或上述之組合，但本發明不限於此。

在一實施例中，高帶隙層150可以藉由沉積(如：化學氣相沉積)、蒸鍍、磊晶(epitaxy)或其他適宜的方式所形成，然後，可以藉由微影及蝕刻(photolithography and etching)或其他適宜的方式進行圖案化。

在一實施例中，高帶隙層150不為碳化矽(Silicon Carbide；SiC)層。一可能的原因在於：若用於金屬氧化物半導體(Metal Oxide Semiconductor；MOS)元件，碳化矽的高壓阻(high piezoresistive)性質可能較容易造成元件的波動(fluctuation)。

在本實施例中，高帶隙層150的厚度(以基本上垂直於溝槽130的側面135的方向上量測)156約為1奈米(nanometer；nm)至10奈米。

請參照圖1B至圖1C，至少於溝槽130內形成絕緣層160。在一實施例中，絕緣層160可以包括矽的氧化物(silicon oxide)，且可以藉由沉積(如：化學氣相沉積)或其他適宜的半導 體製程(如：化學機械研磨(Chemical Mechanical Polishing；CMP)；但不限)所形成。

在一實施例中，於形成絕緣層160前，可以藉由適宜的方式(如：蝕刻；但不限)移除第二膜層122。

在一實施例中，於移除第二膜層122時，部分的高帶隙層150也可能被移除，但本發明不限於此。

在一實施例中，於形成絕緣層160前，可以藉由適宜的方式(如：蝕刻；但不限)移除第一膜層121，但本發明不限於此。換句話說，在一實施例中，第一膜層121也可能不被移除或是部分地移除。

在一實施例中，圖1C所繪示的結構可以更藉由適宜或常用的半導體製程，以形成對應的元件(如：金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)；但不限)。

經過上述製程後即可大致上完成本實施例之半導體元件100的製作。

請參照圖1C，半導體元件100包括半導體基板110、溝槽130、高帶隙層150以及絕緣層160。半導體基板110具有元件區111。溝槽130位於半導體基板110的元件區111的表面112且具有預定深度134。高帶隙層150位於溝槽130的側面135上。絕緣層160位於溝槽130內。

在一實施例中，溝槽130可以被稱為淺溝槽隔離(shallow trench isolation；STI)，但本發明不限於此。

在本實施例中，藉由高帶隙層150可能可以降低溝槽130邊緣的載子密度(carrier density)。如此一來，可能可以改善短通道效應(short channel effect)或窄通道效應(narrow channel effect)，且/或可以降低漏電流(leakage current)。

若高帶隙層150的厚度156(標示於圖1B)小於1奈米，則前述的效果可能有限。

若高帶隙層150的厚度156(標示於圖1B)大於10奈米，則雖仍可以具有前述的效果，但可能會因為膜層過厚而使效果飽和(effect saturate)，且/或在製作上較容易造成膜層剝離(film peeling)。

基於上述，藉由半導體元件100的溝槽130內的高帶隙層150，可以使半導體元件100具有較佳的性能。

圖2A是依照本發明的第二實施例的一種半導體元件的部分上視示意圖。圖2B及圖2C是依照本發明的第二實施例的一種半導體元件的剖視示意圖。舉例而言，圖2B可以是對應於圖2A中I-I’剖線上的區域，且/或圖2C可以是對應於圖2A中II-II’剖線上的區域。在本實施例中的半導體元件200的部分製造方法與前述實施例的半導體元件100的製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。

請參照圖2A至圖2C，半導體元件200包括半導體基板 110、溝槽130、高帶隙層250以及絕緣層160。高帶隙層250位於溝槽130的側面135上。在本實施例中，藉由高帶隙層250可能可以降低溝槽130邊緣的載子密度(特別是對應於如圖2C中所示的區域R1，但不限)。如此一來，半導體元件200可能可以藉由溝槽130內的高帶隙層250，而改善短通道效應或窄通道效應，且/或可以降低漏電流。

在本實施例中，半導體元件200可以為N通道(N-channel)電晶體。在一實施例中，半導體元件200可以被稱為N型金屬氧化物半導體場效電晶體(N-type MOS；NMOS)。半導體元件200的半導體基板110可以具有對應的N摻雜區113。

在本實施例中，半導體元件200的半導體基板110可以為N型基板(N-Substrate)，且N型的半導體基板110可以具有對應的P型阱(P-well)114，但本發明不限於此。在一未繪示的實施例中，半導體元件200的半導體基板110可以為P型基板(P-Substrate)，但本發明不限於此。

在本實施例中，N摻雜區113的其中之一可以被稱為源極區(source region)，且N摻雜區113的其中另一可以被稱為汲極區(drain region)。前述的源極區及/或前述的汲極區可以電性連接於對應的導電件(如：貫穿絕緣層160的導電通孔(conductive via)；未繪示)，而可以分別被稱為源極S及/或汲極D。

在本實施例中，源極區(或；源極S)與汲極區(或；汲極D)之間可以具有對應的閘極G。另外，為求清楚表示，於圖 2A至圖2C或其他類似的圖式中可能省略繪示了閘極G與半導體基板110間的部分膜層(如：對應於閘極的金屬氧化物層)。

在本實施例中，閘極G與半導體基板110間的部分絕緣層(如：絕緣層160的一部分或其他未繪示的膜層；但不限)可以被稱為閘絕緣層(gate insulator)。

在本實施例中，高帶隙層250的導電帶能量高於半導體基板110的導電帶能量。

在一實施例中，高帶隙層250可以包括氮化鋁層、氮化鎵層、鑽石層、砷化鎵層、砷化鋁層、磷化鎵層或上述之組合，但本發明不限於此。

圖3A是依照本發明的第三實施例的一種半導體元件的部分上視示意圖。圖3B及圖3C是依照本發明的第三實施例的一種半導體元件的剖視示意圖。舉例而言，圖3B可以是對應於圖3A中III-III’剖線上的區域，且/或圖3C可以是對應於圖3A中IV-IV’剖線上的區域。在本實施例中的半導體元件300的部分製造方法與前述實施例的半導體元件100的製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。

請參照圖3A至圖3C，半導體元件300包括半導體基板110、溝槽130、高帶隙層350以及絕緣層160。高帶隙層350位於溝槽130的側面135上。在本實施例中，藉由高帶隙層350可能可以降低溝槽130邊緣的載子密度(特別是對應於如圖3C中所 示的區域R2，但不限)。如此一來，半導體元件300可能可以藉由溝槽130內的高帶隙層350，而改善短通道效應或窄通道效應，且/或可以降低漏電流。

在本實施例中，半導體元件300可以為P通道(P-channel)電晶體。在一實施例中，半導體元件300可以被稱為P型金屬氧化物半導體場效電晶體(P-type MOS；PMOS)。半導體元件300的半導體基板110可以具有對應的P摻雜區115。

在本實施例中，半導體元件300的半導體基板110可以為P型基板，且P型的半導體基板110可以具有對應的N型阱(N-well)116，但本發明不限於此。在一未繪示的實施例中，半導體元件300的半導體基板110可以為N型基板，但本發明不限於此。

在本實施例中，P摻雜區115的其中之一可以被稱為源極區，且P摻雜區115的其中另一可以被稱為汲極區。前述的源極區及/或前述的汲極區可以電性連接於對應的導電件(如：貫穿絕緣層160的導電通孔；未繪示)，而可以分別被稱為源極S及/或汲極D。

在本實施例中，高帶隙層350的價帶能量低於半導體基板110的價帶能量。

在一實施例中，高帶隙層350可以包括氮化硼層、氮化銦層、磷化銦層或上述之組合，但本發明不限於此。

圖4是依照本發明的第四實施例的一種半導體元件的電 路圖。

請參照圖4，半導體元件400可以為包括N型金屬氧化物半導體場效電晶體(NMOS)402及P型金屬氧化物半導體場效電晶體(PMOS)403的互補式金屬氧化物半導體場效電晶體(Complementary Metal-Oxide-Semiconductor Field-Effect Transistor；CMOS)。

在本實施例中，N型金屬氧化物半導體場效電晶體402的部分剖面結構可以相同或相似於前述實施例的半導體元件。也就是說，N型金屬氧化物半導體場效電晶體402可以包括相同或相似於高帶隙層250的高帶隙層。

在本實施例中，P型金屬氧化物半導體場效電晶體403的部分剖面結構可以相同或相似於前述實施例的半導體元件。也就是說，P型金屬氧化物半導體場效電晶體403可以包括相同或相似於高帶隙層350的高帶隙層。

在本實施例中，線路471可以電性連接於一輸入(input)端，線路472可以電性連接於一輸出(output)端，線路473可以電性連接於一電壓源(Vdd)，且/或線路474可以電性連接於一共電源(Vss)或接地，但本發明不限於此。本發明對於半導體元件400的佈線設計(layout design)並不加以限制。

綜上所述，本發明藉由半導體元件的溝槽內的高帶隙層，可以使半導體元件具有較佳的性能。

100:半導體元件

110:半導體基板

111:元件區

112:表面

121:第一膜層

130:溝槽

134:預定深度

135:側面

150:高帶隙層

160:絕緣層

Claims (1)

1. 一種半導體元件，包括：半導體基板，具有元件區；第一溝槽，位於所述半導體基板的所述元件區的表面；第一高帶隙層，位於所述第一溝槽的側面上；第二溝槽，位於所述半導體基板的所述元件區的表面；第二高帶隙層，位於所述第二溝槽的側面上；以及絕緣層，位於所述第一溝槽及所述第二溝槽內，其中：所述半導體基板為矽基板，所述第一高帶隙層的導電帶能量高於所述半導體基板的導電帶能量，且所述第二高帶隙層的價帶能量低於所述半導體基板的價帶能量；所述第一高帶隙層包括氮化鋁層、氮化鎵層、鑽石層、砷化鎵層、砷化鋁層、磷化鎵層或上述之組合，且所述第一溝槽、所述第一高帶隙層、位於所述第一溝槽內的部分絕緣層及對應的部分所述半導體基板構成N通道電晶體；所述第二高帶隙層包括氮化鋁層、氮化鎵層、鑽石層、砷化鎵層、砷化鋁層、磷化鎵層、氮化硼層、氮化銦層、磷化銦層或上述之組合，且所述第二溝槽、所述第二高帶隙層、位於所述第二溝槽內的部分絕緣層及對應的部分所述半導體基板構成P通道電晶體；所述第一高帶隙層及所述第二高帶隙層皆不包括碳化矽層；且 所述第一高帶隙層的厚度及所述第二高帶隙層的厚度分別介於1奈米至10奈米。

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