TWI778352B

TWI778352B - 畫素結構

Info

Publication number: TWI778352B
Application number: TW109112694A
Authority: TW
Inventors: 呂思慧; 梓杰黃; 志豪高; 郭威宏
Original assignee: 友達光電股份有限公司
Priority date: 2020-04-15
Filing date: 2020-04-15
Publication date: 2022-09-21
Also published as: TW202141796A

Abstract

畫素結構包括基板、至少一電晶體、至少一層間介電層以及至少一資料線。電晶體設置於基板上，電晶體具有汲極、閘極、閘極絕緣層及半導體層，且閘極與半導體層部分重疊。層間介電層設置於基板上且覆蓋閘極及半導體層。層間介電層具有第一開口及第二開口，半導體層具有相鄰的第一區及第二區，第一開口與第一區重疊，第二開口與第二區重疊。資料線的第一部份設置於第一開口中且透過第一開口接觸第一區以作為電晶體的源極。資料線的第一部份沿第一方向在基板的垂直投影位於第一開口沿第一方向於第一基板的垂直投影之內。

Description

畫素結構

本發明有關於一種畫素結構，特別是一種具有資料線位於層間介電層的開口之內的畫素結構。

虛擬實境(virtual reality；VR)顯示器為離眼睛很近的位置設置一組透鏡組來觀看影像的小型顯示器，其實際上會將畫素放大來檢視。因此，虛擬實境顯示器的畫素開口率占比很重要，若遮光太多則會影響亮態時的光穿透率，但遮光太少則可能會有暗態漏光，造成畫素對比偏低的問題。

本發明提供一種畫素結構，其可以降低暗態漏光。

本發明的畫素結構包括基板、至少一電晶體、至少一層間介電層以及至少一資料線。電晶體設置於基板上，電晶體具有汲極、閘極、閘極絕緣層及半導體層，閘極絕緣層設置於閘極與半導體層之間，且閘極與半導體層部分重疊。層間介電層設置於基板上且覆蓋閘極及半導體層。層間介電層具有第一開口及第二開口，半導體層具有相鄰的第一區及第二區，第一開口與第一區重疊，第二開口與第二區重疊，且第一開口的沿第一方向的寬度為1.1微米至2.9微米。資料線設置於基板上，其中資料線沿著第二方向延伸，第一方向及第二方向相交，資料線的第一部份設置於第一開口中，資料線的第一部份透過第一開口接觸第一區以作為電晶體的源極。資料線的第一部份沿第一方向在基板的垂直投影位於第一開口沿第一方向在第一基板的垂直投影之內，且汲極經由第二開口與半導體層的第二區連接。

在本發明的一實施例中，上述的畫素結構進一步包括第一遮光層。第一遮光層位於基板及資料線的第一部份之間，第一開口在基板的垂直投影重疊於第一遮光層在基板的垂直投影，且第一開口在基板的垂直投影位於第一遮光層在基板的垂直投影之內。

在本發明的一實施例中，上述的第一遮光層的邊緣及第一開口的邊緣之間沿第一方向的最短距離為0.25微米至1微米。

在本發明的一實施例中，上述的資料線的第一部份的頂面低於或等於層間介電層的頂面。

在本發明的一實施例中，上述的寬度為1.9微米至2.5微米。

在本發明的一實施例中，上述的半導體層的第一區及第一開口之間沿第二方向的最短距離大於0.5微米。

在本發明的一實施例中，上述的閘極位於半導體層上方。

在本發明的一實施例中，上述的閘極位於半導體層下方。

在本發明的一實施例中，上述的第一開口沿第一方向的剖面形狀為上寬下窄。

在本發明的一實施例中，上述的第一部份具有互相連接的側壁部及底部，側壁部及底部沿第一方向共同構成U字的剖面形狀，側壁部的頂面低於或等於層間介電層的頂面。

基於上述，本發明的畫素結構的資料線的第一部份沿第一方向在基板的垂直投影位於第一開口於第一基板的垂直投影之內，藉此，可以避免光線在第一方向上被資料線的第一部份的邊緣散射而漏光所造成的顯示畫面在暗態下的相對亮區。換言之，可以避免資料線的第一部份所造成的暗態漏光(在第一方向上)，亦即可降低暗態時的光穿透率。由於畫素對比為亮態時與暗態時的光穿透率的比值，且暗態時的光穿透率與暗態漏光呈正相關，由於第一方向上的暗態漏光被降低，可使得畫素結構在第一方向上的畫素對比得以提升。

10,10a,10b:畫素結構

20:畫素結構

102:基板

104:層間介電層

106:緩衝層

108:半導體層

108a:第一區

108b:第二區

108c:通道區

110:第一開口

110w:寬度

112:第二開口

114:資料線

115:閘極線

116:平坦層

118:絕緣層

120:第一遮光層

120w:寬度

122:第二遮光層

204:層間介電層

208:半導體層

210:第一開口

214:資料線

1141:第一部份

1141A:側壁部

1141B:底部

2141:第一部份

A-A’:剖線

B-B’:剖線

CM:共用電極

D1:第一方向

D2:第二方向

DE:汲極

E21:側邊緣

GE,GEa:閘極

GI:閘極絕緣層

I-I’:剖線

II-II’:剖線

S1:最短距離

S2:最短距離

S3:最短距離

ST:狹縫

T,Ta:電晶體

PE:畫素電極

TH:接觸洞

w1:寬度

w2:寬度

閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個樣態。需留意的是，圖式中的多個特徵並未依照該業界領域之標準作法繪製實際比例。事實上，所述之特徵的尺寸可以任意的增加或減少以利於討論的清晰性。

第1圖為依照本發明一實施例之畫素結構的上視示意圖。

第2圖為沿著第1圖的剖線I-I’的剖面示意圖。

第3圖為沿著第1圖的剖線II-II’的剖面示意圖。

第4圖為依照本發明另一實施例之畫素結構的剖面示意圖。

第5圖是對應於第2圖的畫素結構的沿剖線B-B’的剖面影像。

第6圖為依照比較例的畫素結構的俯視示意圖。

第7圖是第6圖沿剖線A-A’於掃描型電子顯微鏡下的剖面影像。

第1圖為依照本發明一實施例之畫素結構10的上視示意圖。第2圖為沿著第1圖的剖線I-I’的剖面示意圖。第3圖為沿著第1圖的剖線II-II’的剖面示意圖。請一併參照第1圖、第2圖及第3圖，畫素結構10包括基板102、電晶體T、層間介電層104、資料線114及閘極線115。為了方便說明，第1圖中繪示了第一方向D1與第二方向D2，且第一方向D1與第二方向D2相異，例如第一方向D1與第二方向D2分別為第1圖的橫向方向與縱向方向，且其彼此呈正交關係。於一實施例中，畫素結構10還包括緩衝層106，緩衝層106位於基板102上，緩衝層106之材質例如是氧化物。然而，本發明不限於此。在本發明的其他實施例中，亦可不包括緩衝層106。閘極線115及資料線114相交，舉例而言，閘極線115沿第一方向D1延伸，且資料線114沿第二方向D2延伸。

於本實施例中，電晶體T設置於基板102上，電晶體T具有汲極DE、閘極GE、閘極絕緣層GI及半導體層108。於本實施例中，電晶體T為頂部閘極型的薄膜電晶體，閘極GE位於半導體層108上方。詳言之，半導體層108設置於緩衝層106上，閘極絕緣層GI設置於半導體層108及緩衝層106上，閘極GE設置於閘極絕緣層GI上。也就是說，閘極絕緣層GI設置於閘極GE與半導體層108之間，且閘極GE與半導體層108於基板102的法線方向上部分重疊。

半導體層108可例如為多晶矽半導體層，然而半導體層108的材料不以多晶矽為限，而可為其它適合的半導體，例如其它半導體層(例如非晶矽、微晶矽)，氧化物半導體層例如氧化銦鎵鋅(Indium Gallium Zinc Oxide，IGZO)或其它適合的半導體材料。

資料線114設置於基板102上。於一些實施例中，資料線114包括金屬，例如包括鈦、鉬、銅、鋁、銀或其他金屬或前述金屬的組合。在本實施例中，資料線114包括多層結構，例如是鈦/鋁/鈦(Ti/Al/Ti)結構或是鉬/鋁/鉬(Mo/Al/Mo)結構，但本發明不以此為限。

於本實施例中，層間介電層104設置於基板102上且覆蓋閘極GE、半導體層108及閘極絕緣層GI，層間介電層104具有第一開口110及第二開口112，第一開口110及第二開口112亦穿過閘極絕緣層GI。半導體層108具有相鄰的第一區108a、第二區108b及通道區108c，且第一區108a及第二區108b為重摻雜，使得第一區108a及第二區108b的電阻率小於通道區108c。

資料線114具有第一部份1141，第一部份1141設置於第一開口110中，資料線114的第一部份1141透過第一開口110接觸第一區108a以作為電晶體T的源極，且汲極DE經由第二開口112與半導體層108的第二區108b連接。也就是說，位於第一開口110中的資料線114的第一部份1141與半導體層108的第一區108a重疊，位於第二開口112中的電晶體T的汲極DE與半導體層108的第二區108b重疊，資料線114的第一部份1141沿第一方向D1在基板102的垂直投影位於第一開口110於第一基板102的垂直投影之內，藉此，可以避免光線被資料線114的第一部份1141的邊緣散射而漏光所造成的顯示畫面在暗態下的相對亮區。換言之，可以避免資料線114的第一部份1141在第一方向D1上所造成的暗態漏光，亦即可降低暗態時第一方向D1的光穿透率。已知畫素對比為亮態時與暗態時的光穿透率的比值，且暗態時的光穿透率與暗態漏光呈正相關，由於暗態漏光(在第一方向D1)被降低，可使得畫素結構10在第一方向D1上的畫素對比得以提升。

第一開口110與第一區108a重疊，第二開口112與第二區108b重疊。舉例而言，第一開口110的沿第一方向D1的寬度110w為1.1微米至2.9微米。於較佳實施例中，第一開口110的沿第一方向D1的寬度110w為1.9微米至2.5微米。如此一來，第一開口110的寬度110w足夠小而不會造成開口率的損失。且第一開口110的寬度110w足夠大可以容納資料線114的第一部份1141。於本實施例中，資料線114的第一部份1141(或稱源極)沿第一方向D1的寬度w1為1.1微米至2.1微米。於本實施例中，第一開口110沿第一方向D1的剖面形狀為上寬下窄。也就是說，資料線114的第一部份1141沿第一方向D1的剖面形狀亦為上寬下窄，但不限於此。

於本實施例中，半導體層108的第一區108a及第一開口110之間沿第二方向D2的最短距離S1需大於0.5微米。藉此可以確保層間介電層104可以爬坡至半導體層108的第一區108a的頂部。

第一部份1141的頂面低於或等於層間介電層104的頂面。舉例而言，第一部份1141具有互相連接的側壁部1141A及底部1141B，側壁部1141A及底部1141B共同構成U字的剖面形狀，側壁部1141A的頂面低於或等於層間介電層104的頂面。如此一來，可以進一步降低光線被資料線114的第一部份1141(例如側壁部1141A)的邊緣散射而漏光所造成的顯示畫面在暗態下的相對亮區的風險。

於本實施例中，資料線114及汲極DE是位於同一膜層，也可以說資料線114及汲極DE是藉由同一道圖案化製程所形成並由相同的導電材料所形成，但本發明不以此為限。

於本實施例中，畫素結構10還包括依序堆疊於層間介電層104上的平坦層116、畫素電極PE、絕緣層118及共用電極CM。絕緣層118具有接觸洞TH以露出汲極DE，其中第二開口112具有遠離接觸洞TH的側邊緣E21，而汲極DE鄰接側邊緣E21的部份未凸出於層間介電層104的頂面，如第2圖所示。畫素電極PE覆蓋接觸洞TH及平坦層116，且畫素電極PE透過接觸洞TH電性連接電晶體T的汲極DE。共用電極CM連接至共用電壓(common voltage)。畫素電極PE及共用電極CM是用以形成畫素結構10的儲存電容(storage capacitor)。於本實施例中，畫素電極PE及共用電極CM可皆為透明電極，但本發明不以此為限。透明電極的材質包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、或其它合適的氧化物、或者是上述至少兩者之堆疊層。絕緣層118的材質可包括無機材料(例如：氧化矽、氮化矽、氮氧化矽、其它合適的材料、或上述至少兩種材料的堆疊層)、有機材料、或其它合適的材料、或上述之組合。於本實施例中，畫素電極PE具有狹縫ST，但本發明不以此為限。

於本實施例中，畫素結構10還包括第一遮光層120，第一遮光層120位於基板102上，且第一遮光層120位於基板102及資料線114的第一部份1141(或稱源極)之間。第一開口110在基板102的垂直投影重疊於第一遮光層120在基板102的垂直投影，且第一開口110在基板102的垂直投影位於第一遮光層120在基板102的垂直投影之內。換言之，資料線114的第一部份1141在基板102的垂直投影位於第一遮光層120在基板102的垂直投影之內，使得第一遮光層120可進一步降低資料線114的第一部份1141的暗態漏光。第一遮光層120的材質可包括任何所屬技術領域中具有通常知識者所周知的任一種遮光材料，例如鉬、鉬鋁鉬或鈦鋁鈦等不透光金屬或黑色樹脂。在其他實施例中，亦可選擇不設置第一遮光層120。

於本實施例中，第一遮光層120沿第一方向D1的寬度120w為2.8微米至3.7微米。於本實施例中，第一遮光層120及第一開口110的底部之間沿第一方向D1的最短距離為0.25微米至1微米。詳言之，第一開口110的底部的右側邊緣及第一遮光層120的右側邊緣之間沿第一方向D1的最短距離S2為0.25微米至1微米，且第一開口110的底部的左側邊緣及第一遮光層120的左側邊緣之間沿第一方向D1的最短距離S3為0.25微米至1微米，因此可以避免資料線114的第一部份1141的單側(例如右側邊緣或是左側邊緣)的暗態漏光。且第一遮光層120 沿第一方向D1的寬度足夠小而不會造成開口率的損失。

於本實施例中，畫素結構10可選擇性地包括第二遮光層122。因此第二遮光層122未繪示於第1圖，並於第2圖中以虛線表示其輪廓。第二遮光層122位於基板102上。詳言之，第二遮光層122位於通道區108c及基板102之間，且第二遮光層122、通道區108c及閘極GE在基板102的法線方向上部分重疊，使第二遮光層122可遮蔽光線以避免通道區108c被背光源(未示)照到。第二遮光層122的材質可類似於第一遮光層120的材質，故於此不再贅述。在其他實施例中，亦可選擇不設置第二遮光層122。

第4圖為依照本發明另一實施例之畫素結構10a的剖面示意圖。第4圖之畫素結構10a類似於第2圖之畫素結構10，以下僅討論兩者的差異處，相同或相似處則不再贅述。於本實施例中，電晶體Ta為底部閘極型的電晶體，閘極GEa位於半導體層108下方。本發明的畫素結構10a不受限底部閘極型的電晶體及頂部閘極型的電晶體，可達成設計彈性化。

第5圖為依照本發明一實施例的畫素結構10b的局部於掃描型電子顯微鏡(scanning electron microscope；SEM)下的剖面影像，，第5圖的畫素結構10b是對應於第2圖的畫素結構10的沿剖線B-B’的剖面影像，其示出資料線114的第一部份1141是位於層間介電層104的第一開口110中，且資料線114的第一部份1141沿第一方向D1在基板102的垂直投影位於第一開口110於第一基板102的垂直投影之內，藉此，可以避免在第一方向D1上的光線被資料線114的第一部份1141的邊緣散射而漏光所造成的顯示畫面在暗態下的相對亮區。換言之，可以避免資料線114的第一部份1141在第一方向D1上所造成的暗態漏光，亦即可降低暗態時第一方向D1的光穿透率。第6圖為依照比較例的畫素結構20的俯視示意圖，第7圖是第6圖沿剖線A-A’於掃描型電子顯微鏡(scanning electron microscope；SEM)下的剖面影像，請參照第5圖、第6圖及第7圖，層間介電層204設置於半導體層208上，比較例的畫素結構20與第5圖的本發明的畫素結構10b類似，兩者的差異在於：比較例的資料線214的第一部份2141沿著第一方向D1爬升至第一開口210外而位於層間介電層204的頂面上，由於資料線214的第一部份2141的邊緣容易反射光線，進而造成暗態漏光的問題，亦即暗態時的光穿透率高。本發明的畫素結構10b在暗態時的光穿透率(第一方向D1上)為約80%的比較例的畫素結構10b的暗態時的光穿透率，換言之，本發明的畫素結構10b在暗態時的光穿透率為A，比較例的畫素結構20的暗態時的光穿透率為B，則(B-A)/Bx100%為20%，由此可知本實施例的畫素結構10b的暗態時的光穿透率低。

綜上所述，本發明一實施例的畫素結構的資料線的第一部份沿第一方向在基板的垂直投影位於第一開口於第一基板的垂直投影之內，藉此，可以避免光線被資料線的第一部份的邊緣散射而漏光所造成的顯示畫面在暗態下的相對亮區。換言之，可以避免資料線的第一部份在第一方向所造成的暗態漏光，亦即可降低暗態時第一方向的光穿透率。已知畫素對比為亮態時與暗態時的光穿透率的比值，且暗態時的光穿透率與暗態漏光呈正相關，由於暗態漏光被降低，可使得畫素結構在第一方向上的畫素對比得以提升，即提升螢幕左右視角方向的畫素對比。並且，第一開口在基板的垂直投影重疊於第一遮光層在基板的垂直投影，且第一開口在基板的垂直投影位於第一遮光層在基板的垂直投影之內。換言之，資料線的第一部份在基板的垂直投影位於第一遮光層在基板的垂直投影之內，使得第一遮光層可進一步降低資料線的第一部份在第一方向的暗態漏光。

10:畫素結構