TWI777723B - 倍頻器及延遲復用佔空比校準方法 - Google Patents

倍頻器及延遲復用佔空比校準方法 Download PDF

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Abstract

提供了一種倍頻器及其延遲復用佔空比校準方法。倍頻器包括第一校準電路、第二校準電路和控制器。在倍頻器的校準模式下，延遲單元的輸出端耦接延遲單元的輸入端。第一校準電路重複使用延遲單元M次，以產生第一延遲信號。控制器根據第一延遲信號控制該延遲單元，以獲得該延遲單元的延遲，使得該延遲的M倍等於輸入時鐘信號的一個週期。在找到該延遲之後，延遲單元被重複使用M/2次，以產生第二延遲信號。控制器根據第二延遲信號控制第二校準電路，以使得輸入校准信號具有目標佔空比。

Description

倍頻器及延遲復用佔空比校準方法
本發明涉及佔空比校準，尤其涉及一種倍頻器(frequency multiplier)及延遲復用(delay-reused)佔空比校準方法。
為了實現雙倍頻器(frequency doubler)，需要將參考信號延遲該參考信號的25%個週期來產生延遲信號，從而，能夠根據該參考信號和該延遲信號產生雙倍頻(doubled frequency)的輸出信號。為了最大限度地減少輸出雜散，需要輸出信號具有精確的50%佔空比，這意味著需要精確地生成上述25%個週期的延遲。一些相關技術採用不同的方法來產生此25%個週期的延遲。更具體地，在相關技術中使用類比構建塊，例如，環路濾波器、比較器、無源器件(例如，電阻器或比較器)、偏斜反相器(skew inverter)或運算放大器。
22nm、16nm、12nm、7nm等先進工藝提供了一些優勢，例如，更少的柵極延遲、更高的操作速度和更少的電路面積。但是，也有一些缺點。先進的工藝是昂貴的。此外，使用先進工藝的類比設計具有挑戰性，更具體地說，會佔用大面積並且難以優化性能。此外，用於產生上述25%個週期的延遲的上述類比構建塊在相關技術中可能會遇到一些問題。例如，環路濾波器和無源器件佔據大面積，比較器偏移和器件失配會降低所產生延遲的精度，偏斜反相器會受到相位雜訊的影響，以及，運算放大器在先進工藝中難以縮小。
因此，需要一種新穎的方法和相關架構，以能夠通過全數位電路產生上述25%個週期的延遲，以防止遭受上述類比設計問題，並充分利用先進工藝。
有鑑於此，本發明的目的在於提供一種倍頻器及延遲復用佔空比校準方法，以在不太可能會引入副作用的情況下解決相關技術的上述問題。
本發明的至少一個實施例提供了一種倍頻器。倍頻器可以包括第一校準電路、第二校準電路以及耦接該第一校準電路和該第二校準電路的控制器。第一校準電路可以包括被配置為提供第一延遲量的第一延遲單元。第二校準電路被配置為根據輸入時鐘信號產生輸入校准信號。在倍頻器的校準模式中，第一延遲單元的輸出端耦接第一延遲單元的輸入端，第一延遲單元被重複使用M次，以將輸入校准信號或其衍生信號延遲第一延遲量的M倍來產生第一延遲信號，M為預定的正整數。此外，控制器根據第一延遲信號控制第一延遲量，以獲得目標延遲量，使得目標延遲量的M倍等於輸入時鐘信號的一個週期。在找到目標延遲量後，第一延遲單元被重複使用M/2次來將輸入校准信號或其衍生信號延遲該目標延遲量的M/2倍，以產生第二延遲信號；以及，控制器根據第二延遲信號控制第二校準電路，以使得輸入校准信號具有目標佔空比。
在一實施例中，該倍頻器還包括：相位檢測器，耦接該控制器，用於檢測該第一延遲信號的延遲邊沿與該輸入校准信號的目標邊沿之間的相位差；其中，該控制器控制該第一延遲量，以使得該第一延遲信號的該延遲邊沿與該輸入校准信號的該目標邊沿對齊。
在一實施例中，該第一延遲信號的該延遲邊沿是通過延遲該輸入校准信號或其衍生信號的第一邊沿產生的，以及，該輸入校准信號的該目標邊沿是比該第一邊沿晚一個週期的第二邊沿。
在一實施例中，該第一校準電路還包括：計數器，耦接該第一延遲單元的輸出端，其中，該計數器在該第一延遲單元被重複使用M次時產生該第一 延遲信號的該延遲邊沿。
在一實施例中，該第二校準電路包括：第二延遲單元，用於提供第二延遲量；其中，該控制器根據該第二延遲信號控制該第二延遲量，以使得該輸入校准信號具有該目標佔空比。
在一實施例中，該第二延遲單元包括：單位延遲元件，用於提供單位延遲，其中，該單位延遲元件的輸出端耦接該單位延遲元件的輸入端；其中，該單位延遲元件被重複使用N次，以使得該第二延遲量等於該單位延遲的N倍，N為正整數，其對應於該控制器控制的數位碼。
在一實施例中，該第二校準電路還包括：反相器，用於根據該輸入時鐘信號產生反相時鐘信號；以及，多工器，耦接該第二延遲單元，用於根據該輸入時鐘信號的當前佔空比與該目標佔空比的比較來選擇該輸入時鐘信號和該反相時鐘信號中的一者發送至該第二延遲單元。
在一實施例中，其中，當該當前佔空比大於該目標佔空比時，該多工器選擇該輸入時鐘信號將由該第二延遲單元延遲，以用於校準該輸入校准信號；以及，當該當前佔空比小於該目標佔空比時，該多工器選擇該反相時鐘信號將由該第二延遲單元延遲，以用於校準該輸入校准信號。
在一實施例中，該倍頻器還包括第三校準電路，該第三校準電路包括：第三延遲單元，用於提供第三延遲量；其中，在獲得該目標延遲量之後，該第一延遲單元被重複使用M/4次，用於將該輸入校准信號或其衍生信號延遲該目標延遲量的M/4倍來產生第三延遲信號；以及，該控制器根據該第三延遲信號控制該第三校準電路，以使得該第三延遲量等於該目標延遲量的M/4倍。
在一實施例中，該倍頻器還包括：至少一個異或(XOR)邏輯電路，耦接該第一校準電路，用於在該倍頻器的正常模式下對該輸入校准信號或其衍生信號與最終的延遲信號執行至少一個XOR運算，以產生倍頻的輸出信號，其 中，該最終的延遲信號是通過M/4次使用該第一延遲單元產生的，以將該輸入校准信號延遲該目標延遲量的M/4倍；或者，該最終的延遲信號是通過M/8次使用該第一延遲單元產生的，以將該輸入校准信號的衍生信號延遲該目標延遲量的M/8倍。
本發明的至少一個實施例提供了一種延遲復用佔空比校準方法。延遲復用佔空比校準方法可以包括：將第一延遲單元的輸出端耦接到第一延遲單元的輸入端(例如，在校準模式中)，其中，第一延遲單元位於第一校準電路中，第一延遲單元被配置為提供第一延遲量，且第一延遲單元被重複使用M次，以將輸入校准信號或其衍生信號延遲第一延遲量的M倍，從而產生第一延遲信號，其中，M為預定的正整數；控制器根據第一延遲信號控制第一延遲量，以獲得第一延遲單元的目標延遲量，使得該目標延遲量的M倍等於輸入時鐘信號的一個週期，其中，輸入校准信號是第二校準電路根據輸入時鐘信號產生的；在找到目標延遲量之後，重複使用第一延遲單元M/2次，以將輸入校准信號或其衍生信號延遲目標延遲量的M/2倍，從而產生第二延遲信號；以及，根據第二延遲信號控制第二校準電路，以使得輸入校准信號具有目標佔空比。
在一實施例中，該控制器根據該第一延遲信號控制該第一延遲量以獲得該目標延遲量包括：檢測該第一延遲信號的延遲邊沿與該輸入校准信號的目標邊沿之間的相位差；以及，控制該第一延遲量，以使得該第一延遲信號的延遲邊沿與該輸入校准信號的目標邊沿對齊。
在一實施例中，該第一延遲信號的該延遲邊沿是通過延遲該輸入校准信號或其衍生信號的第一邊沿產生的，以及，該輸入校准信號的該目標邊沿是比該第一邊沿晚一個週期的第二邊沿。
在一實施例中，該第一延遲單元的輸出端耦接計數器，以及，該計數器在該第一延遲單元被重複使用M次時產生該第一延遲信號的該延遲邊沿。
在一實施例中，該第二校準電路包括第二延遲單元，該第二延遲單元用於提供第二延遲量，以及，根據該第二延遲信號控制該第二校準電路以使得該輸入校准信號具有該目標佔空比包括：根據該第二延遲信號控制該第二延遲量，以使得該輸入校准信號具有該目標佔空比。
在一實施例中，該第二延遲單元包括單位延遲元件，該單位延遲元件用於提供單位延遲，該單位延遲元件的輸出端耦接該單位延遲元件的輸入端，以及，控制該第二延遲量包括：重複使用該單位延遲元件N次，以使得該第二延遲量等於該單位延遲的N倍，N為正整數，其對應於該控制器控制的數位碼。
在一實施例中，根據該第二延遲信號控制該第二校準電路來使得該輸入校準信號具有該目標佔空比還包括：根據該輸入時鐘信號的當前佔空比與該目標佔空比的比較來選擇該輸入時鐘信號和反相時鐘信號中的一者發送至該第二延遲單元，其中，該反相時鐘信號是該輸入時鐘信號的反相信號。
在一實施例中，根據該輸入時鐘信號的當前佔空比與該目標佔空比的比較來選擇該輸入時鐘信號和該反相時鐘信號中的一者發送至該第二延遲單元包括：響應於指示該當前佔空比大於該目標佔空比的比較，選擇該輸入時鐘信號將由該第二延遲單元延遲，以用於校準該輸入校准信號。
在一實施例中，根據該輸入時鐘信號的當前佔空比與該目標佔空比的比較來選擇該輸入時鐘信號和該反相時鐘信號中的一者發送至該第二延遲單元包括：響應於指示該當前佔空比小於該目標佔空比的比較，選擇該反相時鐘信號將由該第二延遲單元延遲，以用於校準該輸入校准信號。
在一實施例中，該方法還包括：在獲得該目標延遲量之後，重複使用該第一延遲單元M/4次，以用於將該輸入校准信號或其衍生信號延遲該目標延遲量的M/4倍來產生第三延遲信號；以及，根據該第三延遲信號控制第三校準電路，以使得該第三校準電路內的第三延遲單元提供的第三延遲量等於該目標延 遲量的M/4倍。
本發明實施例能夠使得第一延遲單元被重複使用M次，以獲得對應於輸入時鐘信號的週期的1/M倍的精確時間，且第一延遲單元被進一步重複使用M/2次、M/4次、M/8次，以生成對應於輸入時鐘信號CKIN的週期的50%、25%、12.5%的精確時間，且對應於輸入時鐘信號CKIN的週期的50%、25%、12.5%的精確時間能夠得到保證。由於本發明不存在器件失配和偏移等問題，因此可以解決相關技術的上述問題。
在閱讀各個附圖和圖式中示出的優選實施例的以下詳細描述之後，本發明的這些和其它目的對於本領域普通技術人員來說無疑將變得顯而易見。本發明內容並不意圖限定本發明。本發明由申請專利範圍進行限定。
10:雙倍頻器
140:輸入佔空比校準電路
120:延遲校準電路
124,146,143,223:多工器
122:第一延遲單元
100:XOR邏輯電路
180,181,182:相位檢測器
160:數位控制電路
145:反相器
142,222:單位延遲元件
144,226,126:計數器
141:AND邏輯電路
80:四倍頻器
220:延遲校準電路
200:XOR邏輯電路
1410,1420,1430,1440:步驟
CKIN:輸入時鐘信號
CK1X:輸入校准信號
CK2X:雙倍頻時鐘信號
CK4X:四倍頻時鐘信號
CKOUT,CK1X_25:延遲信號
EN:使能信號
CKIN_PL:選定時鐘信號
PL:極性信號
CONTROL1,CONTROL2:控制信號
COUNTER:計數器輸出信號
第1圖是根據本發明實施例示出的一種雙倍頻器(frequency doubler)的簡化示意圖。
第2圖是根據本發明實施例說明第1圖所示的雙倍頻器的詳細電路圖的示意圖。
第3圖是根據本發明實施例示出的一些信號在校準第一延遲量的階段的期間的時序示意圖。
第4圖是根據本發明另一實施例示出的一些信號在校準第一延遲量的階段的期間的時序示意圖。
第5圖是根據本發明實施例示出的一些信號在校準第二延遲量的階段的期間的時序示意圖。
第6圖是根據本發明另一實施例示出的一些信號在校準第二延遲量的階段的 期間的時序示意圖。
第7圖是根據本發明實施例示出的一些信號在校準完成之後的時序示意圖。
第8圖是根據本發明實施例示出的四倍頻器(frequency quadrupler)的簡化示意圖。
第9圖是根據本發明實施例說明第8圖所示的四倍頻器的詳細電路圖的示意圖。
第10圖是根據本發明實施例示出的一些信號在校準第一延遲量的階段的期間的時序示意圖。
第11圖是根據本發明實施例示出的一些信號在校準第二延遲量的階段的期間的時序示意圖。
第12圖是根據本發明實施例示出的一些信號在校準第三延遲量的階段的期間的時序示意圖。
第13圖是根據本發明實施例示出的一些信號在完成校準之後的時序示意圖。
第14圖是根據本發明實施例示出的延遲復用佔空比校準方法的流程示意圖。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。 因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。
為了產生兩倍於原始時鐘信號頻率的雙倍頻率，原始時鐘信號被與延遲信號執行異或(XOR)運算，以產生具有雙倍頻率的雙倍頻時鐘信號，其中，原始時鐘信號被延遲了原始時鐘信號的25%個週期(簡稱“25%延遲”)，以產生25%延遲信號(即延遲了25%個週期的信號)。針對鎖相環(Phase Locked Loop，PLL)的雜散相關要求，使得該雙倍頻時鐘信號的佔空比等於或基本等於50%且至少採用兩次校準操作是優選的。應用於原始時鐘信號的延遲(即前述25%延遲)需要被校準，以及，原始時鐘信號的佔空比也需要被校準。產生四倍於原始時鐘信號頻率的四倍頻的機制是類似的，除了25%延遲外，還需要進一步產生和校準12.5%延遲(可以理解地，即對應原始時鐘信號的12.5%個週期的延遲)。因此，本發明旨在提供佔空比校準的實施例，更特別地，校準上述25%延遲和/或12.5%延遲。
第1圖是根據本發明實施例示出的一種倍頻器(frequency multiplier)的簡化示意圖，例如，雙倍頻器(frequency doubler)10，其中，雙倍頻器10可以應用在PLL中。如第1圖所示，雙倍頻器10可以包括：至少一個XOR(異或)邏輯電路(例如，XOR邏輯電路100(為了簡潔起見，其被標記為“XOR”))，第一校準電路(例如，延遲校準電路120)，第二校準電路(例如，輸入佔空比校準電路140)，以及，控制器(例如，數位控制電路160)。延遲校準電路120可以包括第一延遲單元(first delay cell)122，第一延遲單元122被配置為提供第 一延遲量(first delay)τ1，其中，“τ1”被標記在第一延遲單元122上以便於更好的理解。延遲校準電路120還可以包括多工器(multiplexer)124，其被使能信號(enable signal)EN控制，其中，使能信號EN可以是從鎖相環(PLL)的控制電路或從數位控制電路160傳輸過來的，但本發明並不限於此。輸入佔空比校準電路140可被配置為根據輸入時鐘信號(input clock signal)CKIN產生輸入校准信號(input calibration signal)CK1X，例如，輸入佔空比校準電路140調整輸入時鐘信號CKIN的佔空比，以藉助第二延遲量τ2(其被標記在輸入佔空比校準電路140上，以便更好地理解)來產生輸入校准信號CK1X。
例如，當雙倍頻器10工作在校準模式(calibration mode)下時，使能信號EN可以被設置為“1”，以及，第一延遲單元122的輸出端通過多工器124耦接到該第一延遲單元的輸入端(例如，第一延遲單元122與多工器形成環形振盪器(ring-oscillator，RO)型延遲單元)，因此，第一延遲單元122被重複使用多次(例如，M次，其中，M為預定的正整數，例如四)，以將輸入校准信號CK1X或其衍生信號(例如，輸入校准信號CK1X的衍生信號)延遲第一延遲量τ1的倍數(例如，延遲M×τ1)來產生延遲信號CKOUT或其衍生信號(例如，延遲信號CKOUT的衍生信號)。在另一示例中，當雙倍頻器10工作在正常模式(normal mode)下時，使能信號EN可以被設置為“0”，以及，第一延遲單元122的輸出端上的(一個或多個)信號將不會反饋到第一延遲單元122的輸入端，因此，第一延遲單元122僅被使用一次，以將輸入校准信號CK1X(或其衍生信號)延遲第一延遲量τ1來產生延遲信號CKOUT，以及，異或(XOR)邏輯電路100可被配置為對輸入校准信號CK1X(或其衍生信號)與最終的延遲信號(例如，延遲信號CKOUT)執行至少一個XOR運算，以產生具有倍頻(multiplied frequency)的輸出信號，例如，雙倍頻的時鐘信號CK2X。
在本實施例中，當第一延遲單元122接收到上升沿(rising edge)時， 第一延遲單元122將輸出具有第一延遲量τ1的下降沿(falling edge)；以及，當第一延遲單元122接收到下降沿時，第一延遲單元122將輸出具有第一延遲量τ1的上升沿。
在本實施例中，數位控制電路160可以耦接第一校準電路(如延遲校準電路120)和第二校準電路(如輸入佔空比校準電路140)，用於在校準模式中調整第一延遲量τ1和第二延遲量τ2(為簡潔起見，被標記為“調整τ1”和“調整τ1”)。舉例來說，第一延遲單元122可被重複使用M次(例如，四次)，用於將輸入校准信號CK1X(或其衍生信號)延遲第一延遲量τ1的M倍(例如，延遲M×τ1)來產生第一延遲信號。數位控制電路160可根據第一延遲信號控制第一延遲量τ1(例如，調整τ1)，以獲得(find)目標延遲量(target delay)，使得該目標延遲量的M倍等於輸入時鐘信號CKIN的一個週期(cycle period)。也就是說，該目標延遲量等於輸入時鐘信號CKIN的1/M個週期，這可以是前述25%延遲的示例。在找到目標延遲量後，第一延遲單元122可被重複使用M/2次(例如，兩次)，用於將輸入校准信號CK1X(或其衍生信號)延遲該目標延遲量的M/2倍(其可等於輸入時鐘信號CKIN的50%個週期)來產生第二延遲信號。數位控制電路160可根據第二延遲信號控制輸入佔空比校準電路140，使得輸入校准信號CK1X具有目標佔空比，例如50%，例如，第二延遲信號攜帶與精確的50%佔空比相對應的時間間隔(time interval)相關的資訊，該資訊可以作為校準輸入校准信號CK1X的佔空比的參考。
在該實施例中，雙倍頻器10還可以包括耦接數位控制電路160的相位檢測器(phase detector，PD)180。具體地，當校準第一延遲量τ1時，相位檢測器180可以檢測第一延遲信號的延遲邊沿(delayed edge)與輸入校准信號CK1X的目標邊沿(target edge)之間的相位差，以及，數位控制電路160可以根據該相位差控制第一延遲量τ1，以使得第一延遲信號的延遲邊沿與輸入校准信號CK1X 的目標邊沿對齊(align)。例如，第一延遲信號的延遲邊沿可以通過延遲輸入校准信號CK1X(或其衍生信號)的第一邊沿來產生，以及，輸入校准信號CK1X的目標邊沿可以是晚於第一邊沿的一個週期的第二邊沿。也就是說，當第一延遲信號的延遲邊沿與輸入校准信號CK1X的目標邊沿對齊時，M×τ1等於輸入時鐘信號CKIN(或輸入校准信號CK1X)的一個週期，從而獲得等於輸入時鐘信號CKIN的1/M個週期的目標延遲量。在找到該目標延遲量後，相位檢測器180基於第二延遲信號和輸入校准信號CK1X產生另一相位差，以及，數位控制電路160根據此相位差校準輸入校準信號CK1X的佔空比。為便於理解與說明，在本發明實施例中，延遲邊沿、目標邊沿、第一邊沿和第二邊沿以上升沿為例進行示例說明，但本發明並不限於此，例如，也可以是下降沿，只要能夠獲得輸入時鐘信號CKIN的1/M個週期的目標延遲量均可。
第2圖是根據本發明實施例示出第1圖所示的雙倍頻器10的詳細電路圖的示意圖，在該示例中，延遲校準電路120還可以包括計數器(counter)126，其耦接到第一延遲單元122的輸出端。在校準第一延遲量τ1的階段的過程中，計數器126可以在第一延遲單元122已被重複使用M次時產生第一延遲信號的邊沿(例如，第一延遲信號的上述延遲邊沿)。例如，計數器126每隔第一延遲量τ1的間隔從第一延遲單元122接收延遲信號CKOUT的轉變邊沿(transition edge)，以及，當計數器126從第一延遲單元122接收到第M個延遲信號CKOUT的轉變邊沿時(這意味著經過M×τ1的持續時間)，計數器126可以輸出第一延遲信號(例如，計數器126的輸出信號可被視為延遲信號CKOUT的衍生信號)的延遲邊沿至相位檢測器180。在校準第二延遲量τ2的階段中，當第一延遲單元122已被重複使用M/2次時(例如，當計數器126從第一延遲單元122接收到第(M/2)個轉變邊沿時，這意味著經過了(M/2)×τ1的持續時間)，計數器126可以產生第二延遲信號的邊沿。
如第2圖所示，輸入佔空比校準電路140可以包括AND(與門)邏輯電路141(為了簡潔，其被標記為“AND”)和第二延遲單元，其中，第二延遲單元可以被配置為提供第二延遲量τ2，以及，數位控制電路160可根據第二延遲信號控制第二延遲量τ2，以使得輸入校准信號CK1X具有目標佔空比。在該實施例中，第二延遲單元可以包括單位延遲元件142(為了更好的理解，其被標記為“τ2”)、多工器143和計數器144，其中，單位延遲元件142被配置為提供單位延遲，以及，多工器143由控制信號CONTROL1控制。此外，輸入佔空比校準電路140還可以包括反相器(inverter)145以及耦接至第二延遲單元的多工器146，其中，反相器145用於根據輸入時鐘信號CKIN產生反相時鐘信號(inverted clock signal)，多工器146被配置為根據輸入時鐘信號CKIN的當前佔空比與目標佔空比的比較來選擇輸入時鐘信號CKIN和反相時鐘信號中的一者發送至第二延遲單元。舉例來說，多工器146可根據極性信號(polarity signal)PL選擇輸入時鐘信號CKIN與反相時鐘信號中的一者作為選定時鐘信號(selected clock signal)CKIN_PL，選定時鐘信號CKIN_PL用於被傳送至第二延遲單元，其中，極性信號PL可代表前述比較，其可以指示輸入時鐘信號CKIN的當前佔空比是否大於目標佔空比。特別地，當該當前佔空比大於目標佔空比時，極性信號PL為“1”，以及，多工器146可選擇輸入時鐘信號CKIN由第二延遲單元進行延遲，以用於校準輸入校准信號CK1X；以及，當該當前佔空比小於目標佔空比時，極性信號PL為“0”，以及，多工器146可選擇反相時鐘信號由第二延遲單元進行延遲，以用於校準輸入校准信號CK1X。此外，AND邏輯電路142可以對該選定時鐘信號和從第二延遲單元輸出的延遲信號執行與邏輯運算，其中，第二延遲單元將該選定時鐘信號延遲第二延遲量τ2，以產生該延遲信號。
具體地，當檢測到該選定時鐘信號CKIN_PL的轉變邊沿時(例如，由數位控制電路160或PLL的控制電路檢測到)，控制信號CONTROL1可以被觸 發並從低拉到高(例如，從邏輯值“0”變為邏輯值“1”)，以及，單位延遲元件142的輸出端通過多工器143耦接到單位延遲元件142的輸入端，從而形成RO型延遲單元，以產生第二延遲量τ2。例如，單位延遲元件142可被重複使用N1次，以使得第二延遲量τ2等於單位延遲元件142提供的單位延遲的N1倍，其中，計數器144被配置為輸出被第二延遲單元延遲的信號。計數器144的操作可以根據計數器126的操作類推，此處不再贅述。在本實施例中，N1可以是正整數，其對應於數位控制電路160控制的數位碼(digital code)，以及，數位控制電路160可以通過控制該數位碼來控制第二延遲量τ2，從而控制單位延遲元件142被重複使用的次數。需要說明的是，單位延遲元件142上標註“τ2”只是為了說明，而第二延遲量τ2實際上是通過重複使用單位延遲元件142來產生的(例如，τ2等於單位延遲元件142提供的單位延遲的N1倍)。
在本實施例中，當單位延遲元件142接收到上升沿時，單位延遲元件142將輸出具有該單位延遲的下降沿；以及，當單位延遲元件142接收到下降沿時，單位延遲元件142將輸出具有該單位延遲的上升沿。
第3圖為根據本發明實施例說明一些信號在校準第一延遲量τ1的階段的期間的時序示意圖(例如，第2圖所示的輸入校准信號CK1X、使能信號EN、延遲M次后最終輸出的延遲信號CKOUT和計數器126的輸出信號)，其中，計數器126的輸出信號由第3圖中的計數器輸出信號COUNTER表示。如第3圖所示，在輸入校准信號CK1X的奇數週期(odd periods)中，重複使用第一延遲量τ1的操作被執行，標記為“奇數週期：重複使用延遲(Odd Period：Reuse Delay)”；而在輸入校准信號CK1X的偶數週期(even periods)中，計算第一延遲量τ1的調整的操作被執行，標記為“偶數週期：計算(Even Period：Calculate)”。在本實施例中，在輸入校准信號CK1X的奇數週期的開始處(例如，當接收到輸入校准信號CK1X的第一個上升沿時)，使能信號EN被觸發並被拉高，以及，重複使 用第一延遲單元122的操作開始。當第一延遲單元122已被重複使用四次並且因此產生如第3圖中被圈出的部分所示的計數器輸出信號COUNTER的上升沿時，輸入校准信號CK1X的第二個上升沿和計數器輸出信號COUNTER的該上升沿之間的相位差能夠被檢測到。假設第一延遲量的原始值為τ1'，以及，檢測到的相位差表明第一延遲量τ1'的四倍大於輸入校准信號CK1X的一個週期(或輸入時鐘信號CKIN的一個週期)。相應地，數位控制電路160可以調整(例如，減少)第一延遲量從τ1’到τ1，以使得計數器輸出信號COUNTER的該上升沿與輸入校准信號CK1X的上升沿對齊，如第3圖中被圈出的部分所示。
在另一實施例中，如第4圖所示，假設檢測到的相位差表示第一延遲量τ1'的四倍小於輸入校准信號CK1X的一個週期(或輸入時鐘信號CKIN的一個週期)。相應地，數位控制電路160可調整(例如，增加)第一延遲量從τ1'至τ1，以使得計數器輸出信號COUNTER的該上升沿與輸入校准信號CK1X的上升沿對齊，如第4圖中被圈出的部分所示。
第5圖是根據本發明實施例說明一些信號(例如，輸入時鐘信號CKIN、極性信號PL、選擇信號CKIN_PL、輸入校准信號CK1X、使能信號EN、延遲信號CKOUT和第2圖所示的計數器126的輸出信號)在校準第二延遲量τ2的階段的期間的時序示意圖，其中，計數器126的輸出信號由第5圖中的計數器輸出信號COUNTER示出。如第5圖所示，計數器126在第一延遲單元126已被重複使用兩次時產生計數器輸出信號COUNTER的上升沿，以及，該上升沿能夠被用作校準輸入校准信號CK1X的佔空比的參考邊沿。假設輸入時鐘信號CKIN的佔空比大於目標佔空比(例如，輸入時鐘信號CKIN的佔空比為53%，其大於50%)，極性信號PL被設置為“1”，以及，輸入時鐘信號CKIN被選擇作為選定時鐘信號CKIN_PL。輸入佔空比校準電路140減少輸入校准信號CK1X為“1”的時間，以降低輸入校准信號CK1X的佔空比。更具體地，數位控制電路160可調整第二延遲 量τ2，以使得輸入校准信號CK1X的下降沿與該參考邊沿對齊，如第5圖中圈出的部分所示。
在另一實施例中，假設輸入時鐘信號CKIN的佔空比小於目標佔空比(例如，輸入時鐘信號CKIN的佔空比為47%，其小於50%)，極性信號PL被設置為“0”，以及，根據輸入時鐘信號CKIN產生的反相時鐘信號被選擇作為選定時鐘信號CKIN_PL，因此，CKIN_PL的佔空比可以大於目標佔空比(例如，CKIN_PL的佔空比為53%，其大於50%)，如第6圖所示。輸入佔空比校準電路140可以減少輸入校准信號CK1X為“1”的時間，以減小輸入校准信號CK1X的佔空比。更具體地，數位控制電路160可調整第二延遲量τ2，以使得輸入校准信號CK1X的下降沿與參考邊沿對齊，如第6圖中圈出的部分所示。
在第一延遲量τ1和第二延遲量τ2的校準完成後，輸入校准信號CK1X的佔空比能夠等於或基本等於(substantially equal)50%，以及，第一延遲量τ1能夠等於或基本等於輸入時鐘信號CKIN(或輸入校准信號CK1X)的一個週期的25%，如第7圖所示。基於此校準結果，XOR邏輯電路100可以通過對輸入校准信號CK1X和最終的延遲信號CKOUT執行XOR運算來產生雙倍頻的時鐘信號CK2X，其中，雙倍頻的時鐘信號的佔空比能夠等於或基本上等於50%。
第8圖是根據本發明實施例示出的倍頻器(例如，四倍頻器80)的簡化示意圖，其中，四倍頻器80可以通過修改第1圖所示的雙倍頻器10來獲得。四倍頻器80可應用在鎖相環中。除了XOR邏輯電路100、延遲校準電路120、輸入佔空比校準電路140和數位控制電路160之外，四倍頻器80還可以包括XOR邏輯電路200、第三校準電路(例如，延遲校準電路220)和相位檢測器181/182。在本實施例中，延遲校準電路220可被配置為將輸入校准信號CK1X延遲第三延遲量τ3以產生延遲信號CK1X_25，其中，“τ3”被標記在延遲校準電路220上以便更好理解。異或(XOR)邏輯電路200對輸入校准信號CK1X和延遲信號CK1X_25 執行異或(XOR)運算，以產生雙倍頻時鐘信號CK2X，其中，雙倍頻時鐘信號CK2X可以是輸入校准信號CK1X的衍生信號(derivative)的一種例子。
在本實施例中，校準第一延遲量τ1的操作可以通過重複使用第一延遲單元122M次(例如，八次)來執行，用於將雙倍頻時鐘信號CK2X延遲第一延遲量τ1的M倍(例如，8×τ1)來產生延遲信號CKOUT或其衍生信號。相位檢測器181檢測延遲信號CKOUT衍生信號的延遲邊沿與輸入校准信號CK1X的目標邊沿之間的相位差，以及，數位控制電路160根據該相位差控制第一延遲量τ1(例如，調整τ1)。在第一延遲量τ1的校準完成後(例如，找到第一延遲單元122的目標延遲量)，第一延遲單元122可被重複使用M/2次(例如，四次)，用於將雙倍頻時鐘信號CK2X延遲第一延遲量τ1的M/2倍(例如，4×τ1)，以提供用於校準輸入校准信號CK1X的佔空比的參考邊沿(更具體地，用於校準/調整第二延遲量τ2)，以及，第一延遲單元122可被重複使用M/4次(例如，兩次)，用於將雙倍頻時鐘信號CK2X延遲第一延遲量τ1的M/4倍(例如，2×τ1)，以產生第三延遲信號並借助相位檢測器182提供第三延遲信號的參考邊沿，其用於校準/調整第三延遲量τ3(例如，校準延遲信號CK1X_25)。例如，數位控制電路160根據第三延遲信號控制延遲校準電路220，以使得第三延遲量τ3等於目標延遲量的M/4倍(例如，2×τ1)。
在第一延遲量τ1、第二延遲量τ2和第三延遲量τ3的校準完成後，第一延遲單元122被重複使用M/8次(例如，一次)，以產生最終的延遲信號，例如，在四倍頻器80的正常模式下的延遲信號CKOUT或其衍生信號，以及，異或(XOR)邏輯電路100對雙倍頻時鐘信號CK2X與最終的延遲信號(例如，延遲信號CKOUT或其衍生信號)執行異或(XOR)運算，以生成四倍頻時鐘信號CK4X。由於第一延遲量τ1和第二延遲量τ2的校準與上述實施例類似，因此，第三延遲量τ3的校準可以在第一延遲量τ1和第二延遲量τ2的校準基礎上類推，為簡 潔起見，此處省略相關細節。
第9圖是根據本發明實施例示出第8圖所示的四倍頻器80的詳細電路圖的示意圖，其中，延遲校準電路120和輸入佔空比校準電路140的實現方式與第2圖的實施例相同，因此，此處不再贅述相關細節。在本實施例中，多工器143由控制信號CONTROL1控制。此外，延遲校準電路220可以包括被配置為提供第三延遲量τ3的第三延遲單元。類似於輸入佔空比校準電路140內的第二延遲單元，第三延遲單元可以包括單位延遲元件222、多工器223和計數器226，其中，單位延遲元件222被配置為提供單位延遲，以及，多工器223由控制信號CONTROL2控制。在一實施例中，單位延遲元件222提供的單位延遲可以與單位延遲元件142提供的單位延遲相同。在其它實施例中，單位延遲元件222提供的單位延遲可以不同於單位延遲元件142提供的單位延遲。
詳細而言，當檢測到輸入校准信號CK1X的轉變邊沿時(例如，由數位控制電路160或PLL的控制電路檢測得到)，控制信號CONTROL2被觸發並從低拉至高(例如，從邏輯值“0”到邏輯值“1”)，以及，單位延遲元件222的輸出端可以通過多工器223耦接到單位延遲元件222的輸入端，從而形成RO型延遲單元，以用於產生第三延遲量τ3。例如，單位延遲元件222可以被重複使用N2次，以使得第三延遲量τ3等於單位延遲元件222提供的單位延遲的N2倍，其中，計數器224用於輸出經過第三延遲單元延遲的延遲信號CK1X_25。計數器226的操作可以根據計數器126和144的操作進行類推，為簡潔起見，此處不再贅述。在本實施例中，N2可以是數位控制電路160控制的數位碼對應的正整數，以及，數位控制電路160可以通過控制該數位碼來控制第三延遲量τ3，從而控制單位延遲元件222被重複使用的次數。
在本實施例中，當單位延遲元件222接收到上升沿時，單位延遲元件222將輸出具有其單位延遲的下降沿；以及，當單位延遲元件222接收到下降沿 時，單位延遲元件222將輸出具有其單位延遲的上升沿。
第10圖是根據本發明實施例說明一些信號(例如，輸入校准信號CK1X、雙倍頻時鐘信號CK2X、使能信號EN、延遲信號CKOUT和第9圖中所示的計數器126的輸出信號)在校準第一延遲量τ1的階段的期間的時序示意圖，其中，計數器126的輸出信號由第10圖中的計數器輸出信號COUNTER說明。在本實施例中，在輸入校准信號CK1X的奇數週期的開始處(更具體地，當接收到輸入校准信號CK1X的第一個上升沿時)，使能信號EN由雙倍頻時鐘信號CK2X的上升沿觸發並拉高，以及，重複使用第一延遲單元122的操作開始。當第一延遲單元122已被重複使用八次並且因此產生如第10圖中被圈出的部分所示的計數器輸出信號COUNTER的上升沿時，能夠檢測到輸入校准信號CK1X的第二個上升沿和計數器輸出信號COUNTER的上升沿之間的相位差。第10圖示出了減小第一延遲量以使得8×τ1等於輸入校准信號CK1X的一個週期(被標記為“參考週期(Reference Period)”)，而增大第一延遲量τ1以進行校準的的情況可以類推，故此處省略。
第11圖是根據本發明實施例說明一些信號(例如，輸入時鐘信號CKIN、極性信號PL、選定時鐘信號CKIN_PL、輸入校准信號CK1X、使能信號EN、延遲信號CKOUT和第10圖所示的計數器輸出信號COUNTER)在校準第二延遲量τ2的階段的期間的時序示意圖。如第11圖所示，當第一延遲單元126已被重複使用四次時，計數器126產生計數器輸出信號COUNTER的上升沿，且該上升沿用作校準輸入校准信號CK1X的佔空比，如第11圖中被圈出的部分所示。四倍頻器80中的反相器145和多工器146的操作與雙倍頻器10中的相同，此處不再贅述。
第12圖是根據本發明實施例說明一些信號(例如，輸入時鐘信號CKIN、極性信號PL、選定時鐘信號CKIN_PL、輸入校准信號CK1X、使能信號 EN、延遲信號CKOUT和第10圖所示的計數器輸出信號COUNTER)在校準第三延遲量τ3的階段的期間的時序示意圖。如第12圖所示，當第一延遲單元126已被重複使用兩次時，計數器126可產生計數器輸出信號COUNTER的上升沿，且該上升沿可用作校準輸入校准信號CK2X的佔空比的參考邊沿，如第12圖中被圈出的部分所示。具體地，第三延遲量τ3可以被校準為等於第一延遲量τ1的兩倍，第三延遲量τ3等於輸入校准信號CK1X的一個週期的25%。
在第一延遲量τ1、第二延遲量τ2和第三延遲量τ3的校準完成後，輸入校准信號CK1X的佔空比能夠等於或基本等於50%，第三延遲量τ3(其對應於雙倍頻時鐘信號CK2X的佔空比)能等於或基本等於輸入時鐘信號CKIN(或輸入校准信號CK1X)的一個週期的25%，以及，第一延遲量τ1(其對應於四倍頻時鐘信號CK4X的佔空比)能等於或基本等於輸入時鐘信號CKIN(或輸入校准信號CK1X)的一個週期的12.5%，如第13圖所示。基於此校準結果，異或(XOR)邏輯電路100產生的四倍頻時鐘信號CK4X的佔空比能等於或基本等於50%。
第14圖為本發明實施例提供的延遲復用佔空比校準方法(delay-reused duty cycle calibration method)的工作流程示意圖，其中，該延遲復用佔空比校準方法可以應用於倍頻器，如雙倍頻器10、四倍頻器80等。需要注意的是，第14圖所示的工作流程僅用於說明目的，並不意味著對本發明的限制。在第14圖所示的工作流程中可以增加、刪除或修改一個或多個步驟。另外，如果可以得到相同的結果，則這些步驟不必按第14圖所示的確切順序執行。
在步驟1410中，倍頻器可以通過第一校準電路(例如，延遲校準電路120)將第一延遲單元(例如，第一延遲單元122)的輸出端耦接到第一延遲單元的輸入端，其中，第一校準電路包括第一延遲單元，第一延遲單元被配置為提供第一延遲量(例如，τ1)，以及，第一延遲單元被重複使用M次，用於將輸入校准信號(例如，輸入校准信號CK1X)或其衍生信號(例如，雙倍頻時鐘 信號CK2X)延遲第一延遲量的M倍來產生第一延遲信號。
在步驟1420中，倍頻器可以由控制器(例如，數位控制電路160)根據第一延遲信號控制第一延遲量，以找到第一延遲單元的目標延遲量，使得目標延遲量的M倍等於輸入時鐘信號(例如，輸入時鐘信號CKIN)的一個週期，其中，輸入校准信號是由第二校準電路(例如，輸入佔空比校準電路140)根據輸入時鐘信號產生的。
在步驟1430中，在找到目標延遲量之後，倍頻器可以重複使用第一延遲單元M/2次，用於將輸入校准信號或其衍生信號延遲目標延遲量的M/2倍來產生第二延遲信號。
在步驟1440中，倍頻器可根據第二延遲信號控制第二校準電路，以使得輸入校准信號具有目標佔空比(例如，50%)。
需要說明的是，校準第二延遲量τ2和校準第三延遲量τ3的順序並非對本發明的限制。一旦校準第一延遲量τ1的操作完成(例如，當建立/找到第一延遲單元122的目標延遲量時)，校準第二延遲量τ2和校準第三延遲量τ3的順序可以改變。
需要說明的是，M的值並不意味著對本發明的限制。更具體地說，如果M的值增加(稱為更高的重複使用/複用次數)，第一延遲量τ1可以被減少，因為τ1被預計是輸入時鐘信號CKIN的週期的1/M倍，以及，第一延遲單元的電路面積可以被減少。然而，較高的複用次數會導致調整τ1/τ2/τ3的分辨率較低，以及，PLL的雜散相關性能會降低。因此，在複用次數(其對應於電路面積成本)和分辨率(其對應於雜散相關性能)之間存在折衷。在一定的雜散相關要求下(例如<80dBc)，可以通過仿真獲得雙倍頻器10的優化M值(例如，32)，以及，在某些雜散相關要求下(例如，<80dBc)，可以通過仿真獲得四倍頻器80的優化M值(例如，16)。
計數器126、144和226優選地通過二進制計數器(binary counter)來實現，以及，優選地，M的值為2的冪方(例如，4、8、16、32、64、128等)，但是本發明不限於此。可以將四的任意倍數應用於雙倍頻器10中的M值，以及，可以將八的任意倍數應用於四倍頻器80中的M值。應注意，某些M值可能導致第一延遲量τ1被期望重複校準為輸入時鐘信號CKIN的週期的十進制百分比(例如，針對雙倍頻器10，當M=12時，第一延遲量τ1被校準為大約是週期的8.3333%；以及，針對四倍頻器80，當M=24時，第一延遲量τ1被校準為大約是週期的4.1667%。但是，只要調整τ1/τ2/τ3的分辨率足夠小，重複的十進制百分比(decimal percentage)引入的誤差將不會成為校準整體量化誤差的主導項。
優選地，通過固定的延遲元件(例如，具有固定傳播延遲的反相器)來實現單位延遲元件142和單位延遲元件222中的任一者(例如每一個)，其中，調整第二延遲量τ2的操作可以通過調整單位延遲元件142的複用次數(例如N1)來執行，而調整第二延遲量τ2的操作可以通過調整單位延遲元件142的複用次數(例如，N1)來執行，但本發明並不限於此。在一些實施例中，第二延遲單元和第三延遲單元中的任一者可以通過類比電路來實現，以及，調整第二延遲量τ2和/或第三延遲量τ3的操作可以通過類比方式(例如，調整第二延遲單元和/或第三延遲單元中的傳播載荷或驅動強度)來執行。同理，調整第一延遲單元122所提供的第一延遲量τ1的操作也不限於任何特定的機制，其中，第2圖和第9圖的實施例中所說明的調整第二延遲量τ2和第三延遲量τ3的操作可應用於調整第一延遲量τ1的操作，但本發明並不限於此。在一些實施例中，調整第一延遲量τ1的操作可以以上述類似的方式進行。由於第一延遲單元122被重複使用M次，以用於獲得對應於輸入時鐘信號CKIN的1/M個週期的精確時間間隔，且被進一步重複使用M/2次、M/4次和M/8次，以產生對應於輸入時鐘信號CKIN的週期的50%、25%和12.5%的精確時間間隔，以類比方式調整第一延遲量τ1不會受到器件失配 或偏移等類比電路相關問題的影響，並且可以保證對應於輸入時鐘信號CKIN的週期的50%、25%和12.5%的時間間隔的精度。
儘管出於指導目的已經結合某些特定實施例描述了本發明，但是本發明不限於此。因此，在不脫離申請專利範圍所闡述的本發明的範圍的情況下，可以對所描述的實施例進行各種修改，改編以及各種特徵的組合。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:雙倍頻器
140:輸入佔空比校準電路
120:延遲校準電路
124:多工器
122:第一延遲單元
100:XOR邏輯電路
180:相位檢測器
160:數位控制電路
CKIN:輸入時鐘信號
CK1X:輸入校准信號
CK2X:雙倍頻時鐘信號
CKOUT:延遲信號
EN:使能信號

Claims (20)

  1. 一種倍頻器，包括第一校準電路、第二校準電路和控制器，其中，該第一校準電路包括：第一延遲單元，用於提供第一延遲量；其中，在該倍頻器的校準模式中，該第一延遲單元的輸出端通過多工器耦接該第一延遲單元的輸入端，以將該第一延遲單元的輸出端上的信號反饋至該第一延遲單元的輸入端，該第一延遲單元被重複使用M次，以將輸入校准信號或其衍生信號延遲該第一延遲量的M倍來產生第一延遲信號，其中，M為預定的正整數；該第二校準電路用於根據輸入時鐘信號產生該輸入校准信號；以及，該控制器耦接該第一校準電路和該第二校準電路，其中，該控制器根據該第一延遲信號控制該第一延遲量，以獲得目標延遲量，其中，該目標延遲量的M倍等於該輸入時鐘信號的一個週期；在獲得該目標延遲量後，該第一延遲單元被重複使用M/2次，以將該輸入校准信號或其衍生信號延遲該目標延遲量的M/2倍來產生第二延遲信號；以及，該控制器根據該第二延遲信號控制該第二校準電路，以使得該輸入校准信號具有目標佔空比。
  2. 如請求項1之倍頻器，其中，該倍頻器還包括：相位檢測器，耦接該控制器，用於檢測該第一延遲信號的延遲邊沿與該輸入校准信號的目標邊沿之間的相位差；其中，該控制器控制該第一延遲量，以使得該第一延遲信號的該延遲邊沿與該輸入校准信號的該目標邊沿對齊。
  3. 如請求項2之倍頻器，其中，該第一延遲信號的該延遲邊沿是通過 延遲該輸入校准信號或其衍生信號的第一邊沿產生的，以及，該輸入校准信號的該目標邊沿是比該第一邊沿晚一個週期的第二邊沿。
  4. 如請求項2之倍頻器，其中，該第一校準電路還包括：計數器，耦接該第一延遲單元的輸出端，其中，該計數器在該第一延遲單元被重複使用M次時產生該第一延遲信號的該延遲邊沿。
  5. 如請求項1之倍頻器，其中，該第二校準電路包括：第二延遲單元，用於提供第二延遲量；其中，該控制器根據該第二延遲信號控制該第二延遲量，以使得該輸入校准信號具有該目標佔空比。
  6. 如請求項5之倍頻器，其中，該第二延遲單元包括：單位延遲元件，用於提供單位延遲，其中，該單位延遲元件的輸出端耦接該單位延遲元件的輸入端；其中，該單位延遲元件被重複使用N次，以使得該第二延遲量等於該單位延遲的N倍，N為正整數，其對應於該控制器控制的數位碼。
  7. 如請求項5之倍頻器，其中，該第二校準電路還包括：反相器，用於根據該輸入時鐘信號產生反相時鐘信號；以及，多工器，耦接該第二延遲單元，用於根據該輸入時鐘信號的當前佔空比與該目標佔空比的比較來選擇該輸入時鐘信號和該反相時鐘信號中的一者發送至該第二延遲單元。
  8. 如請求項7之倍頻器，其中：當該當前佔空比大於該目標佔空比時，該多工器選擇該輸入時鐘信號將由該第二延遲單元延遲，以用於校準該輸入校准信號；以及，當該當前佔空比小於該目標佔空比時，該多工器選擇該反相時鐘信號將由該第二延遲單元延遲，以用於校準該輸入校准信號。
  9. 如請求項1之倍頻器，其中，該倍頻器還包括第三校準電路，該第三校準電路包括：第三延遲單元，用於提供第三延遲量；其中，在獲得該目標延遲量之後，該第一延遲單元被重複使用M/4次，用於將該輸入校准信號或其衍生信號延遲該目標延遲量的M/4倍來產生第三延遲信號；以及，該控制器根據該第三延遲信號控制該第三校準電路，以使得該第三延遲量等於該目標延遲量的M/4倍。
  10. 如請求項1之倍頻器，其中，該倍頻器還包括：至少一個異或(XOR)邏輯電路，耦接該第一校準電路，用於在該倍頻器的正常模式下對該輸入校准信號或其衍生信號與最終的延遲信號執行至少一個XOR運算，以產生倍頻的輸出信號，其中，該最終的延遲信號是通過M/4次使用該第一延遲單元產生的，以將該輸入校准信號延遲該目標延遲量的M/4倍；或者，該最終的延遲信號是通過M/8次使用該第一延遲單元產生的，以將該輸入校准信號的衍生信號延遲該目標延遲量的M/8倍。
  11. 一種延遲復用佔空比校準方法，其中，該方法包括：將第一延遲單元的輸出端通過多工器耦接到第一延遲單元的輸入端，以將該 第一延遲單元的輸出端上的信號反饋至該第一延遲單元的輸入端，其中，該第一延遲單元位於第一校準電路中，用於提供第一延遲量，以及，該第一延遲單元被重複使用M次，以將輸入校准信號或其衍生信號延遲該第一延遲量的M倍來產生第一延遲信號，其中，M為預定的正整數；控制器根據該第一延遲信號控制該第一延遲量，以獲得該第一延遲單元的目標延遲量，使得該目標延遲量的M倍等於輸入時鐘信號的一個週期，其中，該輸入校準信號是第二校準電路根據該輸入時鐘信號產生的；在獲得該目標延遲量後，重複使用該第一延遲單元M/2次，以將該輸入校准信號或其衍生信號延遲該目標延遲量的M/2倍來產生第二延遲信號；以及，根據該第二延遲信號控制該第二校準電路，以使得該輸入校准信號具有目標佔空比。
  12. 如請求項11之延遲復用佔空比校準方法，其中，該控制器根據該第一延遲信號控制該第一延遲量以獲得該目標延遲量包括：檢測該第一延遲信號的延遲邊沿與該輸入校准信號的目標邊沿之間的相位差；以及，控制該第一延遲量，以使得該第一延遲信號的延遲邊沿與該輸入校准信號的目標邊沿對齊。
  13. 如請求項12之延遲復用佔空比校準方法，其中，該第一延遲信號的該延遲邊沿是通過延遲該輸入校准信號或其衍生信號的第一邊沿產生的，以及，該輸入校准信號的該目標邊沿是比該第一邊沿晚一個週期的第二邊沿。
  14. 如請求項12之延遲復用佔空比校準方法，其中，該第一延遲單元 的輸出端耦接計數器，以及，該計數器在該第一延遲單元被重複使用M次時產生該第一延遲信號的該延遲邊沿。
  15. 如請求項11之延遲復用佔空比校準方法，其中，該第二校準電路包括第二延遲單元，該第二延遲單元用於提供第二延遲量，以及，根據該第二延遲信號控制該第二校準電路以使得該輸入校准信號具有該目標佔空比包括：根據該第二延遲信號控制該第二延遲量，以使得該輸入校准信號具有該目標佔空比。
  16. 如請求項15之延遲復用佔空比校準方法，其中，該第二延遲單元包括單位延遲元件，該單位延遲元件用於提供單位延遲，該單位延遲元件的輸出端耦接該單位延遲元件的輸入端，以及，控制該第二延遲量包括：重複使用該單位延遲元件N次，以使得該第二延遲量等於該單位延遲的N倍，N為正整數，其對應於該控制器控制的數位碼。
  17. 如請求項15之延遲復用佔空比校準方法，其中，根據該第二延遲信號控制該第二校準電路來使得該輸入校準信號具有該目標佔空比還包括：根據該輸入時鐘信號的當前佔空比與該目標佔空比的比較來選擇該輸入時鐘信號和反相時鐘信號中的一者發送至該第二延遲單元，其中，該反相時鐘信號是該輸入時鐘信號的反相信號。
  18. 如請求項17之延遲復用佔空比校準方法，其中，根據該輸入時鐘信號的當前佔空比與該目標佔空比的比較來選擇該輸入時鐘信號和該反相時鐘信號中的一者發送至該第二延遲單元包括： 響應於指示該當前佔空比大於該目標佔空比的比較，選擇該輸入時鐘信號將由該第二延遲單元延遲，以用於校準該輸入校准信號。
  19. 如請求項17之延遲復用佔空比校準方法，其中，根據該輸入時鐘信號的當前佔空比與該目標佔空比的比較來選擇該輸入時鐘信號和該反相時鐘信號中的一者發送至該第二延遲單元包括：響應於指示該當前佔空比小於該目標佔空比的比較，選擇該反相時鐘信號將由該第二延遲單元延遲，以用於校準該輸入校准信號。
  20. 如請求項11之延遲復用佔空比校準方法，其中，該方法還包括：在獲得該目標延遲量之後，重複使用該第一延遲單元M/4次，以用於將該輸入校准信號或其衍生信號延遲該目標延遲量的M/4倍來產生第三延遲信號；以及，根據該第三延遲信號控制第三校準電路，以使得該第三校準電路內的第三延遲單元提供的第三延遲量等於該目標延遲量的M/4倍。
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