TWI773419B - 背發光垂直共振腔面射雷射陣列及其製造方法 - Google Patents

Abstract

本發明提供了一種背發光VCSEL陣列，包括多個背發光VCSEL元件，各背發光VCSEL元件包括：基底、第一鏡層、活化層、第二鏡層、第二接觸層、上鈍化層、第一接觸層及下鈍化層。第一鏡層設置在基底上且為N-DBR層；活化層設置在第一鏡層上；第二鏡層設置在活化層上且為P-DBR層；第二接觸層設置在第二鏡層上；上鈍化層設置在基底上且為氮氧化矽(SiN_aO_b)，其中0<a<1，0<b<1，且a+b=1；第一接觸層對應第一鏡層地設置在基底下且在第一接觸層中形成發光窗，以自發光窗發出雷射光；下鈍化層設置在基底下且為氮氧化矽(SiN_cO_d)，其中0<c<1，0<d<1，且c+d=1。

Description

背發光垂直共振腔面射雷射陣列及其製造方法

本發明係涉及一種垂直共振腔面射雷射(vertical cavity surface emitting laser，VCSEL)陣列及其製造方法，特別是包括多個背發光VCSEL元件的VCSEL陣列，且各背發光VCSEL元件之外緣係透過氮氧化矽之鈍化層保護，進而提升各背發光VCSEL元件的可靠度。

氧化侷限式面射型雷射(VCSEL)元件係屬於一種雷射自晶粒表面垂直發射出來的雷射二極體(laser diode，LD)元件。由於LD元件具備較低功耗、高效率、高速等特點，因此適合應用於3D感測及光通訊領域。就VCSEL元件的結構而言，習知的VCSEL元件通常由下而上依序包括基底、N型分佈式布拉格反射鏡(N-distributed Bragg reflector，N-DBR)層、活化層(active layer)及P型分佈式布拉格反射鏡(P-DBR)層。因此，VCSEL元件利用分別位於活化層之上、下二側的P-DBR層及N-DBR層來作為反射鏡面，即可在P-DBR層及N-DBR層之間產生共振腔(resonant cavity)，並發出雷射光。

然而，在高溫、潮濕的操作環境下，VCSEL元件將因水氣滲入活化層而讓VCSEL元件產生氧化反應而失效，甚而大幅衰減VCSEL元件的光功率及使用壽命。因此，習知的VCSEL元件並不適用在高溫、潮濕的操作環境下，故如何讓VCSEL元件能有效對抗水氣，延長在高溫、潮濕的操作環境下的使用壽命，即成為一個本發明所屬技術領域中有待解決的問題。

有鑑於此，本發明之一實施例提供了一種背發光VCSEL陣列及其製造方法，其中背發光VCSEL陣列包括了多個背發光VCSEL元件，而各背發光VCSEL元件之結構由下而上依序為：第一接觸層、基板、第一鏡層(例如N-DBR層)、活化層、第二鏡層(例如P-DBR層)及第二接觸層，並在背發光VCSEL元件整體之外表面上覆蓋有上、下鈍化層。需特別說明的是，上、下鈍化層的材料為氮氧化矽(SiO_xN_y)，因此可保護背發光VCSEL元件整體而不受水氣或高溫環境的氧化及干擾。

具體而言，本發明之一實施例提供了一種背發光VCSEL陣列，其包括多個背發光VCSEL元件，且各背發光VCSEL元件包括：基底、第一鏡層、活化層、氧化層、第二鏡層、第二接觸層、上鈍化層、第一接觸層及下鈍化層。其中，上述第一鏡層係設置在基底上，且第一鏡層為N型分佈式布拉格反射鏡層(N-DBR層)；上述活化層係設置在第一鏡層上；上述氧化層係設置在活化層上；上述第二鏡層係設置在活化層上，且第二鏡層為P型分佈式布拉格反射鏡層(P-DBR層)；上述第二接觸層係設置在第二鏡層上；上述上鈍化層係設置在基底上，以及第一鏡層、活化層、第二鏡層及第二接觸層之側壁上，而上鈍化層之材料為氮氧化矽(SiN_aO_b)，其中0<a<1，0<b<1，且a+b=1；上述第一接觸層係對應第一鏡層地設置在基底下，且在第一接觸層中形成發光窗，以自發光窗發出雷射光；以及上述下鈍化層係設置在基底下及第一接觸層之側壁上，而下鈍化層之材料為氮氧化矽(SiN_cO_d)，其中0<c<1，0<d<1，且c+d=1。

依據又一實施例，其中各背發光VCSEL元件更分別包括第二金屬層及第一金屬層。上述第二金屬層係設置在第二接觸層上；以及上述第一金屬層係設置在第一接觸層上。

依據又一實施例，其中各背發光VCSEL元件更分別包括導電基板。上述導電基板係設置在第二金屬層上。

依據又一實施例，其中上述上鈍化層及下鈍化層之厚度d係分別由下式(1)所得：

其中，n為上鈍化層或下鈍化層之折射率，λ為雷射光之波長，m為0或正整數。

此外，本發明之另一實施例再提供一種背發光VCSEL陣列之製造方法，其包括形成上述背發光VCSEL陣列之多個背發光VCSEL元件。而各背發光VCSEL元件係透過以下步驟製造。形成第一鏡層在基底上，其中上述第一鏡層為N型分佈式布拉格反射鏡層(N-DBR層)；形成活化層在第一鏡層上；形成第二鏡層在活化層上，其中上述第二鏡層為P型分佈式布拉格反射鏡層(P-DBR層)；形成第二接觸層在第二鏡層上；形成上鈍化層在基底上以及第一鏡層、活化層、第二鏡層及第二接觸層之側壁上，其中上述上鈍化層之材料為氮氧化矽(SiN_aO_b)，其中0<a<1，0<b<1，且a+b=1；對應第一鏡層形成第一接觸層在基底下，且在第一接觸層中形成發光窗，以自發光窗發出雷射光；以及形成下鈍化層在基底下及第一接觸層之側壁上，而上述下鈍化層之材料為氮氧化矽(SiN_cO_d)，其中0<c<1，0<d<1，且c+d=1。

依據又一實施例，在形成活化層之後，更包括：形成氧化層在活化層上。

依據又一實施例，在形成上鈍化層之後，更包括：移除位在第二接觸層上之上鈍化層；以及形成第二金屬層在第二接觸層上。

依據又一實施例，在形成第二金屬層之後，更包括：形成導電基板在第二金屬層上。

依據又一實施例，在形成下鈍化層之後，更包括：移除位在第一接觸層下之下鈍化層；以及形成第一金屬層在第一接觸層下。

據此，本發明之實施例具有以下技術功效：

(1)由於氮氧化矽(SiO_xN_y)係一種新興的薄膜材料，其具有例如優良的光電性能、機械性能、鈍化性能和化學穩定性能等特性，因此本發明之實施例可提供整體性能更佳的背發光VCSEL元件及其陣列。舉例來說，氮氧化矽(SiO_xN_y)為一種高介電係數材料，因此本發明之實施例可提供在傳輸雷射光過程中，絕緣性更佳、寄生電容較不受外界干擾的背發光VCSEL元件及其陣列。

(2)此外，相較於其他矽化合物(例如SiO₂或SiN_x)，氮氧化矽(SiO_xN_y)的應力較小，而不容易產生應力集中、進而產生點瑕疵的問題；同時，氮氧化矽(SiO_xN_y)對水氣及其他雜質的阻擋能力佳，因而可讓本發明之實施例提供具有更佳的抗高溫、潮濕能力及材料保護性之背發光VCSEL元件及其陣列。

(3)由於背發光VCSEL元件及其陣列可在高溫、潮濕的環境下操作，因此即便在高溫潮濕的環境下操作，本發明之實施例仍能提供已明顯提升於高溫潮濕環境下的可靠度之背發光VCSEL元件及其陣列。

10:背發光VCSEL陣列

100a、100b:背發光VCSEL元件

110:基底

121:第一鏡層

122:第一接觸層

123:第一金屬層

124:發光窗

130:活化層

140:氧化層

151:第二鏡層

152:第二接觸層

153:第二金屬層

161:下鈍化層

162:上鈍化層

170:導電基板

20:背發光VCSEL陣列之製造方法

201-213:步驟

第1圖所繪為根據本發明之一實施例之一種背發光VCSEL陣列的結構剖面圖。

第2圖所繪為根據本發明之一實施例之一種背發光VCSEL陣列之製造方法的流程圖。

為解決上述問題，本發明之一實施例因此提供了一種背發光VCSEL陣列，上述背發光VCSEL陣列包括多個背發光VCSEL元件，並在各背發光VCSEL元件之部分外緣上，覆蓋有材料為氮氧化矽(SiO_xN_y)的鈍化層(包括上、下鈍化層)。由於氮氧化矽(SiO_xN_y)具有對水氣及其他雜質的良好阻擋特性，因此由氮氧化矽(SiO_xN_y)所形成的鈍化層，可進一步作為背發光VCSEL元件的保護層，以避免背發光VCSEL元件因環境中所含的水氣或因處在高溫環境，而產生不必要的氧化反應。據此，本發明之實施例確實克服了習知背發光VCSEL元件不耐水氣及高溫的問題，並能提供於高溫潮溼環境下可靠度更加提升的背發光VCSEL元件及其陣列。

為更清楚說明本發明之實施例，以下透過附圖及其對應的符號標示進行說明。

請同時參閱第1圖及第2圖，第1圖所繪為根據本發明之一實施例之一種背發光VCSEL陣列10的結構剖面圖，第2圖所繪為根據本發明之一實施例之一種背發光VCSEL陣列10之製造方法的流程圖。首先，於真空腔體中提供基底110。上述基底110之材料例如可為常用的單晶半導體材料，例如砷化鎵(GaAs)、氮化鎵(GaN)、砷化鋁鎵(AlGaAs)、磷化鎵(GaP)或磷化銦(InP)，較佳者為GaAs或InP。

接著，在第2圖之步驟201中，形成第一鏡層121在基底110上。上述第一鏡層121可為N型分佈式布拉格反射鏡層(N-DBR層)或P型分佈式布拉格反射鏡層(P-DBR層)。而第一鏡層121之基體材料例如可為AlGaAs，其中當第一鏡層121為N-DBR層時，第一鏡層121例如可摻雜矽(Si)及/或碲(Te)，較佳者為摻Si的AlGaAs；或當第一鏡層121為P-DBR層時，第一鏡層121例如可摻雜碳(C)及/或鋅(Zn)，較佳者為摻C的AlGaAs。上述第一鏡層121之形成方 法例如可為分子束磊晶法(Molecular Beam Epitaxy，MBE)或有機金屬氣相沈積法(Metal Organic Chemical Vapor Deposition，MOCVD)於腔體原位(in-suit)之基底110上形成。

接著，在第2圖之步驟202中，形成活化層(active layer，或稱主動層)130在第一鏡層121上。上述活化層130可包含一至多個具有頻譜間隙波長的量子井(quantum well)層，各量子井層可在所操作的波長下發射出雷射光。上述活化層130之材料例如可為AlGaAs、GaAs、磷砷化鎵(GaAsP)或砷化銦鎵(InGaAs)。此外，上述活化層130也可為包含量子洞或具有適當發光性質的其他裝置結構，例如量子點或類似的裝置結構。上述活化層130的形成方法例如可為於腔體原位以MBE或MOCVD在第一鏡層121上形成。

依據一實施例，還包括了第2圖之步驟203。在第2圖之步驟203中，形成氧化層140在活化層130上。上述氧化層140例如可為氧化一或多個磊晶層而形成光學及電學限制的氧化物。舉例來說，上述磊晶層例如可為AlGaAs，而氧化層140例如可為自磊晶層之側邊向其內部產生氧化，進而形成的氧化鋁(Al₂O₃)。因此，氧化層140之側邊(下稱為氧化區)為絕緣區，且氧化區圍繞著位在磊晶層中央之具導電性的氧化孔；接著，氧化孔穿過氧化區而形成面積大小受限制的導電路徑，即得通予電及光(雷射光)。上述氧化層140之磊晶層的形成方法例如可為於腔體原位以MBE或MOCVD在活化層130上形成；而氧化層140之氧化區的形成方法則例如可為濕式氧化法(wet oxidation)於原位、異位(ex-suit)或不同腔體中製作，較佳地氧化層140之氧化區是以濕式氧化法於腔體原位製作而得。

接著，在第2圖之步驟204中，形成第二鏡層151在活化層130或氧化層140上，其中第二鏡層151為P型分佈式布拉格反射鏡層(P-DBR層)或N型分佈式布拉格反射鏡層(N-DBR層)。值得說明的是，第一鏡層121及第二鏡層 151之導電類型彼此相反；換句話說，當第一鏡層121為N-DBR層時，第二鏡層151則為P-DBR層，反之亦然。而第二鏡層151之材料及形成方法，類似於第一鏡層121，故在此不再詳述。惟，須特別說明的是，第一鏡層121與第二鏡層151可具有相同的基體材料，並透過微調各基體材料中的金屬含量，即可藉以調整其折射係數(refractive index)；例如，第一鏡層121與第二鏡層151之基體材料皆為AlGaAs，但其AlGaAs材料可分別包含不同的Al莫耳百分比，藉以改變其折射係數。上述第二鏡層151之形成方法同樣可包括MBE或MOCVD於腔體原位在活化層130或氧化層140上形成。

接著，在第2圖之步驟205中，形成第二接觸層152在第二鏡層151上。上述第二接觸層152之導電類型與第二鏡層151相同，亦即當第二鏡層151為P-DBR層時，第二接觸層152亦為P型接觸層。當第二接觸層152為P型時，第二接觸層152之材料例如可為鈦/鉑/金(Ti/Pt/Au，亦即先形成Ti層，再形成Pt層，最後才形成Au層)；或當第二接觸層152為N型時，第二接觸層152之材料例如可為金鍺/鎳/金(AuGe/Ni/Au，亦即先形成Au/Ge層，再形成Ni層，最後才形成Au層)。上述第二接觸層152之形成方法例如可為於腔體原位以蒸鍍、MBE或MOCVD在第二鏡層151上形成。

依據一實施例，再繼續形成上鈍化層162之前，例如可先以乾式蝕刻或濕式蝕刻來蝕刻第一鏡層121上各疊層的外緣，包括蝕刻活化層130、氧化層140、第二鏡層151及第二接觸層152的外緣。完成蝕刻步驟後，例如可形成如圖1中之背發光VCSEL元件100a、100b，而具有上層窄(活化層130、氧化層140、第二鏡層151及第二接觸層152)、下層寬(第一鏡層121)的剖面結構。

在第2圖之步驟206中，形成上鈍化層162在基底110及第二接觸層152上，同時也形成上鈍化層162在第一鏡層121、活化層130、第二鏡層151及第二接觸層152之側壁上。上述上鈍化層162之材料例如可為氮氧化矽(SiN_aO_b)， 其中：0<a<1，0<b<1，且a+b=1。而上述上鈍化層162之形成方法例如可為以電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)或MBE的方式形成。

值得一提的是，依據又一實施例，上述上鈍化層162之厚度d可由下式(1)所得：

其中，n為上鈍化層之折射率，λ為雷射光之波長，m為0或正整數(例如m=0,1,2,3,...)。舉例來說，當n=2，λ=9400Å，且m=0時，則上鈍化層162之最小厚度d0即為1175Å；同樣地，當m=1時，則上鈍化層162之次小厚度d1即為3525Å。

依據又一實施例，還包括了第2圖之步驟207-208。在第2圖之步驟207中，移除位在第二接觸層152上之上鈍化層162。上述上鈍化層162之移除方法例如可為以乾式蝕刻、濕式蝕刻或化學機械平坦化(chemical-mechanical planarization，CMP)的方式自第二接觸層152上移除。而在第2圖之步驟208中，形成第二金屬層153在第二接觸層152上。上述第二金屬層153之材料例如可為Au、銀(Ag)、銅(Cu)、鐵(Fe)、鈷(Co)、鎳(Ni)、Ti或其類似物、合金，較佳者為鈦/金(Ti/Au，亦即先形成Ti層，再於Ti層上形成Au層)。上述第二金屬層153之形成方法例如可為於腔體原位以MBE或MOCVD在第二接觸層152上形成。

依據一實施例，在形成第一接觸層122之前，可先透過例如研磨或CMP的方式將基底110之下側(亦即未形成第一鏡層121的一側)磨平，以使基底110薄型化、平坦化。

接著，在第2圖之步驟209中，對應第一鏡層121地形成第一接觸層122在基底110下，且在第一接觸層122中形成發光窗124，以自發光窗124發出 雷射光。上述第一接觸層122之導電類型與第一鏡層121相同，亦即當第一鏡層121為N-DBR層時，第一接觸層122亦為N型接觸層。當第一接觸層122為N型時，第一接觸層122之材料例如可為AuGe/Ni/Au；或當第一接觸層122為P型時，第一接觸層122之材料例如可為Ti/Pt/Au。上述第一接觸層122之形成方法例如可為於腔體原位以蒸鍍、MBE或MOCVD在基底110下形成。而上述發光窗124(或稱出光孔)係用以發射出雷射光。上述發光窗124之形成方式例如可為以乾式蝕刻或濕式蝕刻來蝕刻第一接觸層122而形成。

接著，在第2圖之步驟210中，形成下鈍化層161在基底110及第一接觸層122下，同時也形成下鈍化層161在第一接觸層122之側壁上。上述下鈍化層161之材料可為氮氧化矽(SiN_cO_d)，其中：0<c<1，0<d<1，且c+d=1；值得一提的是，下鈍化層161可與上鈍化層162具有相同或不同的N：O比例，此處並未加以限制。而上述下鈍化層161之形成方法例如可為以PECVD或MBE的方式形成。依據又一實施例，而下鈍化層161之厚度，類似於上鈍化層162之厚度算法，故在此不再詳述；惟，下鈍化層161之厚度可根據發光窗124所欲發射出的雷射光波長來計算求得，例如同前述式(1)，以使雷射光可成功穿透發光窗124與下鈍化層161而發射出。

依據又一實施例，還包括了第2圖之步驟211-212。在第2圖之步驟211中，移除位在第一接觸層122之下鈍化層161。上述下鈍化層161之移除方法例如可為以乾式蝕刻、濕式蝕刻或CMP的方式自第一接觸層122下移除。而在第2圖之步驟212中，形成第一金屬層123在第一接觸層122下。上述第一金屬層123之材料例如可為Au、Ag、Cu、Fe、Co、Ni、Ti或其類似物、合金，較佳者為Ti/Au。上述第一金屬層123之形成方法例如可為於腔體原位以MBE或MOCVD在第一接觸層122下形成。

依據又一實施例，還包括了第2圖之步驟213。在第2圖之步驟213中，形成導電基板170在第二金屬層153上，以完成背發光VCSEL元件100a、100b之封裝。上述導電基板170例如可為印刷電路板(PCB)。

完成上述步驟，即完成上述背發光VCSEL陣列之製造方法20，所得到的即為單一個背發光VCSEL元件100a、100b。重覆上述步驟，即可在基底110上形成具有不同排列維度大小的背發光VCSEL陣列10。

綜合上述背發光VCSEL陣列及其製造方法，透過上述製造方法所製得的背發光VCSEL陣列，以及在其上的各個背發光VCSEL元件之外緣，將因此具有氮氧化矽(SiO_xN_y)之鈍化層的覆蓋，而得予以保護。據此，本發明之實施例可提供更有效阻絕水氣及熱能，並能在高溫高濕的環境下進行操作的背發光VCSEL元件及其陣列，進而明顯提升了各背發光VCSEL元件在高溫高濕環境下的可靠度及使用壽命。

10:背發光VCSEL陣列

100a、100b:背發光VCSEL元件

110:基底

121:第一鏡層

122:第一接觸層

123:第一金屬層

124:發光窗

130:活化層

140:氧化層

151:第二鏡層

152:第二接觸層

153:第二金屬層

161:下鈍化層

162:上鈍化層

170:導電基板

Claims (9)

1. 一種背發光VCSEL陣列，包括複數個背發光VCSEL元件，且各該些背發光VCSEL元件包括：一基底；一第一鏡層，設置在該基底上，該第一鏡層為一N型分佈式布拉格反射鏡層；一活化層，設置在該第一鏡層上；一氧化層，設置在該活化層上；一第二鏡層，設置在該活化層上，該第二鏡層為一P型分佈式布拉格反射鏡層；一第二接觸層，設置在該第二鏡層上；一上鈍化層，設置在該基底上，且設置在該第一鏡層、該活化層、該第二鏡層及該第二接觸層之側壁上，該上鈍化層為氮氧化矽(SiN_aO_b)，其中：0<a<1，0<b<1，且a+b=1；一第一接觸層，對應該第一鏡層設置在該基底下，且在該第一接觸層中形成一發光窗，以自該發光窗發出一雷射光；以及一下鈍化層，設置在該基底下，且設置在該第一接觸層之側壁上，該下鈍化層為氮氧化矽(SiN_cO_d)，其中：0<c<1，0<d<1，且c+d=1。
2. 如請求項1所述之背發光VCSEL陣列，其中各該些背發光VCSEL元件更分別包括：一第二金屬層，設置在該第二接觸層上；以及一第一金屬層，設置在該第一接觸層下。
3. 如請求項2所述之背發光VCSEL陣列，其中各該些背發光VCSEL元件更分別包括：一導電基板，設置在該第二金屬層上。
4. 如請求項1所述之背發光VCSEL陣列，其中該上鈍化層及該下鈍化層之厚度d係分別由下式(1)所得：

   

   其中，n為該上鈍化層或該下鈍化層之折射率，λ為該雷射光之波長，m為0或正整數。
5. 一種背發光VCSEL陣列之製造方法，包括：形成一背發光VCSEL陣列之複數個背發光VCSEL元件，其中各該些背發光VCSEL元件係透過以下步驟製造：形成一第一鏡層在一基底上，其中該第一鏡層為一N型分佈式布拉格反射鏡層；形成一活化層在該第一鏡層上；形成一第二鏡層在該活化層上，其中該第二鏡層為一P型分佈式布拉格反射鏡層；形成一第二接觸層在該第二鏡層上；形成一上鈍化層在該基底上及該第一鏡層、該活化層、該第二鏡層以及該第二接觸層之側壁上，其中該上鈍化層為氮氧化矽(SiN_aO_b)，其中：0<a<1，0<b<1，且a+b=1；對應該第一鏡層形成一第一接觸層在該基底下，且在該第一接觸層中形成一發光窗，以自該發光窗發出一雷射光；以及 形成一下鈍化層在該基底下及該第一接觸層之側壁上，該下鈍化層為氮氧化矽(SiN_cO_d)，其中：0<c<1，0<d<1，且c+d=1。
6. 如請求項5所述之背發光VCSEL陣列之製造方法，在形成該活化層之後，更包括：形成一氧化層在該活化層上。
7. 如請求項5所述之背發光VCSEL陣列之製造方法，在形成該上鈍化層之後，更包括：移除位在該第二接觸層上之該上鈍化層；以及形成一第二金屬層在該第二接觸層上。
8. 如請求項7所述之背發光VCSEL陣列之製造方法，在形成該第二金屬層之後，更包括：形成一導電基板在該第二金屬層上。
9. 如請求項5所述之背發光VCSEL陣列之製造方法，在形成該下鈍化層之後，更包括：移除位在該第一接觸層下之該下鈍化層；以及形成一第一金屬層在該第一接觸層下。

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