TWI771459B - 用於通用快閃記憶體儲存（ufs）的降電模式 - Google Patents

用於通用快閃記憶體儲存（ufs）的降電模式 Download PDF

Info

Publication number
TWI771459B
TWI771459B TW107125853A TW107125853A TWI771459B TW I771459 B TWI771459 B TW I771459B TW 107125853 A TW107125853 A TW 107125853A TW 107125853 A TW107125853 A TW 107125853A TW I771459 B TWI771459 B TW I771459B
Authority
TW
Taiwan
Prior art keywords
ufs
power
memory device
command
power mode
Prior art date
Application number
TW107125853A
Other languages
English (en)
Other versions
TW201917733A (zh
Inventor
申玄碩
陶德克里斯多夫 雷諾斯
宏 翁
Original Assignee
美商高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商高通公司 filed Critical 美商高通公司
Publication of TW201917733A publication Critical patent/TW201917733A/zh
Application granted granted Critical
Publication of TWI771459B publication Critical patent/TWI771459B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Power Engineering (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Power Sources (AREA)
  • Battery Mounting, Suspending (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

涉及被配置為支援深度降電模式的通用快閃記憶體儲存（UFS）記憶體系統的系統和方法，其中該UFS記憶體系統不需要回應於從耦合到UFS記憶體系統的主機設備收到的命令。相應地，在深度降電模式中，UFS記憶體系統和主機設備之間的鏈路或介面亦可以被降電。UFS記憶體系統可以基於從主機設備或硬體重置斷言收到的命令來進入深度降電模式，並且基於硬體重置解除斷言或功率循環來退出深度降電模式。當在深度降電模式中，UFS記憶體設備的功耗基本上低於習知功率模式中UFS記憶體設備的功耗。

Description

用於通用快閃記憶體儲存（UFS）的降電模式
本專利申請案主張於2017年7月27日提出申請的題為「POWER DOWN MODE FOR UNIVERSAL FLASH STORAGE (UFS)（用於通用快閃記憶體儲存（UFS）的降電模式）」的美國臨時專利申請案第62/537,885的權益，該臨時申請案已被轉讓給本案受讓人並由此經由援引明確地整體納入於此。
所揭示的各態樣係關於快閃記憶體系統。更具體地，示例性態樣係關於用於通用快閃記憶體儲存（UFS）的功率模式。
通用快閃記憶體儲存（UFS）是由聯合電子設備工程委員會（JEDEC）標準定義的快閃記憶體系統，其被設計用於高資料傳輸速度和低功耗。相應地，UFS非常適用於行動應用（例如，行動電話、膝上型電腦、手持設備、平板等），其中可以看到結合低功耗要求的高效能需求。UFS記憶體系統可以是主機內的嵌入式設備（諸如，處理器或晶片上系統（SoC）），或者可以被整合在可移除卡上，以便與不同主機靈活地使用。不同的標準和配置可應用於可用UFS記憶體系統。
例如，UFS記憶體系統以及其與主機的介面可以包括多個層以支援各標準。主機可以包括在JEDEC標準中定義的主機控制器介面（HCI）和UFS傳輸協定（UTP），以及由行動行業處理器介面（MIPI）聯盟定義的統一協定（Unipro）和被稱為M-PHY的實體介面。
UFS記憶體系統主機可以包括由諸如NAND快閃記憶體單元（或者，在一些實現中亦可以使用其他類型的快閃記憶體單元，諸如NOR快閃記憶體單元）等技術製成的記憶體核心。UFS記憶體系統可以包括輸入/輸出（I/O）介面以發送/接收資料，以及亦可以接收從主機設備發送的命令和其他控制信號。進一步地，UFS記憶體系統可以包括UFS控制器，該UFS控制器可以與I/O進行通訊並且可以具有主機設備的對應元件，諸如UTP、Unipro、M-PHY等。附加地，處理器或中央處理單元（CPU）亦可以被包括在UFS控制器內或與UFS控制器進行通訊。
可以提供介面或匯流排以供主機與UFS記憶體系統進行通訊。介面可以被配置為傳輸上文提到的資料、命令等以及附加地，可以包括一或多個信號以控制至UFS記憶體系統的各元件的電源軌連接。可以控制該等電源軌以基於例如可為UFS記憶體系統指定的不同功率模式來將UFS記憶體系統的各個元件置於不同的電源狀態。
然而，應認識到，例如在JEDEC標準中針對UFS記憶體系統定義的習知功率模式不能有效地促進UFS記憶體系統的功耗的改良。其中的一個原因是，即使UFS記憶體系統的習知低功率模式亦指定電源軌保持活躍，例如以將UFS記憶體系統的一或多個元件置於供電狀態、對從主機設備收到的命令的至少一子集保持回應（即使UFS記憶體系統可以被配置為在低功率模式期間回應於可從主機設備收到的許多或多數命令而忽略或提供錯誤訊息）。相應地，UFS記憶體系統的習知設計即使在低功率模式下亦傾向於消耗大量功率。
如將理解的，存在對降低處理系統中的功耗的不斷增加和公認的需求，尤其是對於電池供電或行動/手持系統。因此，相應地需要進一步降低UFS記憶體系統的功耗，其超過當前使用習知功率模式可實現的功耗節省。
本發明的示例性態樣包括針對被配置為支援示例性節電模式的通用快閃記憶體儲存（UFS）記憶體系統的系統和方法。該示例性節電模式包括例如兩個深度降電模式，其中UFS記憶體系統不需要對從耦合到UFS記憶體系統的主機設備收到的命令進行回應。相應地，在深度降電模式中，UFS記憶體系統和主機設備之間的鏈路或介面亦可以被降電。一旦例如基於從主機設備收到的命令或硬體重置斷言，UFS記憶體系統被置於兩個深度降電模式中的一個中，該UFS記憶體系統可以基於硬體重置解除斷言或功率循環來從深度降電模式轉變到例如其中該UFS記憶體系統可以再次對來自主機設備的命令進行回應的功率模式。當在兩個深度降電模式中的任一個中時，UFS記憶體設備的功耗基本上低於習知功率模式中UFS記憶體設備的功耗。
例如，一示例性態樣涉及一種裝置，該裝置包括通訊地耦合到主機設備的通用快閃記憶體儲存（UFS）記憶體設備，其中該UFS記憶體設備被配置以支援一或多個功率模式，其中該一或多個功率模式包括至少一個低功率模式，其中該UFS記憶體設備不對從主機設備收到的任何命令進行回應。
另一示例性態樣涉及通訊地耦合到主機設備的通訊快閃記憶體儲存（UFS）記憶體設備的電源管理方法，該方法包括以下步驟：將UFS記憶體設備置於至少一個低功率模式中，其中UFS記憶體設備不對從主機設備收到的任何命令進行回應。
另一示例性裝置涉及一種裝置，該裝置包括：主機設備，其被配置為向通用快閃記憶體儲存（UFS）記憶體設備提供命令和硬體重置信號，其中該UFS記憶體設備回應於所收到的命令或硬體重置信號進入或退出一或多個功率模式，並且其中該一或多個功率模式中的UFS記憶體設備不對從主機設備收到的命令進行回應。
在又一示例性態樣涉及一種裝置，該裝置包括通訊地耦合到主機設備的通訊快閃記憶體儲存（UFS）記憶體設備，以及用於將UFS記憶體設備置於至少一個低功率模式中的構件，其中該UFS記憶體設備不對從主機設備收到的任何命令進行回應。
在以下針對本發明的具體態樣的描述和有關附圖中揭示本發明的各態樣。可構想出替換性態樣而不背離本發明的範疇。另外，本發明中眾所周知的元素將不被詳細描述或將被省去以免湮沒本發明的相關細節。
措辭「示例性」在本文中用於表示「用作示例、實例，或說明」。本文中描述為「示例性」的任何態樣不必被解釋為優於或勝過其他態樣。類似地，術語「本發明的諸態樣」並不要求本發明的所有態樣皆包括所論述的特徵、優點或操作模式。
本文所用的術語是僅出於描述特定態樣的目的，而不意在限制本發明的諸態樣。如本文中所使用的，單數形式的「一」、「某」和「該」意欲亦包括複數形式，除非上下文另有明確指示。將進一步理解，術語「包括」、「具有」、「包含」及/或「含有」在本文中使用時指明所陳述的特徵、整數、步驟、操作、要素，及/或元件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、要素、元件及/或其群組的存在或添加。
此外，許多態樣以將由例如計算設備的元件執行的動作序列的形式來描述。將認識到，本文中所描述的各種動作能由專用電路（例如，特殊應用積體電路（ASIC））、由正被一或多個處理器執行的程式指令，或由該兩者的組合來執行。另外，本文中所描述的該等動作序列可被認為是完全體現在任何形式的電腦可讀取儲存媒體內，該電腦可讀取儲存媒體內儲存有一經執行就將使相關聯的處理器執行本文中所描述的功能性的對應電腦指令集。由此，本發明的各個態樣可以用數種不同的形式來體現，所有該等形式皆已被構想落在所主張保護的標的的範疇內。附加地，對於本文所描述的每一個態樣，任何此類態樣的對應形式可在本文中被描述為例如被配置成執行所描述的動作的「邏輯」。
本案的示例性態樣涉及被配置為支援示例性節電模式的通用快閃記憶體儲存（UFS）記憶體系統。該示例性節電模式包括例如兩個深度降電模式，其中UFS記憶體系統不需要對從耦合到UFS記憶體系統的主機設備收到的命令進行回應。
相應地，在深度降電模式中，UFS記憶體系統和主機設備之間的鏈路或介面亦可以被降電。一旦例如基於從主機設備收到的命令或硬體重置斷言，UFS記憶體系統被置於深度降電模式中的一個中，該UFS記憶體系統可以基於硬體重置解除斷言或功率循環來從深度降電模式轉變到其中該UFS記憶體系統可以再次對來自主機設備的命令進行回應的功率模式。當在兩個深度降電模式中的任一個中時，UFS記憶體設備的功耗基本上低於習知功率模式中UFS記憶體設備的功耗。
現在參照圖1，圖示示例性處理系統100，其包括主機設備110和快閃記憶體設備（例如，UFS記憶體系統）130，處理系統100具有通常用在主機設備110和快閃記憶體設備130之間圖示的元件符號120標明的介面。
主機設備110可以是任何處理器、核、SoC等，其可以根據JEDEC和MIPI標準設計以支援和存取儲存在快閃記憶體設備130中的快閃記憶體。主機設備110可以包括沒有具體圖示的各種元件，但是可以包括例如Unipro、M-PHY、耦合在Unipro和M-PHY之間的參考M-PHY模組介面（RMMI）介面等。主機設備110亦可以包括主機控制器介面（HCI），以支援例如在根據JEDEC標準設計的介面120上發送/接收命令（例如，CMD 114）、資料（例如，資料112）等。
為了闡明示例性態樣，圖示用於快閃記憶體設備130的示例性元件，同時將理解，在不脫離本案的範疇的情況下，快閃記憶體設備130的替換實現是可能的。
因此，如所示，快閃記憶體設備130包括輸入/輸出（I/O）區塊134，其被配置為例如向/從主機設備110發送/接收資料以及各種命令（例如，與資料的讀/寫功能相關聯；CMD 114）。
快閃記憶體設備130亦被圖示為包括記憶體核138，其可以包括例如使用快閃記憶體技術（諸如NAND快閃記憶體單元）設計的記憶體單元的一或多個儲存組、陣列及/或其他組織。
快閃記憶體設備130亦被圖示為包括與控制器136進行通訊的實體介面（PHY）135。控制器136可以是快閃記憶體控制器或UFS控制器，通常被配置為例如基於來自I/O區塊134的資訊來控制對記憶體核138的存取。在示例性實現中，控制器136可以包括各種元件，諸如標明為處理器136a的中央處理單元（CPU）、Unipro 136b等。
電源控制信號VCC、VCCQ2、VCCQ被示為介面120的一部分，上述各者在快閃記憶體設備130處從主機設備110接收，該等電源控制信號被配置為控制快閃記憶體設備130中的對應電源軌VCC 132a、VCCQ2 132b、VCCQ 132c。例如，可處於3.3V的標稱電壓的電源軌VCC 132a可以被配置為向記憶體核138供電。電源軌VCCQ 132b和VCCQ2 132c可從電源軌VCC 132a匯出（例如，使用未具體圖示的電壓調節器），電源軌VCCQ 132b和VCCQ2 132c例如可以處於1.8V和1.2V的相應標稱電壓，並且被配置為向I/O區塊134、PHY 135、控制器136等供電。上述電源控制信號可以被配置為基於可以為快閃記憶體設備130指定的各個功率模式來控制相應的電源軌。在示例性態樣，電源和重置控制區塊133可以被配置為接收來自主機設備110的示例性控制信號，及/或硬體重置信號（被示為可以是低有效信號的RESET_N 122）並且關閉從電源軌VCCQ 132b和VCCQ2 132c到各元件（諸如I/O區塊134、PHY 135、控制器等）的電源供給。參考示例性功率模式（諸如，UFS深度降電模式1和2）的控制信號及/或硬體重置將在以下部分中進一步詳細論述。
現在參考圖2A（結合圖1），表200中展示例如根據針對UFS記憶體系統的現有JEDEC標準可用的一些功率模式。具體地，在列200a的各行中展示活躍模式、閒置模式、UFS睡眠模式和UFS降電模式，該等模式中的每一個模式的特徵在各列200b-h中展示。更詳細地，列200b展示用於進入相應功率模式的進入條件；列200c展示有關的退出條件；列200d展示在各個模式中提供的電源供給；列200e展示在各個模式中的鏈路狀態，例如，與介面120的資料112和CMD 114有關的鏈路狀態；列200f展示各個模式中的例如快閃記憶體設備130的UFS設備狀態；列200g展示各個模式中的例如快閃記憶體設備130對來自主機設備110的命令的回應性；而列200h說明了各個模式中用於功耗的示例性值。
首先考慮活躍模式，並結合參考圖2A-B，可以看出，當在快閃記憶體設備130上開始任何操作時可以進入該模式（列200b），而當操作完成時退出（列200c）。電源控制信號VCC、VCCQ2、VCCQ被配置為在活躍模式中啟動或開啟圖1中所示的所有電源軌VCC 132a、VCCQ2 132b、VCCQ 132c（列200d），如對應於各個區塊PHY 135、控制器136和記憶體核138的圖例「通電」的陰影所說明（在該視圖中未單獨圖示I/O區塊134但是可以與其餘的區塊類似地開啟）。在活躍模式中與介面120的資料112和CMD 114有關的鏈路狀態（列200e）涉及對停止或短脈衝操作的支援；而快閃記憶體設備130的狀態（列200f）是正在執行的（例如，列200b中進入的）操作的狀態。在活躍模式中，期望快閃記憶體設備130對可從主機設備110收到的任何命令進行回應（列200g），因此相應地，功耗（列200h）相當高（被示為顯著地大於閒置模式中的功耗，並且在圖2中具有ICC、ICCQ2的較高值，現在將在下文更詳細地論述閒置模式）。
現在再次參考閒置模式，結合參考圖2A-B，當快閃記憶體設備130完成所有待決操作的執行時可以進入該模式（列200b），而當快閃記憶體設備130要啟動新操作時退出閒置模式（列200c）。電源控制信號VCC、VCCQ2、VCCQ被配置為在閒置模式中亦開啟或啟用圖1中所示的所有電源軌VCC 132a、VCCQ2 132b、VCCQ 132c（列200d），類似於活躍模式。在閒置模式中介面120的鏈路狀態（列200e）涉及對停止或休眠的支援；而快閃記憶體設備130的狀態（列200f）是準備好執行任何操作的狀態（例如，在列200c中退出閒置模式之後）。在閒置模式中，期望快閃記憶體設備130對可從主機設備110收到的任何命令進行回應（列200g），並且因此相應地，與活躍模式相比，功耗（列200h）相對較低（因為在閒置模式下不執行操作），與UFS睡眠模式相比，功耗亦相對較高，現在將在下文更詳細地論述UFS睡眠模式。
現在結合參考圖2A、C，當快閃記憶體設備130從主機設備110收到特定命令時，可以進入UFS睡眠模式（列200b），其中在一個標準實現中特定命令被示為具有設置為「2h」值的電源狀況的開始停止單元命令。當從主機設備110收到設置為「1h」值的電源狀況的開始停止單元命令時，退出UFS睡眠模式（列200c）。在UFS睡眠模式中，記憶體核138可以被降電，因此相應地，提供電源控制信號VCC以關閉電源軌VCC 132a。然而，在UFS睡眠模式時一些剩餘元件（諸如，I/O區塊134、控制器136等）需要保持通電，以便對退出命令進行回應。相應地，如圖2C所示，提供電源控制信號VCCQ2、VCCQ啟用電源軌VCCQ2 132b和VCCQ 132c，以向上述元件（諸如，PHY 135和控制器136）提供部分電源（以根據針對部分電源的圖例的陰影圖示）。在UFS睡眠模式中與介面120的資料112和CMD 114有關的鏈路狀態（列200e）涉及對停止或休眠的支援；而快閃記憶體設備130的狀態（列200f）處於低功率模式，而記憶體核138如前述被降電。如前述，在UFS睡眠模式中，期望快閃記憶體設備130對可從主機設備110收到的命令的至少一個子集進行回應（列200g），例如具有設置為「1h」值的電源狀況的退出命令，從主機設備110收到的請求感測命令等；而快閃記憶體設備130可以將錯誤訊息返回不屬於期望快閃記憶體設備130在UFS睡眠模式中保持回應的該命令子集的其他命令。相應地，由於至少記憶體核138（其消耗大量電源以保持活躍）在UFS睡眠模式中是被降電的，因此功耗（列200h）亦是低的，對應於ICCQ/ICCQ2為幾百uA的數量級。
UFS降電模式是另一低功率模式，同樣參考圖2A、C所圖示和描述的。UFS降電模式可以在習知規範中被定義，但是從下文的描述將理解，UFS降電模式可以有效地實現與UFS睡眠模式相同的功率節省，即使UFS降電模式在列200b-h中已被單獨地定義具有與上文論述的UFS睡眠模式的相應特徵不同的至少一些特徵。
更詳細地，當快閃記憶體設備130從主機設備110收到特定命令時，可以進入UFS降電模式（列200b），其中在一個標準實現中特定命令被示為具有設置為「3h」值的電源狀況的開始停止單元命令。當從主機設備110收到具有設置為「1h」值的電源狀況的開始停止單元命令時，退出UFS降電模式（列200c）（類似於UFS睡眠模式）。在UFS降電模式中，記憶體核138可以被降電，因此相應地，提供電源控制信號VCC以關閉電源軌VCC 132a。然而，儘管一些剩餘元件（諸如，PHY 135、控制器136等）未被指定為在UFS降電模式中時需要保持通電，但在實際實現中，仍然需要該等元件保持通電，並且在該模式中時不能被關閉，因為同樣在UFS降電模式中，期望快閃記憶體設備130對一些命令進行回應，諸如上述從主機設備110收到的退出命令（列200c）。相應地，即使規範沒有嚴格要求該點，即使在UFS降電模式下，亦提供電源控制信號VCCQ2、VCCQ以啟用圖1所示的電源軌VCCQ2 132b和VCCQ 132c，以向上述元件（諸如PHY 135和控制器136）提供部分電源（列200d）。在UFS降電模式中與介面120的資料112和CMD 114有關的鏈路狀態（列200e）亦可涉及對停止或休眠的支援，類似於UFS睡眠模式；而快閃記憶體設備130的狀態（列200f）處於低功率模式，而記憶體核138如前述被降電。如前述，同樣在UFS降電模式中，期望快閃記憶體設備130對可從主機設備110收到的命令的至少一個子集進行回應（列200g），例如具有設置為「1h」值的電源狀況的退出命令，從主機設備110收到的請求感測命令等；而快閃記憶體設備130可以將錯誤訊息返回不屬於期望快閃記憶體設備130在UFS降電模式中時保持回應的命令子集的其他命令。相應地，由於一些元件（諸如，PHY 135、控制器136等）將至少部分地保持通電，類似於UFS睡眠模式，功耗（列200h）亦是低的，對應於ICCQ/ICCQ2為幾百uA的數量級，但與UFS睡眠模式中的功耗實際相同或相當，。
亦值得注意的是，快閃記憶體設備130的習知實現可能不支援在UFS降電模式中關閉電源軌VCCQ2 132b和VCCQ 132c（列200d）的選項，因為此舉可能需要專用電壓調節器來實現該等電源軌的開/關狀態，並且此種專用電壓調節器可能增加附加成本。此外，控制此種電壓調節器亦可能導致例如在列200b-c中退出和進入UFS降電模式的懲罰，此舉可能導致即使標準可能指定存在如此做的選項，習知實現亦選擇放棄對關閉電源軌VCCQ2 132b和VCCQ 132c的選項的支援。
現在參考圖3A，圖示說明已經論述的一些功率模式的特徵的表300，該等功率模式在UFS記憶體系統的現有JEDEC標準中可用（例如，如表200所示），與本文中稱為UFS深度降電模式1和UFS深度降電模式2的示例性功率模式並置。相應地，列300a標識各功率模式：UFS睡眠和UFS降電（亦在表200中展示）和示例性功率模式UFS深度降電模式1和UFS深度降電模式2，其中列300b-h展示該等功率模式的各種特徵。
最初注意到，對於UFS睡眠和UFS降電的特徵與表200相比沒有變化，除了在列300d中指出關於必須開啟電源軌VCCQ2 132b和VCCQ 132c的實際實現效果，儘管出於上述原因表200中的對應元素將其指示為可選。
現在將論述被標識為UFS深度降電模式1和UFS深度降電模式2的示例性功率模式。在該兩個模式中，快閃記憶體設備130可以經由硬體重置信號或功率循環來被喚醒。快閃記憶體設備130在該等模式中不需要對主機設備110進行回應，此舉減少了快閃記憶體設備130在該等模式中保持在通電（或部分通電）狀態的電路/區塊的數目，進而將功耗量降低到遠小於習知UFS睡眠和UFS降電，例如，幾十uA的數量級。在該等模式中，VCCQ2 132b和VCCQ 132c可以例如經由使用降低成本的共享電壓調節器來保持開啟。此種電壓調節器不需要在UFS深度降電模式1和UFS深度降電模式2中被控制，此舉進一步減少了上述關於習知低功率模式的進入和退出懲罰。
現在結合圖3B的示例性電路圖參考表300的UFS深度降電模式1，當快閃記憶體設備130從主機設備110收到特定命令時，可以進入UFS深度降電模式1（列300b），其中在一示例性實現中，特定命令被示為具有設置為「4h」值的電源狀況的開始停止單元命令。
與上文論述的習知功率模式不同，UFS深度降電模式1可以經由使用可能不需要快閃記憶體設備130對命令（諸如來自主機設備110的退出命令）進行回應的選項來退出。例如，如列300c所示，可以經由使用被解除斷言的硬體重置（低有效）信號來退出UFS深度降電模式1，亦即，當硬體重置信號從低狀態轉變到高狀態時。或者，可使用在關閉和開啟狀態之間循環的功率循環來退出UFS深度降電模式1。
在UFS深度降電模式1中，記憶體核138可以被降電，並因此相應地，提供電源控制信號VCC以關閉電源軌VCC 132a。一些剩餘元件（諸如，PHY 135、控制器136等）保持通電，其中對應的電源軌VCCQ2 132b和VCCQ 132c被配置為提供部分電源（列300c），但是並不預期快閃記憶體設備130對來自主機設備110的任何命令（例如，與資料的讀/寫功能相關聯的命令；CMD 114）進行回應，此舉意味著可以斷開鏈路，亦即介面120的資料112和CMD 114，從而將快閃記憶體設備130置於最小功耗狀態之一。在一些實例中，鏈路（例如，資料112、CMD 114及/或RESET_N 122）可以是晶片到晶片鏈路。
快閃記憶體設備130的狀態（列300f）可以保持在最小功率模式，僅有重置信號解除斷言或功率循環能夠喚醒或將快閃記憶體設備130置於更高的功率模式。如前述，列300g重複當在UFS深度降電模式1中，除了在硬體重置的情況下，快閃記憶體設備130不需要對主機設備110進行回應。因此，如列300h所示，快閃記憶體設備130的功耗非常低，基本上低於參考圖2A-C所論述的習知UFS睡眠模式/UFS降電模式。。
表300亦展示被標識為UFS深度降電模式2的第二示例性功率模式，現在將結合圖3C的示例性電路圖來論述該功率模式。UFS深度降電模式2在某些態樣可以類似於上述UFS深度降電模式1，其中一個顯著差異在於快閃記憶體設備130如何進入該兩個模式。如列300b中所示，當上述硬體重置信號（低有效）被斷言時，亦即，從高轉變為低時（而不是在上文論述的UFS深度降電模式1的情況下，回應於來自主機設備110的命令，諸如具有被設置為「4h」值的電源狀況的開始停止單元的命令），快閃記憶體設備130可以進入UFS深度降電模式2。。
類似於UFS深度降電模式1，UFS深度降電模式2亦可以經由使用可能不需要快閃記憶體設備130對命令（諸如來自主機設備110的退出命令）進行回應的選項來退出。例如，如列300c所示，亦可以經由使用被解除斷言的硬體重置（低有效）信號來退出UFS深度降電模式2，亦即，當硬體重置信號從低狀態轉變到高狀態時。或者，亦可以使用功率循環（例如，由主機設備110實現）來退出UFS深度降電模式2。
類似於UFS深度降電模式1，在UFS深度降電模式2中，記憶體核138可以被降電，並因此相應地，提供電源控制信號VCC以關閉電源軌VCC 132a。一些剩餘元件（諸如，PHY 135、控制器136等）在UFS深度降電模式2中保持通電，其中對應的電源軌VCCQ2 132b和VCCQ 132c被配置為提供部分電源（列300c），但是並不預期快閃記憶體設備130對來自主機設備110的任何命令進行回應，此舉意味著可以斷開鏈路，亦即介面120的資料112和CMD 114，從而將快閃記憶體設備130置於最小功耗狀態之一，類似於UFS深度降電模式1。
快閃記憶體設備130的狀態（列300f）可以保持在最小功率模式，僅有重置信號解除斷言或功率循環能夠喚醒或將快閃記憶體設備130置於更高的功率模式。如前述，列300g重複當在UFS深度降電模式2中，除了在硬體重置的情況下，快閃記憶體設備130不需要對主機設備110進行回應。因此，如列300h所示，快閃記憶體設備130的功耗在UFS深度降電模式2中亦非常低，亦是基本上低於參考圖2A-C所論述的習知UFS睡眠模式/UFS降電模式。
列300e說明了在各個上述模式中與介面120的資料112和CMD 114有關的鏈路狀態。對於UFS睡眠模式和UFS降電模式，鏈路狀態是停止或休眠，類似於參考圖2A的列200e所論述的該等模式中的鏈路狀態。對於示例性功率模式，UFS深度降電模式1和UFS深度降電模式2，列300e中的鏈路狀態展示介面120被降電或未被供電，由於介面120未保持活躍，此舉導致在該等模式中進一步的功率節省，是因為快閃記憶體設備130僅由硬體重置或功率循環喚醒並且不對介面120上來自主機設備110的命令/資料進行回應。
將領會，各態樣包括用於執行本文揭示的程序、功能及/或演算法的各種方法。例如，圖4圖示了通訊地耦合到主機設備（例如，主機設備110）的通用快閃記憶體儲存（UFS）記憶體設備（例如，快閃記憶體設備130）的電源管理的示例性方法400。
方塊402包括將UFS記憶體設備置於至少一個低功率模式（例如，深度降電模式1或深度降電模式2）中。
方塊404包括當在至少一個低功率模式（例如，深度降電模式1或深度降電模式2）中時，不對可從主機設備收到的任何命令進行回應，從而實現各元件的降電狀態，該等元件在被要求對來自主機設備的命令進行回應的情況下可能需要保持在通電狀態。
相應地，亦應理解，所揭示的態樣包括裝置（諸如，處理系統100），該裝置包括通訊地耦合到主機設備（例如，主機設備110）的通用快閃記憶體儲存（UFS）記憶體設備（例如，快閃記憶體設備130）以及用於將UFS記憶體設備置於至少一個低功率模式中的構件（例如，從主機設備110收到的命令或RESET_N 122），其中該UFS記憶體設備不對從主機設備收到的任何命令進行回應。
熟習此項技術者將領會，資訊和信號可使用各種不同技術和技藝中的任何一種來表示。例如，貫穿上文描述始終可能被述及的資料、指令、命令、資訊、信號、位元、符號和碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子，或其任何組合來表示。
此外，熟習此項技術者將領會，結合本文中所揭示的態樣描述的各種說明性邏輯區塊、模組、電路和演算法步驟可被實現為電子硬體、電腦軟體，或兩者的組合。為清楚地說明硬體與軟體的此種可互換性，各種說明性元件、方塊、模組、電路，以及步驟在上文是以其功能性的形式作一般化描述的。此類功能性是被實現為硬體還是軟體取決於具體應用和施加於整體系統的設計約束。技術者可針對每種特定應用以不同方式來實現所描述的功能性，但此類實現決策不應被解讀為致使脫離本發明的範疇。
結合本文所揭示的各態樣描述的方法、序列及/或演算法可直接在硬體中、在由處理器執行的軟體模組中，或在該兩者的組合中體現。軟體模組可常駐在RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、可移除磁碟、CD-ROM或者本領域中所知的任何其他形式的儲存媒體中。示例性儲存媒體耦合到處理器以使得該處理器能從/向該儲存媒體讀寫資訊。或者，儲存媒體可以被整合到處理器。
相應地，本發明的一態樣可以包括體現快閃記憶體設備的電源管理方法的電腦可讀取媒體。因此，本發明並不限於所說明的實例且任何用於執行本文所描述的功能性的手段均被包括在本發明的各態樣中。
圖5圖示了其中可有利地採用本案的各態樣的示例性無線通訊系統500。出於說明目的，圖5圖示三個遠端單元520、530和550以及兩個基地站540。在圖5中，遠端單元520被示為行動電話，遠端單元530被示為可攜式電腦，而遠端單元550被示為無線區域迴路系統中的固定位置遠端單元。例如，遠端單元可以是機上盒、音樂播放機、視訊播放機、娛樂單元、導航設備、伺服器、個人數位助理（PDA）、固定位置資料單元、電腦、膝上型設備、平板、通訊設備、行動電話或儲存或取得資料或電腦指令的其他類似設備，或其任何組合。儘管圖5圖示了根據本案的教示的遠端單元，但本案並不限於該等所圖示的示例性單元。本案的各態樣可適於用在包括主動積體電路系統（包括記憶體和用於測試和表徵的晶片上電路系統）的任何設備中。
上述揭示的設備和方法通常被設計並被配置在儲存在電腦可讀取媒體上的GDSII和GERBER電腦檔案中。該等檔案進而被提供給製造處理者，該等製造處理者基於該等檔案來製造設備。結果得到的產品是半導體晶片，其隨後被切割為半導體晶粒並被封裝成半導體晶片。該等晶片隨後被用在以上描述的設備中。
儘管前述揭示展示本發明的說明性態樣，但是應當注意，可對本文作出各種改變和修改而不脫離如由所附請求項限定的本發明的範疇。根據本文中所描述的本發明的各態樣的方法請求項中的功能、步驟及/或動作不一定要以任何特定次序執行。此外，儘管本發明的要素可能是以單數來描述或主張權利的，但是複數亦是已料想了的，除非顯式地聲明了限定於單數。
100‧‧‧處理系統110‧‧‧主機設備112‧‧‧資料114‧‧‧CMD120‧‧‧介面122‧‧‧RESET_N130‧‧‧快閃記憶體設備132a‧‧‧電源軌VCC132b‧‧‧電源軌VCCQ132c‧‧‧電源軌VCCQ2133‧‧‧電源和重置控制區塊134‧‧‧I/O區塊135‧‧‧PHY136‧‧‧控制器136a‧‧‧處理器136b‧‧‧Unipro138‧‧‧記憶體核200‧‧‧表200a‧‧‧列200b‧‧‧列200c‧‧‧列200d‧‧‧列200e‧‧‧列200f‧‧‧列200g‧‧‧列200h‧‧‧列300‧‧‧表300a‧‧‧列300b‧‧‧列300c‧‧‧列300d‧‧‧列300e‧‧‧列300f‧‧‧列300g‧‧‧列300h‧‧‧列400‧‧‧方法402‧‧‧方塊404‧‧‧方塊500‧‧‧無線通訊系統520‧‧‧遠端單元530‧‧‧遠端單元540‧‧‧基地站550‧‧‧遠端單元
提供附圖以幫助對本發明的各態樣進行描述，且提供附圖僅用於說明各態樣而非對其進行限定。
圖1圖示了具有經由介面耦合到快閃記憶體設備的主機設備的處理系統。
圖2A-C圖示了用於快閃記憶體設備及其電路配置的習知功率模式的表。
圖3A-C圖示了用於快閃記憶體設備及其電路配置的示例性功率模式的表。
圖4圖示了根據本案的示例性態樣的涉及用於快閃記憶體設備的電源管理方法的流程圖。
圖5圖示了其中可有利地採用本案的諸態樣的示例性無線通訊系統的方塊圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
300‧‧‧表
300a‧‧‧列
300b‧‧‧列
300c‧‧‧列
300d‧‧‧列
300e‧‧‧列
300f‧‧‧列
300g‧‧‧列
300h‧‧‧列

Claims (27)

  1. 一種功率管理裝置，包括：通訊地耦合到一主機設備的一通用快閃記憶體儲存(UFS)記憶體設備，其中該UFS記憶體設備被配置為支援一或多個功率模式，其中該一或多個功率模式包括：一第一低功率模式，使用具有一第一電源狀況的一命令來進入該第一低功率模式；一第二低功率模式，使用具有一第二電源狀況的該命令來進入該第二低功率模式，其中在該第二低功率模式中，該UFS記憶體設備不對從該主機設備收到的任何命令進行回應；及其中該UFS記憶體設備被配置為基於一功率循環或一硬體重置信號退出該第二低功率模式。
  2. 如請求項1之裝置，進一步包括該主機設備和一鏈路，其中該主機設備經由該鏈路向該UFS記憶體設備提供該命令及該硬體重置信號。
  3. 如請求項2之裝置，其中該UFS記憶體設備進一步被配置為基於該硬體重置信號退出該第二低功率模式。
  4. 如請求項2之裝置，其中在該第二低功率模式中，該主機設備和該UFS記憶體設備之間的該鏈路 被降電。
  5. 如請求項1之裝置，其中在該第二低功率模式中，包括快閃記憶體單元的該UFS記憶體設備的一記憶體核被降電。
  6. 如請求項5之裝置，其中該記憶體核基於被配置為向該記憶體核供電的一第一電源軌被關閉而被降電。
  7. 如請求項1之裝置，其中在該第二低功率模式中，基於一第二電源軌和一第三電源軌被開啟，該UFS記憶體設備的一控制器、輸入/輸出(I/O)區塊或實體介面(PHY)中的一者或多者被部分通電。
  8. 如請求項1之裝置，其中由該UFS記憶體設備在該第二低功率模式中消耗的功率低於由該UFS記憶體設備在該第二低功率模式以外的該一或多個功率模式中消耗的功率。
  9. 如請求項1之裝置，其中該裝置整合到從包括以下各項的群組中選擇的一設備中：一機上盒、一音樂播放機、一視訊播放機、一娛樂單元、一導航設備、一伺服器、一個人數位助理(PDA)、一固定位置資料單元、一電腦、一膝上型設備、一平板、一通訊設備以及一行動電話。
  10. 如請求項1之裝置，其中該命令為一開始 停止單元命令。
  11. 如請求項10之裝置，其中使用具有設置為4h的電源狀況的該開始停止單元命令來進入該第二低功率模式。
  12. 如請求項1之裝置，其中使用該命令來退出該第一低功率模式。
  13. 一種通訊地耦合到一主機設備的一通用快閃記憶體儲存(UFS)記憶體設備的電源管理的方法，該UFS記憶體設備包括使用具有一第一電源狀況的一命令進入的一第一低功率模式，該方法包括以下步驟：將該UFS記憶體設備置於使用具有一第二電源狀況的該命令進入的-第二低功率模式中，其中在該第二低功率模式中，該UFS記憶體設備不對從該主機設備收到的任何命令進行回應；及基於一功率循環或一硬體重置信號退出該第二低功率模式。
  14. 如請求項13之方法，其中包括以下步驟：在該第二低功率模式中，對該主機設備和該UFS記憶體設備之間的一鏈路進行降電。
  15. 如請求項13之方法，其中包括以下步驟：在該第二低功率模式中，對包括快閃記憶體單元的該 UFS記憶體設備的一記憶體核進行降電。
  16. 如請求項15之方法，其中包括以下步驟：基於被配置為向該記憶體核供電的一第一電源軌被關閉而對該記憶體核進行降電。
  17. 如請求項13之方法，其中包括以下步驟：在該第二低功率模式中，基於一第二電源軌和一第三電源軌被開啟，對該UFS記憶體設備的一控制器、輸入/輸出(I/O)區塊或實體介面(PHY)中的一者或多者進行部分通電。
  18. 如請求項13之方法，其中將該UFS記憶體設備置於該第二低功率模式中導致針對該UFS記憶體設備消耗的功率低於由該UFS記憶體設備在任何其他習知功率模式中所消耗的功率。
  19. 如請求項13之方法，其中該命令為一開始停止單元命令。
  20. 如請求項19之方法，其中使用具有設置為4h的電源狀況的該開始停止單元命令來將該UFS記憶體設備置於該第二低功率模式中。
  21. 如請求項13之方法，進一步包括以下步驟：使用該命令來退出該第一低功率模式。
  22. 一種功率管理裝置，包括：一主機設備，該主機設備被配置為向一通用快閃記 憶體儲存(UFS)記憶體設備提供一命令和一硬體重置信號，其中該UFS記憶體設備回應於該命令進入功率模式，該等功率模式包括使用具有一第一電源狀況的該命令進入的一第一低功率模式，及使用具有一第二電源狀況的該命令進入的一第二低功率模式，及其中在該等功率模式之其中一者中，該UFS記憶體設備不對從該主機設備收到的任何命令進行回應；其中在該等功率模式之其中該者中，該UFS記憶體設備被配置為基於一功率循環或該硬體重置信號退出該等功率模式之其中該者。
  23. 如請求項22之裝置，進一步包括該UFS記憶體設備和一鏈路，其中該主機設備被配置為經由該鏈路提供該命令或該硬體重置信號。
  24. 如請求項22之裝置，其中該裝置整合到從包括以下各項的群組中選擇的一設備中：一機上盒、一音樂播放機、一視訊播放機、一娛樂單元、一導航設備、一伺服器、一個人數位助理(PDA)、一固定位置資料單元、一電腦、一膝上型設備、一平板、一通訊設備以及一行動電話。
  25. 如請求項22之裝置，其中該命令為一開始停止單元命令。
  26. 如請求項25之裝置，其中該UFS記憶體設備使用具有設置為4h的電源狀況的該開始停止單元命令來進入該第二低功率模式。
  27. 如請求項22之裝置，其中使用該命令來退出該第一低功率模式。
TW107125853A 2017-07-27 2018-07-26 用於通用快閃記憶體儲存（ufs）的降電模式 TWI771459B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762537885P 2017-07-27 2017-07-27
US62/537,885 2017-07-27
US16/030,841 US10802736B2 (en) 2017-07-27 2018-07-09 Power down mode for universal flash storage (UFS)
US16/030,841 2018-07-09

Publications (2)

Publication Number Publication Date
TW201917733A TW201917733A (zh) 2019-05-01
TWI771459B true TWI771459B (zh) 2022-07-21

Family

ID=65040758

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107125853A TWI771459B (zh) 2017-07-27 2018-07-26 用於通用快閃記憶體儲存（ufs）的降電模式
TW111122583A TWI818592B (zh) 2017-07-27 2018-07-26 用於通用快閃記憶體儲存（ufs）的降電模式

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW111122583A TWI818592B (zh) 2017-07-27 2018-07-26 用於通用快閃記憶體儲存（ufs）的降電模式

Country Status (8)

Country Link
US (2) US10802736B2 (zh)
EP (2) EP3659010B1 (zh)
CN (2) CN110945456B (zh)
BR (1) BR112020001342A2 (zh)
ES (1) ES2974793T3 (zh)
SG (1) SG11201911768PA (zh)
TW (2) TWI771459B (zh)
WO (1) WO2019022952A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10047912B2 (en) 2013-10-15 2018-08-14 LIFI Labs, Inc. Lighting assembly
EP3069575B1 (en) 2013-11-14 2018-09-26 Lifi Labs Inc. Resettable lighting system and method
US10802736B2 (en) 2017-07-27 2020-10-13 Qualcomm Incorporated Power down mode for universal flash storage (UFS)
CN111857838B (zh) * 2019-04-24 2024-04-02 三星电子株式会社 用于管理ufs装置与ufs主机之间的通信的方法和系统
US11113073B2 (en) * 2019-05-29 2021-09-07 Micron Technology, Inc. Dual mode hardware reset
KR20210004074A (ko) * 2019-07-03 2021-01-13 삼성전자주식회사 반도체 시스템 및 반도체 시스템의 동작 방법
US11216058B2 (en) * 2019-07-15 2022-01-04 Micron Technology, Inc. Storage system deep idle power mode
CN113094718A (zh) * 2019-12-23 2021-07-09 华为数字技术（苏州）有限公司 一种文件加密方法及相关装置
US11314301B2 (en) * 2020-01-03 2022-04-26 Micron Technolgoy, Inc. Power management for memory device
TW202236821A (zh) 2021-03-08 2022-09-16 韓商愛思開海力士有限公司 用於一互連協定的功耗模式改變的資訊配置的方法、控制器以及儲存裝置
US11604592B2 (en) * 2021-06-04 2023-03-14 Western Digital Technologies, Inc. Data management for efficient low power mode handling in a storage device
CN113986001A (zh) * 2021-10-29 2022-01-28 深圳市航顺芯片技术研发有限公司 芯片及控制方法
CN116667468B (zh) * 2022-02-17 2023-12-26 荣耀终端有限公司 电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9037890B2 (en) * 2012-07-26 2015-05-19 Artemis Acquisition Llc Ultra-deep power-down mode for memory devices
US20150205339A1 (en) * 2014-01-22 2015-07-23 Hyun Tae PARK Devices routing wakeup signals using physical layer, methods of operating the same, and data processing systems including the same
TW201606789A (zh) * 2014-05-13 2016-02-16 桑迪士克科技公司 用於非揮發性記憶體陣列之電源管理
WO2016204851A1 (en) * 2015-06-19 2016-12-22 Adesto Technologies Corporation Ultra-deep power down mode control in a memory device
WO2017034852A1 (en) * 2015-08-21 2017-03-02 Adesto Technologies Corporation Automatic switch to single spi mode when entering udpd

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822246A (en) * 1996-09-30 1998-10-13 Intel Corporation Method and apparatus for detecting the voltage on the VCC pin
JP2002318646A (ja) 2001-04-24 2002-10-31 Sony Corp 情報処理装置および方法
WO2007043095A1 (ja) * 2005-09-30 2007-04-19 Spansion Llc 記憶装置、および記憶装置の制御方法
US7908501B2 (en) * 2007-03-23 2011-03-15 Silicon Image, Inc. Progressive power control of a multi-port memory device
JP5547154B2 (ja) * 2011-09-21 2014-07-09 株式会社東芝 メモリ・デバイス
JP5728370B2 (ja) * 2011-11-21 2015-06-03 株式会社東芝 半導体記憶装置およびその駆動方法
US8819461B2 (en) * 2011-12-22 2014-08-26 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including improved processor core deep power down exit latency by using register secondary uninterrupted power supply
US9389673B2 (en) * 2011-12-22 2016-07-12 Sandisk Technologies Inc. Systems and methods of performing a data save operation
WO2014141140A1 (en) * 2013-03-14 2014-09-18 Lsi Corporation Device power control
KR102094902B1 (ko) * 2013-07-08 2020-03-30 삼성전자주식회사 액티브 상태에서 인터페이스 모드를 전환하는 스토리지 시스템 및 ufs 시스템
US10331203B2 (en) * 2015-12-29 2019-06-25 Texas Instruments Incorporated Compute through power loss hardware approach for processing device having nonvolatile logic memory
US9922684B2 (en) 2016-02-11 2018-03-20 Adesto Technologies Corporation Memory device ultra-deep power-down mode exit control
US10042587B1 (en) * 2016-03-15 2018-08-07 Adesto Technologies Corporation Automatic resumption of suspended write operation upon completion of higher priority write operation in a memory device
US10539989B1 (en) 2016-03-15 2020-01-21 Adesto Technologies Corporation Memory device alert of completion of internally self-timed power-up and reset operations
US10235312B2 (en) * 2016-10-07 2019-03-19 Samsung Electronics Co., Ltd. Memory system and host device that maintain compatibility with memory devices under previous standards and/or versions of standards
US10802736B2 (en) 2017-07-27 2020-10-13 Qualcomm Incorporated Power down mode for universal flash storage (UFS)

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9037890B2 (en) * 2012-07-26 2015-05-19 Artemis Acquisition Llc Ultra-deep power-down mode for memory devices
US20150205339A1 (en) * 2014-01-22 2015-07-23 Hyun Tae PARK Devices routing wakeup signals using physical layer, methods of operating the same, and data processing systems including the same
TW201606789A (zh) * 2014-05-13 2016-02-16 桑迪士克科技公司 用於非揮發性記憶體陣列之電源管理
WO2016204851A1 (en) * 2015-06-19 2016-12-22 Adesto Technologies Corporation Ultra-deep power down mode control in a memory device
WO2017034852A1 (en) * 2015-08-21 2017-03-02 Adesto Technologies Corporation Automatic switch to single spi mode when entering udpd

Also Published As

Publication number Publication date
US10802736B2 (en) 2020-10-13
CN116774807A (zh) 2023-09-19
EP3659010B1 (en) 2022-04-27
TW201917733A (zh) 2019-05-01
SG11201911768PA (en) 2020-02-27
BR112020001342A2 (pt) 2020-08-11
TW202240588A (zh) 2022-10-16
CN110945456A (zh) 2020-03-31
WO2019022952A1 (en) 2019-01-31
EP4036689C0 (en) 2024-02-21
US11221774B2 (en) 2022-01-11
EP4036689A1 (en) 2022-08-03
US20200401333A1 (en) 2020-12-24
ES2974793T3 (es) 2024-07-01
EP3659010A1 (en) 2020-06-03
US20190034106A1 (en) 2019-01-31
EP4036689B1 (en) 2024-02-21
CN110945456B (zh) 2023-06-20
TWI818592B (zh) 2023-10-11

Similar Documents

Publication Publication Date Title
TWI771459B (zh) 用於通用快閃記憶體儲存（ufs）的降電模式
US9600058B2 (en) Enhancing power-performance efficiency in a computer system when bursts of activity occurs when operating in low power
US10892001B2 (en) Protocol for refresh between a memory controller and a memory device
TWI578154B (zh) 用於電源管理的系統、方法及設備
US10345885B2 (en) Power control of a memory device through a sideband channel of a memory bus
RU2664398C2 (ru) Архитектура с ультранизкой мощностью для поддержки постоянно включенного пути к памяти
US20150127968A1 (en) Separating Power Domains of Central Processing Units
TWI581092B (zh) 記憶體裝置及其節能控制方法
US9612652B2 (en) Controlling power consumption by power management link
CN112578895A (zh) 降低非易失性存储器中的由于待机泄漏电流引起的功耗
CN116343856A (zh) 快速自刷新退出功率状态
CN112579005B (zh) 降低ssd平均功耗的方法、装置、计算机设备及存储介质
TW201405298A (zh) 記憶體裝置及其控制方法
US20230280809A1 (en) Method and apparatus to control power supply rails during platform low power events for enhanced usb-c user experience
US20210151083A1 (en) Power control of a memory device in connected standby state
US9529405B2 (en) Subsystem idle aggregation