TWI770962B - 一種回饋碼本的確定方法、設備及電腦存儲介質 - Google Patents

Abstract

本發明實施例提供了一種回饋碼本的確定方法、設備及電腦存儲介質，用以在多時槽調度和/或多載波調度的情況下，使所有PDSCH都能得到回饋資訊，提高資料傳輸效率。該回饋碼本的確定方法包括：在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定該PDCCH所在時槽；根據該PDCCH所在時槽，確定半靜態回饋碼本。

Description

一種回饋碼本的確定方法、設備及電腦存儲介質

本發明屬於通信技術領域，尤其關於一種回饋碼本的確定方法、設備及電腦存儲介質。

在NR（New Radio，新空中介面）中，HARQ（Hybrid Automatic Repeat reQuest，混合自動重傳請求）回饋時序值表示承載HARQ-ACK（Hybrid Automatic Repeat reQuest-ACKnowledge，混合自動重傳請求確認）回饋的PUCCH（Physical Uplink Control CHannel，實體上行鏈路控制通道）相對PDSCH（Physical Downlink Shared CHannel，實體下行鏈路共用通道）的結束時槽的時槽偏移個數，或相對指示SPS（Semi-Persistent Scheduling，半靜態調度） PDSCH釋放的PDCCH（Physical Downlink Control CHannel，實體下行鏈路控制通道）的結束時槽的時槽偏移個數。DCI（Downlink Control Information，下行控制資訊）格式1_0中包含3位元的HARQ回饋時序指示資訊域，映射到預定的HARQ回饋時序值集合{1， 2， 3， 4， 5， 6， 7， 8}中的一個值。DCI格式1_1中可能包含0、1、2或3位元HARQ回饋時序指示資訊域，具體位元數取決於高層信令所配置的HARQ回饋時序值集合中的元素個數，DCI格式1_1所指示的HARQ回饋時序值映射到高層信令配置的一組HARQ回饋時序值集合中的一個。

目前在NR通信系統中，支援HARQ-ACK回饋使用半靜態碼本和動態碼本的方案。

當終端被配置使用半靜態HARQ-ACK碼本時，UE（User Equipment，使用者設備）首先根據HARQ-ACK回饋時序（K1）、半靜態的時槽結構（如果配置了）和PDSCH候選時域資源配置資訊，確定每個載波c上對應在同一個時槽n進行HARQ-ACK回饋的PDSCH位置集合M。然後根據集合M，將在PDSCH位置集合中接收到的PDSCH的HARQ-ACK映射到HARQ-ACK回饋序列中的對應位置，從而得到時槽n中傳輸的HARQ-ACK碼本。具體的，UE首先基於高層信令配置的HARQ回饋時序，確定載波上在一個時槽中需要進行回饋的時槽個數，然後在這些時槽中，確定每個時槽中可以傳輸的最大PDSCH個數。如果配置了半靜態的時槽結構，需要基於該時槽結構將不滿足PDSCH傳輸條件的候選PDSCH去掉。當存在載波聚合時，每個載波上的HARQ-ACK碼本需要分別按照上述過程進行確定，最後將不同載波的HARQ-ACK碼本按照載波順序進行級聯，得到最終的HARQ-ACK碼本。

當支持不同SCS（SubCarrier Spacing，子載波間隔）載波之間的跨載波調度，且PDCCH載波的SCS小於PDSCH載波上的SCS時，可能支持一個PDCCH最大調度PDSCH載波上的

個時槽中的PDSCH傳輸。為了節省上行資源，可能會支持這個PDCCH所調度的所有PDSCH都在同一個PUCCH回饋，則現有的半靜態碼本確定方法無法包含這個PDCCH所調度的所有PDSCH的回饋資訊。例如圖1所示，PDCCH載波1上的SCS為15kHz，PDSCH載波2上的SCS為30kHz，則載波1上的一個PDCCH最大可調度載波2上的2個PDSCH傳輸。假設PUCCH載波3的SCS也為30kHz，基地台給終端配置了1個K1值為1，載波1上時槽n中的PDCCH調度了載波2上時槽2n和時槽2n+1中的兩個PDSCH傳輸，且指示在載波3中的時槽2n+2中回饋，則基於現有的半靜態碼本確定方式，在載波3時槽2n+2中傳輸的PUCCH承載的HARQ-ACK碼本中，對於載波2僅能包含時槽2n+1中的PDSCH回饋資訊，無法包含時槽2n中的PDSCH回饋資訊，導致部分PDSCH無法得到回饋資訊。

綜上所述，現有的半靜態碼本確定方法，在多時槽調度的情況下，部分PDSCH傳輸無法得到有效的回饋資訊，從而引起基地台不必要的重傳，降低傳輸效率。

本發明實施例提供了一種回饋碼本的確定方法、設備及電腦存儲介質，用以在多時槽調度情況下，使所有PDSCH都能得到有效回饋，提高資料傳輸效率。

第一方面，本發明實施例提供一種回饋碼本的確定方法，包括： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 根據PDCCH所在時槽，確定半靜態回饋碼本。

本發明實施例提供的回饋碼本的確定方法，首先在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽，然後根據PDCCH所在時槽，確定半靜態回饋碼本。與現有技術相比，在多時槽調度的情況下，避免了部分PDSCH傳輸無法得到有效的回饋資訊，從而引起基地台不必要重傳的問題，使所有PDSCH都能得到有效回饋，提高資料傳輸效率。

在一種可能的實施方式中，根據PDCCH所在時槽，確定半靜態回饋碼本，包括： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

第二方面，本發明實施例提供另一回饋碼本的確定方法，方法包括： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中子載波間隔SCS最小的載波時槽； 根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本。

本發明實施例提供的另一回饋碼本的確定方法，首先在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中子載波間隔SCS最小的載波時槽，然後根據多載波調度中子載波間隔SCS最小的載波時槽，確定半靜態回饋碼本。與現有技術相比，在多時槽調度的情況下，避免了部分PDSCH傳輸無法得到有效的回饋資訊，從而引起基地台不必要重傳的問題，使所有PDSCH都能得到有效回饋，提高資料傳輸效率。

在一種可能的實施方式中，根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本，包括： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

第三方面，本發明實施例提供又一回饋碼本的確定方法，方法包括： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 基於目標回饋時序集合，確定半靜態回饋碼本。

本發明實施例提供的又一回饋碼本的確定方法，首先在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數，然後基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，最後基於目標回饋時序集合，確定半靜態回饋碼本。與現有技術相比，在多時槽調度的情況下，避免了部分PDSCH傳輸無法得到有效的回饋資訊，從而引起基地台不必要重傳的問題，使所有PDSCH都能得到有效回饋，提高資料傳輸效率。

在一種可能的實施方式中，基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，包括： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

第四方面，本發明實施例提供一種回饋資訊的確定方法，方法包括： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 根據PDCCH所在時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，根據PDCCH所在時槽，確定回饋碼本中每一位元所針對的PDSCH傳輸時槽，包括： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

第五方面，本發明實施例提供另一回饋資訊的確定方法，方法包括： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中SCS最小的載波時槽； 根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，包括： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

第六方面，本發明實施例提供又一回饋資訊的確定方法，方法包括： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 基於目標回饋時序集合，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，包括： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

第七方面，本發明實施例提供一種回饋碼本的確定裝置，裝置包括： 處理單元，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 回饋單元，用於根據PDCCH所在時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，回饋單元根據PDCCH所在時槽，確定半靜態回饋碼本，具體用於： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

第八方面，本發明實施例提供另一回饋碼本的確定裝置，裝置包括： 處理單元，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中子載波間隔SCS最小的載波時槽； 回饋單元，用於根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，回饋單元根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本，具體用於： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

第九方面，本發明實施例提供又一回饋碼本的確定裝置，裝置包括： 處理單元，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 分析單元，用於基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 回饋單元，用於基於目標回饋時序集合，確定半靜態回饋碼本。

在一種可能的實施方式中，分析單元基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，具體用於： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

第十方面，本發明實施例提供一種回饋資訊的確定裝置，裝置包括： 處理單元，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 接收單元，用於根據PDCCH所在時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，接收單元根據PDCCH所在時槽，確定回饋碼本中每一位元所針對的PDSCH傳輸時槽，具體用於： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

第十一方面，本發明實施例提供另一回饋資訊的確定裝置，裝置包括： 處理單元，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中SCS最小的載波時槽； 接收單元，用於根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，接收單元根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，具體用於： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

第十二方面，本發明實施例提供又一回饋資訊的確定裝置，裝置包括： 處理單元，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 分析單元，用於基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 接收單元，用於基於目標回饋時序集合，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，分析單元基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，具體用於： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

第十三方面，本發明實施例提供一種回饋碼本的確定設備，設備包括：處理器、記憶體和收發機； 處理器，用於讀取記憶體中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽；

根據PDCCH所在時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，處理器根據PDCCH所在時槽，確定半靜態回饋碼本，具體用於： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

第十四方面，本發明實施例提供另一回饋碼本的確定設備，設備包括：處理器、記憶體和收發機； 處理器，用於讀取記憶體中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中子載波間隔SCS最小的載波時槽； 根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，處理器根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本，具體用於： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

第十五方面，本發明實施例提供又一回饋碼本的確定設備，設備包括：處理器、記憶體和收發機； 處理器，用於讀取記憶體中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 基於目標回饋時序集合，確定半靜態回饋碼本。

在一種可能的實施方式中，處理器基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，具體用於： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

第十六方面，本發明實施例提供一種回饋資訊的確定設備，設備包括：處理器、記憶體和收發機； 處理器，用於讀取記憶體中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 根據PDCCH所在時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，處理器根據PDCCH所在時槽，確定回饋碼本中每一位元所針對的PDSCH傳輸時槽，具體用於： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

第十七方面，本發明實施例提供另一回饋資訊的確定設備，設備包括：處理器、記憶體和收發機； 處理器，用於讀取記憶體中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中SCS最小的載波時槽； 根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，處理器根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，具體用於： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

第十八方面，本發明實施例提供又一回饋資訊的確定設備，設備包括：處理器、記憶體和收發機； 處理器，用於讀取記憶體中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 基於目標回饋時序集合，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，處理器基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，具體用於： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

第十九方面，本發明實施例還提供一種電腦存儲介質，其上存儲有電腦程式，該程式被處理器執行時實現本發明第一至第六方面提供的任一方法的步驟。

為利 貴審查委員了解本發明之技術特徵、內容與優點及其所能達到之功效，茲將本發明配合附圖及附件，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的申請範圍，合先敘明。

在本發明的描述中，需要理解的是，術語「中心」、「橫向」、「上」、「下」、「左」、「右」、「頂」、「底」、「內」、「外」等指示的方位或位置關係為基於圖式所示的方位或位置關係，僅是為了便於描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。

鑒於現有技術中，在多時槽調度和/或多載波調度的情況下，部分PDSCH傳輸無法得到有效的回饋資訊，從而引起基地台不必要重傳的情況，本發明實施例提供了一種回饋碼本、回饋資訊的確定方案，用以在多時槽調度和/或多載波調度情況下，使所有PDSCH都能得到有效回饋，提高資料傳輸效率。

本發明實施例中對於配置了多時槽調度或者多載波調度的情況，基於多時槽調度的最大時槽個數，或者多載波調度時存在調度載波和被調度載波的SCS不同的情況，將基地台預先配置的回饋時序集合即K1集合，轉換為新的回饋時序集合即K1′集合，或者根據PDCCH所在載波的SCS，或者多載波調度中SCS最小的載波時槽來確定半靜態HARQ-ACK回饋碼本。

在一種可能的實施方式中，根據PDCCH時槽來確定半靜態HARQ-ACK回饋碼本。

需要說明的是，該方式適用於不同SCS的跨載波調度時，SCS較小的載波上一個PDCCH調度SCS較大載波上的多個時槽，且多個時槽的起始位置和PDCCH所在時槽的間隔固定的情況。

具體實施時，根據PDCCH時槽來產生半靜態HARQ-ACK回饋碼本，包括：對於半靜態HARQ-ACK回饋碼本傳輸所在的時槽n，基於K1集合中的每一個k值，找到對應的上行時槽n-k，然後找到所有和上行時槽n-k重疊的PDCCH時槽，然後將所有的上述PDCCH時槽對應的N個PDSCH傳輸時槽，作為半靜態HARQ-ACK回饋碼本對應的PDSCH傳輸位置所在的時槽，來確定半靜態HARQ-ACK回饋碼本； 其中，上述PDCCH時槽對應的N個PDSCH傳輸時槽，為多時槽調度時一個PDCCH時槽中的PDCCH最大可以調度的N個PDSCH傳輸所在的時槽，且N為預定的值或者高層配置的值，例如當一個PDCCH調度的最大時槽個數為2時，N=2。

在一種可能的實施方式中，根據多載波調度中SCS最小的載波時槽來確定半靜態HARQ-ACK回饋碼本。

需要說明的是，該方式適用於一個載波上傳輸的一個PDCCH調度多個載波，且多個被調度載波上被調度時槽的起始位置和PDCCH所在時槽的間隔固定的情況，多個被調度載波的SCS可以相同或者不同。

具體實施時，基於PDCCH載波或者基於多個被載波調度中SCS最小的載波時槽，來產生半靜態HARQ-ACK回饋碼本，包括：對於半靜態HARQ-ACK回饋碼本傳輸所在的時槽n，基於K1集合中的每一個k值，找到對應的上行時槽n-k，然後找到所有和上行時槽n-k重疊的PDCCH載波或者多載波調度中SCS最小的載波時槽，然後將上述PDCCH載波或者多載波調度中SCS最小的載波時槽在所有被調度的載波上對應的PDSCH傳輸時槽，作為半靜態HARQ-ACK回饋碼本對應的PDSCH傳輸位置所在的時槽，來確定半靜態HARQ-ACK回饋碼本。

其中，上述PDCCH載波或者多載波調度中SCS最小的載波時槽在所有被調度的載波上對應的PDSCH傳輸時槽，為多載波調度時一個PDCCH載波中的PDCCH最大可以調度的PDSCH傳輸在所有被調度載波上的時槽。

在一種可能的實施方式中，根據多時槽調度的最大時槽個數將基地台配置的K1集合轉換為新的K1′集合，然後根據新K1′集合生成半靜態HARQ-ACK回饋碼本。

需要說明的是，該方式適用於一個PDCCH調度多個時槽且上述多個時槽的起始位置和PDCCH所在時槽的間隔非固定的情況，對於相同SCS或者不同SCS時的多時槽調度都適用。

具體實施時，根據多時槽調度的最大時槽個數將基地台配置的K1集合轉換為新的K1′集合，包括以下三種情況： 情況1：PDSCH載波和PUCCH載波的SCS相同，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+N-1}，然後刪除其中重疊的值得到新K1′集合； 情況2：PDSCH載波的SCS大於PUCCH載波的SCS，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+

}，然後刪除其中重疊的值得到新K1′集合； 情況3：PDSCH載波的SCS小於PUCCH載波的SCS，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+（N·

-1）}，然後刪除其中重疊的值得到新K1′集合。

下面結合附圖以具體實施例對本發明實施例提供的回饋碼本的確定方法進行詳細說明。

實施例一

如圖2所示，PDCCH載波1上的SCS為15kHz，PDSCH載波2上的SCS為30kHz。被配置載波2上使用載波1進行多時槽調度，則載波1上的一個PDCCH最大可調度載波2上的2個PDSCH傳輸。假設PUCCH載波3的SCS也為30kHz，基地台給終端配置了1個K1值為1，載波1上時槽n中的一個PDCCH調度了載波1時槽n中的PDSCH傳輸且指示在載波3中的時槽2n+2中回饋，另一個PDCCH調度了載波2上時槽2n和時槽2n+1中的兩個PDSCH傳輸且指示在載波3中的時槽2n+2中回饋。

對於載波3上時槽2n+2中的PUCCH，基於K1集合的配置，找到載波3對應的上行時槽為2n+1，由於和載波1及載波2對應的PDCCH時槽都為載波1上的時槽，則基於載波1的時槽n確定載波3中的時槽2n+2的半靜態HARQ-ACK回饋碼本對應的PDSCH傳輸時槽為載波1的時槽n和載波2的時槽2n和時槽2n+1。

假設每一個時槽中都只有一個PDSCH傳輸位置且不和TDD（Time Division Duplexing，時分雙工）上下行配置衝突，傳輸為單碼字傳輸模式且未適用基於CBG（Code Block Group，碼塊組）的傳輸，則載波3上時槽2n+2中的半靜態HARQ-ACK回饋碼本中包含3位元回饋資訊，第一個位元對應載波1上的時槽n中的PDSCH傳輸，第二個位元對應載波2上的時槽2n中的PDSCH傳輸，第三個位元對應載波2上的時槽2n+1中的PDSCH傳輸。

需要說明的是，在本實施例中被配置載波2上使用載波1進行多時槽調度，代表的是載波1上傳輸的PDCCH最大可調度載波2上2個時槽中的PDSCH傳輸，但不是必須調度2個時槽中的PDSCH傳輸，也可以僅調度1個PDSCH傳輸，例如僅調度2上的時槽2n或者時槽2n+1中的PDSCH傳輸，這時半靜態HARQ-ACK回饋碼本的確定方式同上述。

實施例二

如圖3所示，PDCCH載波1上的SCS為15kHz，PDSCH載波2上的SCS為30kHz，被配置載波1上的PDCCH可以進行多載波調度，同時調度載波1和載波2上的PDSCH傳輸。假設PUCCH載波3的SCS也為30kHz，基地台給終端配置了1個K1值為1，載波1上時槽n中的一個PDCCH調度了載波1時槽n中和載波2時槽2n的PDSCH傳輸且指示在載波3中的時槽2n+2中回饋。

對於載波3上時槽2n+2中的PUCCH，基於K1集合的配置，找到載波3對應的上行時槽為2n+1，由於多載波調度時，可被調度的載波為載波1和載波2，其中SCS最小的載波為載波1，因此基於載波1的時槽n確定載波3中的時槽2n+2的半靜態HARQ-ACK回饋碼本對應的PDSCH傳輸時槽為載波1的時槽n和載波2的時槽2n和時槽2n+1。假設每一個時槽中都只有一個PDSCH傳輸位置且不和TDD上下行配置衝突，傳輸為單碼字傳輸模式且未適用基於CBG的傳輸，則載波3上時槽2n+2中的半靜態HARQ-ACK回饋碼本中包含3位元回饋資訊，第一個位元對應載波1上的時槽n中的PDSCH傳輸，第二個位元對應載波2上的時槽2n中的PDSCH傳輸，第三個位元對應載波2上的時槽2n+1中的PDSCH傳輸。

需要說明的是，在本實施例中被配置使用多載波調度，當多個載波的SCS不同時，一個多載波調度的PDCCH在SCS較大的載波上可能會僅支持調度1個時槽，也可能會同時調度多個時槽，不論哪一種情況，半靜態HARQ-ACK回饋碼本的確定方式同上述過程。

實施例三

如圖4所示，終端被配置一個載波且該載波上的子載波間隔為30kHz。時槽n中的一個PDCCH調度了時槽n和時槽n+1中的兩個PDSCH傳輸且指示在時槽n+2中回饋。

場景a：基地台給終端配置了1個K1值為1，一個PDCCH調度的最大時槽個數N=2，則由於PDSCH載波和PUCCH載波的SCS相同，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+N-1}為{1， 2}，再基於這個新的K1′集合{1，2}確定時槽n+2中的半靜態HARQ-ACK回饋碼本； 場景b：基地台給終端配置了2個K1值為{1， 2}，一個PDCCH調度的最大時槽個數N=2，則由於PDSCH載波和PUCCH載波的SCS相同，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+N-1}為{1， 2， 2， 3}，刪除重複的值後得到新的K1′集合{1， 2， 3}，再基於這個新的K1′集合去確定時槽n+2中的半靜態HARQ-ACK回饋碼本； 場景c：基地台給終端配置了2個K1值為{1， 2}，一個PDCCH調度的最大時槽個數N=4，由於PDSCH載波和PUCCH載波的SCS相同，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+N-1}為{1， 2， 3， 4， 2， 3， 4， 5}，然後刪除其中重疊的值得到新K1′集合{1， 2， 3， 4， 5}，再基於這個新的K1′集合去確定時槽n+2中的半靜態HARQ-ACK回饋碼本。

實施例四

如圖5所示，終端被配置兩個載波，PDSCH載波1的SCS大於PUCCH載波2的SCS，載波1上時槽2n+1中的一個PDCCH調度了載波1時槽2n+1和時槽2n+2中的兩個PDSCH傳輸，指示在載波2的時槽n+2中回饋。

場景a：基地台給終端配置了1個K1值為1，一個PDCCH調度的最大時槽個數N=2，則由於PDSCH載波的SCS大於PUCCH載波的SCS，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，以及HARQ-ACK傳輸的PUCCH時槽在對應的PDSCH時槽中的順序序號，得到新的回饋時序集合{K1，K1+1，…，K1+

為{1， 2}，再基於這個新的K1′集合{1， 2}確定載波2時槽n+2中的半靜態HARQ-ACK回饋碼本。

場景b：基地台給終端配置了2個K1值為{1， 2}，一個PDCCH調度的最大時槽個數N=2，則由於PDSCH載波的SCS大於PUCCH載波的SCS，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+

為{1， 2， 2， 3}，刪除重複的值後得到新的K1′集合{1， 2， 3}，再基於這個新的K1′集合去確定時槽n+2中的半靜態HARQ-ACK回饋碼本。

場景c：基地台給終端配置了2個K1值為{1， 2}，一個PDCCH調度的最大時槽個數N=4，由於PDSCH載波的SCS大於PUCCH載波的SCS，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+

}為{1， 2， 3， 2， 3， 4}，然後刪除其中重疊的值得到新K1′集合{1， 2， 3， 4}，再基於這個新的K1′集合去確定時槽n+2中的半靜態HARQ-ACK回饋碼本。

實施例五

如圖6所示，終端被配置兩個載波，PDSCH載波1的SCS小於PUCCH載波2的SCS，載波1上時槽n中的一個PDCCH調度了載波1時槽n和時槽n+1中的兩個PDSCH傳輸，指示在載波2的時槽2n+3中回饋。

場景a：基地台給終端配置了1個K1值為1，一個PDCCH調度的最大時槽個數N=2，則由於PDSCH載波的SCS小於PUCCH載波的SCS，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，以及HARQ-ACK傳輸的PUCCH時槽在對應的PDSCH時槽中的順序序號，得到新的回饋時序集合{K1，K1+1，…，K1+（N·

-1）}為{1， 2， 3， 4}，再基於這個新的K1′集合{1， 2， 3， 4}確定載波2時槽2n+3中的半靜態HARQ-ACK回饋碼本。

場景b：基地台給終端配置了2個K1值為{1， 2}，一個PDCCH調度的最大時槽個數N=2，則由於PDSCH載波的SCS小於PUCCH載波的SCS，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+（N·

-1）}為{1， 2， 3， 4， 2， 3， 4， 5}，刪除重複的值後得到新的K1′集合{1， 2， 3， 4， 5}，再基於這個新的K1′集合去確定時槽2n+3中的半靜態HARQ-ACK回饋碼本。

場景c：基地台給終端配置了2個K1值為{1， 2}，一個PDCCH調度的最大時槽個數N=4，由於PDSCH載波的SCS小於PUCCH載波的SCS，根據配置的K1集合和一個PDCCH調度的最大時槽個數N，得到回饋時序集合{K1，K1+1，…，K1+（N·

-1）}為{1， 2， 3， 4， 5， 6， 7， 8， 2， 3， 4， 5， 6， 7， 8， 9}，然後刪除其中重疊的值得到新K1′集合{1， 2， 3， 4， 5， 6， 7， 8， 9}，再基於這個新的K1′集合去確定時槽2n+3中的半靜態HARQ-ACK回饋碼本。

下面結合附圖說明本發明實施例在終端側所執行的方法步驟。

如圖7所示，本發明實施例提供一種回饋碼本的確定方法，其可以包括以下步驟： 步驟701，在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽。

步驟702，根據PDCCH所在時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，根據PDCCH所在時槽，確定半靜態回饋碼本，包括： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

如圖8所示，本發明實施例提供另一回饋碼本的確定方法，其可以包括以下步驟： 步驟801，在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中子載波間隔SCS最小的載波時槽。

步驟802，根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本，包括： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

如圖9所示，本發明實施例提供又一回饋碼本的確定方法，其可以包括以下步驟： 步驟901，在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 步驟902，基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 步驟903，基於目標回饋時序集合，確定半靜態回饋碼本。

在一種可能的實施方式中，基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，包括： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

下面結合附圖說明本發明實施例在基地台側所執行的方法步驟。

如圖10所示，本發明實施例提供一種回饋資訊的確定方法，其可以包括以下步驟： 步驟1001，在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 步驟1002，根據PDCCH所在時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，根據PDCCH所在時槽，確定回饋碼本中每一位元所針對的PDSCH傳輸時槽，包括： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

如圖11所示，本發明實施例提供另一回饋資訊的確定方法，其可以包括以下步驟： 步驟1101，在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中SCS最小的載波時槽； 步驟1102，根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，包括： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

如圖12所示，本發明實施例提供又一回饋資訊的確定方法，其可以包括以下步驟： 步驟1201，在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 步驟1202，基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 步驟1203，基於目標回饋時序集合，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，包括： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

下面結合附圖說明本發明實施例應用於終端側的裝置結構。

如圖13所示，本發明實施例提供一種回饋碼本的確定裝置，包括： 處理單元1301，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 回饋單元1302，用於根據PDCCH所在時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，回饋單元1302根據PDCCH所在時槽，確定半靜態回饋碼本，具體用於： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

如圖14所示，本發明實施例提供另一回饋碼本的確定裝置，包括： 處理單元1401，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中子載波間隔SCS最小的載波時槽； 回饋單元1402，用於根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，回饋單元1402根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本，具體用於： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

如圖15所示，本發明實施例提供又一回饋碼本的確定裝置，包括： 處理單元1501，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 分析單元1502，用於基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 回饋單元1503，用於基於目標回饋時序集合，確定半靜態回饋碼本。

在一種可能的實施方式中，分析單元1502基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，具體用於： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

下面結合附圖說明本發明實施例應用於基地台側的裝置結構。

如圖16所示，本發明實施例提供一種回饋資訊的確定裝置，包括： 處理單元1601，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 接收單元1602，用於根據PDCCH所在時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，接收單元1602根據PDCCH所在時槽，確定回饋碼本中每一位元所針對的PDSCH傳輸時槽，具體用於： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

如圖17所示，本發明實施例提供另一回饋資訊的確定裝置，包括： 處理單元1701，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中SCS最小的載波時槽； 接收單元1702，用於根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，接收單元1702根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，具體用於： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

如圖18所示，本發明實施例提供又一回饋資訊的確定裝置，包括： 處理單元1801，用於在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 分析單元1802，用於基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 接收單元1803，用於基於目標回饋時序集合，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，分析單元1802基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，具體用於： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

基於上述相同發明構思，本發明實施例還提供一種回饋碼本的確定設備。

下面結合附圖說明本發明實施例應用於終端側的設備結構。

如圖19所示，本發明實施例提供一種回饋碼本的確定設備，設備包括：處理器1901、記憶體1902和收發機1903； 處理器1901負責管理匯流排架構和通常的處理，記憶體1902可以存儲處理器1901在執行操作時所使用的資料。收發機1903用於在處理器1901的控制下接收和發送資料。

匯流排架構可以包括任意數量的互聯的匯流排和橋，具體由處理器1901代表的一個或多個處理器和記憶體1902代表的記憶體的各種電路連結在一起。匯流排架構還可以將諸如週邊設備、穩壓器和功率管理電路等之類的各種其他電路連結在一起，這些都是本領域所公知的，因此，本發明不再對其進行進一步描述。匯流排介面提供介面。處理器1901負責管理匯流排架構和通常的處理，記憶體1902可以存儲處理器1901在執行操作時所使用的資料。

本發明實施例揭示的流程，可以應用於處理器1901中，或者由處理器1901實現。在實現過程中，信號處理流程的各步驟可以通過處理器1901中的硬體的集成邏輯電路或者軟體形式的指令完成。處理器1901可以是通用處理器、數位訊號處理器、專用積體電路、現場可程式設計閘陣列或者其他可程式設計邏輯器件、分立門或者電晶體邏輯器件、分立硬體元件，可以實現或者執行本發明實施例中的公開的各方法、步驟及邏輯框圖。通用處理器可以是微處理器或者任何常規的處理器等。結合本發明實施例所公開的方法的步驟可以直接體現為硬體處理器執行完成，或者用處理器中的硬體及軟體模組組合執行完成。軟體模組可以位於隨機記憶體，快閃記憶體、唯讀記憶體，可程式設計唯讀記憶體或者電可讀寫可程式設計記憶體、寄存器等本領域成熟的存儲介質中。該存儲介質位於記憶體1902，處理器1901讀取記憶體1902中的資訊，結合其硬體完成信號處理流程的步驟。

處理器1901，用於讀取記憶體1902中的電腦指令並執行下列步驟：

在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽；

根據PDCCH所在時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，處理器1901根據PDCCH所在時槽，確定半靜態回饋碼本，具體用於： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

如圖20所示，本發明實施例提供另一回饋碼本的確定設備，設備包括：處理器2001、記憶體2002和收發機2003； 處理器2001負責管理匯流排架構和通常的處理，記憶體2002可以存儲處理器2001在執行操作時所使用的資料。收發機2003用於在處理器2001的控制下接收和發送資料。

匯流排架構可以包括任意數量的互聯的匯流排和橋，具體由處理器2001代表的一個或多個處理器和記憶體2002代表的記憶體的各種電路連結在一起。匯流排架構還可以將諸如週邊設備、穩壓器和功率管理電路等之類的各種其他電路連結在一起，這些都是本領域所公知的，因此，本發明不再對其進行進一步描述。匯流排介面提供介面。處理器2001負責管理匯流排架構和通常的處理，記憶體2002可以存儲處理器2001在執行操作時所使用的資料。

本發明實施例揭示的流程，可以應用於處理器2001中，或者由處理器2001實現。在實現過程中，信號處理流程的各步驟可以通過處理器2001中的硬體的集成邏輯電路或者軟體形式的指令完成。處理器2001可以是通用處理器、數位訊號處理器、專用積體電路、現場可程式設計閘陣列或者其他可程式設計邏輯器件、分立門或者電晶體邏輯器件、分立硬體元件，可以實現或者執行本發明實施例中的公開的各方法、步驟及邏輯框圖。通用處理器可以是微處理器或者任何常規的處理器等。結合本發明實施例所公開的方法的步驟可以直接體現為硬體處理器執行完成，或者用處理器中的硬體及軟體模組組合執行完成。軟體模組可以位於隨機記憶體，快閃記憶體、唯讀記憶體，可程式設計唯讀記憶體或者電可讀寫可程式設計記憶體、寄存器等本領域成熟的存儲介質中。該存儲介質位於記憶體2002，處理器2001讀取記憶體2002中的資訊，結合其硬體完成信號處理流程的步驟。

處理器2001，用於讀取記憶體2002中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中子載波間隔SCS最小的載波時槽； 根據多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本。

在一種可能的實施方式中，處理器2001根據PDCCH所在時槽，確定半靜態回饋碼本，具體用於： 獲取半靜態回饋碼本傳輸所在時槽； 基於半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定半靜態回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。

如圖21所示，本發明實施例提供又一回饋碼本的確定設備，設備包括：處理器2101、記憶體2102和收發機2103； 處理器2101負責管理匯流排架構和通常的處理，記憶體2102可以存儲處理器2101在執行操作時所使用的資料。收發機2103用於在處理器2101的控制下接收和發送資料。

匯流排架構可以包括任意數量的互聯的匯流排和橋，具體由處理器2101代表的一個或多個處理器和記憶體2102代表的記憶體的各種電路連結在一起。匯流排架構還可以將諸如週邊設備、穩壓器和功率管理電路等之類的各種其他電路連結在一起，這些都是本領域所公知的，因此，本發明不再對其進行進一步描述。匯流排介面提供介面。處理器2101負責管理匯流排架構和通常的處理，記憶體2102可以存儲處理器2101在執行操作時所使用的資料。

本發明實施例揭示的流程，可以應用於處理器2101中，或者由處理器2101實現。在實現過程中，信號處理流程的各步驟可以通過處理器2101中的硬體的集成邏輯電路或者軟體形式的指令完成。處理器2101可以是通用處理器、數位訊號處理器、專用積體電路、現場可程式設計閘陣列或者其他可程式設計邏輯器件、分立門或者電晶體邏輯器件、分立硬體元件，可以實現或者執行本發明實施例中的公開的各方法、步驟及邏輯框圖。通用處理器可以是微處理器或者任何常規的處理器等。結合本發明實施例所公開的方法的步驟可以直接體現為硬體處理器執行完成，或者用處理器中的硬體及軟體模組組合執行完成。軟體模組可以位於隨機記憶體，快閃記憶體、唯讀記憶體，可程式設計唯讀記憶體或者電可讀寫可程式設計記憶體、寄存器等本領域成熟的存儲介質中。該存儲介質位於記憶體2102，處理器2101讀取記憶體2102中的資訊，結合其硬體完成信號處理流程的步驟。

處理器2101，用於讀取記憶體2102中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 基於目標回饋時序集合，確定半靜態回饋碼本。

在一種可能的實施方式中，處理器2101基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，具體用於： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

下面結合附圖說明本發明實施例應用於基地台側的設備結構。

如圖22所示，本發明實施例提供一種回饋資訊的確定設備，設備包括：處理器2201、記憶體2202和收發機2203； 處理器2201負責管理匯流排架構和通常的處理，記憶體2202可以存儲處理器2201在執行操作時所使用的資料。收發機2203用於在處理器2201的控制下接收和發送資料。

匯流排架構可以包括任意數量的互聯的匯流排和橋，具體由處理器2201代表的一個或多個處理器和記憶體2202代表的記憶體的各種電路連結在一起。匯流排架構還可以將諸如週邊設備、穩壓器和功率管理電路等之類的各種其他電路連結在一起，這些都是本領域所公知的，因此，本發明不再對其進行進一步描述。匯流排介面提供介面。處理器2201負責管理匯流排架構和通常的處理，記憶體2202可以存儲處理器2201在執行操作時所使用的資料。

本發明實施例揭示的流程，可以應用於處理器2201中，或者由處理器2201實現。在實現過程中，信號處理流程的各步驟可以通過處理器2201中的硬體的集成邏輯電路或者軟體形式的指令完成。處理器2201可以是通用處理器、數位訊號處理器、專用積體電路、現場可程式設計閘陣列或者其他可程式設計邏輯器件、分立門或者電晶體邏輯器件、分立硬體元件，可以實現或者執行本發明實施例中的公開的各方法、步驟及邏輯框圖。通用處理器可以是微處理器或者任何常規的處理器等。結合本發明實施例所公開的方法的步驟可以直接體現為硬體處理器執行完成，或者用處理器中的硬體及軟體模組組合執行完成。軟體模組可以位於隨機記憶體，快閃記憶體、唯讀記憶體，可程式設計唯讀記憶體或者電可讀寫可程式設計記憶體、寄存器等本領域成熟的存儲介質中。該存儲介質位於記憶體2202，處理器2201讀取記憶體2202中的資訊，結合其硬體完成信號處理流程的步驟。

處理器2201，用於讀取記憶體2202中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定PDCCH所在時槽； 根據PDCCH所在時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，處理器2201根據PDCCH所在時槽，確定回饋碼本中每一位元所針對的PDSCH傳輸時槽，具體用於： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的PDCCH時槽； 將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

如圖23所示，本發明實施例提供另一回饋資訊的確定設備，設備包括：處理器2301、記憶體2302和收發機2303； 處理器2301負責管理匯流排架構和通常的處理，記憶體2302可以存儲處理器2301在執行操作時所使用的資料。收發機2303用於在處理器2301的控制下接收和發送資料。

匯流排架構可以包括任意數量的互聯的匯流排和橋，具體由處理器2301代表的一個或多個處理器和記憶體2302代表的記憶體的各種電路連結在一起。匯流排架構還可以將諸如週邊設備、穩壓器和功率管理電路等之類的各種其他電路連結在一起，這些都是本領域所公知的，因此，本發明不再對其進行進一步描述。匯流排介面提供介面。處理器2301負責管理匯流排架構和通常的處理，記憶體2302可以存儲處理器2301在執行操作時所使用的資料。

本發明實施例揭示的流程，可以應用於處理器2301中，或者由處理器2301實現。在實現過程中，信號處理流程的各步驟可以通過處理器2301中的硬體的集成邏輯電路或者軟體形式的指令完成。處理器2301可以是通用處理器、數位訊號處理器、專用積體電路、現場可程式設計閘陣列或者其他可程式設計邏輯器件、分立門或者電晶體邏輯器件、分立硬體元件，可以實現或者執行本發明實施例中的公開的各方法、步驟及邏輯框圖。通用處理器可以是微處理器或者任何常規的處理器等。結合本發明實施例所公開的方法的步驟可以直接體現為硬體處理器執行完成，或者用處理器中的硬體及軟體模組組合執行完成。軟體模組可以位於隨機記憶體，快閃記憶體、唯讀記憶體，可程式設計唯讀記憶體或者電可讀寫可程式設計記憶體、寄存器等本領域成熟的存儲介質中。該存儲介質位於記憶體2302，處理器2301讀取記憶體2302中的資訊，結合其硬體完成信號處理流程的步驟。

處理器2301，用於讀取記憶體2302中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中SCS最小的載波時槽； 根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，處理器2301根據多載波調度中SCS最小的載波時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，具體用於： 獲取回饋碼本傳輸所在時槽； 基於回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定回饋碼本傳輸所在時槽對應的上行時槽； 確定所有與上行時槽重疊的SCS最小的載波時槽； 將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為回饋碼本中每一位元所對應的PDSCH傳輸時槽。

如圖24所示，本發明實施例提供又一回饋資訊的確定設備，設備包括：處理器2401、記憶體2402和收發機2403； 處理器2401負責管理匯流排架構和通常的處理，記憶體2402可以存儲處理器2401在執行操作時所使用的資料。收發機2403用於在處理器2401的控制下接收和發送資料。

匯流排架構可以包括任意數量的互聯的匯流排和橋，具體由處理器2401代表的一個或多個處理器和記憶體2402代表的記憶體的各種電路連結在一起。匯流排架構還可以將諸如週邊設備、穩壓器和功率管理電路等之類的各種其他電路連結在一起，這些都是本領域所公知的，因此，本發明不再對其進行進一步描述。匯流排介面提供介面。處理器2401負責管理匯流排架構和通常的處理，記憶體2402可以存儲處理器2401在執行操作時所使用的資料。

本發明實施例揭示的流程，可以應用於處理器2401中，或者由處理器2401實現。在實現過程中，信號處理流程的各步驟可以通過處理器2401中的硬體的集成邏輯電路或者軟體形式的指令完成。處理器2401可以是通用處理器、數位訊號處理器、專用積體電路、現場可程式設計閘陣列或者其他可程式設計邏輯器件、分立門或者電晶體邏輯器件、分立硬體元件，可以實現或者執行本發明實施例中的公開的各方法、步驟及邏輯框圖。通用處理器可以是微處理器或者任何常規的處理器等。結合本發明實施例所公開的方法的步驟可以直接體現為硬體處理器執行完成，或者用處理器中的硬體及軟體模組組合執行完成。軟體模組可以位於隨機記憶體，快閃記憶體、唯讀記憶體，可程式設計唯讀記憶體或者電可讀寫可程式設計記憶體、寄存器等本領域成熟的存儲介質中。該存儲介質位於記憶體2402，處理器2401讀取記憶體2402中的資訊，結合其硬體完成信號處理流程的步驟。

處理器2401，用於讀取記憶體2402中的電腦指令並執行下列步驟： 在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數； 基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合； 基於目標回饋時序集合，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。

在一種可能的實施方式中，處理器2401基於多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，具體用於： 當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}； 當PDSCH載波的SCS大於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

}； 當PDSCH載波的SCS小於PUCCH載波的SCS時，基於多時槽調度的最大時槽個數和回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+（N·

-1）}； 在臨時時序集合中刪除重複值，得到目標回饋時序集合； 其中，K1為回饋時序集合中的所有元素值，N為多時槽調度的最大時槽個數，

表示PUCCH載波對應的配置參數的索引編號，

表示PDSCH載波對應的配置參數的索引編號。

本發明實施例還提供一種電腦存儲介質，其上存儲有電腦程式，該程式被處理器1901和/或處理器2001和/或處理器2101和/或處理器2201和/或處理器2301和/或處理器2401執行時實現如本發明實施例中提供的任一方法的步驟。

本領域內的技術人員應明白，本發明的實施例可提供為方法、系統、或電腦程式產品。因此，本發明可採用完全硬體實施例、完全軟體實施例、或結合軟體和硬體方面的實施例的形式。而且，本發明可採用在一個或多個其中包含有電腦可用程式碼的電腦可用存儲介質（包括但不限於磁碟記憶體、CD-ROM（Compact Disc Read-Only Memory，光碟唯讀儲存器）、光學記憶體等）上實施的電腦程式產品的形式。

本發明是參照根據本發明的方法、設備（系統）、和電腦程式產品的流程圖和／或方框圖來描述的。應理解可由電腦程式指令實現流程圖和／或方框圖中的每一流程和／或方框、以及流程圖和／或方框圖中的流程和／或方框的結合。可提供這些電腦程式指令到通用電腦、專用電腦、嵌入式處理機或其他可程式設計資料處理設備的處理器以產生一個機器，使得通過電腦或其他可程式設計資料處理設備的處理器執行的指令產生用於實現在流程圖一個流程或多個流程和／或方框圖一個方框或多個方框中指定的功能的裝置。

這些電腦程式指令也可存儲在能引導電腦或其他可程式設計資料處理設備以特定方式工作的電腦可讀記憶體中，使得存儲在該電腦可讀記憶體中的指令產生包括指令裝置的製造品，該指令裝置實現在流程圖一個流程或多個流程和／或方框圖一個方框或多個方框中指定的功能。

這些電腦程式指令也可裝載到電腦或其他可程式設計資料處理設備上，使得在電腦或其他可程式設計設備上執行一系列操作步驟以產生電腦實現的處理，從而在電腦或其他可程式設計設備上執行的指令提供用於實現在流程圖一個流程或多個流程和／或方框圖一個方框或多個方框中指定的功能的步驟。

以上僅為本發明之較佳實施例，並非用來限定本發明之實施範圍，如果不脫離本發明之精神和範圍，對本發明進行修改或者等同替換，均應涵蓋在本發明申請專利範圍的保護範圍當中。

701-702:步驟 801-802:步驟 901-903:步驟 1001-1002:步驟 1101-1102:步驟 1201-1203:步驟 1301:處理單元 1302:回饋單元 1401:處理單元 1402:回饋單元 1501:處理單元 1502:分析單元 1503:回饋單元 1601:處理單元 1602:接收單元 1701:處理單元 1702:接收單元 1801:處理單元 1802:分析單元 1803:接收單元 1901:處理器 1902:記憶體 1903:收發機 2001:處理器 2002:記憶體 2003:收發機 2101:處理器 2102:記憶體 2103:收發機 2201:處理器 2202:記憶體 2203:收發機 2301:處理器 2302:記憶體 2303:收發機 2401:處理器 2402:記憶體 2403:收發機

圖1為現有技術中的多時槽調度的回饋示意圖； 圖2為本發明實施例提供的一種回饋碼本的確定方法的原理示意圖； 圖3為本發明實施例提供的另一回饋碼本的確定方法的原理示意圖； 圖4為本發明實施例提供的又一回饋碼本的確定方法的原理示意圖； 圖5為本發明實施例提供的再一回饋碼本的確定方法的原理示意圖； 圖6為本發明實施例還提供的一種回饋碼本的確定方法的原理示意圖； 圖7為本發明實施例提供的一種回饋碼本的確定方法的示意流程圖； 圖8為本發明實施例提供的另一回饋碼本的確定方法的示意流程圖； 圖9為本發明實施例提供的又一回饋碼本的確定方法的示意流程圖； 圖10為本發明實施例提供的一種回饋資訊的確定方法的示意流程圖； 圖11為本發明實施例提供的另一回饋資訊的確定方法的示意流程圖； 圖12為本發明實施例提供的又一回饋資訊的確定方法的示意流程圖； 圖13為本發明實施例提供的一種回饋碼本的確定裝置的結構示意圖； 圖14為本發明實施例提供的另一回饋碼本的確定裝置的結構示意圖； 圖15為本發明實施例提供的又一回饋碼本的確定裝置的結構示意圖； 圖16為本發明實施例提供的一種回饋資訊的確定裝置的結構示意圖； 圖17為本發明實施例提供的另一回饋資訊的確定裝置的結構示意圖； 圖18為本發明實施例提供的又一回饋資訊的確定裝置的結構示意圖； 圖19為本發明實施例提供的一種回饋碼本的確定設備的結構示意圖； 圖20為本發明實施例提供的另一回饋碼本的確定設備的結構示意圖； 圖21為本發明實施例提供的又一回饋碼本的確定設備的結構示意圖； 圖22為本發明實施例提供的一種回饋資訊的確定設備的結構示意圖； 圖23為本發明實施例提供的另一回饋資訊的確定設備的結構示意圖； 圖24為本發明實施例提供的又一回饋資訊的確定設備的結構示意圖。

701-702:步驟

Claims (9)

1. 一種回饋碼本的確定方法，其特徵在於，該方法包括：在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定該PDCCH所在時槽；獲取半靜態回饋碼本傳輸所在時槽；基於該半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定該半靜態回饋碼本傳輸所在時槽對應的上行時槽；確定所有與該上行時槽重疊的PDCCH時槽；將確定出的PDCCH時槽對應的多個PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。
2. 如請求項1所述之回饋碼本的確定方法，其特徵在於，當該方法應用於基地台時，該根據該PDCCH所在時槽，確定半靜態回饋碼本，包括：根據該PDCCH所在時槽，確定回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。
3. 一種回饋碼本的確定方法，其特徵在於，該方法包括：在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽和/或多個載波上的實體下行鏈路共用通道PDSCH時，確定多載波調度中子載波間隔SCS最小的載波時槽；根據該多載波調度中SCS最小的載波時槽，確定半靜態回饋碼 本。
4. 如請求項3所述之回饋碼本的確定方法，其特徵在於，該根據該多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本，包括：獲取半靜態回饋碼本傳輸所在時槽；基於該半靜態回饋碼本傳輸所在時槽和預先配置的回饋時序集合，確定該半靜態回饋碼本傳輸所在時槽對應的上行時槽；確定所有與該上行時槽重疊的SCS最小的載波時槽；將確定出的SCS最小的載波時槽在配置載波上對應的PDSCH傳輸時槽，作為半靜態回饋碼本對應的PDSCH傳輸位置所在的時槽，確定半靜態回饋碼本。
5. 如請求項3所述之回饋碼本的確定方法，其特徵在於，當該方法應用於基地台時，該根據該多載波調度中SCS最小的載波時槽，確定半靜態回饋碼本，包括：根據該多載波調度中SCS最小的載波時槽，確定該回饋碼本中每一位元所對應的PDSCH傳輸時槽，並接收終端發送的回饋碼本。
6. 一種回饋碼本的確定方法，其特徵在於，該方法包括：在利用一個實體下行鏈路控制通道PDCCH中的下行控制資訊，調度多個時槽的實體下行鏈路共用通道PDSCH時，確定多時槽調度的最大時槽個數；基於該多時槽調度的最大時槽個數以及預先配置的回饋時序集 合，將預先配置的回饋時序集合轉換為目標回饋時序集合；基於該目標回饋時序集合，確定半靜態回饋碼本。
7. 如請求項6所述之回饋碼本的確定方法，其特徵在於，該基於該多時槽調度的最大時槽個數以及預先配置的回饋時序集合，將預先配置的回饋時序集合轉換為目標回饋時序集合，包括：當PDSCH載波和PUCCH載波的子載波間隔SCS相同時，基於該多時槽調度的最大時槽個數和該回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+N-1}；當該PDSCH載波的SCS大於該PUCCH載波的SCS時，基於該多時槽調度的最大時槽個數和該回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+

   

   }；當該PDSCH載波的SCS小於該PUCCH載波的SCS時，基於該多時槽調度的最大時槽個數和該回饋時序集合得到臨時時序集合{K1，K1+1，…，K1+(N．2^μPUCCH-μPD -1)}；在該臨時時序集合中刪除重複值，得到該目標回饋時序集合；其中，K1為該回饋時序集合中的所有元素值，N為該多時槽調度的最大時槽個數，μ ^PUCCH 表示PUCCH載波對應的配置參數的索引編號，μ ^PDSC 表示PDSCH載波對應的配置參數的索引編號。
8. 一種回饋碼本的確定設備，其特徵在於，該設備包括：處理器、記憶體和收發機；處理器，用於讀取該記憶體中的電腦指令並執行如請求項1至2中任一項所述之回饋碼本的確定方法，或執行如請求項3至5中 任一項所述之回饋碼本的確定方法，或執如請求項6至7中任一項所述之回饋碼本的確定方法。
9. 一種電腦存儲介質，其上存儲有電腦程式，其特徵在於，該程式被處理器執行時實現如請求項1至2中任一項所述之回饋碼本的確定方法的步驟，或執行如請求項3至5中任一項所述之回饋碼本的確定方法的步驟，或執行如請求項6至7中任一項所述之回饋碼本的確定方法的步驟。

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