TWI770548B - 具有氣隙的半導體元件結構及其製備方法 - Google Patents

具有氣隙的半導體元件結構及其製備方法 Download PDF

Info

Publication number
TWI770548B
TWI770548B TW109122287A TW109122287A TWI770548B TW I770548 B TWI770548 B TW I770548B TW 109122287 A TW109122287 A TW 109122287A TW 109122287 A TW109122287 A TW 109122287A TW I770548 B TWI770548 B TW I770548B
Authority
TW
Taiwan
Prior art keywords
source
drain
fin
fin structure
word line
Prior art date
Application number
TW109122287A
Other languages
English (en)
Other versions
TW202117939A (zh
Inventor
郭錦德
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202117939A publication Critical patent/TW202117939A/zh
Application granted granted Critical
Publication of TWI770548B publication Critical patent/TWI770548B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露提供一種半導體元件結構及其製備方法。該半導體元件結構包括一第一鰭片結構與一第二鰭片結構，以及一第一字元線，該第一鰭片結構與該第二鰭片結構設置在一半導體基底上，該第一字元線穿過該第一鰭片結構與該第二鰭片結構設置。該半導體元件結構亦包括一第一源極/汲極(S/D)結構以及一第二源極/汲極(S/D)結構，該第一源極/汲極結構設置在該第一鰭片結構上，並鄰近該第一字元線設置，而該第二源極/汲極結構設置在該第二鰭片結構上，並鄰近該第一字元線設置。該第一源極/汲極結構與該第二源極/汲極結構之間具有一氣隙。

Description

具有氣隙的半導體元件結構及其製備方法
本申請案主張2019年10月16日申請之美國正式申請案第16/654,497號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件結構以及該半導體元件的製備方法。特別是有關於一種具有氣隙的半導體元件結構及其製備方法，該氣隙位在相鄰的源極/汲極(source/drain，S/D)結構之間。
由於結構簡單，動態隨機存取記憶體(dynamic random access memories，DRAMs)可比其他型態的記憶體提供每單元晶片面積中更多的記憶體胞，而該其他型態的記憶體例如靜態隨機存取記憶體(static random access memories，SRAMs)。一DRAM由複數個DRAM cells所構成，而每一DRAM的記憶單元具有一電容器以及一電晶體，該電容器用於儲存資訊，該電晶體耦接到該電容器，當該電容器充電或放電時，該電晶體用於穩壓(regulating)。在一讀取操作期間，一字元線(word line，WL)被確證(asserted)，則導通電晶體。該致能的電晶體允許電壓穿過該電容器，以經過一位元線(bit line，BL)而被一感測放大器(sense amplifier)所讀取。在一寫入期間，在該字元線確證時，被寫入的資料提供在該位元線上。
為了滿足較大記憶體儲存量的需求，已經持續縮減DRAM記憶體胞的尺寸，其係造成增加相當多之該等DRAMs的封裝密度。然而，當DRAM記憶體胞需求要求降低尺寸時，電容耦合(capacitive coupling)正變成日益重要的問題，其係導致增加寄生電容(parasitic capacitance)。據此，非預期地降低DRAM記憶體胞的速度，也因此負面地影響整體元件效能。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一第一鰭片結構以及一第二鰭片結構，設置在一半導體基底上；以及一第一字元線，穿過該第一鰭片結構與該第二鰭片結構設置。該半導體元件結構亦包括一第一源極/汲極結構，設置在該第一鰭片結構上，並鄰近該第一字元線設置；以及一第二源極/汲極結構，設置在該第二鰭片結構上，並鄰近該第一字元線設置。該第一源極/汲極結構與該第二源極/汲極結構之間具有一氣隙。
在本揭露的一些實施例中，該半導體元件結構還包括一位元線接觸點，設置在該第一源極/汲極結構上，其中該第一源極/汲極結構經由該位元線接觸點而電性連接到一位元線。
在本揭露的一些實施例中，該半導體元件結構還包括一第 二字元線，穿過該第一鰭片結構與該第二鰭片結構設置，其中該第一源極/汲極結構、該第二源極/汲極結構以及該氣隙位在該第一字元線與該第二字元線之間。
在本揭露的一些實施例中，該半導體元件結構還包括一第一深溝電容器以及一第二深溝電容器，該第一字元線覆蓋該第一深溝電容器，該第二字元線覆蓋該第二深溝電容器，其中該第二源極/汲極結構位在該第一深溝電容器與該第二深溝電容器之間。
在本揭露的一些實施例中，該氣隙在該第一鰭片結構與該第二鰭片結構之間延伸。
在本揭露的一些實施例中，該半導體元件結構還包括一接觸點蝕刻終止層，設置在該第一源極/汲極結構的一側壁上以及該第二源極/汲極結構的一側壁上，其中該接觸點蝕刻終止層圍繞並密封該氣隙。
在本揭露的一些實施例中，在剖視圖中，該第一源極/汲極結構具有一最大寬度的一部份，係位在高於該氣隙的一最高點處。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一鰭片結構以及一第二鰭片結構，設置在一半導體基底上；一第一字元線以及一第二字元線，穿過該第一鰭片結構與該第二鰭片結構設置。該半導體元件結構亦包括一第一源極/汲極結構，設置在該第一鰭片結構的一凹陷部上，並位在該第一字元線與該第二字元線之間；以及一第二源極/汲極結構，設置在該第二鰭片的一凹陷部上，並位在該第一字元線與該第二字元線之間。該第一鰭片結構的該凹陷部與該第二鰭片結構的該凹陷部之間具有一第一氣隙。
在本揭露的一些實施例中，該第一氣隙在該第一源極/汲極 結構與該第二源極/汲極結構之間延伸，而該第一源極/汲極結構部分覆蓋該第一氣隙。
在本揭露的一些實施例中，在剖視圖中，該第一氣隙具有一最大寬度的一部份係位在低於該第一鰭片結構之該凹陷部的一頂表面處。
在本揭露的一些實施例中，該半導體元件結構還包括一絕緣結構，形成該第一鰭片結構與該第二鰭片結構之間，其中該第一氣隙具有該最大寬度的該部分，係位在低於該絕緣結構與該第一源極/汲極結構之間的一界面處。
在本揭露的一些實施例中，該半導體元件結構還包括一第三鰭片結構以及一第三源極/汲極結構；該第三鰭片結構設置在該半導體基底上，其中該第二鰭片結構位在該第一鰭片結構與該的三鰭片結構之間，且該第一字元線與該第二字元線穿過該第三鰭片結構設置；而該第三源極/汲極結構設置在該第三鰭片結構位於該第一字元線與該第二字元線之間的一凹陷部上，其中該第二鰭片結構的該凹陷部與該第三鰭片結構的該凹陷部之間具有一第二氣隙。
在本揭露的一些實施例中，該半導體元件結構，還包括一第一位元線接觸點以及一第二位元線接觸點；該第一位元線接觸點設置在該第一源極/汲極結構上，其中該第一源極/汲極結構經由該第一位元線接觸點而電性連接到一第一位元線；而該第二位元線接觸點設置在該第三源極/汲極結構上，其中該第三源極/汲極結構經由該第二位元線接觸點而電性連接到一第二位元線。
本揭露之另一實施例提供一種半導體元件結構的製備方 法。該製備方法包括形成一第一鰭片結構與一第二鰭片結構在一半導體基底上；以及形成一絕緣結構在該半導體基底上。該第一鰭片結構與該第二鰭片結構從該絕緣結構突出設置。該製備方法亦包括部分移除該第一鰭片結構以及該第二鰭片結構，以形成該第一鰭片結構的一凹陷部以及該第二鰭片結構的一凹陷部；以及磊晶生長一第一源極/汲極結構在該第一鰭片結構的該凹陷部上以及磊晶生長一第二源極/汲極結構在該第二鰭片結構的該凹陷部上。該第一源極/汲極結構與該第二源極/汲極結構以一第一開口而間隔設置。該製備方法亦包括經由該第一開口部分移除該絕緣結構，以形成一第二開口；以及形成一接觸點蝕刻終止層在該第一源極/汲極結構與該第二源極/汲極結構上，以便形成並密封位在該第一開口與該第二開口中的一氣隙。
在本揭露的一些實施例中，在磊晶生長該第一源極/汲極結構之前，該第一鰭片結構之該凹陷部的一頂表面與一側壁，係從該絕緣結構突出設置。
在本揭露的一些實施例中，該第一開口的一寬度係從該第一開口的一頂部到該第一開口的一底部遞增，而該第二開口的一寬度係從該第二開口的一頂部到該第二開口的一底部遞減。
在本揭露的一些實施例中，該絕緣結構在該第二開口處暴露。
在本揭露的一些實施例中，該接觸點蝕刻終止層延伸進入該第一開口與該第二開口，而該接觸點蝕刻終止層覆蓋該絕緣結構的該側壁。
在本揭露的一些實施例中，該半導體元件結構的製備方法 還包括：形成一遞一字元線與一第二字元線穿過該第一鰭片結構與該第二鰭片結構，其中該第一源極/汲極結構、該第二源極/汲極結構以及該氣隙位在該第一字元線與該第二字元線之間；以及磊晶生長一第三源極/汲極結構在該第一鰭片結構的另一凹陷部上，其中該第一字元線位在該第一源極/汲極結構與該第三源極/汲極結構之間，而該第三源極/汲極結構電性連接到一深溝電容器。
在本揭露的一些實施例中，該半導體元件結構的製備方法還包括：移除該接觸點蝕刻終止層位在該第一源極/汲極結構上的一部份；以及形成一位元線接觸點在該第一源極/汲極結構上，其中該第一源極/汲極結構經由該位元線接觸點而電性連接到一位元線。
依據本揭露的一些實施例係提供一半導體元線結構的多個實施例。該半導體元件結構包括穿過一第一鰭片結構與一第二鰭片結構的一第一字元線、位在第一鰭片結構上的一第一源極/汲極結構，以及位在第二鰭片結構上的一第二源極/汲極結構。該第一源極/汲極結構與該第二源極/汲極結構鄰近該第一字元線形成，而一氣隙形成在該第一源極/汲極結構與該第二源極/汲極結構之間。因此，可降低相鄰源極/汲極結構(例如第一源極/汲極結構與第二源極/汲極結構)之間的電容。所以，可提升該半導體元件結構的操作速度，且可改善整體元件效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域 中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:半導體元件結構
101:基底
103:圖案化介電層
105:圖案化遮罩層
108a:開口
108b:開口
111a:鰭片結構
111a’:凹陷部
111b:鰭片結構
111b’:凹陷部
111c:鰭片結構
111c’:凹陷部
113:絕緣結構
113”:絕緣結構
113p1:突出部
113p2:突出部
114a:開口
114b:開口
121a:源極/汲極結構
121b:源極/汲極結構
121c:源極/汲極結構
121d:源極/汲極結構
121e:源極/汲極結構
121f:源極/汲極結構
121g:源極/汲極結構
121h:源極/汲極結構
121i:源極/汲極結構
121j:源極/汲極結構
121k:源極/汲極結構
121l:源極/汲極結構
121m:源極/汲極結構
121n:源極/汲極結構
121o:源極/汲極結構
124a1:第一開口
124a2:第二開口
124b1:第一開口
124b2:第二開口
131:接觸點蝕刻終止層
134a:氣隙
134b:氣隙
141:層間介電結構
148a:接觸點開口
148d:接觸點開口
151a:位元線接觸點
151b:位元線接觸點
151c:位元線接觸點
151d:位元線接觸點
161a:字元線
161b:字元線
161c:字元線
161d:字元線
171a:深溝電容器
171b:深溝電容器
171c:深溝電容器
171d:深溝電容器
171e:深溝電容器
171f:深溝電容器
P:最高點
S1:頂表面
S2:界面
SW1:側壁
SW2:側壁
Wm1:寬度
Wm2:寬度
X:方向
Y:方向
10:製備方法
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一些實施例中一種半導體元件結構的頂視示意圖。
圖2為依據本揭露一些實施例中一種半導體元件結構沿圖1之剖線I-I’的剖視示意圖。
圖3為依據本揭露一些實施例中一種半導體元件結構之製備方法的流程示意圖。
圖4為依據本揭露一實施例中製備半導體元件結構之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
圖5為依據本揭露一實施例中製備半導體元件結構之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
圖6為依據本揭露一實施例中製備半導體元件結構之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
圖7為依據本揭露一實施例中製備半導體元件結構之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
圖8為依據本揭露一實施例中製備半導體元件結構之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
圖9為依據本揭露一實施例中製備半導體元件結構之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
圖10為依據本揭露一實施例中製備半導體元件結構之其中一中間階 段沿圖1之剖線I-I’的剖視示意圖。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一些實施例中一種半導體元件結構100的頂視示意圖。如圖1所示，半導體元件結構100包括複數個鰭片結構111a、11b、111c，依據一些實施例，其係為半導體元件結構100的主動區。該等鰭片結構111a、11b、111c相互平行並沿X方向延伸。應當理解，在本實施例中，半導體元件結構100為一動態隨機存取記憶體(dynamic random access memory，DRAM)。
再者，依據一些實施例，如圖1所示，半導體元件結構100亦包括複數個字元線161a、161b、161c、161d。該等字元線161a至161d相互平行並沿Y方向延伸。在一些實施例中，該等字元線161a為閘極結構，並延伸穿過該等鰭片結構111a至111c。
此外，在一些實施例中，該等鰭片結構111a至111c具有凹陷部，其係藉由該等字元線161a至161d而被暴露(例如未被覆蓋)。如圖1所示，源極/汲極(source/drain，S/D)結構121a、121b、121c、121d、121e設置在鰭片結構111a的凹陷部上，源極/汲極結構121f、121g、121h、121i、121j設置在鰭片結構111b的凹陷部上，而源極/汲極結構121k、121l、121m、121n、121o設置在鰭片結構111c的凹陷部上。應當理解，如圖1件僅表示的鰭片結構111a、111b、111c的一些凹陷部，以件化圖式。舉例來說，源極/汲極結構121c設置在鰭片結構111a的凹陷部111a’上，源極/汲極結構121g設置在鰭片結構111b的凹陷部111b’上，而源極/汲極結構121m設置在鰭片結構111c的凹陷部111c’上。
半導體元件結構100還包括多個位元線接觸點151a、151b、151b、151d以及多個深溝電容器171a、171b、171c、171d、171e、171f，該等位元線接觸點151a、151b、151b、151d分別設置在源極/汲極結構121c、121f、121j、121m上，而該等字元線161a至161d覆蓋該等深溝電容器171a、171b、171c、171d、171e、171f。更特別是，該等位元線接觸點151a之151d用於將下層的源極/汲極結構121c、121f、121j、121m電性連接到上層的該等位元線，為了簡化及清楚，其並未表示在圖1中。
在一些實施例中，深溝電容器171a位在字元線161a與鰭片 結構111a的交叉處，深溝電容器171b位在字元線161d與鰭片結構111a的交叉處，深溝電容器171c位在字元線161b與鰭片結構111b的交叉處，深溝電容器171d位在字元線161c與鰭片結構111b的交叉處，深溝電容器171e位在字元線161a與鰭片結構111c的交叉處，而深溝電容器171f則位在字元線161d與鰭片結構111c的交叉處。在一些實施例中，每一深溝電容器171a至171f嵌設在其中一鰭片結構111a至111c中。再者，該等深溝電容器171a至171f可延伸進入位在該等鰭片結構111a至111c下的一半導體基底101(如圖2所示)。
應當理解，參考圖1中在鰭片結構111a之凹陷部上的該等源極/汲極結構121a至121e，依據一些實施例，該等源極/汲極結構121a及121e為虛擬(dummy)源極/汲極結構，並未電性連接到其他元件或部件，源極/汲極結構121b電性連接到深溝電容器171a，源極/汲極結構121c經由位元線接觸點151a而電性連接到上層位元線，而源極/汲極結構121d則電性連接到深溝電容器171b。
再者，參考圖1中在鰭片結構111b之凹陷部上的該等源極/汲極結構121f至121j，依據一些實施例，源極/汲極結構121f經由位元線接觸點151b而電性連接到上層位元線，源極/汲極結構121g電性連接到深溝電容器171c，源極/汲極結構121h為虛擬源極/汲極結構且並未電性連接到其他元件或部件，源極/汲極結構121i電性連接到深溝電容器171d，而源極/汲極結構121j則經由位元線接觸點151c而電性連接到上層位元線。
再者，位在鰭片結構111c之凹陷部上的源極/汲極結構121k至121o的佈局(layout)，係類似於源極/汲極結構121a至121e的佈局。依據一些實施例，源極/汲極結構121k與121o為虛擬源極/汲極結構且 並未電性連接到其他元件或部件，源極/汲極結構121l案性連接到深溝電容器171e，源極/汲極結構121m經由位元線接觸點151d而電性連接到上層位元線，而源極/汲極結構121n則電性連接到深溝電容器171f。
圖2為依據本揭露一些實施例中一種半導體元件結構100沿圖1之剖線I-I’的剖視示意圖。如圖2所示，依據一些實施例，一絕緣結構113”設置在半導體基底101上，而鰭片結構111a、111b、111c的凹陷部111a’、111b’、111c’從絕緣結構113”突出設置。
在一些實施例中，源極/汲極結構121c、121h、121m設置在凹陷部111a’、111b’、111c’上，形成一接觸點蝕刻終止層(contact etch stop layer，CESL)131以覆蓋源極/汲極結構121c、121h、121m及絕緣結構113”，而複數個氣隙則形成在相鄰源極/汲極結構之間。舉例來說，依據一些實施例，如圖1及圖2所示，氣隙134a形成在源極/汲極結構121c與121h之間，氣隙134b形成在源極/汲極結構121h與121m之間。
雖然僅繪示半導體元件結構100的三個源極/汲極結構121c、121h、121m以及鰭片結構111a、111b、111c的三個凹陷部111a’、111b’、111c’，但應當理解，其他源極/汲極結構與其他鰭片結構的凹陷部之結構與架構可相同於或類似於源極/汲極結構121c、121h、121m以及凹陷部111a’、111b’、111c’。
在一些實施例中，如圖2所示的剖視圖中，接觸點蝕刻終止層131圍繞每一氣隙134a與134b設置，且每一氣隙134a與134b為五邊形，而源極/汲極結構121c、121h、121m部分覆蓋氣隙134a與134b。更特別是，在一些實施例中，氣隙134a具有一最高點P，而源極/汲極結構121c具有一最大寬度Wm1，其中源極/汲極結構121c具有最大寬度Wm1的 該部分係位在高於氣隙134a的最高點P處。在一些實施例中，鰭片結構111a的凹陷部111a’具有一頂表面S1以及一界面S2，頂表面S1位在高於氣隙134a具有一最大寬度Wm2的一部分處，界面S2位在絕緣結構113”與源極/汲極結構121c之間，並位在高於氣隙134a具有該最大寬度Wm2的該部分處。氣隙134b的詳細敘述係類似於或相同於氣隙134a，在文中不再重複。
此外，一層間介電(interlayer dielectric，ILD)結構141設置在接觸點蝕刻終止層131上，而位元線接觸點151a與151d形成穿經層間介電結構141與接觸點蝕刻終止層131，以分別直接接觸極/汲極結構121c與121m。在圖1與圖2中僅表示二氣隙134a與134b，半導體元件結構100可包括更多氣隙。舉例來說，極/汲極結構121b與121g(如圖1所示)之間可具有一氣隙。應當理解，該等氣隙可設置在沿著Y方向的相鄰極/汲極結構之間，其係相互平行於該等字元線161a至161d的縱向方向。
圖3為依據本揭露一些實施例中一種半導體元件結構100之製備方法10的流程示意圖，製備方法10包括步驟S11、S13、S15、S17、S19、S21。圖3中的步驟S11至S21對應連接圖4至圖10進行詳細說明。
圖4為依據本揭露一實施例中製備半導體元件結構之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
如圖4所示，提供半導體基底101。半導體基底101可為一半導體晶圓，例如一矽晶圓。另外或此外，半導體基底101可包含元素型(elementary)半導體材料、化合物半導體材料、及/或合金半導體材料。元素型半導體材料的例子可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺、及/或鑽石， 但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium arnimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、鎵砷磷(GaAsP)、鋁銦砷(AlInAs)、鋁鎵砷(AlGaAs)、鎵銦砷(GaInAs)、鎵銦磷(GaInP)、及/或鎵銦砷磷(GaInAsP)，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層。舉例來說，半導體基底101具有一磊晶層，係鋪設在一塊形(bulk)半導體上。在一些實施例中，半導體基底101為絕緣體上覆半導體(semiconductor-on-insulator)基底，其係可包括一基底、一埋入氧化層以及一半導體層，該埋入層位在該基底上，該半導體層位在該埋入氧化層上，例如絕緣體上覆矽(SOI)基底、絕緣體上覆矽鍺(SGOI)基底，或一絕緣體上覆鍺(GOI)基底。該等絕緣體上覆半導體基底可使用氧離子植入矽晶隔離法(separation by implanted oxygen，SIMOX)、晶圓接合法(wafer bonding)及/或其他適合方法進行製造。
在一些實施例中，一介電層(圖未示)設置在半導體基底101上，一遮罩層(圖未示)設置在介電層上，而一圖案化光阻層(圖未示)設置在遮罩層上。圖案化光阻層可由一沉積製程與一圖案化製程所形成。
用於形成圖案化光阻層的該沉積製程可包括一化學氣相沉積(CVD)製程、一高密度電漿化學氣相沉積(HDPCVD)製程、一旋塗(spin-coating)製程、一濺鍍(sputtering)製程，或其他可應用的製程。用於形成圖案化光阻層的該圖案化製程可包括一微影製程以及一蝕刻製程。 微影製程可包括光阻塗佈(例如旋塗式塗佈)、軟烤(soft baking)、光罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如硬烤)。蝕刻製程包括一乾蝕刻製程或一濕蝕刻製程。
再者，介電層可為一緩衝層，位在半導體基底101與遮罩層之間。在一些實施例中，當移除遮罩層時，介電層用來當作一終止層。介電層可由氧化矽、氮化矽、氮氧化矽或其他可應用的材料所製。介電層與遮罩層可藉由沉積製程所形成，其係可包括CVD製程、HDPCVD製程、旋塗製程、濺鍍製程，或其他可應用的製程。
在形成圖案化光阻層之後，依據一些實施例，如圖4所示，使用圖案化光阻層當作一遮罩以圖案化介電層與遮罩層。結果，獲得一圖案化介電層103與一圖案化遮罩層105。接下來，移除圖案化光阻層。
接下來，使用圖案化介電層103與圖案化遮罩層105當作一遮罩，在半導體基底101上執行一蝕刻製程，以形成鰭片結構111a、111b、111c。其個別步驟係繪示在圖3所示的製備方法10的步驟S11。再用於形成鰭片結構111a、111b、111c的蝕刻製程之後，以開口108a與108b將形成鰭片結構111a、111b、111c分隔開。
在一些實施例中，以一乾蝕刻製程蝕刻半導體基底101。乾蝕刻製程包含使用一氟基蝕刻劑氣體(fluorine-based etchant gas)，例如六氟化硫(SF6)、碳氟化物(CxFy)、三氟化氮(NF3)或其組合。蝕刻製程可以是時間控制的製程，並且蝕刻製程持續到鰭片結構111a至111c達到預定的高度。在一些實施例中，每一鰭片結構111a至111c具有一寬度，係從其頂部到其底部遞增。
圖5為依據本揭露一實施例中製備半導體元件結構100之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
依據一些實施例，在形成鰭片結構111a至111c之後，形成一隔離材料(圖未示)以覆蓋在半導體基底101上的鰭片結構111a至111c、圖案化介電層103以及圖案化遮罩層105。換言之，依據一些實施例，隔離材料充填在開口108a及108b。在一些實施例中，隔離材料由氧化矽、氮化矽、氮氧化矽、摻雜氟化物的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)或其他低介電常數介電材料(low-k dielectric material)所製。可以藉由化學氣相沉積(CVD)製程、旋塗玻璃製程(spin-on-glass process)或其他適用的製程，以沉積隔離材料。
然後，薄化或平坦化隔離材料，以暴露圖案化遮罩層105的頂表面。在一些實施例中，藉由化學機些研磨(CMP)製程薄化隔離材料。接下來，移除圖案化介電層103與圖案化遮罩層105。
依據一些實施例，如圖5所示，移除圖案化介電層103與圖案化遮罩層105之後，移除隔離材料的一上部，以形成一絕緣結構113。其個別步驟係繪示在圖3所示的製備方法10的步驟S13。絕緣結構113可為一淺溝隔離(shallow trench isolation，STI)結構，係圍繞鰭片結構111a至111c設置。在一些實施例中，絕緣結構113充填在開口108a與108b的下部，而開口114a與114b設置在絕緣結構113上，並位在相鄰鰭片結構111a、111b、111c之間。
在一些實施例中，鰭片結構111a至111c嵌設在絕緣結構113中。更特別是，當鰭片結構111a至111c從絕緣結構113突出設置時，絕緣結構113圍繞鰭片結構111a至111c的下部設置。絕緣結構113經配置 以避免電性干擾(electrical interference)或串擾(crosstalk)。
圖6為依據本揭露一實施例中製備半導體元件結構100之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
依據一些實施例，如圖6所示，在形成絕緣結構113之後，字元線161a至161d(如圖1所示)設置穿過鰭片結構111a至111c並在絕緣結構113上延伸，而藉由字元線161a至161d而暴露(例如未被覆蓋)的鰭片結構111a至111c係部分地移除，以形成鰭片結構的凹陷部，例如鰭片結構111a的凹陷部111a’、鰭片結構111b的凹陷部111b’，以及鰭片結構111c的凹陷部111c’。其個別步驟係繪示在圖3所示的製備方法10的步驟S15。
在一些實施例中，字元線161a至161d為閘極結構，係設置穿過鰭片結構111a至111c，而在此步驟期間，字元線161a至161d係形成如虛擬(dummy)閘極結構，其係在接下來的製程中形成接觸點終止層131與層間介電結構141之後，將被該等閘極結構(例如金屬閘極結構)所取代。
更特別是，鄰近字元線161a至161d之鰭片結構111a、111b、111c係凹陷，以形成在鰭片結構111a、111b、111c兩側的凹陷部(例如凹陷部111a’、111b’、111c’)。在一些實施例中，在鰭片結構111a、111b、111c凹陷期間，移除絕緣結構113的上部，以使凹陷部111a’、111b’、111c’從一凹陷的絕緣結構113’突出設置。
在一些實施例中，凹陷的絕緣結構113’具有多個突出部113p1，係鄰近鰭片結構111a、111b、111c的凹陷部111a’、111b’、111c’，而該等突出部113p1具有凹面。在一些實施例中，凹陷部111a’、111b’、111c’具有一頂表面S1以及多各側壁SW1，係藉由凹陷的絕緣結構 113’而暴露(或未被覆蓋)。
圖7為依據本揭露一實施例中製備半導體元件結構100之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
然後，源極/汲極結構121a至121o磊晶生長在鰭片結構111a、111b、111c的凹陷部上。依據一些實施例，舉例來說，如圖7所示，源極/汲極結構121c、121h、121m設置在鰭片結構111a、111b、111c的凹陷部111a’、111b’、111c’上。其個別步驟係繪示在圖3所示的製備方法10的步驟S17。應當理解，在一些實施例中，源極/汲極結構121a至121o相互間隔設置。意即，源極/汲極結構121a至121o並未相互連接或者是合併在一起。
更特別是，依據一些實施例，如圖7所示，源極/汲極結構121c與源極/汲極結構121h以一第一開口124a1分隔開，而源極/汲極結構121h與源極/汲極結構121m以另一第一開口124b1分隔開。在一些實施例中，第一開口124a1與124b1的上邊界係界定成與該等相鄰之源極/汲極結構的最大寬度處對準，例如源極/汲極結構121c的最大寬度Wm1，而第一開口124a1與124b1各自的寬度係從其頂部到其底部遞增。
在一些實施例中，一應變材料(strained material)藉由一磊晶(epitaxial，epi)製程而生長在鰭片結構111a、111b、111c的該等凹陷部上，以形成源極/汲極結構121a至121o。在一些實施例中，應變材料的晶格常數(lattice constant)可不同於半導體基底101的晶格常數。在一些實施例中，源極/汲極結構121a至121o的材料包含Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP或其類似物。
圖8為依據本揭露一實施例中製備半導體元件結構100之其 中一中間階段沿圖1之剖線I-I’的剖視示意圖。
依據一些實施例，如圖8所示，在磊晶生長源極/汲極結構121a至121o之後，係移除凹陷的絕緣結構113’的上部，以形成一絕緣結構113’”，其係凹陷的絕緣結構113’之一殘留部(remaining portion)。更特別是，經由第一開口124a1與124b1部分移除凹陷的絕緣結構113’，以在絕緣結構113”中形成第二開口124a2與124b2。其個別步驟係繪示在圖3所示的製備方法10的步驟S19。
在一些實施例中，凹陷的絕緣結構113’的部分移除包括一濕蝕刻製程、一乾蝕刻製程，或其組合。在蝕刻製程之後，第二開口124a2與124b2形成在第一開口124a1與124b1下，並位在絕緣結構113”的多個突出部113p2之間，其中該等突出部113p2位在該等突出部113p1下。在一些實施例中，各第二開口124a2與124b2的一寬度係從其頂部到其底部遞減。再者，絕緣結構113”的該等突出部113p2具有側壁SE2，係藉由第二開口124a2與124b2而暴露。
圖9為依據本揭露一實施例中製備半導體元件結構100之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
然後，接觸點蝕刻終止層131設置在源極/汲極結構121a至121o上，以便該等氣隙形成並密封在該等第一開口與該等第二開口中。舉例來說，依據一些實施例，如圖9所示，形成氣隙134a與134b。其個別步驟係繪示在圖3所示的製備方法10的步驟S21。
在一些實施例中，形成接觸點蝕刻終止層131以覆蓋絕緣結構113”的該等側壁SW2，其中該等側壁SW2藉由第二開口124a2與124b2而暴露，且接觸點蝕刻終止層131亦覆蓋源極/汲極結構121a至121o 的各側壁。結果，在圖9的剖視圖中，接觸點蝕刻終止層131圍繞氣隙134a與134b設置。在一些實施例中，接觸點蝕刻終止層131由氮化矽、氮氧化矽及/或其他可應用的材料所製。再者，依據一些實施例，接觸點蝕刻終止層131可由電漿加強化學氣相沉積(plasma-enhanced CVD)、低壓化學氣相沉積(low-pressure CVD)、原子層沉積(ALD)或其他可應用的製程所製。
在形成接觸點蝕刻終止層131之後，層間介電結構141設置在接觸點蝕刻終止層131上。應當理解，在本實施例中，由於氣隙134a與134b被接觸點蝕刻終止層131所密封，所以層間介電結構141並未沉積進入氣隙134a與134b中。在一些實施例中，層間介電結構141包含由多個介電材料所製的多層，介電材料係例如氧化矽、氮化矽、氮氧化矽、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數材料及/或其他可應用的材料。低介電材料的例子包括摻氟矽玻璃(fluorinated silica glass)、摻雜碳的氧化矽、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙-苯並環丁烯(bis-benzocyclobutenes，BCB)以及聚醯亞胺(polyimide)，但並不以此為限。此外，層間介電結構141可由CVD、物理氣相沉積(PVD)、ALD、塗佈或其他可應用的製程所製。
圖10為依據本揭露一實施例中製備半導體元件結構100之其中一中間階段沿圖1之剖線I-I’的剖視示意圖。
在形成層間介電結構141之後，部分移除層間介電結構141與接觸點蝕刻終止層131，以形成暴露該等下層源極/汲極結構的複數個接觸點開口，其係設計來電性連接到接下來形成的多個位元線。舉例來說， 依據一些實施例，如圖10所示，形成接觸點開口148a與148d以分別暴露源極/汲極結構121c與121m。特別是，藉由例如一乾蝕刻製程的一蝕刻製程，部分移除層間介電結構141與接觸點蝕刻終止層131。
接下來，位元線接觸點151a至151d形成在被接觸點蝕刻終止層131與層間介電結構141圍繞的該等接觸點開口，例如依據一些實施例，如圖2的剖視圖所示的位元線接觸點151a與151d。
在一些實施例中，每一位元線接觸點151a至151d包含多層。在一些實施例中，位元線接觸點151a至151d的材料包含多晶矽、鎢、鋁、銅、鎳、鈷、矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化銅、矽化鎢、矽化鉬、其他可應用的材料或其組合。
此外，在一些實施例中，在形成鰭片結構111a至111c之後，形成深溝電容器171a至171f。在一些實施例中，在形成該等虛擬閘極結構之前，形成深溝電容器171a至171f，而該等虛擬閘極結構係用來形成字元線161a至161d。在一些實施例中，半導體元件結構100為一DRAM，而位元線接觸點151a至151d用來形成在該等下層源極/汲極結構與該等上層位元線之間的垂直電性連接。
本揭露係提供有郭個半導體元件結構及其製備方法的一些實施例。半導體元件結構100包括字元線161a至161d、源極/汲極結構121a至121o，以及多個氣隙(例如氣隙134a與134b)；而字元線161a至161d延伸穿過鰭片結構111a至111c；源極/汲極結構121a至121o設置在鰭片結構111a至111c的該等凹陷部(例如凹陷部111a’、111b’、111c’)上，並鄰近字元線161a至161d設置；該等氣隙沿著平行於字元線161a至161d的縱向方向而形成在相鄰源極/汲極結構(例如源極/汲極結構121c、121h、 121m)之間。由於該等氣隙形成在相鄰源極/汲極結構之間且該等氣隙延伸進入相鄰的鰭片結構111a至111c的該等凹陷部，所以可降低在相鄰源極/汲極結構之間的電容。因此，可提升半導體元件結構100的操作速度，且可改善整體元件效能。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括包括一第一鰭片結構以及一第二鰭片結構，設置在一半導體基底上；以及一第一字元線，穿過該第一鰭片結構與該第二鰭片結構設置。該半導體元件結構亦包括一第一源極/汲極結構，設置在該第一鰭片結構上，並鄰近該第一字元線設置；以及一第二源極/汲極結構，設置在該第二鰭片結構上，並鄰近該第一字元線設置。該第一源極/汲極結構與該第二源極/汲極結構之間具有一氣隙。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一鰭片結構以及一第二鰭片結構，設置在一半導體基底上；一第一字元線以及一第二字元線，穿過該第一鰭片結構與該第二鰭片結構設置。該半導體元件結構亦包括一第一源極/汲極結構，設置在該第一鰭片結構的一凹陷部上，並位在該第一字元線與該第二字元線之間；以及一第二源極/汲極結構，設置在該第二鰭片的一凹陷部上，並位在該第一字元線與該第二字元線之間。該第一鰭片結構的該凹陷部與該第二鰭片結構的該凹陷部之間具有一第一氣隙。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一第一鰭片結構與一第二鰭片結構在一半導體基底上；以及形成一絕緣結構在該半導體基底上。該第一鰭片結構與該第二鰭片結構從該絕緣結構突出設置。該製備方法亦包括部分移除該第一鰭片結構以 及該第二鰭片結構，以形成該第一鰭片結構的一凹陷部以及該第二鰭片結構的一凹陷部；以及磊晶生長一第一源極/汲極結構在該第一鰭片結構的該凹陷部上以及磊晶生長一第二源極/汲極結構在該第二鰭片結構的該凹陷部上。該第一源極/汲極結構與該第二源極/汲極結構以一第一開口而間隔設置。該製備方法亦包括經由該第一開口部分移除該絕緣結構，以形成一第二開口；以及形成一接觸點蝕刻終止層在該第一源極/汲極結構與該第二源極/汲極結構上，以便形成並密封位在該第一開口與該第二開口中的一氣隙。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體元件結構
111a:鰭片結構
111a’:凹陷部
111b:鰭片結構
111b’:凹陷部
111c:鰭片結構
111c’:凹陷部
121a:源極/汲極結構
121b:源極/汲極結構
121c:源極/汲極結構
121d:源極/汲極結構
121e:源極/汲極結構
121f:源極/汲極結構
121g:源極/汲極結構
121h:源極/汲極結構
121i:源極/汲極結構
121j:源極/汲極結構
121k:源極/汲極結構
121l:源極/汲極結構
121m:源極/汲極結構
121n:源極/汲極結構
121o:源極/汲極結構
134a:氣隙
134b:氣隙
151a:位元線接觸點
151b:位元線接觸點
151c:位元線接觸點
151d:位元線接觸點
161a:字元線
161b:字元線
161c:字元線
161d:字元線
171a:深溝電容器
171b:深溝電容器
171c:深溝電容器
171d:深溝電容器
171e:深溝電容器
171f:深溝電容器
X:方向
Y:方向

Claims (17)

  1. 一種半導體元件結構，包括：一第一鰭片結構以及一第二鰭片結構，設置在一半導體基底上；一第一字元線，穿過該第一鰭片結構與該第二鰭片結構設置；一第一源極/汲極結構，設置在該第一鰭片結構上，並鄰近該第一字元線設置；一第二源極/汲極結構，設置在該第二鰭片結構上，並鄰近該第一字元線設置，其中該第一源極/汲極結構與該第二源極/汲極結構之間具有一氣隙；以及一第二字元線，穿過該第一鰭片結構與該第二鰭片結構設置，其中該第一源極/汲極結構、該第二源極/汲極結構以及該氣隙位在該第一字元線與該第二字元線之間。
  2. 如請求項1所述之半導體元件結構，還包括一位元線接觸點，設置在該第一源極/汲極結構上，其中該第一源極/汲極結構經由該位元線接觸點而電性連接到一位元線。
  3. 如請求項1所述之半導體元件結構，還包括一第一深溝電容器以及一第二深溝電容器，該第一字元線覆蓋該第一深溝電容器，該第二字元線覆蓋該第二深溝電容器，其中該第二源極/汲極結構位在該第一深溝電容器與該第二深溝電容器之間。
  4. 如請求項1所述之半導體元件結構，其中該氣隙在該第一鰭片結構與該第二鰭片結構之間延伸。
  5. 如請求項1所述之半導體元件結構，還包括一接觸點蝕刻終止層，設置在該第一源極/汲極結構的一側壁上以及該第二源極/汲極結構的一側壁上，其中該接觸點蝕刻終止層圍繞並密封該氣隙。
  6. 如請求項1所述之半導體元件結構，其中在剖視圖中，該第一源極/汲極結構具有一最大寬度的一部份，係位在高於該氣隙的一最高點處。
  7. 一種半導體元件結構，包括：一第一鰭片結構以及一第二鰭片結構，設置在一半導體基底上；一第一字元線以及一第二字元線，穿過該第一鰭片結構與該第二鰭片結構設置；一第一源極/汲極結構，設置在該第一鰭片結構的一凹陷部上，並位在該第一字元線與該第二字元線之間；以及一第二源極/汲極結構，設置在該第二鰭片的一凹陷部上，並位在該第一字元線與該第二字元線之間，其中該第一鰭片結構的該凹陷部與該第二鰭片結構的該凹陷部之間具有一第一氣隙；一第三鰭片結構以及一第三源極/汲極結構；該第三鰭片結構設置在該半導體基底上，其中該第二鰭片結構位在該第一鰭片結構與該的三鰭片結構之間，且該第一字元線與該第二字元線穿過該第三鰭片結構設置；而該第三源極/汲極結構設置在該第三鰭片結構位於該 第一字元線與該第二字元線之間的一凹陷部上，其中該第二鰭片結構的該凹陷部與該第三鰭片結構的該凹陷部之間具有一第二氣隙；一第一位元線接觸點以及一第二位元線接觸點；該第一位元線接觸點設置在該第一源極/汲極結構上，其中該第一源極/汲極結構經由該第一位元線接觸點而電性連接到一第一位元線；而該第二位元線接觸點設置在該第三源極/汲極結構上，其中該第三源極/汲極結構經由該第二位元線接觸點而電性連接到一第二位元線。
  8. 如請求項7所述之半導體元件結構，其中該第一氣隙在該第一源極/汲極結構與該第二源極/汲極結構之間延伸，而該第一源極/汲極結構部分覆蓋該第一氣隙。
  9. 如請求項7所述之半導體元件結構，其中在剖視圖中，該第一氣隙具有一最大寬度的一部份係位在低於該第一鰭片結構之該凹陷部的一頂表面處。
  10. 如請求項9所述之半導體元件結構，還包括一絕緣結構，形成該第一鰭片結構與該第二鰭片結構之間，其中該第一氣隙具有該最大寬度的該部分，係位在低於該絕緣結構與該第一源極/汲極結構之間的一界面處。
  11. 一種半導體元件結構的製備方法，包括：形成一第一鰭片結構與一第二鰭片結構在一半導體基底上；形成一絕緣結構在該半導體基底上，其中該第一鰭片結構與該第 二鰭片結構從該絕緣結構突出設置；部分移除該第一鰭片結構以及該第二鰭片結構，以形成該第一鰭片結構的一凹陷部以及該第二鰭片結構的一凹陷部；磊晶生長一第一源極/汲極結構在該第一鰭片結構的該凹陷部上以及磊晶生長一第二源極/汲極結構在該第二鰭片結構的該凹陷部上，其中該第一源極/汲極結構與該第二源極/汲極結構以一第一開口而間隔設置；經由該第一開口部分移除該絕緣結構，以形成一第二開口；以及形成一接觸點蝕刻終止層在該第一源極/汲極結構與該第二源極/汲極結構上，以便形成並密封位在該第一開口與該第二開口中的一氣隙。
  12. 如請求項11所述之半導體元件結構的製備方法，其中在磊晶生長該第一源極/汲極結構之前，該第一鰭片結構之該凹陷部的一頂表面與一側壁，係從該絕緣結構突出設置。
  13. 如請求項11所述之半導體元件結構的製備方法，其中該第一開口的一寬度係從該第一開口的一頂部到該第一開口的一底部遞增，而該第二開口的一寬度係從該第二開口的一頂部到該第二開口的一底部遞減。
  14. 如請求項11所述之半導體元件結構的製備方法，其中該絕緣結構在該第二開口處暴露。
  15. 如請求項14所述之半導體元件結構的製備方法，其中該接觸點蝕刻終止層延伸進入該第一開口與該第二開口，而該接觸點蝕刻終止層覆蓋該絕緣結構的該側壁。
  16. 如請求項11所述之半導體元件結構的製備方法，還包括：形成一遞一字元線與一第二字元線穿過該第一鰭片結構與該第二鰭片結構，其中該第一源極/汲極結構、該第二源極/汲極結構以及該氣隙位在該第一字元線與該第二字元線之間；以及磊晶生長一第三源極/汲極結構在該第一鰭片結構的另一凹陷部上，其中該第一字元線位在該第一源極/汲極結構與該第三源極/汲極結構之間，而該第三源極/汲極結構電性連接到一深溝電容器。
  17. 如請求項11所述之半導體元件結構的製備方法，還包括：移除該接觸點蝕刻終止層位在該第一源極/汲極結構上的一部份；以及形成一位元線接觸點在該第一源極/汲極結構上，其中該第一源極/汲極結構經由該位元線接觸點而電性連接到一位元線。
TW109122287A 2019-10-16 2020-07-01 具有氣隙的半導體元件結構及其製備方法 TWI770548B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/654,497 2019-10-16
US16/654,497 US11217591B2 (en) 2019-10-16 2019-10-16 Semiconductor device structure with air gap and method for preparing the same

Publications (2)

Publication Number Publication Date
TW202117939A TW202117939A (zh) 2021-05-01
TWI770548B true TWI770548B (zh) 2022-07-11

Family

ID=75403169

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109122287A TWI770548B (zh) 2019-10-16 2020-07-01 具有氣隙的半導體元件結構及其製備方法

Country Status (3)

Country Link
US (2) US11217591B2 (zh)
CN (1) CN112670286B (zh)
TW (1) TWI770548B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359763A1 (en) * 2021-05-06 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with embedded epitaxial structure
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
US11810838B2 (en) 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
CN116133381A (zh) * 2021-08-25 2023-05-16 长鑫存储技术有限公司 半导体结构及其制备方法
US11751383B2 (en) * 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
CN118450696A (zh) * 2023-01-29 2024-08-06 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719998A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 具有空气间隙的半导体器件及其制造方法
TW201711187A (zh) * 2015-09-15 2017-03-16 台灣積體電路製造股份有限公司 半導體結構與其製造方法
CN107437565A (zh) * 2016-05-31 2017-12-05 三星电子株式会社 半导体器件以及用于制造半导体器件的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814391B1 (ko) * 2006-10-10 2008-03-18 삼성전자주식회사 핀 트랜지스터를 포함하는 디램 장치의 구동 방법 및 디램장치
US8987800B2 (en) * 2013-03-14 2015-03-24 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
US20150076607A1 (en) * 2013-09-18 2015-03-19 International Business Machines Corporation Fin field effect transistor with merged metal semiconductor alloy regions
KR102432268B1 (ko) * 2015-04-14 2022-08-12 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR102258109B1 (ko) * 2015-06-08 2021-05-28 삼성전자주식회사 누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법
US9455331B1 (en) * 2015-07-10 2016-09-27 International Business Machines Corporation Method and structure of forming controllable unmerged epitaxial material
US9679965B1 (en) * 2015-12-07 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device having a gate all around structure and a method for fabricating the same
US10468530B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with source/drain multi-layer structure and method for forming the same
KR102612196B1 (ko) * 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719998A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 具有空气间隙的半导体器件及其制造方法
TW201711187A (zh) * 2015-09-15 2017-03-16 台灣積體電路製造股份有限公司 半導體結構與其製造方法
CN107437565A (zh) * 2016-05-31 2017-12-05 三星电子株式会社 半导体器件以及用于制造半导体器件的方法

Also Published As

Publication number Publication date
TW202117939A (zh) 2021-05-01
US11895826B2 (en) 2024-02-06
CN112670286B (zh) 2024-08-09
CN112670286A (zh) 2021-04-16
US11217591B2 (en) 2022-01-04
US20210118887A1 (en) 2021-04-22
US20220037331A1 (en) 2022-02-03

Similar Documents

Publication Publication Date Title
TWI770548B (zh) 具有氣隙的半導體元件結構及其製備方法
TW202201744A (zh) 記憶體裝置與其製造方法
JP2022534200A (ja) 半導体デバイス
TWI771123B (zh) 具有不同類型之電容器的記憶體元件及其製備方法
TWI793640B (zh) 具有複合接合焊墊之半導體元件
US11824004B2 (en) Method for fabricating semiconductor device structure with manganese-containing conductive plug
US11677008B2 (en) Method for preparing semiconductor device with T-shaped buried gate electrode
US11742209B2 (en) Method for preparing semiconductor device with air gap in pattern-dense region
TW202220147A (zh) 具有含錳襯墊層的半導體元件結構及其製備方法
TWI732533B (zh) 具有氣隙結構的半導體元件及其製備方法
TWI786722B (zh) 具有不同深寬比之導電栓柱與含錳襯墊層的半導體元件結構及其製備方法
TW202228261A (zh) 具有含錳互連結構的半導體元件結構及其製備方法
TWI741784B (zh) 具有磊晶結構的半導體元件及其形成方法
TWI817325B (zh) 在多個導電栓塞之間具有矽化物部的半導體元件結構及其製備方法
TWI803372B (zh) 具有突出通道結構之記憶體元件的製備方法
US20240339325A1 (en) Semiconductor structure with air gap in pattern-dense region and method of manufacturing the same
US20230413521A1 (en) Memory device with multilayered capacitor dielectric structure
US20230413509A1 (en) Method for preparing memory device with multilayered capacitor dielectric structure
TW202333345A (zh) 具有複合導電部件的半導體元件及其製備方法
TW202437519A (zh) 具有複合導電部件的半導體元件的製備方法
TW202429985A (zh) 動態隨機存取記憶體元件及其製造方法