TWI749313B - 積體電路及操作積體電路的方法 - Google Patents

Abstract

一種積體電路包含一輸入電路、一位準移位器電路、一輸出電路及一回授電路。輸入電路與一第一電壓供應連接，並用以接收一第一輸入訊號及產生一第二輸入訊號。位準移位器電路與輸入電路耦接，並用以接收一致能訊號、第一輸入訊號或第二輸入訊號，以及響應於致能訊號或第一輸入訊號產生一第一訊號。輸出電路耦接於位準移位器電路，並用以接收第一訊號及響應第一訊號產生輸出訊號或一回授訊號組。回授電路耦接於位準移位器電路及輸出電路，並用以接收致能訊號、反相致能訊號以及一組回授訊號。一種操作積體電路的方法亦在此揭示。

Description

積體電路及操作積體電路的方法

本案是有關於一種電路及其操作方法，且特別是有關於積體電路及操作積體電路的方法。

半導體積體電路產業已經生產各樣的數位裝置以解決多個不同領域中的問題。這些數位裝置中的一些，例如位準移位器電路，被用以致能可在不同電壓域中運作之電路的操作。隨著積體電路變得越來越小且更複雜，這些數位裝置的操作電壓持續降低對積體電路效能的影響。

本案之一些實施例是關於一種積體電路。積體電路包含一輸入電路、一位準移位器電路、一輸出電路及一回授電路。輸入電路耦接於一第一電壓供應，並用以接收一第一輸入訊號，以及至少產生一第二輸入訊號。位準移位器電路至少耦接於輸入電路及與第一電壓供應不同的一第二電壓供應，並用以至少接收一致能訊號、第一輸入訊號或第二輸入訊號，以及至少響應於致能訊號或第一輸入訊號至少產生一第一訊 號。輸出電路至少耦接至位準移位器電路及第二電壓供應，並用以接收第一訊號，以及響應於第一訊號至少產生一輸出訊號或一組回授訊號。回授電路耦接至位準移位器電路、輸出電路及第二電壓供應，並用以接收致能訊號、反相致能訊號以及該組回授訊號。

本案之一另實施例是關於一種積體電路，包含位準移位器電路、回授電路以及輸出電路。位準移位器電路接收一致能訊號及具有第一電壓擺幅的第一輸入訊號，並至少響應於致能訊號或第一輸入訊號產生第一訊號及第二訊號，第一訊號或第二訊號具有與第一電壓擺幅不同的第二電壓擺幅。回授電路耦接於位準移位器電路，以至少響應於第一訊號或第二訊號閂鎖第一訊號的先前狀態。回授電路包含第一電路，具有第一組電晶體，用以接收反相致能訊號與第二訊號。輸出電路與位準移位器電路及回授電路耦接，並用以至少基於第一訊號產生輸出訊號。

本案之一另實施例是關於一種操作積體電路的方法，包含以下步驟：響應於第一致能訊號停用位準移位器電路以及至少響應致能訊號或第一訊號，藉由輸出電路輸出輸出訊號，其中輸出訊號相應於閂鎖輸出訊號或反相第一訊號。其中停用位準移位器電路包含：響應第一致能訊號、第二致能訊號以及一組回授訊號致能回授電路中的第一回授路徑，第二致能訊號是從第一致能訊號所反相；以及至少響應第一致能訊號至少停用位準移位器電路中的第一輸入路徑；以及產生閂鎖輸出訊號。

為讓本案之上述和其他目的、特徵、優點與實施 例能更明顯易懂，所附符號之說明如下：

100A、100B:積體電路

200、300、400、500、600、700、800、900:電路

102、202、402:輸入電路

104a、104b、204:致能電路

110、110’、210、410、510、610、810、810a、810b、910、910a、910b、910c:位準移位器電路

120、120’、130、130’、220、230、320、330、420、430、520、530、620、630、720、730、820、830、830a、830b、920、930、930a、930b:回授電路

140、140’、240、340、440、540、840:輸出電路

IN、INB、INBB:輸入訊號

1N:第一電壓供應節點

VDDI:第一供應電壓

EN:致能訊號

ENB:反相致能訊號

204:致能電路

VDDO:第二供應電壓

2N:第二電壓供應節點

SH1:第一訊號

SH2:第二訊號

FS1、FS2:回授訊號

FS:回授訊號組

OUT:輸出訊號

半導體(NMOS)電晶體

n1、n2、n5、n6、n7、n8、n20、n22、n24、n32:節點

n3:第一節點

n4:第二節點

Pin:電源致能訊號

n30:輸入端點

n32:輸出端點

VSS:參考供應節點、參考供應電壓

OUTB:反相輸出訊號

202a、204a、242、244、246、248、250、402a、442、448、 450:反向器

252:傳輸閘

m0、m1、m2、m3、m4、m9、m10、m11、m12、m20、m21、m24、m32、m34:P型金屬氧化物半導體(PMOS)電晶體

m5、m6、m7、m8、m13、m14、m15、m16、m22、m23、m25、m30、m31、m33、m35、m36、m37:N型金屬氧化物

1000:方法

1002、1004、1006、1008、1010、1012、1014、1016、1018、1020、1020a、1020b、1022、1022a、1022b、1024:步驟

為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1A圖為根據本案一實施例所繪示一種積體電路的方塊示意圖；第1B圖為根據本案一實施例所繪示一種積體電路的方塊示意圖；第2圖為根據本案之一實施例所繪示一種電路的電路圖；第3圖為根據本案之一實施例所繪示一種電路的電路圖；第4圖為根據本案之一實施例所繪示一種電路的電路圖；第5圖為根據本案之一實施例所繪示一種電路的電路圖；第6圖為根據本案之一實施例所繪示一種電路的電路圖；第7圖為根據本案之一實施例所繪示一種電路的電路圖；第8圖為根據本案之一實施例所繪示一種電路的電路圖；第9圖為根據本案之一實施例所繪示一種電路的電路圖；以及 第10A圖及第10B圖為根據本案之一實施例所繪示一種操作電路之方法的流程圖，該電路是如第1A圖、第1B圖、第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖及第9圖所示的電路。

下述揭露內容提供的不同實施例或實例可實施本案主題的不同特徵。下述特定元件、材料、數值、步驟與排列等的實施例係用以簡化本案。這些僅作示例而非侷限本案。其他的元件、材料、數值、步驟與排列等也被考慮。舉例來說，形成第一特徵於第二特徵上的敘述包含兩者直接接觸，或兩者之間隔有其他額外特徵而非直接接觸。此外，本案的多個實例中將採用重複標號及/或符號。這些重複使說明簡化及明確，不代表多種實施例中相同標號的元件之間具有相同的對應關係。

另一方面，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件或某一特徵與另一元件或另一特徵在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。裝置可指向其他方向(可轉動90°或其他角度)，並且可對應地解釋在此所用的方向性用語。

根據一些實施例，一種包含一位準移位器電路、一回授電路及一輸出電路。位準移位器電路用以接收一致能訊號和具有第一電壓擺幅的一第一輸入訊號。位準移位器電路還 用以至少響應於致能訊號或第一輸入訊號產生一第一訊號和一第二訊號。在一些實施例中，第一訊號或第二訊號具有與第一電壓擺幅不同的一第二電壓擺幅。

在一些實施例中，回授電路，耦接於位準移位器電路，並用以至少響應於該第一訊號或第二訊號閂鎖該第一訊號的一先前狀態。回授電路受一組回授訊號所控制。回授電路包含一第一路徑和一第二路徑。在一些實施例中，第一路徑和第二路徑至少受該組回授訊號或第一致能訊號所致能或停用。

輸出電路與該位準移位器電路及該回授電路耦接，並用以至少基於該第一訊號產生一輸出訊號。在一些實施例中，輸出電路用以至少響應於第一訊號或第二訊號閂鎖輸出訊號的一先前狀態。在一些實施例中，輸出電路用以響應於第一訊號至少產生輸出訊號或該組回授訊號。

在一些實施例中，位準移位器電路包含一第一路徑和一第二路徑。在一些實施例中，第一路徑包含一第一電晶體，並且第二路徑包含一第二電晶體。在一些實施例中，藉由在位準移位器電路的第一路徑中包含第一電晶體，以及藉由在在位準移位器電路的第二路徑中包含第二電晶體，當本案揭露的位準移位器電路受致能訊號停用時，可防止在位準移位器電路的第一路徑和第二路徑中的短路電流，導致較其他有短路電流之實施方式有更低的功耗。

第1A圖為根據本案一實施例所繪示一種積體電路100A的方塊示意圖。

積體電路100A包含輸入電路102、致能電路 104a、致能電路104b、位準移位器電路110、回授電路120、回授電路130和輸出電路140。

輸入電路102耦接至位準移位器電路110。輸入電路102用以接收一輸入訊號IN，並至少產生一輸入訊號INB。輸入訊號INB是從輸入訊號IN所反相。在一些實施例中，輸入電路102用以產生輸入訊號INB和輸入訊號INBB(第4圖中所示)。輸入訊號INBB是從輸入訊號INB所反相。在一些實施例中，輸入電路102用以輸出輸入訊號IN、輸入訊號INB或輸入訊號INBB中的一者或多者至位準移位器電路110。

在一些實施例中，輸入電路102耦接到第一電壓供應節點1N。在一些實施例中，第一電壓供應節點1N具有第一供應電壓VDDI(第2圖至第9圖)，因此被視為處於VDDI電壓域中。在一些實施例中，第一供應電壓VDDI具有第一電壓擺幅。在一些實施例中，輸入訊號IN、輸入訊號INB或輸入訊號INBB中的一者或多者具有第一電壓擺幅。

致能電路104a耦接到位準移位器電路110的第一輸入端點和回授電路120的輸入端點。致能電路104a用以接收致能訊號EN，並產生反相致能訊號ENB。反相致能訊號ENB是從致能訊號EN所反相。在一些實施例中，致能電路104a用以至少輸出致能訊號EN或反相致能訊號ENB至位準移位器電路110。在一些實施例中，致能電路104a用以至少輸出致能訊號EN或反相致能訊號ENB至回授電路120。

致能電路104b耦接到位準移位器電路110的第 二輸入端點和回授電路130的輸入端點，致能電路104b用以接收致能訊號EN，並產生反相致能訊號ENB。在一些實施例中，致能電路104b用以至少輸出致能訊號EN或反相致能訊號ENB至位準移位器電路110。在一些實施例中，致能電路104b用以至少輸出致能訊號EN或反相致能訊號ENB至回授電路130。在一些實施例中，致能電路104b和致能電路104a是同一致能電路204(如第2圖至第9圖所示)的一部分。在一些實施例中，致能電路104b和致能電路104a是不同的致能電路。

位準移位器電路110耦接至輸入電路102、致能電路104a、致能電路104b和輸出電路140。在一些實施例中，位準移位器電路110更耦接到回授電路120和回授電路130(第1B圖)。位準移位器電路110用以至少接收致能訊號EN、輸入訊號IN或輸入訊號INB。在一些實施例中，位準移位器電路110用以至少接收致能訊號EN、反相致能訊號ENB、輸入訊號IN、輸入訊號INB或輸入訊號INBB。在一些實施例中，位準移位器電路110用以至少響應於致能訊號EN、反相致能訊號ENB、輸入訊號IN、輸入訊號INB或輸入訊號INBB至少產生一第一訊號SH1或第二訊號SH2。位準移位器電路110用以至少輸出第一訊號SH1或第二訊號SH2到輸出電路140。換句話說，第一訊號SH1或第二訊號SH2中的一者或多者是位準移位器電路110的輸出。

在一些實施例中，位準移位器電路110耦接到具有第二供應電壓VDDO(第2圖至第9圖)的第二電壓供應節 點2N，因此被視為處於VDDO電壓域中。在一些實施例中，第二供應電壓VDDO不同於第一供應電壓VDD1。在一些實施例中，第二供應電壓VDDO具有不同於第一電壓擺幅的第二電壓擺幅。在一些實施例中，VDDO電壓域與VDD1電壓域不同。位準移位器電路110是一位準移位器電路用以將輸入訊號IN、輸入訊號INB或輸入訊號INBB從使用第一供應電壓VDDI的VDDI電壓域，移位至使用第二供應電壓VDDO的VDDO電壓域。

在一些實施例中，第一訊號SH1或第二訊號SH2中的一者或多者被稱為位準移位輸出訊號。在一些實施例中，第一訊號SH1或第二訊號SH2中的一者或多者具有第二電壓擺幅。

輸出電路140耦接至位準移位器電路110及回授電路120及回授電路130。輸出電路140的一輸入端點至少耦接至位準移位器電路110的輸出端點或相應的回授電路120及130的輸出端點，並用以至少接收第一訊號SH1或第二訊號SH2。輸出電路140用以至少響應於第一訊號SH1或第二訊號SH2至少產生一輸出訊號OUT或回授訊號FS1、FS2(統稱為一回授訊號組FS)。

輸出電路140的第一輸出端點用以輸出輸出訊號OUT。在一些實施例中，輸出電路140的第二輸出端點用以輸出回授訊號FS1到回授電路120，以及輸出電路140的第三輸出端點用以輸出回授訊號FS2至回授電路130。輸出訊號OUT為積體電路100A或100B的輸出訊號(第1B圖)。回授訊 號FS1、FS2用以控制相應的回授電路120、130。

在一些實施例中，輸出訊號OUT被稱為積體電路100A、100B的位準移位輸出訊號。在一些實施例中，輸出訊號OUT或回授訊號組FS中的一者或多者具有第二電壓擺幅。在一些實施例中，輸出訊號OUT是輸入訊號IN的一位準移位版本。在一些實施例中，輸出電路140用以至少響應於致能訊號EN或反相致能訊號ENB閂鎖或維持輸出訊號OUT的先前狀態。在一些實施例中，輸出訊號OUT是輸出訊號OUT的一閂鎖或先前狀態或輸入訊號IN的位準移位版本。

回授電路120耦接到致能電路104a和輸出電路140。在一些實施例中，回授電路120更耦接到位準移位器電路110(第1B圖至第9圖)。回授電路120用以從致能電路104a至少接收致能訊號EN或反相致能訊號ENB。回授電路120用以從輸出電路140接收回授訊號FS1。在一些實施例中，回授電路120用以輸出第二訊號SH2到輸出電路140。在一些實施例中，回授電路120用以至少響應於回授訊號FS1、致能訊號EN或反相致能訊號ENB調整第二訊號SH2。在一些實施例中，回授電路120用以至少響應於回授訊號FS1、致能訊號EN或反相致能訊號ENB閂鎖或維持第二訊號SH2的先前狀態。

回授電路130耦接到致能電路104b和輸出電路140。在一些實施例中，回授電路130更耦接到位準移位器電路110(第1B圖至第9圖)。回授電路130用以從致能電路104b至少接收致能訊號EN或反相致能訊號ENB。回授電路 130用以從輸出電路140接收回授訊號FS2。在一些實施例中，回授電路130用以輸出第一訊號SH1到輸出電路140。在一些實施例中，回授電路130用以至少響應於回授訊號FS2、致能訊號EN或反相致能訊號ENB調整第一訊號SH1。在一些實施例中，回授電路130用以至少響應於回授訊號FS2、致能訊號EN或反相致能訊號ENB閂鎖或維持第一訊號SH1的先前狀態。在一些實施例中，至少回授電路120、回授電路130或輸出電路140耦接至第二電壓供應節點2N(第2圖至第9圖)。

積體電路100A或100B用以於第一模式或第二模式操作。例如，在第一模式中，輸出訊號OUT相應於輸入訊號IN的位準移位版本。在第二模式中，輸出訊號OUT是輸出訊號OUT的先前狀態或閂鎖狀態。在一些實施例中，第一模式被稱為位準移位模式，並且第二模式稱為閂鎖模式。在一些實施例中，積體電路100A或100B被稱為具有記憶體元件的位準移位器。

位準移位器電路110和至少回授電路120或130也用以於互補的方式操作於第一模式或第二模式中。

例如，在第一模式中，致能位準移位器電路110，以及停用回授電路120和回授電路130，並且輸出訊號OUT相應於輸入訊號IN的位準移位版本。

類似地，在第二模式中，位準移位器電路110被停用，並且回授電路120和130被致能，輸出電路140或回授電路120和130用以閂鎖輸出訊號OUT的先前狀態。在第 二模式中，輸出訊號OUT是輸出訊號OUT的先前狀態或閂鎖狀態。

在一些實施例中，位準移位器電路110透過具有第一邏輯值的致能訊號EN而致能或開啟，並且透過具有第一邏輯值的致能訊號EN而停用或關閉回授電路120、130。

在一些實施例中，位準移位器電路110透過具有第二邏輯值的致能訊號EN而被停用或關閉，以及透過具有第二邏輯值的致能訊號EN而致能或開啟回授電路120、130。在一些實施例中，第二邏輯值是從第一邏輯值所反相。

在一些實施例中，透過停用位準移位器電路110並致能回授電路120、130，積體電路100A、100B具有比其它實施方式更好的功率性能。在一些實施例中，透過停用位準移位器電路110並致能回授電路120、130，積體電路100A、100B比其它實施方法消耗更少的功率。

第1B圖為根據本案一實施例所繪示一種積體電路100B的方塊示意圖。積體電路100B是積體電路100A的一種變化形式，因此省略類似的詳細描述。例如，積體電路100B繪示回授訊號組ES從何處由位準移位器電路110’產生的示例。

與第1A圖、第1B圖和第2圖至第9圖(如下所示)中的一者或多者相同或相似的元件具有相同的參考標號，因此省略其詳細描述。

與第1A圖的積體電路100A相比較，位準移位器電路110’取代位準移位器電路110。回授電路120’取代 回授電路120。回授電路130’取代了回授電路130。輸出電路140’取代了輸出電路140，因此省略類似的詳細描述。

與第1A圖的一些實施例相比，輸出電路140’不產生回授訊號組FS，位準移位器電路110’產生回授訊號組FS。位準移位器電路110’與輸入電路102、致能電路104a和104b、回授電路120’、130’及輸出電路140’耦接。位準移位器電路110’將回授訊號FS1輸出到回授電路120’，並輸出回授訊號FS2到回授電路130’。在一些實施例中，第1B圖的第一訊號SH1是與回授訊號FS1相同的訊號，並且第1B圖的第二訊號SH2為與回授訊號FS2相同的訊號。

在一些實施例中，回授電路120’用以至少響應於回授訊號FS1、第一訊號SH1、致能訊號EN或反相致能訊號ENB維持或設定第二訊號SH2的一狀態。

在一些實施例中，回授電路130’用以至少響應於回授訊號FS2、第二訊號SH2、致能訊號EN或反相致能訊號ENB維持或設定第一訊號SH1的一狀態。

與第1A圖的一些實施例相比，輸出電路140’不閂鎖輸出訊號OUT。在一些實施例中，回授電路120’、130’用以至少響應於回授訊號組FS、第一訊號SH1、第二訊號SH2、致能訊號EN或反相致能訊號ENB，閂鎖或維持輸出訊號OUT的先前狀態。

第2圖為根據本案之一實施例所繪示一種電路200的電路圖。

電路200是第1A圖的積體電路100A的實施例。

電路200包含輸入電路202、致能電路204、位準移位器電路210、回授電路220、回授電路230和輸出電路240。

輸入電路202是第1A圖的輸入電路102的實施例，而類似的詳細描述將省略。輸入電路202包含耦接到P型金屬氧化物半導體(PMOS)電晶體m0的反相器202a。為了便於說明，反相器202a和PMOS電晶體m0未被顯示為彼此耦接。反相器202a耦接至第一電壓供應節點1N。第一電壓供應節點1N耦接至PMOS電晶體m0。反相器202a和PMOS電晶體m0用以在VDDI電壓域中操作。反相器202a用以響應於輸入訊號IN而產生輸入訊號INB。反相器202a的輸入端點(例如，節點n20)用於接收輸入訊號IN。反相器202a的輸出端點(例如，節點n22)用以輸出輸入訊號INB。輸入電路202和反相器202a耦接到位準移位器電路210。為了便於說明，輸入電路202和反相器202a未被顯示為耦接到位準移位器電路210。

PMOS電晶體m0用以提供供應電壓VDDI至第一電壓供應節點1N和反相器202a。PMOS電晶體m0用以接收一電源致能訊號Pin。PMOS電晶體m0的閘極端點用以接收電源致能訊號Pin。PMOS電晶體m0基於電源致能訊號Pin被導通或斷開。PMOS電晶體m0的汲極端點用以從節點(未標注)接收供應電壓VDDI。PMOS電晶體m0的源極端點與第一電壓供應節點1N和反相器202a耦接。在一些實施例中，開啟至電路200的輸入電源包含響應於電源致能訊號Pin而導 通PMOS電晶體m0，使得PMOS電晶體m0向第一電壓供應節點1N和反相器202a提供供應電壓VDDI。在一些實施例中，關斷至電路200的輸入電源包含響應於電源致能訊號Pin來關斷PMOS電晶體m0，使得PMOS電晶體m0不向第一電壓供應節點1N和反相器202a提供供應電壓VDDI。輸入電路202中的其它電晶體類型亦在本案的範圍內。

致能電路204至少是第1A圖的致能電路104a或致能電路104b的實施例，而類似的詳細描述將省略。致能電路204包含耦接至第二電壓供應節點2N的反相器204a。致能電路204和反相器204a與位準移位器電路210、回授電路220、回授電路230及輸出電路240耦接。為便於描述，致能電路204和反相器204a未顯示為與位準移位器電路210、回授電路220、回授電路230及輸出電路240耦接。

反相器204a用以在VDDO電壓域中操作。反相器204a用以響應於致能訊號EN而產生反相致能訊號ENB。反相器204a的輸入端點n30用以接收致能訊號EN。在一些實施例中，反相器204a的輸入端點n30與位準移位器電路210、回授電路220、回授電路230及輸出電路240耦接。反相器204a的輸出端點n32用以向回授電路220、230及輸出電路240輸出反相致能訊號ENB。反相器204a的輸出端點n32與回授電路220、230及輸出電路240耦接。

位準移位器電路210是第1A圖的位準移位器電路110的實施例，而類似的詳細描述將省略。位準移位器電路210用以將輸入訊號IN或INB從VDDI電壓域移位到VDDO 電壓域。位準移位器電路210至少與輸入電路202、致能電路204、回授電路220、回授電路230以及輸出電路240耦接。位準移位器210用以至少接收致能訊號EN、輸入訊號IN或輸入訊號INB。位準移位器210用以至少響應於致能訊號EN或輸入訊號IN產生第一訊號SH1。位準移位器210用以至少響應於致能訊號EN或輸入訊號INB產生第二訊號SH2。第一訊號SH1或第二訊號SH2是位準移位器電路210的輸出。位準移位器電路210用以在VDDO電壓域中操作。在一些實施例中，第一訊號SH1或第二訊號SH2中的一者或多者是輸入訊號IN(例如，第一電壓擺幅)的位準移位輸出訊號(例如，第二電壓擺幅)。

位準移位器電路210包含P型金屬氧化物半導體(PMOS)電晶體m1、m2、m3和m4和N型金屬氧化物半導體(NMOS)電晶體m5、m6、m7和m8。PMOS電晶體m1、m2、m3、m4以及NMOS電晶體m5 M6、m7、m8中的每一者用以在VDDO電壓域中操作。

PMOS電晶體m1、m3(統稱為第一組電晶體)耦接於位準移位器電路210的第一節點n3與第二電壓供應節點2N之間。第一節點n3的一電壓相應於第二訊號SH2的一電壓。

PMOS電晶體m2、m4(統稱為第二組電晶體)耦接於位準移位器電路210的第二節點n4與第二電壓供應節點2N之間。第二節點n4的一電壓相應於第一訊號SH1的一電壓。

PMOS電晶體m1的閘極端點至少耦接至第二節點n4，並用以接收第一訊號SH1。PMOS電晶體m1基於第一訊號SH1導通或關斷。PMOS電晶體m1的源極端點耦接第二電壓供應節點2N。

PMOS電晶體m2的閘極端點至少耦接至第一節點n3，並用以接收第二訊號SH2。PMOS電晶體m2基於第二訊號SH2導通或關斷。PMOS電晶體m2的源極端點耦接第二電壓供應節點2N。

PMOS電晶體m3的閘極端點至少耦接至節點n22，並用以接收輸入訊號INB。PMOS電晶體m3基於輸入訊號INB導通或關斷。PMOS電晶體m3的汲極端點至少耦接第一節點n3。PMOS電晶體m1的汲極端點和PMOS電晶體m3的源極端點在節點n1彼此耦接。

PMOS電晶體m4的閘極端點至少耦接至節點n20，並用以接收輸入訊號IN。PMOS電晶體m4基於輸入訊號IN導通或關斷。PMOS電晶體m4的汲極端點至少耦接第二節點n4。PMOS電晶體m2的汲極端點和PMOS電晶體m4的源極端點在節點n2彼此耦接。

NMOS電晶體m7(統稱為第三組電晶體)與NMOS電晶體m8(統稱為第四組電晶體)分別耦接至一參考供應節點VSS(為簡潔之故，於下述內容中在此參考供應節點的參考供應電壓亦以VSS標記)。

NMOS電晶體m7的閘極端點至少耦接至節點n22，並用以接收輸入訊號INB。NMOS電晶體m7基於輸入 訊號INB導通或關斷。NMOS電晶體m7的源極端點至少耦接參考供應節點VSS。

NMOS電晶體m8的閘極端點至少耦接至節點n20，並用以接收輸入訊號IN。NMOS電晶體m8基於輸入訊號IN導通或關斷。NMOS電晶體m8的源極端點至少耦接參考供應節點VSS。

NMOS電晶體m5(統稱為第五組電晶體)耦接於NMOS電晶體m7與第一節點n3之間。

NMOS電晶體m5的閘極端點至少耦接至節點n30，並用以接收致能訊號EN。NMOS電晶體m5基於致能訊號EN導通或關斷。NMOS電晶體m5的汲極端點和PMOS電晶體m3的汲極端點在第一節點n3彼此耦接。NMOS電晶體m5的源極端點和NMOS電晶體m7的汲極端點彼此耦接。

NMOS電晶體m6(統稱為第六組電晶體)耦接於NMOS電晶體m8與第二節點n4之間。

NMOS電晶體m6的閘極端點至少耦接至節點n30，並用以接收致能訊號EN。NMOS電晶體m6基於致能訊號EN導通或關斷。NMOS電晶體m6的汲極端點和PMOS電晶體m4的汲極端點在第二節點n4彼此耦接。NMOS電晶體m6的源極端點和NMOS電晶體m8的汲極端點彼此耦接。

NMOS電晶體m5、NMOS電晶體m7、PMOS電晶體m1和PMOS電晶體m3稱為位準移位器電路210的第一輸入路徑。NMOS電晶體m6、NMOS電晶體m8、PMOS電晶體m2和PMOS電晶體m4被稱為位準移位器電路210的 第二輸入路徑。位準移位器電路210的第一輸入路徑和第二輸入路徑透過致能訊號EN被致能或停用。

回授電路220是第1A圖的回授電路120的實施例，而類似的詳細描述將省略。回授電路220用以接收致能訊號EN、反相致能訊號ENB和回授訊號FS1。回授電路220至少耦接到第二電壓供應節點2N或位準移位器電路210的第一節點n3。回授電路220包含PMOS電晶體m9、m11以及NMOS電晶體m13、m15。PMOS電晶體m9、m11以及NMOS電晶體m13、m15中的每一者都用以在VDDO電壓域中操作。

PMOS電晶體m9的閘極端點至少耦接至輸出電路240的節點n6，並用以接收回授訊號FS1。PMOS電晶體m9基於回授訊號FS1導通或關斷。PMOS電晶體m9的源極端點耦接第二電壓供應節點2N。PMOS電晶體m9的汲極端點耦接PMOS電晶體m11的源極端點。

PMOS電晶體m11的閘極端點至少耦接至節點n30，並用以接收致能訊號EN。PMOS電晶體m11基於致能訊號EN導通或關斷。PMOS電晶體m11的汲極端點至少耦接第一節點n3。

NMOS電晶體m13的閘極端點至少耦接至節點n32，並用以接收反相致能訊號ENB。NMOS電晶體m13基於反相致能訊號ENB導通或關斷。NMOS電晶體m13的汲極端點和PMOS電晶體m11的汲極端點在第一節點n3彼此耦接。NMOS電晶體m13的源極端點和NMOS電晶體m15的汲極端點彼此耦接。

NMOS電晶體m15的閘極端點至少耦接至輸出電路240的節點n6，並用以接收回授訊號FS1。在一些實施例中，NMOS電晶體m15的閘極端點、輸出電路240的節點n6與PMOS電晶體m9的閘極端點中的每一者耦接在一起。NMOS電晶體m15基於回授訊號FS1導通或關斷。NMOS電晶體m15的源極端點至少耦接參考供應節點VSS。

NMOS電晶體m13的汲極端點、PMOS電晶體m11的汲極端點、NMOS電晶體m5的汲極端點、PMOS電晶體m3的汲極端點及PMOS電晶體m2的閘極端點中的每一者在第一節點n3彼此耦接。

NMOS電晶體m13、NMOS電晶體m15、PMOS電晶體m9和PMOS電晶體m11稱為回授電路220的第一回授路徑。

回授電路220或位準移位器電路210用以設定相應於第二訊號SH2的第一節點n3的電壓。回授電路220的NMOS電晶體m13、m15以及PMOS電晶體m9、m11或位準移位器電路210的NMOS電晶體m5、m7及PMOS電晶體m1、m3用以設定第一節點n3的電壓。

例如，在一些實施例中，若NMOS電晶體m5、m7導通，NMOS電晶體m5、m7用以將第一節點n3拉向參考供應電壓VSS。類似地，在一些實施例中，若NMOS電晶體m13、m15導通，NMOS電晶體m13、m15用以將第一節點n3拉向參考供應電壓VSS。例如，在一些實施例中，若PMOS電晶體m1、m3導通，PMOS電晶體m1、m3用以將第一節點n3 拉向供電電壓VDDO。類似地，在一些實施例中，若PMOS電晶體m9、m11導通，PMOS電晶體m9、m11用以將第一節點n3拉向供電電壓VDDO。

回授電路230是第1A圖的回授電路130的實施例，而類似的詳細描述將省略。回授電路230用以接收致能訊號EN、反相致能訊號ENB和回授訊號FS2。回授電路230至少耦接到第二電壓供應節點2N或位準移位器電路210的第二節點n4。回授電路230包含PMOS電晶體m10、m12以及NMOS電晶體m14、m16。PMOS電晶體m10、m12以及NMOS電晶體m14、m16中的每一者用以在VDDO電壓域中操作。

PMOS電晶體m10的閘極端點至少耦接至輸出電路240的節點n7，並用以接收回授訊號FS2。PMOS電晶體m10基於回授訊號FS2導通或關斷。PMOS電晶體m10的源極端點耦接第二電壓供應節點2N。PMOS電晶體m10的汲極端點耦接PMOS電晶體m12的源極端點。

PMOS電晶體m12的閘極端點至少耦接至節點n30，並用以接收致能訊號EN。PMOS電晶體m12基於致能訊號EN導通或關斷。PMOS電晶體m12的汲極端點至少耦接第二節點n4。

NMOS電晶體m14的閘極端點至少耦接至節點n32，並用以接收反相致能訊號ENB。NMOS電晶體m14基於反相致能訊號ENB導通或關斷。NMOS電晶體m14的汲極端點和PMOS電晶體m12的汲極端點在第二節點n4彼此耦接。 NMOS電晶體m14的源極端點與NMOS電晶體m16的汲極端點彼此耦接。

NMOS電晶體m16的閘極端點至少耦接至輸出電路240的節點n7，並用以接收回授訊號FS2。在一些實施例中，NMOS電晶體m16的閘極端點、輸出電路240的節點n7和PMOS電晶體m10的閘極端點中的每一者耦接在一起。NMOS電晶體m16基於回授訊號FS2導通或關斷。NMOS電晶體m16的源極端點至少耦接參考供應節點VSS。

NMOS電晶體m14、NMOS電晶體m16、PMOS電晶體m10、PMOS電晶體m12被稱為回授電路230的第二回授路徑。回授電路220的第一回授路徑和回授電路230的第二回授路徑透過致能訊號EN被致能或停用。

回授電路230或位準移位器電路210用以設定相應於第一訊號SH1的第二節點n4的電壓。回授電路230的NMOS電晶體m14、m16以及PMOS電晶體m10和M12或位準移位器電路210的NMOS電晶體m6、m8以及PMOS電晶體m2、m4用以設定第二節點n4的電壓。

例如，在一些實施例中，若NMOS電晶體m6、m8導通，NMOS電晶體m6、m8用以將第二節點n4拉向參考供應電壓VSS。類似地，在一些實施例中，若NMOS電晶體m14、m16導通，NMOS電晶體m14、m16用以將第二節點n4拉向參考供應電壓VSS。例如，在一些實施例中，若PMOS電晶體m2、m4導通，PMOS電晶體m2、m4用以將第二節點n4拉向供電電壓VDDO。類似地，在一些實施例中，若PMOS 電晶體m10、m12導通，PMOS電晶體m10、m12用以將第二節點n4拉向供應電壓VDDO。

位準移位器電路210和回授電路220、230以互補的方式操作。例如，在一些實施例中，若位準移位器電路210被致能，則停止回授電路220、230，反之亦然。例如，在一些實施例中，若位準移位器電路210被停用，則致能回授電路220、230，反之亦然。

例如，在一些實施例中，若位準移位器電路210被致能，則位準移位器電路210的第一輸入路徑的NMOS電晶體m5和位準移位器電路210的第二輸入路徑的NMOS電晶體m6將透過致能訊號EN致能或開啟。類似地，若回授電路220和回授電路230被停用，則回授電路220的第一回授路徑的NMOS電晶體m13和回授電路230的第二回授路徑的NMOS電晶體m14將被反相致能訊號ENB停用或關斷，回授電路220的第一回授路徑的PMOS電晶體m11和回授電路230的第二回授路徑的PMOS電晶體m12將透過致能訊號EN被停用或關斷。

例如，在一些實施例中，若位準移位器電路210被停用，則位準移位器電路210的第一輸入路徑的NMOS電晶體m5和位準移位器電路210的第二輸入路徑的NMOS電晶體m6將透過致能訊號EN而被停用或關斷。類似地，若回授電路220和回授電路230被致能，則回授電路220的第一回授路徑的NMOS電晶體m13和回授電路230的第二回授路徑的NMOS電晶體m14透過反相致能訊號ENB被致能或導 通，回授電路220的第一回授路徑的PMOS電晶體m11和回授電路230的第二回授路徑的PMOS電晶體m12被致能或導通。

在一些實施例中，若致能訊號EN具有高邏輯值(例如，1)，則位準移位器電路210和NMOS電晶體m5、m6被致能，回授電路220的NMOS電晶體m13和PMOS電晶體m11被停用，回授電路230的NMOS電晶體m14和PMOS電晶體m12被停用。在這些實施例中，若位準移位器電路210被致能或回授電路220和230被停用，則位準移位器電路210將輸出輸入訊號IN的位準移位版本(例如，第一訊號SH1或第二訊號SH2)，而輸出電路240的輸出訊號OUT將相應於輸入訊號IN的位準移位版本(例如，第一訊號SH1或第二訊號SH2)。

在一些實施例中，若EN具有低邏輯值(例如，0)，則位準移位器電路210和NMOS電晶體m5、m6被停止，回授電路220的NMOS電晶體m13和PMOS電晶體m11被致能，以及回授電路230的NMOS電晶體m14和PMOS電晶體m12被致能。在這些實施例中，若位準移位器電路210被停用或回授電路220、230被致能，輸出電路240將輸出相應於輸出訊號OUT的先前或閂鎖狀態的輸出訊號OUT。

在位準移位器電路210、回授電路220和回授電路230中用於致能訊號EN、反相致能訊號ENB、電晶體類型或配置的其它值均在本案的範圍內。

輸出電路240是第1A圖的輸出電路140的實施 例，而類似的詳細描述將省略。輸出電路240用以至少接收致能訊號EN、反相致能訊號ENB或第一訊號SH1。輸出電路240用以至少響應第一訊號SH1、致能訊號EN或反相致能訊號ENB至少產生輸出訊號OUT或回授訊號組FS。輸出電路240至少與第二電壓供應節點2N、位準移位器電路210的第二節點n4、回授電路220或回授電路230耦接。輸出電路240用於輸出回授訊號FS1至回授電路220，及輸出回授訊號FS2至輸出電路230。

輸出電路240包含PMOS電晶體m20、m21、NMOS電晶體m22、m23、反相器242、反相器244、反相器246、反相器248、反相器250和傳輸閘252。PMOS電晶體m20、m21、NMOS電晶體m22，M23、反相器242、244、246、248、250以及傳輸閘252的每一者用以在VDDO電壓域中操作。

PMOS電晶體m20、m21和NMOS電晶體m22、m23透過第二節點n4耦接到位準移位器電路210和回授電路230。PMOS電晶體m20、m21以及NMOS電晶體m22、m23用以響應至少第一訊號SH1、致能訊號EN或反相致能訊號ENB產生輸出訊號OUT。

在一些實施例中，若致能訊號EN是具有高邏輯位準，PMOS電晶體m20、m21以及NMOS電晶體m22、m23用以作為反相器。

PMOS電晶體m20的閘極端點至少耦接至NMOS電晶體m23的閘極端點或位準移位器電路210的第二 節點n4。PMOS電晶體m20的閘極端點和NMOS電晶體m23的閘極端點用以接收第一訊號SH1。PMOS電晶體m20基於第一訊號SH1導通或關斷。PMOS電晶體m20的源極端點耦接第二電壓供應節點2N。PMOS電晶體m20的汲極端點耦接PMOS電晶體m21的源極端點。

PMOS電晶體m21的閘極端點至少耦接至節點n32，並用以接收反相致能訊號ENB。PMOS電晶體m21基於反相致能訊號ENB導通或關斷。PMOS電晶體m21的汲極端點、NMOS電晶體m22的汲極端點、反相器242的輸入端點、反相器248的輸入端點、傳輸閘252的輸出端點和節點n5中的每一者彼此耦接。

NMOS電晶體m22的閘極端點耦接至少至節點n30，並用以接收致能訊號EN。NMOS電晶體m22基於致能訊號EN導通或關斷。NMOS電晶體m22的源極端點和NMOS電晶體m23的汲極端點彼此耦接。

NMOS電晶體m23的閘極端點至少耦接至PMOS電晶體m20的閘極端點或位準移位器電路210的第二節點n4。NMOS電晶體m23的閘極端點用以接收第一訊號SH1。NMOS電晶體m23基於第一訊號SH1導通或關斷。NMOS電晶體m23的源極端點至少耦接參考供應節點VSS。

NMOS電晶體m14的汲極端點、PMOS電晶體m12的汲極端點、NMOS電晶體m6的汲極端點、PMOS電晶體m4的汲極端點、PMOS電晶體m1的閘極端點、PMOS電晶體m20的閘極端點和NMOS電晶體m23的閘極端點中的每 一者在第二節點n4處彼此耦接。

反相器242耦接於節點n5與節點n8之間。反相器242用以響應於輸出訊號OUT而產生反相輸出訊號OUTB。反相器242的輸入端點至少耦接至PMOS電晶體m21的汲極端點、NMOS電晶體m22的汲極端點、傳輸閘252的輸出端點或節點n5。反相器242的輸入端點用以至少從節點n5接收輸出訊號OUT。反相器242的輸出端點至少耦接至節點n8、反相器244的輸入端點或反相器246的輸入端點。反相器242的輸出端點用以將反相輸出訊號OUTB至少輸出至節點n8、反相器244的輸入端點或反相器246的輸入端點。

反相器244耦接於節點n8與電路200的輸出節點之間。反相器244用以響應反相輸出訊號OUTB產生輸出訊號OUT。反相器244的輸入端點至少耦接至節點n8、反相器242的輸出端點或反相器246的輸入端點。反相器244的輸入端點用以從反相器242接收反相輸出訊號OUTB。反相器244的輸出端點耦接至電路200的輸出節點。反相器244的輸出端點用以輸出輸出訊號OUT至電路200的輸出節點。

反相器246耦接於節點n8與傳輸閘252之間。反相器246用以響應反相輸出訊號OUTB而產生反相輸出訊號OUTB。反相器246的輸入端點至少耦接至節點n8、反相器242的輸出端點或反相器244的輸入端點。反相器242的輸入端點用以至少從節點n8接收反相輸出訊號OUTB。反相器246的輸出端點耦接至傳輸閘252的輸入端點。反相器246的輸出端點用以輸出輸出訊號OUT至傳輸閘252的輸入端 點。

反相器248耦接於節點n5與節點n6之間。反相器248用以響應於輸出訊號OUT產生回授訊號FS1。在一些實施例中，回授訊號FS1相應於反相輸出訊號OUTB。反相器248的輸入端點至少耦接至PMOS電晶體m21的汲極端點、NMOS電晶體m22的汲極端點、傳輸閘252的輸出端點、節點n5或反相器242的輸入端點。反相器248的輸入端點用以至少從節點n5接收輸出訊號OUT。反相器248的輸出端點至少耦接至節點n6、反相器250的輸入端點、PMOS電晶體m9的閘極端點或NMOS電晶體m15的閘極端點。反相器248的輸出端點用以至少輸出回授訊號FS1至節點n6、反相器250的輸入端點、PMOS電晶體m9的閘極端點或NMOS電晶體m15的閘極端點。

反相器250耦接於節點n6與節點n7之間。反相器250用以響應於回授訊號FS1產生回授訊號FS2。在一些實施例中，回授訊號FS2相應於輸出訊號OUT。反相器250的輸入端點至少耦接至反相器248的輸出端點、節點n6、PMOS電晶體m9的閘極端點或NMOS電晶體m15的閘極端點。反相器250的輸入端點用以透過節點n6從反相器248接收回授訊號FS1。反相器250的輸出端點至少耦接至節點n7、PMOS電晶體m10的閘極端點或NMOS電晶體m16的閘極端點。反相器250的輸出端點用以至少輸出回授訊號FS2至節點n7、PMOS電晶體m10的閘極端點或NMOS電晶體m16的閘極端點。

傳輸閘252耦接於反相器246的輸出端點與節點n5之間。傳輸閘252具有用以接收致能訊號EN的第一輸入端點、用以接收反相致能訊號ENB的第二輸入端點和用以接收輸出訊號OUT的第三輸入端點。傳輸閘252具有用以輸出致能訊號EN的輸出端點。

傳輸閘252包含PMOS電晶體m24和NMOS電晶體m25。PMOS電晶體m24的閘極端點至少耦接至節點n30，並用以接收致能訊號EN。NMOS電晶體m25的閘極端點至少耦接至節點n32，並用以接收反相致能訊號ENB。PMOS電晶體m24基於致能訊號EN導通或關斷。NMOS電晶體m25基於反相致能訊號ENB導通或關斷。PMOS電晶體m24的汲極端點或源極端點之一者耦接至NMOS電晶體m25的汲極端點或源極端點中之一者，並用以作為傳輸閘252的第三輸入端點。PMOS電晶體m24的另一源極端點或汲極端點耦接至NMOS電晶體m25的另一源極端點或汲極端點，並用以作傳輸閘252的輸出端點。

傳輸閘252響應於致能訊號EN和反相致能訊號ENB被致能(例如，開啟)或停用(例如，關閉)。若被致能，則傳輸閘252用以輸出或傳遞輸出訊號OUT至少至節點n5。若被停用，則傳輸閘252不傳遞或輸出輸出訊號OUT到節點n5。

在一些實施例中，反相器242、反相器246和傳輸閘252用以作為閂鎖電路(未標注)，並用以至少響應於致能訊號EN或反相致能訊號閂鎖輸出訊號OUT的先前狀態。

在一些實施例中，若位準移位器電路210透過致能訊號EN被停用或回授電路220、230透過致能訊號EN致能，則閂鎖電路(例如，反相器242、反相器246和傳輸閘252)至少透過致能訊號EN或反相致能訊號ENB被致能，並且輸出訊號OUT為輸出訊號OUT的閂鎖或先前狀態。

在一些實施例中，若位準移位器電路210透過致能訊號EN被致能或回授電路220、230透過致能訊號EN而被禁用，則輸出訊號OUT為輸入訊號IN的位準移位版本。在這些實施例中，輸出訊號OUT也是從第一訊號SH1所反相。

在一些實施例中，藉由在位準移位器電路210的第一路徑中包含NMOS電晶體m5，及藉由在位準移位器電路210的第二路徑中包含NMOS電晶體m6，在位準移位器電路210被致能訊號EN停用時，能防止位準移位器電路210的第一路徑和第二路徑中的短路電流，從而導致相較其它實施方法有更低的功耗。

第3圖為根據本案之一實施例所繪示一種電路300的電路圖。電路300是第1A圖的積體電路100A的實施例，因此類似的詳細描述將省略。

電路300是第2圖之電路200的變化形式，因此將省略類似的詳細描述。與第2圖之電路200相比，電路300的回授訊號FS2相應於節點n5處的訊號，並且電路300的回授訊號ES1相應於節點n8處的訊號。換句話說，透過將回授電路320連接到節點n8來改變回授電路320的控制，並且透過將回授電路330連接到節點n5來改變回授電路330的控制。

與第2圖的電路200相比，回授電路320取代回授電路220，回授電路330取代回授電路230，以及輸出電路340取代輸出電路240，因此類似的詳細描述將省略。

與第2圖的輸出電路240相比，輸出電路340不包含反相器248、反相器250、節點n6和N7，因此，電路300的回授訊號FS1不由反相器248產生，電路300的回授訊號FS2不由反相器250產生。

與第2圖的回授電路220相比較，回授電路320的PMOS電晶體m9的閘極端點和回授電路320的NMOS電晶體m15的閘極端點耦接至節點n8。回授訊號FS1相應於節點n8處的訊號。

輸出電路340的節點n8至少耦接至反相器242的輸出端點、反相器244的輸入端點、反相器246的輸入端點、PMOS電晶體m9的閘極端點或NMOS電晶體m15的閘極端點。輸出電路340的反相器242用以響應於回授訊號FS2或輸出訊號OUT產生回授訊號FS1。因此，反相器242用以透過回授訊號FS1控制回授電路320。

與第2圖的回授電路230相比，回授電路330的PMOS電晶體m10的閘極端點和回授電路330的NMOS電晶體m16的閘極端點耦接至節點n5。

輸出電路340的節點n5至少耦接至PMOS電晶體m21的汲極端點、NMOS電晶體m22的汲極端點、傳輸閘252的輸出端點、反相器242的輸入端點、PMOS電晶體m10的閘極端點或NMOS電晶體m16的閘極端點。回授訊號FS2相應 於節點n5處的訊號。

電路300的回授訊號FS2由傳輸閘252或PMOS電晶體m20、m21和NMOS電晶體m22、m23產生。回授電路330用以由輸出電路340的傳輸閘252控制或由輸出電路340的PMOS電晶體m20、m21和NMOS電晶體m22、m23控制。回授電路330由回授訊號FS2控制。

在一些實施例中，藉由在位準移位器電路210的第一路徑中包含NMOS電晶體m5，以及藉由在位準移位器電路210的第二路徑中包含NMOS電晶體m6，在位準移位器電路210被致能訊號EN停用時，能防止位準移位器電路210的第一路徑和第二路徑中的短路電流，從而導致較其它實施方法有更低的功耗。在一些實施例中，透過使用不同的輸出電路340，使得回授電路320耦接至節點n8，或回授電路330耦接至節點n5，電路300包含較其它實施方法更少的電路元件，導致較其它實施方法有更低的功耗和更小的面積。

第4圖為根據本案之一實施例所繪示一種電路400的電路圖。電路400是第1A圖的積體電路100A的實施例，因此類似的詳細描述將省略。

電路400是第2圖的電路200的變化形式，因此類似的詳細描述將省略。與第2圖的電路200相比較，回授電路420和回授電路430用以輔助閂鎖輸出訊號OUT。此外，與第2圖的電路200相比，電路400的回授訊號FS2相應於節點n5處的訊號，以及電路400的回授訊號FS1相應於節點n6處的訊號。換句話說，透過將回授電路420連接到節點n6來改變 回授電路420的控制，以及透過將回授電路430連接到節點n5來改變回授電路430的控制。更進一步說，與第2圖的電路200相比，回授電路420和回授電路430用以閂鎖輸出訊號OUT。

與第2圖的電路200相比較，輸入電路402取代輸入電路202，位準移位器電路410取代位準移位器電路210，回授電路420取代回授電路220，回授電路430取代回授電路230，以及輸出電路440取代輸出電路240，因此類似的詳細描述將省略。

輸入電路402是第1A圖、第1B圖的輸入電路202的實施例，而類似的詳細描述將省略。

輸入電路402是第2圖的輸入電路202的變化形式，輸入電路402包含反相器202a、反相器402a和PMOS電晶體m0。反相器402a耦接至反相器202a和PMOS電晶體m0的每一者。為了便於說明，反相器202a、反相器402a和PMOS電晶體m0未顯示為彼此耦接。反相器202a的輸出端點(例如，節點n22)耦接至反相器402a的輸入端點。反相器402a透過第一電壓供應節點1N耦接到PMOS電晶體m0。反相器402a用以在VDDI電壓域中操作。反相器402a用以響應於輸入訊號INB產生輸入訊號INBB。反相器402a的輸入端點用以接收輸入訊號INB。反相器402a的輸出端點(例如，節點n24)用以輸出輸入訊號INBB。輸入電路402、反相器202a和反相器402a耦接到位準移位器電路410。為了便於說明，輸入電路402、反相器202a和反相器402a未顯示為耦接到位準移位器電路410。PMOS電晶體m0用以向第一電壓供應節點1N、反相器 202a和反相器402a提供供應電壓VDDI。與第2圖的輸入電路200相比，PMOS電晶體m0的源極端點耦接到第一電壓供應節點1N、反相器202a和反相器402a。在一些實施例中，開啟至電路400的輸入電源包含響應於電源致能訊號Pin導通PMOS電晶體m0，使得PMOS電晶體m0向第一電壓供應節點1N、反相器202a和反相器402a提供供應電壓VDDI。在一些實施例中，關斷至電路400的輸入電源包含響應於電源致能訊號Pin關斷PMOS電晶體m0，使得PMOS電晶體m0不向第一電壓供應節點1N、反相器202a和反相器402a提供供應電壓VDDI。輸入電路402中電晶體的其它類型亦在本案的範圍內。

與第2圖的位準移位器電路210相比，位準移位器電路410的PMOS電晶體m3的閘極端點和位準移位器電路410的NMOS電晶體m7的閘極端點耦接至輸入電路402的節點n22，並用以接收輸入訊號INB。與第2圖的位準移位器電路210相比，位準移位器電路410的PMOS電晶體m4的閘極端點與位準移位器電路410的NMOS電晶體m8的閘極端點耦接至輸入電路402的節點n24，並用以接收輸入訊號INBB。

與第2圖的輸出電路240相比，輸出電路440包含反相器442、反相器448及反相器450。輸出電路440與反相器442、448、450用以在VDDO電壓域中操作。

反相器442耦接於位準移位器電路410的第二節點n4與電路400的節點n5之間。反相器442用於響應於第一訊號SH1產生輸出訊號OUT(例如，回授訊號FS2)。在一 些實施例中，輸出訊號OUT相應於回授訊號FS2。反相器442的輸入端點至少耦接至位準移位器電路410的第二節點n4。反相器442的輸入端點用以從位準移位器電路410接收第一訊號SH1。反相器442的輸出端點至少耦接至反相器448的輸入端點或電路400的節點n5。反相器442的輸出端點用以將輸出訊號OUT至少輸出至反相器448的輸入端點或節點n5。

反相器448耦接於節點n5與節點n6之間。反相器448用以響應於輸出訊號OUT(例如，回授訊號FS2)產生反相輸出訊號OUTB(例如，回授訊號FS1)。在一些實施例中，反相輸出訊號OUTB相應於回授訊號FS1。反相器448的輸入端點至少耦接至反相器442的輸出端點或節點n5。反相器448的輸入端點用以至少從節點n5接收輸出訊號OUT。反相器448的輸出端點至少耦接至節點n6或反相器450的輸入端點。反相器448的輸出端點用以至少將反相輸出訊號OUTB輸出至節點n6或反相器450的輸入端點。

反相器450耦接於節點n6與電路400的輸出節點之間。反相器450用以響應反相輸出訊號OUTB產生輸出訊號OUT。反相器450的輸入端點至少耦接至節點n6或反相器448的輸出端點。反相器450的輸入端點用以從反相器448接收反相輸出訊號OUTB。反相器450的輸出端點耦接至電路400的輸出節點。反相器450的輸出端點用以輸出輸出訊號OUT至電路400的輸出節點。

與第2圖的回授電路220相比較，回授電路420的PMOS電晶體m9的閘極端點和回授電路420的NMOS電晶 體m15的閘極端點至少耦接至節點n6。回授訊號FS1相應於節點n6處的訊號。

輸出電路440的節點n6至少耦接至反相器448的輸出端點、反相器450的輸入端點、PMOS電晶體m9的閘極端點或NMOS電晶體m15的閘極端點。輸出電路440的反相器448用以響應於回授訊號FS2或輸出訊號OUT產生回授訊號FS1。因此，反相器448用以透過回授訊號FS1控制回授電路420。

與第2圖的回授電路230比較，回授電路430的PMOS電晶體m10的閘極端點和回授電路430的NMOS電晶體m16的閘極端點耦接至節點n5。回授訊號FS2相應於節點n5處的訊號。

輸出電路440的節點n5至少耦接至反相器448的輸入端點、反相器442的輸出端點、PMOS電晶體m10的閘極端點或NMOS電晶體m16的閘極端點。輸出電路440的反相器442用以響應於第一訊號SH1產生回授訊號FS2(或反相輸出訊號OUTB)。因此，反相器442用以透過回授訊號FS2控制回授電路430。

在一些實施例中，藉由在位準移位器電路410的第一路徑中包含NMOS電晶體m5，及藉由在位準移位器電路410的第二路徑中包含NMOS電晶體m6，在位準移位器電路410被致能訊號EN停用時，能防止位準移位器電路410的第一路徑和第二路徑中的短路電流，從而導致較其它實施方法更低的功耗。在一些實施例中，透過使用不同的輸出電路440， 使回授電路420耦接至節點n6或回授電路430耦接至節點n5，電路400包含比其它實施方法更少的電路元件，導致較其他實施方式有較少的功耗且面積小於其它實施方式。在一些實施例中，透過使用電路400，回授電路420和回授電路430用以有輔助閂鎖輸出訊號OUT，因此，電路400比其它實施方法包含更少的電路元件，導致較其他實施方式有較少的功耗且面積小於其它實施方式。

第5圖為根據本案之一實施例所繪示一種電路500的電路圖。電路500是第1B圖的積體電路100B的實施例，因此類似的詳細描述將省略。

電路500包含致能電路204、輸入電路402、位準移位器電路510、回授電路520、回授電路530和輸出電路540。位準移位器電路510是第1B圖的位準移位器電路110’的實施例，類似的詳細描述將省略。回授電路520、530是第1B圖相應回授電路120’、130’的實施例，類似的詳細描述將省略。輸出電路540是第1B圖的輸出電路140’的實施例，而類似的詳細描述將省略。

電路500是第4圖的電路400的變化形式，因此類似的詳細描述將省略。與第4圖的電路400相比，回授訊號組FS(FS1，FS2)由位準移位器電路510產生。因此，第5圖的第一訊號SH1相應於回授訊號FS1，以及第1B圖的第二訊號SH2相應於回授訊號FS2。

與第4圖的電路400相比較，位準移位器電路510取代位準移位器電路410，回授電路520取代回授電路420， 回授電路530取代回授電路430，以及輸出電路540取代輸出電路440，因此類似的詳細描述將省略。

與第2圖至第4圖、及第8圖相比，第5圖或第6圖至第7圖和第9圖(於下面描述)的輸出電路540不閂鎖輸出訊號OUT。在一些實施例中，回授電路520、530用以至少響應於回授訊號FS1(第一訊號SH1)、回授訊號FS2(第二訊號SH2)、致能訊號EN、反相致能訊號ENB、輸入訊號INB或輸入訊號INBB，閂鎖或維持輸出訊號OUT的先前狀態。

與第4圖的輸出電路440相比較，輸出電路540不包含反相器448、反相器450、節點n5和節點n6。輸出電路540的反相器442的輸出端點耦接到電路500的輸出節點。與第4圖的輸出電路440相比，輸出電路540不產生電路500的回授訊號FS1和回授訊號FS2。

與第4圖的位準移位器電路410和回授電路420相比較，回授電路520的PMOS電晶體m9的閘極端點、回授電路520的NMOS電晶體m15的閘極端點、位準移位器電路510的PMOS電晶體m1的閘極端點和第二節點n4中的每一者彼此耦接。回授訊號FS1相應於第二節點n4處的第一訊號SH1。在一些實施例中，電路500的回授訊號FS1由位準移位器電路510或回授電路530產生。在一些實施例中，位準移位器電路510或回授電路530用以透過回授訊號FS1控制回授電路520。

與第4圖的位準移位器電路410和回授電路430相比，回授電路530的PMOS電晶體m10的閘極端點、回授 電路530的NMOS電晶體m16的閘極端點、位準移位器電路510的PMOS電晶體m2的閘極端點和第一節點n3中的每一者彼此耦接。回授訊號FS2相應於第一節點n3處的第二訊號SH2。在一些實施例中，電路500的回授訊號FS2由位準移位器電路510或回授電路520產生。在一些實施例中，位準移位器電路510或回授電路520用以透過回授訊號FS2控制回授電路530。

在一些實施例中，回授電路520和回授電路530用以至少響應於回授訊號FS1(第一訊號SH1)、回授訊號FS2(第二訊號SH2)、致能訊號EN、反相致能訊號ENB、輸入訊號INB或輸入訊號INBB閂鎖或維持輸出訊號OUT的先前狀態。在一些實施例中，位準移位器電路510用以輔助回授電路520及回授電路530閂鎖或維持輸出訊號OUT的前一高位準狀態(例如，VDDO)。

在一些實施例中，藉由在位準移位器電路510的第一路徑中包含NMOS電晶體m5，以及藉由在位準移位器電路510的第二路徑中包含NMOS電晶體m6，在位準移位器電路510被致能訊號EN停用時，能防止位準移位器電路510的第一路徑和第二路徑中的短路電流，從而導致較其它實施方法更低的功耗。在一些實施例中，透過使用在電路500中的不同輸出電路540，電路500比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗和更小的面積。在一些實施例中，透過使用電路500，回授電路520和回授電路530用以閂鎖輸出訊號OUT，因此，電路500具有比其它方法更少的電 路元件，導致比其它方法有更低的功耗和更少的面積。在一些實施例中，透過使用電路500，位準移位器電路510、回授電路520和回授電路530用以產生回授訊號FS1和回授訊號FS2，並用以閂鎖輸出訊號OUT，因此，電路500比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗。

第6圖為根據本案之一實施例所繪示一種電路600的電路圖。電路600是第1B圖的積體電路100B的實施例，因此類似的詳細描述將省略。

電路600是第5圖的電路500的變化形式，因此類似的詳細描述將省略。與第5圖的電路500相比較，至少回授電路620或630不包含用以閂鎖第一節點n3或第二節點n4之高位準狀態(例如，VDDO)的上拉電晶體裝置。換句話說，位準移位器電路610的至少一個上拉電晶體裝置用以閂鎖第一節點n3或第二節點n4的高位準狀態(例如，VDDO)。

與第5圖的電路500相比，位準移位器電路610取代位準移位器電路510，回授電路620取代回授電路520，以及回授電路630取代回授電路530，因此類似的詳細描述將省略。

與第5圖的位準移位器電路510相比較，位準移位器電路610不包含PMOS電晶體m3和PMOS電晶體m4。在一些實施例中，PMOS電晶體m1的汲極直接耦接到第一節點n3。在一些實施例中，PMOS電晶體m2的汲極直接耦接到第二節點n4。

與第5圖的回授電路520相比，回授電路620不 包含PMOS電晶體m9和PMOS電晶體m11。換句話說，回授電路620不包含將第一節點n3拉向供應電壓VDDO的上拉電晶體。藉由不包含PMOS電晶體m9和PMOS電晶體m11，回授電路620不用以將第一節點n3拉向供應電壓VDDO，以及位準移位器電路610的PMOS電晶體m1若導通，則用以將第一節點n3拉向供應電壓VDDO。

與第5圖的回授電路520相比，回授電路630不包含PMOS電晶體m10和PMOS電晶體m12。換句話說，回授電路630不包含將第二節點n4拉向供應電壓VDDO的上拉電晶體。藉由不包含PMOS電晶體m10和PMOS電晶體m12，回授電路630不用以將第二節點n4拉向供應電壓VDDO，以及位準移位器電路610的PMOS電晶體m2若導通，則用以將第二節點n4拉向供應電壓VDDO。在一些實施例中，位準移位器電路610用以閂鎖或維持輸出訊號OUT的先前一高準位狀態(例如，VDDO)。

在一些實施例中，藉由在位準移位器電路610的第一路徑中包含NMOS電晶體m5，以及藉由在位準移位器電路610的第二路徑中包含NMOS電晶體m6，在位準移位器電路610被致能訊號EN停用時，能防止位準移位器電路610的第一路徑和第二路徑中的短路電流，從而導致較其它實施方法更低的功耗。在一些實施例中，透過在電路600中使用不同的輸出電路540，電路600比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗。

在一些實施例中，透過使用電路600，回授電路 620和回授電路630用於閂鎖輸出訊號OUT，因此，電路600比其它實施方法包含更少的電路元件，導致和其它實施方法比有更低的功耗和更小的面積。在一些實施例中，透過使用電路600，位準移位器電路510、回授電路620和回授電路630，用於產生回授訊號FS1和回授訊號FS2，並用以閂鎖輸出訊號OUT，因此，電路600比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗。

在一些實施例中，透過使用電路600，位準移位器電路610、回授電路620和回授電路630用於閂鎖輸出訊號OUT，因此，電路600比其它方法包含更少的電路元件，導致和其它方法比有更低的功耗和更小的面積。在一些實施例中，透過使用電路600，位準移位器電路610、回授電路620和回授電路630，用於產生回授訊號FS1和回授訊號FS2，因此，電路600比其它實施方法包含更少的電路元件，導致和其它實施方法比有更低的功耗和更小的面積。

第7圖為根據本案之一實施例所繪示一種電路700的電路圖。電路700是第1B圖的積體電路100B的實施例，因此類似的詳細描述將省略。

電路700是第5圖的電路500的變化形式，因此類似的詳細描述將省略。與第5圖的電路500相比，至少回授電路720或730中的電晶體數減少。

與第5圖的電路500相比，回授電路720取代回授電路520，回授電路730取代回授電路530，因此類似的詳細描述將省略。

與第5圖的回授電路520相比，回授電路720至少不包含NMOS電晶體m13。換句話說，回授電路720至少在回授電路720的第一路徑中少包含一個下拉電晶體。在一些實施例中，藉由至少不包含NMOS電晶體m13，簡化回授電路720的控制。在一些實施例中，藉由至少不包含NMOS電晶體m13，於回授電路720中的致能電路204和電晶體之間利用較少連接，降低訊號路由的複雜性。在一些實施例中，回授電路720的NMOS電晶體m15的汲極直接至少耦接到第一節點n3。回授電路720的其它配置方式、電晶體數量或電晶體類型在本案的範圍內。

與第5圖的回授電路530相比，回授電路730至少不包含NMOS電晶體m13。換句話說，回授電路730至少在回授電路730的第一路徑中少包含一下拉的電晶體。在一些實施例中，藉由不包含至少NMOS電晶體m14，簡化了回授電路730的控制。在一些實施例中，藉由不包含至少NMOS電晶體m14，於回授電路730中的致能電路204和電晶體之間利用較少連接，降低訊號路由的複雜度。在一些實施例中，回授電路730的NMOS電晶體m16的汲極直接至少耦接到第二節點n4。回授電路730的其它配置方式、電晶體數量或電晶體類型在本案的範圍內。

在一些實施例中，藉由在位準移位器電路710的第一路徑中包含NMOS電晶體m5，以及藉由在位準移位器電路710的第二路徑中包含NMOS電晶體m6，在位準移位器電路710被致能訊號EN停用時，能防止位準移位器電路710的 第一路徑和第二路徑中的短路電流，從而導致較其它實施方法有更低的功耗。在一些實施例中，透過在電路700中使用不同的輸出電路540，電路700比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗。在一些實施例中，透過使用電路700，位準移位器電路510、回授電路720和回授電路730用於閂鎖輸出訊號OUT，因此，電路700比其它實施方法包含更少的電路元件，導致較其它方法有更低的功耗和更小的面積。在一些實施例中，透過使用電路700，位準移位器電路610、回授電路720和回授電路730用於產生回授訊號FS1和回授訊號FS2，因此，電路700比其它實施方法包含更少的電路元件，導致和其它實施方法比有更低的功耗更小的面積。

在一些實施例中，透過不包含至少NMOS電晶體m13或m14，簡化回授電路720或回授電路730的控制。在一些實施例中，藉由至少不包含NMOS電晶體m13或m14，於回授電路720或回授電路730中的致能電路204和電晶體m13或m14之間利用較少連接，從而降低電路700中訊號路由的複雜度，因此，電路700比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗和更小的面積。

第8圖為根據本案之一實施例所繪示一種電路800的電路圖。電路800是第1A圖的積體電路100A的實施例，因此類似的詳細描述將省略。

電路800是第4圖的電路400的變化形式，因此類似的詳細描述將省略。與第4圖的電路400相比，位準移位器電路810取代位準移位器電路410，位準移位器電路810具 有比位準移位器電路410更寬的工作電壓範圍。

與第4圖的電路400相比較，位準移位器電路810取代位準移位器電路410，回授電路820取代回授電路420，回授電路830取代回授電路430，輸出電路840代替輸出電路440，因此類似的詳細描述將省略。

與第4圖的輸出電路440相比較，輸出電路840的節點n6和n7取代相應的節點n5和n6，因此類似的詳細描述將省略。電路800的回授訊號FS2相應於節點n6處的訊號，電路800的回授訊號FS1相應於節點n7處的訊號。

與第4圖的位準移位器電路410相比較，位準移位器電路810包含位準移位器電路810a和位準移位器電路810b。位準移位器電路810b的節點n5相應於位準移位器810的輸出節點。

位準移位器電路810a是第4圖的位準移位器電路410的變化形式，因此類似的詳細描述將省略。與第4圖的位準移位器電路410相比較，位準移位器電路810a的PMOS電晶體m3是於二極體耦接的配置中，位準移位器電路810a的PMOS電晶體m4於二極體耦接的配置中。因此，位準移位器電路810a的PMOS電晶體m3的閘極端點至少在第一節點n3耦接PMOS電晶體m3的汲極端點。類似地，位準移位器電路810a的PMOS電晶體m4的閘極端點至少在第二節點n4處耦接PMOS電晶體m4的汲極端點。

在位準移位器電路810a中，PMOS電晶體m3的閘極端點、PMOS電晶體m3的汲極端點、PMOS電晶體m2 的閘極端點、PMOS電晶體m11的汲極端點、NMOS電晶體m13的汲極端點、NMOS電晶體m13的汲極端點、NMOS電晶體m5的汲極端點和第一節點n3中的每一者相互耦接。

位準移位器電路810b耦接在第二節點n4、節點n2和節點n5之間。位準移位器電路810b用以接收輸入訊號IN。位準移位器電路810b用以輸出第二節點n4的電壓或節點n2的電壓至節點n5。位準移位器電路810b用以響應於輸入訊號IN輸出或傳遞第二節點n4的電壓或節點n2的電壓至輸出電路840。

位準移位器電路810b包含NMOS電晶體m33和PMOS電晶體m32。

PMOS電晶體m32的閘極端點至少耦接至節點n20，並用以接收輸入訊號IN。PMOS電晶體m32基於輸入訊號IN導通或關斷。PMOS電晶體m32的源極端點、PMOS電晶體m2的汲極端點、PMOS電晶體m4的源極端點和節點n2中的每一者彼此耦接。PMOS電晶體m32的源極端點用以接收節點n2的電壓。在一些實施例中，節點n2的電壓等於參考供應電壓VSS、供應電壓VDDO或等於參考供應電壓VSS加上PMOS電晶體m4之電壓Vth的電壓，其中Vth是PMOS電晶體m4的閾值電壓。

NMOS電晶體m33的閘極端點至少耦接至節點n20，並用以接收輸入訊號IN。NMOS電晶體m33基於輸入訊號IN導通或關斷。NMOS電晶體m33的源極端點至少耦接第二節點n4。NMOS電晶體m33的汲極端點和PMOS電晶體 m32的汲極端點至少彼此耦接。NMOS電晶體m33的源極端點用以接收第二節點n4的電壓。在一些實施例中，第二節點n4的電壓等於參考供應電壓VSS、供應電壓VDDO或等於供應電壓VDDO減去PMOS電晶體m4之Vth電壓的電壓，其中Vth是PMOS電晶體m4的閾值電壓。

NMOS電晶體m33的源極端點、NMOS電晶體m30的汲極端點(下面所描述的回授電路830b的一部分)、PMOS電晶體m4的閘極端點、PMOS電晶體m4的汲極端點、PMOS電晶體m1的閘極端點和第二節點n4中的每一個彼此耦接。

NMOS電晶體m33的汲極端點、PMOS電晶體m32的汲極端點、NMOS電晶體m14的汲極端點、PMOS電晶體m12的汲極端點、反相器442的輸入端點和節點n5中的每一者彼此耦接。

PMOS電晶體m32和NMOS電晶體m33用以以互補的方式工作。例如，在一些實施例中，若PMOS電晶體m32被致能或開啟，則NMOS電晶體m33被停用或關斷，反之亦然。NMOS電晶體m33或PMOS電晶體m32用以至少將第二節點n4的電壓或節點n2的電壓作為第一訊號SH1傳遞到節點n5。

與第4圖的回授電路420相比較，回授電路820的PMOS電晶體m9的閘極端點與回授電路820的NMOS電晶體m15的閘極端點至少耦接至節點n7。回授訊號FS1相應於節點n7處的訊號。

輸出電路840的節點n7至少耦接到反相器448的輸出端點、反相器450的輸入端點、PMOS電晶體m9的閘極端點或NMOS電晶體m15的閘極端點。輸出電路840的反相器448用以響應於回授訊號FS2或輸出訊號OUT產生回授訊號FS1。因此，反相器448用以透過回授訊號FS1控制回授電路820。

與第4圖的回授電路430相比，回授電路830包含回授電路830a和回授電路830b。回授電路830a是第4圖的回授電路430的變化形式，因此類似的詳細描述將省略。

與第4圖的回授電路430相比較，回授電路830a的PMOS電晶體m10的閘極端點和回授電路830a的NMOS電晶體m16的閘極端點耦接至節點n6。回授訊號FS2相應於節點n6處的訊號。

輸出電路840的節點n6至少耦接到反相器448的輸入端點、反相器442的輸出端點、PMOS電晶體m10的閘極端點或NMOS電晶體m16的閘極端點。輸出電路840的反相器442用以響應於第一訊號SH1產生回授訊號FS2(或反相輸出訊號OUTB)。因此，反相器442用以透過回授訊號FS2控制回授電路820。

回授電路830b包含NMOS電晶體m30和NMOS電晶體m31。

NMOS電晶體m30的閘極端點至少耦接至節點n32，並用以接收反相致能訊號ENB。NMOS電晶體m30基於反相致能訊號ENB導通或關斷。NMOS電晶體m30的汲極端 點至少耦接至第二節點n4。

NMOS電晶體m31的汲極端點和NMOS電晶體m30的源極端點彼此耦接。NMOS電晶體m31的閘極端點至少耦接至輸出電路840的節點n6，並用以接收回授訊號FS2。在一些實施例中，NMOS電晶體m31的閘極端點、NMOS電晶體m16的閘極端點、輸出電路840的節點n6、PMOS電晶體m10的閘極端點、反相器442的輸出端點及反相器448的輸入端點中的每一者耦接在一起。NMOS電晶體m31基於回授訊號FS2導通或關斷。NMOS電晶體m31的源極端點至少耦接參考供應節點VSS。

在一些實施例中，藉由在位準移位器電路810的第一路徑中包含NMOS電晶體m5，以及藉由在位準移位器電路810的第二路徑中包含NMOS電晶體m6，在位準移位器電路810被致能訊號EN停用時，能防止位準移位器電路810的第一路徑和第二路徑中的短路電流，從而導致較其它實施方法有更低的功耗。在一些實施例中，透過在電路800中使用不同的輸出電路840，電路800比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗。在一些實施例中，透過使用電路800，位準移位器電路810、回授電路820和回授電路830用以閂鎖輸出訊號OUT，因此，電路800比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗和更小的面積。

在一些實施例中，透過使用位準移位器電路810a中的至少二極體耦接電晶體m3、m4、位準移位器電路810b 中的電晶體m32、m33或回授電路830，電路800具有比其它實施方法更寬的工作電壓的範圍，導致和其它實施方法比有較低的功耗及更小的面積。

第9圖為根據本案之一實施例所繪示一種電路900的電路圖。電路900是第1B圖的積體電路100B的實施例，因此類似的詳細描述將省略。

電路900是第4圖的電路400或第8圖的電路800的變化形式，因此類似的詳細描述將省略。

電路900是第8圖的電路800的變化形式，因此類似的詳細描述將省略。與第8圖的電路800相比，位準移位器電路910取代位準移位器電路810，以及位準移位器電路910用以產生回授訊號FS1和FS2。位準移位器電路910是第1B圖的位準移位器電路110’的實施例，因此類似的詳細描述將省略。

與第5圖的電路500相比較，第9圖的位準移位器電路910取代位準移位器電路510，因此位準移位器電路910具有比位準移位器電路510更寬的工作電壓範圍。

與第8圖的電路800相比較，位準移位器電路910取代位準移位器電路810，回授電路920取代回授電路820，回授電路930取代回授電路830，輸出電路540取代輸出電路440，因此類似的詳細描述將省略。位準移位器電路910是第1B圖的位準移位器電路110’的實施例，且因此類似的詳細描述將省略。

與第8圖的輸出電路840相比，電路900的輸出 電路540不產生回授訊號FS1和FS2。位準移位器電路910用以產生回授訊號FS1和FS2。

與第8圖的位準移位器電路810相比，位準移位器電路910包含位準移位器電路910a、位準移位器電路910b和位準移位器電路910c。

與第8圖的位準移位器電路810相比，位準移位器電路910的輸出節點(例如，節點n7)至少耦接至回授電路920，以及位準移位器電路910的輸出節點(例如節點n6)至少耦接至回授電路930。

回授訊號FS1相應於位準移位器電路910之輸出節點(例如，節點n7)的電壓。位準移位器電路910a和910b用以輸出回授訊號FS1至少到回授電路920。

回授訊號FS2相應於位準移位器電路910之輸出節點(例如節點n6)的電壓。位準移位器電路910a和910c用以輸出回授訊號FS1至少到回授電路930。

位準移位器電路910a是第8圖的位準移位器電路810a的變化形式，因此類似的詳細描述將省略。位準移位器電路910a透過位準移位器電路910b耦接到節點n7，並且透過位準移位器910c耦接到節點n6。

與第8圖的位準移位器電路810a相比，PMOS電晶體m3的閘極端點、PMOS電晶體m3的汲極端點、PMOS電晶體m2的閘極端點、NMOS電晶體m5的汲極端點、NMOS電晶體m36的汲極端點(下面所描述的回授電路920b的一部分)、NMOS電晶體m35的源極端點(下面所描述的回授電路 920c的一部分)以及第一節點n3中的每一者彼此耦接。

與第8圖的位準移位器電路810a相比較，PMOS電晶體m3的源極端點、PMOS電晶體m1的汲極端點、PMOS電晶體m34的源極端點(下面所描述的回授電路920c的一部分)以及節點n1中的每一者彼此耦接。

位準移位器電路910b是第8圖的位準移位器電路810b的變化形式，因此類似的詳細描述將省略。

與第8圖的位準移位器電路810b相比較，位準移位器電路910b的節點n7相應於位準移位器電路910的輸出節點。位準移位器電路910的節點n7將NMOS電晶體m33的汲極端點與PMOS電晶體m32的汲極端點彼此耦接。位準移位器電路910b的節點n7相應於節點n5，反之亦然。回授訊號FS1相應於位準移位器電路910b之輸出節點(例如，節點n7)的電壓。位準移位器電路910b用以輸出回授訊號FS1。

與位準移位器電路810b和第8圖的回授電路820相比較，NMOS電晶體m33的汲極端點、PMOS電晶體m32的汲極端點、回授電路920a(下面所描述)的PMOS電晶體m9的閘極端點、回授電路920a(下面所描述)的NMOS電晶體m15的閘極端點、回授電路920b(下面所描述)的NMOS電晶體m37的閘極端點、NMOS電晶體m14的汲極、PMOS電晶體m12的汲極、反相器442的輸入端點以及節點n7(或節點n5)中的每一者彼此耦接。

位準移位器電路910a和910c用以至少輸出回授訊號FS2至回授電路930。回授訊號FS2相應於位準移位器電 路910的另一輸出節點(例如，節點n6)的電壓。

位準移位器電路910c耦接在第一節點n3、節點n1和節點n6之間。位準移位器電路910c用以接收輸入訊號INB。位準移位器電路910c用以將第一節點n3的電壓或節點n1的電壓輸出至節點n6作為回授訊號FS2。位準移位器電路910c用以響應於輸入訊號INB將第一節點n3的電壓或節點n1的電壓作為回授訊號FS2輸出或傳遞到輸出電路840。位準移位器電路910c包含NMOS電晶體m35和PMOS電晶體m34。

PMOS電晶體m34的閘極端點至少耦接至節點n22，並用以接收輸入訊號INB。PMOS電晶體m34基於輸入訊號INB導通或關斷。PMOS電晶體m34的源極端點、PMOS電晶體m1的汲極端點、PMOS電晶體m3的源極端點與節點n1中的每一者彼此耦接。PMOS電晶體m34的源極端點用以接收節點n1的電壓。在一些實施例中，節點n1的電壓等於參考供應電壓VSS、供應電壓VDDO或等於參考供應電壓VSS加上PMOS電晶體m3的Vth電壓的電壓，其中Vth是PMOS電晶體m3的閾值電壓。

NMOS電晶體m35的閘極端點至少耦接至節點n20，並用以接收輸入訊號INB。NMOS電晶體m35基於輸入訊號INB導通或關斷。NMOS電晶體m35的源極端點至少耦接第一節點n3。NMOS電晶體m35的源極端點用以接收第一節點n3的電壓。在一些實施例中，第一節點n3的電壓等於參考供應電壓VSS、供應電壓VDDO或等於供應電壓VDO減去PMOS電晶體m3的Vth電壓的電壓，其中Vth是PMOS電晶 體m3的閾值電壓。

位準移位器電路910c的節點n6相應於位準移位器電路910的另一輸出節點。位準移位器電路910的節點n6將NMOS電晶體m35的汲極端點與PMOS電晶體m34的汲極端點彼此耦接。

NMOS電晶體m35的汲極端點、PMOS電晶體m34的汲極端點、回授電路920a的PMOS電晶體m11的閘極端點、回授電路920a的NMOS電晶體m15的閘極端點、回授電路920b(下文所描述)的NMOS電晶體的閘極端點m37和節點n6中的每一者彼此耦接。

PMOS電晶體m34和NMOS電晶體m35用以以互補的方式工作。例如，在一些實施例中，若PMOS電晶體m34被致能或開啟，則NMOS電晶體m35被停用或關斷，反之亦然。NMOS電晶體m35或PMOS電晶體m34用以將第一節點n3的電壓或節點n1的電壓作為回授訊號FS2傳遞到節點n6。

與第8圖的電路800相比，回授電路930a取代回授電路830a，回授電路930b取代回授電路830b，因此類似的詳細描述將省略。

與第8圖的回授電路830a和830b相比較，節點n6處的回授訊號FS2至少是由位準移位器電路910a或910c產生，而非輸出電路840。

回授電路930a和930b中的每一者用以接收回授訊號FS2。回授電路930a和930b透過回授訊號FS2至少被位準移位器電路910a或910c控制。

回授電路930a的PMOS電晶體m10的閘極端點、回授電路930a的NMOS電晶體m16的閘極端點和回授電路930b的NMOS電晶體m31的閘極端點用以從位準移位器電路910c接收回授訊號FS2。

與第8圖的回授電路820相比較，回授電路930的PMOS電晶體m9的閘極端點與回授電路930的NMOS電晶體m15的閘極端點至少耦接至節點n7。回授訊號FS1相應於節點n7處的訊號。

與第8圖的回授電路820相比，回授電路920包含回授電路920a和回授電路920b。回授電路920a是第8圖的回授電路820的變化形式，因此類似的詳細描述將省略。

與第8圖的回授電路820相比較，節點n7處的回授訊號FS1至少由位準移位器電路910a或910b產生，而非輸出電路840。

回授電路920a和920b中的每一個用以接收回授訊號FS1。回授電路920a和920b至少由位準移位器電路910a或910b透過回授訊號FS1控制。

回授電路920a的PMOS電晶體m9的閘極端點、回授電路920a的NMOS電晶體m15的閘極端點、回授電路920b的NMOS電晶體m37的閘極端點和輸出電路540的反相器442的輸入端點中的每一者用以從位準移位器電路910b接收回授訊號FS1。至少位準移位器電路910a或910b用以透過回授訊號FS1控制回授電路920。

回授電路920b包含NMOS電晶體m36和NMOS 電晶體m37。

NMOS電晶體m36的閘極端點至少耦接至節點n32，並用以接收反相致能訊號ENB。NMOS電晶體m36基於反相致能訊號ENB導通或關斷。NMOS電晶體m36的汲極端點至少耦接至第一節點n3。

NMOS電晶體m37的汲極端點和NMOS電晶體m36的源極端點彼此耦接。NMOS電晶體m37的閘極端點至少耦接至位準移位器電路910b的節點n7，並用以接收回授訊號FS2。NMOS電晶體m37基於回授訊號FS2導通或關斷。NMOS電晶體m37的源極端點至少耦接參考供應節點VSS。

在一些實施例中，藉由在位準移位器電路810的第一路徑中包含NMOS電晶體m5，以及藉由在位準移位器電路810的第二路徑中包含NMOS電晶體m6，在位準移位器電路810被致能訊號EN停用時，能防止位準移位器電路810的第一路徑和第二路徑中的短路電流，從而導致較其它實施方法有更低的功耗。在一些實施例中，透過在電路800中使用不同的輸出電路840，電路800比其它實施方法包含更少的電路元件，導致較其它實施方法有更低的功耗。在一些實施例中，透過使用電路800，位準移位器電路810、回授電路820和回授電路830用以閂鎖輸出訊號OUT，因此，電路800比其它實施方法包含更少的電路元件，導致和其它實施方法比有更低的功耗以及更少的面積。

在一些實施例中，透過使用電路900，位準移位器電路910、回授電路920和回授電路930用於產生回授訊號FS1 和回授訊號FS2，因此，電路900具有比其它實施方法更少的電路元件，導致有更低的功耗和比其它方法更小的面積。

在一些實施例中，透過使用位準移位器電路910a中至少二極體耦接的電晶體m3、m4、位準移位器電路910b中的電晶體m32、m33、位準移位器電路910c中的電晶體m34、m35、回授電路920或回授電路930，電路900具有比其它實施方法更寬的工作電壓範圍，比其它實施方法更低的功耗和更小的面積。

第10A圖及第10B圖為根據本案之一實施例所繪示一種操作一電路之方法1000的流程圖，該電路如第1A圖、第1B圖、第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖所示的電路。應理解的是，可在第10A圖中描述之方法1000的操作期間前、期中或之後執行額外操作，並且這些其它過程在本文中僅會有簡要描述。可以理解的是，方法1000利用第1A圖、第1B圖的電路100A、100B或相應於第2圖至第8圖之電路200至800中的一者或多者電路的特徵。

在方法1000之步驟1002中，第一致能訊號(致能訊號EN)、第二致能訊號(反相致能訊號ENB)或輸入訊號(IN、INB或INBB)由位準移位器電路110或110’接收。

在方法1000之步驟1004中，位準移位器電路110或110’響應於致能訊號EN而導通或致能，或至少響應於致能訊號EN而關斷或停用回授電路220或回授電路230。在一些實施例中，位準移位器電路110或110’響應於具有第一邏輯值的致能訊號EN開啟或被致能，或響應於具有第一邏輯值的 致能訊號EN而關斷或停用回授電路220或回授電路230。在一些實施例中，第一邏輯值為邏輯高位準。在一些實施例中，第一邏輯值是邏輯低位準。

在一些實施例中，位準移位器電路110或110’和回授電路220或230以互補的方式操作，使得位準移位器電路110或110’的一者被開啟，或回授電路220或230關斷其他位準移位器電路110或110’或回授電路220或230，反之亦然。在一些實施例中，導通或致能位準移位器電路110或110’包含關閉或停用回授電路220或230。在一些實施例中，關閉或停用回授電路220或230包含開啟或致能位準移位器電路110或110’。在一些實施例中，步驟1004包含步驟1006、1008或1010中的一者或多者。在一些實施例中，步驟1006、1008和1010響應於具有第一邏輯值的致能訊號EN而進行。在一些實施例中，方法1000的步驟1004更包含導通或開啟第一供應電壓(供應電壓VDDI)。在一些實施例中，第一電壓供應具有第一電壓擺幅。在一些實施例中，響應於電源致能訊號Pin導通或開啟第一供應電壓(供應電壓VDDI)包含導通電晶體(PMOS電晶體m0)，使得PMOS電晶體m0至少向第一電壓供應節點1N、反相器202a或反相器402a提供供應電壓VDDI。

在方法1000的操作1006中，至少響應於致能訊號EN或反相致能訊號ENB，至少在位準移位器電路110或110’中的第一輸入路徑或第二輸入路徑被致能。在一些實施例中，位準移位器電路210的第一輸入路徑包含NMOS電晶體m5、 NMOS電晶體m7、PMOS電晶體m1或PMOS電晶體m3中的一者或多者。在一些實施例中，位準移位器210的第二輸入路徑包含稱為位準移位器電路210的第二輸入路徑的NMOS電晶體m6、NMOS電晶體m8、PMOS電晶體m2或PMOS電晶體m4中的一者或多者。

在方法1000的步驟1008中，至少響應於第一致能訊號EN(致能訊號EN)、第二致能訊號(反相致能訊號ENB)或回授訊號組FS，至少回授電路220或230的第一回授路徑或第二回授路徑被停用。在一些實施例中，回授電路220的第一回授路徑包含NMOS電晶體m13、NMOS電晶體m15、PMOS電晶體m9或PMOS電晶體m11中的一者或多者。在一些實施例中，回授電路230的第二回授路徑包含NMOS電晶體m14、NMOS電晶體m16、PMOS電晶體m10或PMOS電晶體m12中的一者或多者。

在方法1000的步驟1010中，位準移位器電路110或110’至少響應於第一致能訊號(致能訊號EN1)、輸入訊號IN、INB或INBB至少產生第一訊號SH1或第二訊號SH2。在一些實施例中，輸入訊號IN、INB或INBB具有第一電壓擺幅。在一些實施例中，第一訊號SH1或第二訊號SH2具有不同於第一電壓擺幅的第二電壓擺幅。在一些實施例中，第一訊號SH1是從輸入訊號IN或INBB所反相。在一些實施例中，第二訊號SH2是從輸入訊號INB所反相。

在方法1000的步驟1012中，位準移位器電路110或110’響應於第一致能訊號(致能訊號EN)而關斷或停用， 或者回授電路220或230至少響應於第一致能訊號(致能訊號EN)而導通或致能。

在一些實施例中，位準移位器電路110或110’響應於具有所述第二邏輯值的致能訊號EN而關斷或停用，或致能回授電路220或230響應於具有第二邏輯值的致能訊號EN而導通或致能。第二邏輯值是從第一邏輯值所反相。在一些實施例中，第二邏輯值是邏輯低位準。在一些實施例中，第二邏輯值為邏輯高位準。在一些實施例中，關閉或停用位準移位器電路110或110’包含導通或致能回授電路220或230。在一些實施例中，開啟或致能回授電路220或230包含關閉或停用位準移位器電路110或110’。在一些實施例中，步驟1012包含步驟1014、1016、1018或1020中的一者或多者。在一些實施例中，步驟1014、1016、1018和1020響應於具有第二邏輯值的致能訊號EN以及具有第一邏輯值的反相致能訊號ENB而發生。

在方法1000的步驟1014中，第一供應電壓(供應電壓VDDI)關斷或關閉。在一些實施例中，第一電壓供應具有第一電壓擺幅。在一些實施例中，步驟1014包含響應於電源致能訊號Pin來關斷電晶體(PMOS電晶體m0)，使得PMOS電晶體m0至少不向第一電壓供應節點1N、反相器202a或反相器402a提供供應電壓VDDI。

在方法1000的步驟1016中，在位準移位器電路110或110’中至少第一輸入路徑或第二輸入路徑至少響應於致能訊號EN或反相致能訊號ENB而停用。

在方法1000的步驟1018中，回授電路220或230中至少第一回授路徑或第二回授路徑至少響應於第一致能訊號EN(致能訊號EN)、第二致能訊號(反相致能訊號ENB)或回授訊號ES組而致能。

在方法1000的步驟1020中，產生閂鎖輸出訊號(例如，輸出訊號OUT)。在一些實施例中，步驟1020至少包含步驟1020a或1020b。在一些實施例中，步驟1020、1020a和1020b響應於具有第二邏輯值的致能訊號EN和具有第一邏輯值的反相致能訊號ENB而發生。

在方法1000的操作1020a中，第1A圖的輸出電路140用以閂鎖輸出訊號OUT的先前狀態。在一些實施例中，步驟1020的閂鎖輸出訊號相應於輸出訊號OUT的先前狀態。在一些實施例中，步驟1020a由輸出電路240的反相器242、反相器246和傳輸閘252執行。

在方法1000的步驟1020b中，第1B圖的回授電路120’和130’用以閂鎖第一訊號SH1或第二訊號SH2。在一些實施例中，步驟1020的閂鎖輸出訊號相應於第一訊號SH1或第二訊號SH2。在一些實施例中，步驟1020b由回授電路520和回授電路530執行。

在一些實施例中，步驟1020a的一部分和步驟1020b的一部分組合，使得輸出電路440或840的多個部分與回授電路420、430、820或830共同用以閂鎖輸出訊號OUT(第二訊號SH2)或反相輸出訊號OUTB(第一訊號SH1)。

在方法1000的步驟1022中，回授訊號FS由輸出 電路140或位準移位器電路110’產生。在一些實施例中，步驟1022包含透過輸出電路140或位準移位器電路110’產生回授訊號組FS。在一些實施例中，步驟1022至少包含步驟1022a或1022b。

在一些實施例中，步驟1022a包含輸出電路140，240、340、440或840用以產生回授訊號組FS。在一些實施例中，回授訊號組FS至少包含輸出訊號(OUT)或反相輸出訊號(OUTB)。

在一些實施例中，步驟1022a與步驟1020a相結合地執行。例如，在一些實施例中，輸出電路240用於閂鎖輸出訊號OUT，並產生回授訊號FS組。

在一些實施例中，步驟1022b包含位準移位器電路110’、510、610或910用以產生回授訊號FS組。

在一些實施例中，步驟1022b與步驟1020b相結合地執行。例如，在一些實施例中，至少回授電路520、530、620、630、720、730、920或930用以閂鎖輸出訊號OUT，以及位準移位器電路110’、510、610或910用以產生回授訊號組FS。

在一些實施例中，步驟1022b與步驟1020a相結合地執行。例如，在一些實施例中，至少回授電路520、530、620、630、720、730、920或930用以閂鎖第一訊號SH1或第二訊號SH2，以及位準移位器電路110’、510、610或910用以產生回授訊號組FS。

在方法1000的步驟1024中，輸出電路140或140’ 用以至少響應於致能訊號EN或第一訊號SH1輸出輸出訊號OUT。

在一些實施例中，輸出訊號OUT相應於輸出訊號OUT之先前狀態的所閂鎖輸出訊號或電路200之第一訊號SH1的反相版本。在一些實施例中，第一訊號SH1的反相版本(例如，第二訊號SH2)相應於輸入訊號IN的位準移位版本。在一些實施例中，響應於具有第二邏輯值的致能訊號EN和具有第一邏輯值的反相致能訊號ENB而執行步驟1024。

在一些實施例中，響應具有第二邏輯值之致能訊號EN，輸出訊號OUT相應於輸出訊號OUT的先前狀態之閂鎖輸出訊號。在一些實施例中，響應具有第一邏輯值的致能訊號EN，輸出訊號OUT相應於輸入訊號IN的位準移位版本(例如，第一訊號SH1的反相版本)。

在一些實施例中，方法1000的一個或多個步驟不被執行。當方法1000參照第1A圖、第1B圖及第2圖於上述篇幅說明，應被理解的是，方法1000應用第3圖至第9圖中一者或多者的特徵。在一些實施例中，執行方法1000的其他步驟與第3圖至第9圖中電路300至900的說明及步驟一致。此外，在第2圖至第9圖中所示屬特定的摻雜類型(例如，N型或P型)之不同的PMOS或NMOS電晶體是為說明的用途。本案的實施例不限於特定電晶體類型，在第2圖至第9圖中所示PMOS或NMOS電晶體中的一者或多者可由不同電晶體/摻雜之相應的電晶體取代。相似地，於上述說明中所使用不同訊號的高或低邏輯值亦是為說明用途。在啟用或停用一訊號時，本 案的實施例不限於特定的邏輯值。選擇不同的邏輯值是在各種實施例的範圍中。在致能電路204中選擇不同數量的反相器亦包含在各種實施例的範圍中。在輸出電路240、340、440、540或840中選擇不同數量的反相器包含在各種實施例的範圍中。在輸出電路240或340中選擇不同數量的傳輸閘包含在各種實施例的範圍中。在電路200、300、400、500、600、700、800或900中選擇不同數量的電晶體包含在各種實施例的範圍中。

在一個實施例中，提供一種積體電路。該積體電路包含一輸入電路、一位準移位器電路、一輸出電路及一回授電路。輸入電路耦接於一第一電壓供應，並用以接收一第一輸入訊號，以及至少產生一第二輸入訊號。位準移位器電路至少耦接於輸入電路及與第一電壓供應不同的一第二電壓供應，並用以至少接收一致能訊號、第一輸入訊號或第二輸入訊號，以及至少響應於致能訊號或第一輸入訊號至少產生一第一訊號。輸出電路至少耦接至位準移位器電路及第二電壓供應，並用以接收第一訊號，以及響應於第一訊號至少產生一輸出訊號或一組回授訊號。回授電路耦接至位準移位器電路、輸出電路及第二電壓供應，並用以至少接收致能訊號或組回授訊號。

在一個實施例中，該積體電路其中該輸出電路包含一閂鎖電路、一反相器和一組電晶體。該閂鎖電路用以響應於該致能訊號閂鎖該輸出訊號的一先前狀態。該反相器透過一第一節點耦接於該閂鎖電路的一輸出，並用以輸出該輸出訊號。該組電晶體與該位準移位器電路、該回授電路及該閂鎖電路耦接，並用以產生該輸出訊號。

在一個實施例中，該積體電路其中該組電晶體包含一第一p型電晶體、一第二p型電晶體、一第一n型電晶體以及一第二n型電晶體。該第一p型電晶體具有一第一端點，與該位準移位器電路的一輸出節點及該回授電路耦接，並用以接收該第一訊號，以及該第一p型電晶體的一第二端點耦接於該第二電壓供應。該第二p型電晶體具有一第一端點，用以接收一反相致能訊號，該第二p型電晶體的一第二端點耦接於該第一p行電晶體的一第三端點，以及該第二p型電晶體的一第三端點耦接於一第二節點。該第一n型電晶體具有一第一端點，用以接收該致能訊號，以及該第一n型電晶體的一第二端點透過該第二節點耦接於該第二p型電晶體的該第三端點。該第二n型電晶體具有一第一端點，與該位準移位器電路的該輸出節點、該回授電路及該第一p型電晶體的該第一端點耦接，並用以接收該第一訊號，該第二n型電晶體的一第二端點耦接於該第一n型電晶體的一第三端點，該第二n型電晶體的一第三端點耦接至與該第一電壓供應、該第二電壓供應不同的一第三電壓供應。

在一個實施例中，該積體電路其中該閂鎖電路包含一第一反相器、一第二反相器和一傳輸閘。該第一反相器具有一第一端點，耦接至該第二節點，並用以接收該輸出訊號，以及該第一反相器的一第二端點耦接於該第一節點並用以輸出一反相輸出訊號。該第二反相器具有一第一端點，透過該第一節點與該第一反相器的該第二端點耦接，並用以接收該反相輸出訊號，以及該第二反相器的一第二端點用以輸出該輸出訊號。 該傳輸閘具有一第一端點，耦接至該第二反相器的該第二端點，該傳輸閘的一第二端點用以接收該致能訊號，該該傳輸閘的一第三端點用以接收該反相致能訊號，以及該傳輸閘的一第四端點透過該第二節點耦接於該第一反相器的該第一端點，並用以輸出該輸出訊號。

在一個實施例中，該積體電路其中該輸出電路更包含一第三反相以及器一第四反相器。該第三反相器具有一第一端點，耦接至該第二節點，並用以接收該輸出訊號，以及該第三反相器的一第二端點耦接於一第三節點，並用以輸出該反相輸出訊號。該第四反相器具有一第一端點，透過該第三節點與該第三反相器的該第二端點耦接，並用以接收該反相輸出訊號，以及該第四反相器的一第二端點耦接於一第四節點，並用以輸出該輸出訊號。其中該第三節點的該反相輸出訊號作為該組回授訊號中之一第一回授訊號被回授至該回授電路的一第一部分，以及該第四節點的該輸出訊號作為該組回授訊號中之一第二回授訊號被回授至該回授電路的一第二部分。

在一個實施例中，該積體電路其中該第一節點的該反相輸出訊號作為該組回授訊號中之一第一回授訊號被回授至該回授電路的一第一部分，以及該第二節點的該輸出訊號作為該組回授訊號中之一第二回授訊號被回授至該回授電路的一第二部分。

在一個實施例中，該積體電路其中該輸入電路包含一第一反相器，耦接至該第一電壓供應，並用以響應於該第一輸入訊號、由第二輸入訊號所反相之該第一輸入訊號產生該第 二輸入訊號。

在一個實施例中，該積體電路其中該輸入電路更包含一第二反相器，與該第一電壓供應及該第一反相器耦接，並用以響應於該第二輸入訊號、由第二輸入訊號所反相之該第三輸入訊號產生一第三輸入訊號。

在一個實施例中，該積體電路其中該回授電路包含一第一電路以及一第二電路。該第一電路，具有一第一組電晶體，用以接收該致能訊號、一反相致能訊號與一第一回授訊號，並與該第二電壓供應及該位準移位器電路的一第一節點耦接。該第二電路，具有一第二組電晶體，用以接收該致能訊號、該反相致能訊號與一第二回授訊號，並與該第二電壓供應及該位準移位器電路的一第二節點耦接。

在一個實施例中，該積體電路其中該位準移位器電路更包含一第一組電晶體、一第二組電晶體、一第三組電晶體、一第四組電晶體、一第五組電晶體以及一第六組電晶體。該第一組電晶體，耦接於一第一節點與該第二電壓供應之間。該第二組電晶體，耦接於一第二節點與該第二電壓供應之間，該第一節點或該第二節點的一電壓相應於該第一訊號的一電壓。該第三組電晶體耦接於一參考供應節點。該第四組電晶體耦接於該參考供應節點。該第五組電晶體，耦接於該第三組電晶體與該第一節點之間，該第五組電晶體中的一電晶體用以接收該致能訊號。該第六組電晶體，耦接於該第四組電晶體與該第二節點之間，該第六組電晶體中的一電晶體用以接收該致能訊號。

在一個實施例中，該積體電路其中該回授電路包含 一第一電路以及一第二電路。該第一電路，具有一第一組電晶體，用以接收該致能訊號、一反相致能訊號與一第一回授訊號，並與該第二電壓供應及該位準移位器電路的一第一節點耦接。該第二電路，具有一第二組電晶體，用以接收該致能訊號、該反相致能訊號與一第二回授訊號，並與該第二電壓供應及該位準移位器電路的一第二節點耦接。

在一個實施例中，該積體電路其中該位準移位器電路更包含一第一組電晶體、一第二組電晶體、一第三組電晶體、一第四組電晶體、一第五組電晶體以及一第六組電晶體。該第一組電晶體，耦接於一第一節點與該第二電壓供應之間。該第二組電晶體，耦接於一第二節點與該第二電壓供應之間，該第一節點或該第二節點的一電壓相應於該第一訊號的一電壓。該第三組電晶體耦接於一參考供應節點。該第四組電晶體耦接於該參考供應節點。該第五組電晶體，耦接於該第三組電晶體與該第一節點之間，該第五組電晶體中的一電晶體用以接收該致能訊號。該第六組電晶體，耦接於該第四組電晶體與該第二節點之間，該第六組電晶體中的一電晶體用以接收該致能訊號。

在一個實施例中，該積體電路其中該位準移位器電路更包含一第一電晶體以及一第二電晶體。該第一電晶體，耦接於該輸出電路的一輸入節點與該第一節點或該第二節點中的一者之間，並用以接收該第一輸入訊號。該第二電晶體，耦接於該輸出電路的該輸入節點及該位準移位器電路的一第三節點之間，並用以接收該第一輸入訊號，該位準移位器電路的該第三節點位於該第一組電晶體中的一電晶體及該第一組電晶體中 的一第二電晶體之間。

在另一個實施例中，提供一種積體電路。該積體電路包含一位準移位器電路、一回授電路以及一輸出電路。該位準移位器電路，用以接收一致能訊號及具有一第一電壓擺幅的一第一輸入訊號，並至少響應於該致能訊號或該第一輸入訊號產生一第一訊號及一第二訊號，該第一訊號或該第二訊號具有與該第一電壓擺幅不同的一第二電壓擺幅。該回授電路，耦接於該位準移位器電路，並用以至少響應於該第一訊號或第二訊號閂鎖該第一訊號的一先前狀態。該輸出電路，與該位準移位器電路及該回授電路耦接，並用以至少基於該第一訊號產生一輸出訊號。

在一個實施例中，該積體電路更包含一輸入電路，耦接於具該第一電壓擺幅的一第一電壓供應，並用以接收一第二輸入訊號，及產生該第一輸入訊號和一第三輸入訊號。

在一個實施例中，該積體電路其中該輸入電路更包含一第一反相器以及第二反相器。該第一反相器，耦接至該第一電壓供應，並用以響應於該第二輸入訊號、由第一輸入訊號所反相之該第二輸入訊號產生該第一輸入訊號。該第二反相器，與該第一電壓供應及該第一反相器耦接，並用以響應於該第一輸入訊號、由第一輸入訊號所反相之該第三輸入訊號產生該第三輸入訊號。

在一個實施例中，該積體電路其中該輸出電路包含一反相器，具有一供應節點，耦接至具有該第二電壓擺幅的一電壓供應，該反相器的一第一端點透過一第一節點耦接於該位 準移位器電路的一輸出，並用以接收該第一訊號，以及該反相器的一第二端點用以響應於該第一訊號產生該輸出訊號。

在一個實施例中，該積體電路其中該回授電路包含一第一電路以及一第二電路。該第一電路，具有一第一組電晶體，用以接收一反相致能訊號與該第二訊號，並與一第一參考電壓供應及該位準移位器電路的一第一節點耦接。該第二電路，具有一第二組電晶體，用以接收該反相致能訊號與該第一訊號，並與該第一參考電壓供應及該位準移位器電路的一第二節點耦接。

在一個實施例中，該積體電路其中該第一電路更包含一第三組電晶體，用以接收該致能訊號及該第二訊號，並與一第一電壓供應及該位準移位器電路的該第一節點耦接。該第二電路更包含一第四組電晶體，用以接收該致能訊號及該第一訊號，並與該第一電壓供應及該位準移位器電路的該第二節點耦接。

在一個實施例中，該積體電路，其中該位準移位器電路包含一第一組電晶體、一第二組電晶體、一第三組電晶體、一第四組電晶體、一第五組電晶體以及一第六組電晶體。該第一組電晶體，耦接於一第一節點與一第一電壓供應之間。該第二組電晶體，耦接於一第二節點與該第一電壓供應之間，該第二節點的一電壓相應於該第一訊號的一電壓。該第三組電晶體耦接於一參考供應節點。該第四組電晶體耦接於該參考供應節點。該第五組電晶體，耦接於該第三組電晶體與該第一節點之間，該第五組電晶體中的一電晶體用以接收該致能訊號。該第 六組電晶體，耦接於該第四組電晶體與該第二節點之間，該第六組電晶體中的一電晶體用以接收該致能訊號。

在另一個實施例中，提供一種操作積體電路的方法。包含以下步驟：響應於該第一致能訊號致能該位準移位器電路，其中致能該位準移位器電路包含以下步驟：至少響應該第一致能訊號至少致能該位準移位器電路中的一第一輸入路徑，以及至少響應該第一致能訊號及一輸入訊號，藉由該位準移位器電路產生一第一訊號及一第二訊號，其中該輸入訊號具有一第一電壓擺幅，該第一訊號或該第二訊號具有與該第一電壓擺幅不同之一第二電壓擺幅，以及該第一訊號是由該輸入訊號所反相。

在一個實施例中，該操作積體電路方法，更包含以下步驟：響應於該第一致能訊號致能該位準移位器電路，其中致能該位準移位器電路包含：至少響應該第一致能訊號至少致能該位準移位器電路中的一第一輸入路徑，以及至少響應該第一致能訊號及一輸入訊號，藉由該位準移位器電路產生一第一訊號及一第二訊號，其中該輸入訊號具有一第一電壓擺幅，該第一訊號或該第二訊號具有與該第一電壓擺幅不同之一第二電壓擺幅，以及該第一訊號是由該輸入訊號所反相。

多個實施例已被說明。然而應該被理解的是，在不脫離本案的精神與範圍下可以進行各種修改。例如，所示為特定摻雜類型的各種電晶體(例如，N型或P型金屬氧化物半導體(NMOS或PMOS)是為用於說明的目的。本案的實施例不限於特定類型。為特定電晶體選擇不同的摻雜劑類型是在各種 實施例的範圍內。在以上描述中使用各種訊號的低或高邏輯值也是為說明用。在啟用或停用一訊號時，本案的實施例不限於特定的邏輯值。選擇不同的邏輯值是在各種實施例的範圍中。在各種實施例中，電晶體作開關用。用於代替電晶體的開關電路是在各種實施例的範圍內。在各種實施例中，電晶體的源極可以用以作汲極，汲極可以用以作源極。因此，術語源極和汲極可互換使用。各種訊號由相應的電路產生，但是，為簡單起見，未示出電路。

各種圖示顯示出使用分立電容器的電容電路以用於說明。等效電路可以被使用。例如，可以使用電容裝置、電路或網絡(例如，電容器、電容元件、裝置、電路等的組合)來代替分立電容器。以上說明包括示例性步驟，但不一定要按所示順序執行步驟。根據所揭示實施例的精神和範圍，可以適當地添加、替換、改變順序和/或刪除步驟。

前述概略說明多個實施例的特徵使得本領域具通常知識者可以更好地理解本案的各個方面。本領域具通常知識者應理解的是，可以立即地使用本案作為設計或修改其他程序和結構的基礎，以達到相同的目的和/或實現本案介紹之實施例的相同優點。本領域具通常知識者也應認識，如此的同等結構不脫離本案的精神和範圍，並且在不脫離本案的精神和範圍的情況下，可以於其中執行各種改變、替換和變更。

100A:積體電路

102:輸入電路

104a、104b:致能電路

110:位準移位器電路

120、130:回授電路

140:輸出電路

IN、INB、INBB:輸入訊號

EN:致能訊號

ENB:反相致能訊號

SH1:第一訊號

SH2:第二訊號

FS1、FS2:回授訊號

FS:回授訊號組

OUT:輸出訊號

Claims (10)

1. 一種積體電路，包含：一輸入電路，耦接於一第一電壓供應，並用以接收一第一輸入訊號，以及至少產生一第二輸入訊號；一位準移位器電路，至少耦接於該輸入電路及與該第一電壓供應不同的一第二電壓供應，並用以至少接收一致能訊號、該第一輸入訊號或該第二輸入訊號，以及至少響應於該致能訊號或該第一輸入訊號至少產生一第一訊號；一輸出電路，至少耦接至該位準移位器電路的一第一節點及該第二電壓供應，並用以接收該第一訊號，以及響應於該第一訊號至少產生一輸出訊號或一組回授訊號；以及一回授電路，耦接至該第二電壓供應，以及與該輸出電路耦接在該位準移位器電路的該第一節點，並用以接收該致能訊號、一反相致能訊號以及該組回授訊號。
2. 如請求項1所述的積體電路，其中該輸出電路包含：一閂鎖電路，用以響應於該致能訊號閂鎖該輸出訊號的一先前狀態；一反相器，透過一第一節點耦接於該閂鎖電路的一輸出，並用以輸出該輸出訊號；以及一組電晶體，與該位準移位器電路、該回授電路及該閂鎖電路耦接，並用以產生該輸出訊號；其中該組電晶體包含：一第一p型電晶體，具有一第一端點，與該位準移 位器電路的該第一節點及該回授電路耦接，並用以接收該第一訊號，以及該第一p型電晶體的一第二端點耦接於該第二電壓供應；一第二p型電晶體，具有一第一端點，用以接收該反相致能訊號，該第二p型電晶體的一第二端點耦接於該第一p行電晶體的一第三端點，以及該第二p型電晶體的一第三端點耦接於一第二節點；一第一n型電晶體，具有一第一端點，用以接收該致能訊號，以及該第一n型電晶體的一第二端點透過該第二節點耦接於該第二p型電晶體的該第三端點；以及一第二n型電晶體，具有一第一端點，與該位準移位器電路的該第一節點、該回授電路及該第一p型電晶體的該第一端點耦接，並用以接收該第一訊號，該第二n型電晶體的一第二端點耦接於該第一n型電晶體的一第三端點，該第二n型電晶體的一第三端點耦接至與該第一電壓供應、該第二電壓供應不同的一第三電壓供應；其中該閂鎖電路包含：一第一反相器，具有一第一端點，耦接至該第二節點，並用以接收該輸出訊號，以及該第一反相器的一第二端點耦接於該第一節點並用以輸出一反相輸出訊號；一第二反相器，具有一第一端點，透過該第一節點與該第一反相器的該第二端點耦接，並用以接收該反相輸出訊號，以及該第二反相器的一第二端點用以輸出該輸出訊號；以及一傳輸閘，具有一第一端點，耦接至該第二反相器 的該第二端點，該傳輸閘的一第二端點用以接收該致能訊號，該該傳輸閘的一第三端點用以接收該反相致能訊號，以及該傳輸閘的一第四端點透過該第二節點耦接於該第一反相器的該第一端點，並用以輸出該輸出訊號。
3. 如請求項2所述的積體電路，其中該輸出電路更包含：一第三反相器，具有一第一端點，耦接至該第二節點，並用以接收該輸出訊號，以及該第三反相器的一第二端點耦接於一第三節點，並用以輸出該反相輸出訊號；以及一第四反相器，具有一第一端點，透過該第三節點與該第三反相器的該第二端點耦接，並用以接收該反相輸出訊號，以及該第四反相器的一第二端點耦接於一第四節點，並用以輸出該輸出訊號；其中該第三節點的該反相輸出訊號作為該組回授訊號中之一第一回授訊號被回授至該回授電路的一第一部分，以及該第四節點的該輸出訊號作為該組回授訊號中之一第二回授訊號被回授至該回授電路的一第二部分。
4. 如請求項2所述的積體電路，其中該第一節點的該反相輸出訊號作為該組回授訊號中之一第一回授訊號被回授至該回授電路的一第一部分，以及該第二節點的該輸出訊號作為該組回授訊號中之一第二回授訊號被回授至該回授電路的一第二部分。
5. 如請求項1所述的積體電路，其中該輸入電路包含：一第一反相器，耦接至該第一電壓供應，並用以響應於該第一輸入訊號產生該第二輸入訊號，該第一輸入訊號是由該第二輸入訊號所反相；以及一第二反相器，與該第一電壓供應及該第一反相器耦接，並用以響應於該第二輸入訊號產生一第三輸入訊號，該第三輸入訊號是由該第二輸入訊號所反相。
6. 如請求項1所述的積體電路，其中該回授電路包含：一第一電路，具有一第一組電晶體，用以接收該致能訊號、該反相致能訊號與一第一回授訊號，並與該第二電壓供應及該位準移位器電路的該第一節點耦接；以及一第二電路，具有一第二組電晶體，用以接收該致能訊號、該反相致能訊號與一第二回授訊號，並與該第二電壓供應及該位準移位器電路的一第二節點耦接。
7. 如請求項1所述的積體電路，其中該位準移位器電路更包含：一第一組電晶體，耦接於該位準移位器電路的該第一節點與該第二電壓供應之間；一第二組電晶體，耦接於該位準移位器電路的一第二節點與該第二電壓供應之間，該位準移位器電路的該第一節點或該位準移位器電路的該第二節點的一電壓相應於該第一訊 號的一電壓；一第三組電晶體耦接於一參考供應節點；一第四組電晶體耦接於該參考供應節點；一第五組電晶體，耦接於該第三組電晶體與該位準移位器電路的該第一節點之間，該第五組電晶體中的一電晶體用以接收該致能訊號；一第六組電晶體，耦接於該第四組電晶體與該位準移位器電路的該第二節點之間，該第六組電晶體中的一電晶體用以接收該致能訊號；一第一電晶體，耦接於該輸出電路的一輸入節點與該位準移位器電路的該第一節點或該位準移位器電路的該第二節點中的一者之間，並用以接收該第一輸入訊號；以及一第二電晶體，耦接於該輸出電路的該輸入節點及該位準移位器電路的一第三節點之間，並用以接收該第一輸入訊號，該位準移位器電路的該第三節點位於該第一組電晶體中的一電晶體及該第一組電晶體中的一第二電晶體之間。
8. 一種積體電路，包含：一位準移位器電路，用以接收一致能訊號及具有一第一電壓擺幅的一第一輸入訊號，並至少響應於該致能訊號或該第一輸入訊號產生一第一訊號及一第二訊號，該第一訊號或該第二訊號具有與該第一電壓擺幅不同的一第二電壓擺幅；一回授電路，耦接於該位準移位器電路的一第一節點，並用以至少響應於該第一訊號或第二訊號閂鎖該第一訊號的一先前狀態，該回授電路包含： 一第一電路，具有一第一組電晶體，用以接收一反相致能訊號與該第二訊號；以及一輸出電路，與該回授電路在該位準移位器電路的該第一節點耦接，並用以至少基於該第一訊號產生一輸出訊號。
9. 如請求項8所述的積體電路，其中該第一電路與一第一參考電壓供應及該位準移位器電路的該第一節點耦接，其中該第一電路包含：一第三組電晶體，用以接收該致能訊號及該第二訊號，並與一第一電壓供應及該位準移位器電路的該第一節點耦接；其中該回授電路更包含：一第二電路，具有一第二組電晶體，用以接收該反相致能訊號與該第一訊號，並與該第一參考電壓供應及該位準移位器電路的一第二節點耦接，其中該第二電路包含：一第四組電晶體，用以接收該致能訊號及該第一訊號，並與該第一電壓供應及該位準移位器電路的該第二節點耦接。
10. 一種操作積體電路的方法，包含：響應於一第一致能訊號停用一位準移位器電路，其中停用該位準移位器電路包含：響應該第一致能訊號、一第二致能訊號以及一組回授訊號致能一回授電路中的一第一回授路徑，該第二致能訊號是從該第一致能訊號所反相； 至少響應該第一致能訊號至少停用該位準移位器電路中的一第一輸入路徑；以及產生一閂鎖輸出訊號；以及至少響應該致能訊號或一第一訊號，藉由一輸出電路輸出一輸出訊號，其中該回授電路與該輸出電路耦接在該位準移位器電路的一節點；其中該輸出訊號相應於該閂鎖輸出訊號或一反相第一訊號。

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