TWI748293B - 用於經由金屬通道之直接液體冷卻之裝置及方法 - Google Patents

用於經由金屬通道之直接液體冷卻之裝置及方法 Download PDF

Info

Publication number
TWI748293B
TWI748293B TW108143490A TW108143490A TWI748293B TW I748293 B TWI748293 B TW I748293B TW 108143490 A TW108143490 A TW 108143490A TW 108143490 A TW108143490 A TW 108143490A TW I748293 B TWI748293 B TW I748293B
Authority
TW
Taiwan
Prior art keywords
channels
channel layer
metal
packaged assembly
metal channel
Prior art date
Application number
TW108143490A
Other languages
English (en)
Other versions
TW202032733A (zh
Inventor
派頓 傑恩
源 李
澤圭 姜
馬杜蘇丹 艾揚格
Original Assignee
美商谷歌有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商谷歌有限責任公司 filed Critical 美商谷歌有限責任公司
Publication of TW202032733A publication Critical patent/TW202032733A/zh
Application granted granted Critical
Publication of TWI748293B publication Critical patent/TWI748293B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736Metallic materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00Constructional details common to different types of electric apparatus
    • H05K7/20Modifications to facilitate cooling, ventilating, or heating
    • H05K7/20218Modifications to facilitate cooling, ventilating, or heating using a liquid coolant without phase change in electronic enclosures
    • H05K7/20272Accessories for moving fluid, for expanding fluid, for connecting fluid conduits, for distributing fluid, for removing gas or for preventing leakage, e.g. pumps, tanks or manifolds
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/02Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1431Logic devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/14335Digital signal processor [DSP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00Constructional details common to different types of electric apparatus
    • H05K7/20Modifications to facilitate cooling, ventilating, or heating
    • H05K7/2089Modifications to facilitate cooling, ventilating, or heating for power electronics, e.g. for inverters for controlling motor
    • H05K7/20927Liquid coolant without phase change

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thermal Sciences (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Abstract

本發明揭示一種用於直接液體冷卻之裝置。該裝置包含安置於一基板上之一經封裝總成。該裝置亦包含:一金屬通道層,其具有安置於該經封裝總成之頂部上之複數個通道;及一頂部密封件,其安置於該金屬通道層上。該頂部密封件具有至少一個入口及至少一個出口用於直接液體冷卻。該金屬通道層包含銅或銀。該經封裝總成亦可包含矽通道。另外,本發明亦揭示製造該裝置之方法。

Description

用於經由金屬通道之直接液體冷卻之裝置及方法
對於高效能應用,具有先進積體電路之矽晶片中之熱管理係一日益嚴峻之挑戰。使用高導熱材料之傳統方法具有有限的冷卻能力,此係因為該等方法依賴於介面接觸用於熱消散。為促進更快之熱消散,可在特定應用中使用液體冷卻,且行業中正在探索基於液體冷卻技術之各種方法。
至少一個態樣係關於一種用於直接液體冷卻之裝置。該裝置包含安置於一基板上之一經封裝總成。該裝置亦包含安置於該經封裝總成之頂部上之一金屬通道層。該金屬通道層具有形成至其表面中之複數個通道用於傳導流體通過該等通道。該裝置亦包含安置於該金屬通道層上之一頂部密封件。該頂部密封件具有經定位以將一冷卻液體引入至該等通道中之至少一個入口及經定位以容許該冷卻液體流出該等通道之至少一個出口。
在一些實施方案中,該裝置亦包含安置於該基板上之一加強構件。在一些實施方案中,該裝置亦包含安置於該經封裝總成之一外邊緣與該加強構件之一內部部分之間之環氧樹脂。
在該裝置之一些實施方案中,該經封裝總成、該環氧樹脂及該加強構件之頂表面經平坦化以形成一均勻表面。在一些實施方案中,該加強構件比該經封裝總成高。在一些實施方案中,該加強構件比該經封裝總成短。在一些實施方案中,該裝置包含耦合至該至少一個入口及該至少一個出口之一泵,該泵經組態以經由該至少一個入口將流體泵入,通過該金屬通道層中之該複數個通道,且經由該至少一個出口泵出。
在一些實施方案中,該裝置中之該金屬通道層包括銅或銀。在一些實施方案中,該金屬通道層之該複數個通道之至少一部分沒有一金屬底板,從而在該等通道之底部處曝露該經封裝總成之一部分以提供一冷卻液體與該經封裝總成之一頂表面之一直接接觸。
在一些實施方案中,除該金屬通道層中之該複數個通道外,該經封裝總成亦包括複數個矽通道。
在一些實施方案中,該裝置包含該金屬通道層中之多個流體分離之通道及該頂部密封件中之多個入口及多個出口用於該經封裝總成之區帶冷卻。
在一些實施方案中,該金屬通道層之該複數個通道具有介於約1:10至約10:1之間之一高寬縱橫比。在一些實施方案中,該金屬通道層具有從約10 µm至約500 µm之一厚度。在一些實施方案中,該金屬通道層具有在該複數個通道之間之介於約1 µm至約500 µm之間之一節距。
在一些實施方案中,該經封裝總成包括一處理器或一記憶體模組之至少一者。
至少一個態樣係關於一種製造用於直接液體冷卻之一裝置之方法。該方法包含提供安置於一基板上之一經封裝總成。該方法亦包含將一金屬晶種層安置於該經封裝總成之頂部上。該方法亦包含產生一金屬通道層,該金屬通道層具有形成至其表面中之複數個通道。在一些實施方案中,該方法進一步包含將具有至少一個入口及至少一個出口之一頂部密封件安置於該金屬通道層上。
在一些實施方案中,該方法進一步包含將一泵耦合至該至少一個入口及該至少一個出口。該泵經組態以經由該至少一個入口將流體泵入,通過該金屬通道層中之該複數個通道,且經由該至少一個出口泵出。
在一些實施方案中,在將該金屬晶種層安置於該經封裝總成之頂部上之前,該方法進一步包含將一加強構件安置於該基板上及將環氧樹脂安置於該經封裝總成與該加強構件之間。在一些實施方案中,該環氧樹脂與該經封裝總成之一外邊緣及該加強構件之一內部部分接觸。在一些實施方案中,該方法包含使該經封裝總成、該環氧樹脂及該加強構件之頂表面平坦化。在一些實施方案中,該等經平坦化頂表面具有相對於該基板跨該經封裝總成、該環氧樹脂及該加強構件之一均勻高度。
在一些實施方案中,安置該金屬通道層包含經由物理氣相沈積、化學氣相沈積或電鍍之一者在該金屬晶種層上之沈積。在一些實施方案中,該方法進一步包含蝕刻該金屬晶種層,以完全移除該複數個通道處之該金屬晶種層。
在一些實施方案中,該經封裝總成之一部分包含矽,且該方法進一步包含蝕刻該經封裝總成之該部分中之該矽,以形成與該金屬通道層中之該複數個通道流體連通之複數個矽通道。
在該方法之一些實施方案中,該裝置包含該金屬通道層中之多個流體分離之通道及該頂部密封件中之多個入口及多個出口用於該經封裝總成之區帶冷卻。
在該方法之一些實施方案中,該金屬晶種層具有從約10 nm至約50 µm之一厚度,且該金屬通道層具有從約10 µm至約500 µm之一厚度。在該方法之一些實施方案中,該金屬通道層包括銅或銀。在該方法之一些實施方案中,該複數個通道具有介於約1:10至約10:1之間之一高寬縱橫比。
在一些實施方案中,將該金屬晶種層安置於該經封裝總成之頂部上包含:將該金屬晶種層安置於包含配置於一晶圓上之該經封裝總成之複數個經封裝總成之頂部上。在一些實施方案中,該方法進一步包含將該晶圓單粒化以獲得用於安置於該基板上之該經封裝總成。在一些實施方案中,在將該經封裝總成安置於該基板上之前,將該金屬晶種層安置於該經封裝總成之頂部上。在一些實施方案中,該方法進一步包含將環氧樹脂施敷於安置於該基板上之該經封裝總成與圍繞該基板上之該經封裝總成之一加強件之間,及將一金屬密封劑層施敷於該經施敷環氧樹脂之頂部上。在一些實施方案中,在將該經封裝總成安置於該基板上之後,將該金屬晶種層安置於該經封裝總成之頂部上。
至少一個態樣係關於一種用於直接液體冷卻之系統。該裝置包含安置於一基板上之一經封裝總成。該裝置亦包含一金屬通道層,該金屬通道層具有安置於該經封裝總成之頂部上之複數個通道。該裝置亦包含安置於該金屬通道層上之一頂部密封件。在該裝置之一些實施方案中,該頂部密封件具有至少一個入口及至少一個出口。在該裝置之一些實施方案中,一泵經組態以經由該至少一個入口將一液體泵入至該等通道中,通過該複數個通道,且經由該至少一個出口泵出該等通道。
在該裝置之一些實施方案中,該金屬通道層包括銅或銀。在該裝置之一些實施方案中,該複數個通道具有介於約1:10至約10:1之間之一高寬比。
此等及其他態樣以及實施方案在下文詳細論述。前文資訊及以下詳細描述包含各個態樣及實施方案之闡釋性實例,且提供用於理解所主張態樣及實施方案之性質及特性之一概述或框架。圖式提供對各個態樣及實施方案之繪示及進一步理解,且被併入本說明書中並構成本說明書之一部分。
如本文中所述之本發明係關於一種用於含有一積體電路之一經封裝總成之直接液體冷卻之裝置及其製造方法。本文中揭示之裝置之各種實施方案採用一金屬層,該金屬層含有耦合至經封裝積體電路之一表面用於積體電路之直接液體冷卻之通道。本文中論述之各種實施方案包含用於冷卻一積體電路之各種組態,諸如一高效能處理核心及/或一記憶體模組。取決於一特定經封裝總成或晶片之冷卻需求,金屬層可包含具有不同縱橫比、深度及/或材料之通道。在該裝置之一些實施方案中,通道可與含有一高功率或高發熱源之經封裝總成直接接觸。在該裝置之一些實施方案中,通道亦可內建至含有高功率或高發熱源之經封裝總成中。
在本文中揭示之裝置之各種實施方案中,與熱源之直接實體接觸及經由在鄰近於熱源之通道中循環之一冷卻液體之加速熱移除之一有利組合導致增強之熱消散。可使用結合當前製造設備及程序(例如矽背面金屬化及鍍銅)廣泛可用之製造技術來製造裝置之各種實施方案。
在各種實施方案中,該裝置包含安置於一基板上之一經封裝總成。該裝置亦包含安置於基板上之一加強構件或加強環。該裝置亦包含安置於經封裝總成之一外邊緣與加強構件之一內部部分之間之環氧樹脂。該裝置亦包含一金屬通道層,該金屬通道層具有圖案化至其表面中之複數個通道,且該金屬通道層安置於經封裝總成、環氧樹脂及加強構件之頂部上。該裝置亦包含安置於金屬通道層上之一頂部密封件。頂部密封件具有至少一個入口及至少一個出口。
在該裝置之一些實施方案中,該經封裝總成包含具有曝露之矽之一積體電路。在一些實施方案中,經封裝總成之一部分包含砷化鎵(GaAs)、碳化矽(SiC)或另一半導體材料。矽在本文中用作用於論述及闡釋性目的之一例示性實施方案,且因此為非限制性的,且因此,具有其他半導體材料(包含GaAs及SiC)之經封裝總成之任何其他合適組態係適用的。在該裝置之一些實施方案中,一金屬層安置於曝露之矽上。在一些實施方案中,金屬層包含銅。與矽直接接觸之銅通道提供大得多的總表面積用於熱消散。流動通過此等銅(或任何合適金屬或合金)通道之一冷卻液體可直接從矽以及銅通道之壁吸取熱。
在該裝置之一些實施方案中,曝露之矽包含通道。矽通道可提供額外表面積用於液體冷卻。在該裝置之一些實施方案中,矽通道結合金屬通道可提供增強之熱消散。然而,取決於冷卻應用及要求,僅經由矽通道(無金屬通道)之液體冷卻可能並非有利的。在一些例項中,在積體電路之矽晶粒中蝕刻深矽通道可能引起矽之薄化且引起矽中之應力,此可形成與積體電路及經封裝總成之結構完整性之弱化相關聯之不必要風險。另外,由於矽晶粒具有一厚度限制,故矽通道之厚度有限。相比之下,金屬(諸如銅)可依較不嚴格之厚度限制沈積或鍍覆在矽之頂部上。因此,存在對建置於經沈積或經鍍覆金屬層內之通道之深度之較小限制。
在該裝置之一些實施方案中,使用一模具來保持包含於經封裝總成中之積體電路晶粒。在一些實施方案中,模具材料可覆蓋有經沈積或經鍍覆之金屬層,此有助於在模具上方形成一金屬密封。在半導體封裝中使用之典型模具材料對水分敏感。金屬層可防止來自冷卻液體之水分與模具材料接觸。
以下圖及關於圖之描述提供裝置及其製造方法之各種實施方案之額外細節。
圖1A展示根據一闡釋性實施方案之用於一經封裝積體電路之直接液體冷卻之一裝置100之一實施方案。裝置100包含安置於一基板140上之一經封裝總成110、環氧樹脂120及一加強構件130。在一些實施方案中,環氧樹脂120安置於經封裝總成110之一外邊緣與加強構件130之一內部部分之間。如圖1A中所展示,經封裝總成110藉由環氧樹脂120保持至加強構件130,且皆安置於基板140上。
在一些實施方案中,經封裝總成110包括至少一個積體電路114及/或一記憶體模組118,其等安置於一中介層119上之一模具材料115內。積體電路114可為一處理器,諸如一微處理器、一特定應用積體電路(ASIC)、場可程式化閘陣列(FPGA)、數位信號處理器(DSP)或任何其他類型之處理器或積體電路。模具材料115用作用於將諸如積體電路114及記憶體模組118之組件保持在適當位置中之一結構。在一些實施方案中,除積體電路114及記憶體模組118外,經封裝總成110亦可包含其他組件。在一些實施方案中,積體電路114及/或記憶體模組118保持於模具材料115內,使得確保積體電路114及/或記憶體模組118之頂表面抵靠模具材料115調平且齊平,使得經封裝總成110之頂表面整體上具有一調平或平坦表面。此齊平、調平或平坦表面容許與用於經封裝總成110中之組件之直接液體冷卻之一器具之一表面直接接觸。
裝置100中所包含之環氧樹脂120可為適合於高溫應用之用於填充組件之間之間隙且可靠地處置歸因於材料不均勻性之應力的任何環氧樹脂。在裝置100之一些實施方案中,環氧樹脂120係可施配的且滿足可靠性要求之任何合適環氧樹脂材料。
在裝置100之一些實施方案中,加強構件130包含銅、鋼或任何合適金屬及/或合金。
裝置100亦包含一金屬通道層150,金屬通道層150具有圖案化或形成至其表面中之複數個通道155 (在本文中亦被稱作一經圖案化金屬層150)。在一些實施方案中,金屬通道層150具有圖案化或形成至其表面中之複數個柱或支柱。在一些實施方案中,金屬通道層150直接安置於經封裝總成110、環氧樹脂120及加強構件130之頂部上。在一些實施方案中,金屬通道層150安置於一晶種層(本文中亦被稱作一底層157)上,該晶種層與經封裝總成110、環氧樹脂120及加強構件130之頂表面直接接觸。在裝置100之一些實施方案中,經封裝總成110、環氧樹脂120及加強構件130之頂表面經平坦化以形成一均勻表面。在裝置100之一些實施方案中,經封裝總成110、環氧樹脂120及加強構件130之頂表面實質上經調平或具有實質上相同之高度。在一些實施方案中,加強構件130比經封裝總成110高,如圖1B中所展示。在一些實施方案中,加強構件130比經封裝總成110短。
在一些實施方案中,裝置100中之金屬通道層150包含銅。在一些實施方案中,裝置100中之金屬通道層150包含鋁、銀或任何高導熱材料,包含金屬、金屬合金或合適非金屬或非合金高導熱材料。
在一些實施方案中,金屬通道層150具有從約10 µm至約500 µm之一厚度。在一些實施方案中,金屬通道層150具有從約50 µm至約500 µm,約50 µm至約400 µm,約50 µm至約300 µm,約50 µm至約200 µm或約100 µm至約300 µm之一厚度,包含其間之任何厚度。在一些實施方案中,金屬通道層150之一些部分具有與金屬通道層150之其他部分不同之一厚度。
在一些實施方案中,金屬通道層150中之複數個通道155具有與金屬通道層150之厚度相同或實質上相同之一高度。換言之,金屬通道層150中之複數個通道155具有從約10 µm至約500 µm之一高度。在一些實施方案中,金屬通道層150之複數個通道155具有從金屬通道層150之厚度之約10%至約95%之一高度。在一些實施方案中,金屬通道層150之複數個通道155具有從金屬通道層150之厚度之約30%至約90%,約50%至約90%,或約70%至約90%之一高度。在一些實施方案中,由於金屬通道層150之一些部分具有與金屬通道層150之其他部分不同之一厚度,即,金屬通道層150中之複數個通道155之一些通道155可具有跨金屬通道層150之不同高度。
在一些實施方案中,金屬通道層150中之複數個通道155具有從金屬通道層150之厚度之約10%至約1000%之一寬度。換言之,金屬通道層150中之複數個通道155具有從約1 µm至約5 mm之一寬度。
在一些實施方案中,可相對於複數個通道155之高度以縱橫比來描述複數個通道155之寬度。在一些實施方案中,金屬通道層150中之複數個通道155具有介於約1:10至約10:1之間之一高寬縱橫比。在一些實施方案中,複數個通道155之高度與寬度之間之高寬縱橫比係從約1:8至約8:1,從約1:5至約5:1,從約1:5至約10:1,從約1:1至約10:1,從約1:1至約5:1,從約1:3至約10:1或從約3:1至約7:1,包含其間之任何比率。在一些實施方案中,縱橫比跨金屬通道層150中之複數個通道155而變化。
在一些實施方案中,金屬通道層150中之複數個通道155具有通道155之間之從約1 µm至約500 µm之一節距。在一些實施方案中,金屬通道層150具有通道155之間之從約20 µm至約400 µm,約50 µm至約300 µm,約10 µm至約100 µm,約5 µm至約20 µm,或約10 µm至約30 µm之一節距,包含其間之任何節距值。在一些實施方案中,節距可跨金屬通道層150而變化,其中金屬通道層150之一個區域可具有通道155之間之一特定節距,而其他區域具有通道155之間之不同節距。
在一些實施方案中,金屬通道層150中之複數個通道155具有一底層157,底層157與經封裝總成110、環氧樹脂120或加強構件130之至少一者之一頂表面接觸。在一些實施方案中,經由物理氣相沈積技術、化學氣相沈積技術、濺鍍、電鍍或用以沈積一金屬或合金薄膜之任何合適沈積技術之至少一者沈積底層157。在一些實施方案中,底層157係一多層複合物。在一些實施方案中,底層157係可用於電鍍金屬通道層150之一晶種層。在一些實施方案中,底層157包含銅、鈦、銀或鎢之至少一者。
在一些實施方案中,底層157具有從約10 nm至約50 µm之一厚度。在一些實施方案中,底層157具有從約20 nm至約10 µm,約30 nm至約1 µm,約40 nm至約500 nm,約50 nm至約200 nm,約60 nm至約100 nm之一厚度,包含其間之任何厚度。
裝置100亦包含一頂部密封件160以提供用於經封裝積體電路之液體冷卻之一密封。在一些實施方案中,頂部密封件160具有一入口164及一出口168。根據裝置100之一些實施方案,入口164經由一管道172耦合至一泵170,且出口168經由一管道176耦合至一液體貯器。泵170亦可經由一管道180連接至貯器178。泵170經組態以將一冷卻液體從貯器178泵入至入口164中,使液體流動通過金屬通道層150中之複數個通道155,且將液體從出口168泵出至流體貯器178中。
在一些實施方案中,頂部密封件160可包含複數個入口164及複數個出口168。在一些實施方案中,複數個入口164及複數個出口168可耦合至泵170以提供一單一裝置100之多個冷卻區帶(如下文關於圖3詳細描述)。在一些實施方案中,一單一泵170可耦合至多個裝置100。
在裝置100之一些實施方案中,用於直接液體冷卻之液體包含水、乙二醇、介電流體等之至少一者。
在裝置100之一些實施方案中,頂部密封件160包含銅、鋁、鋼或任何其他合適金屬及/或合金。
在一些實施方案中,用於直接液體冷卻之一液體可經由入口164泵入,循環以流動通過複數個通道155,且經由出口168泵出。在一些實施方案中,用於直接液體冷卻之液體可經由一或多個入口164泵入,且經由一或多個出口168泵出。在一些實施方案中,泵170將一冷卻液體泵入至入口164中,使冷卻液體流動通過金屬通道層150中之複數個通道155,且將溫液體從出口168泵出至流體貯器178中以冷卻溫液體。這樣做,直接冷卻可增強自經封裝積體電路之熱消散。根據一些實施方案,裝置100可有效地將經封裝總成之一溫度降低達至少約1ºC,達至少約5ºC,達至少約10ºC,達至少約20ºC,達至少約30ºC,達至少約40ºC,或達至少約50ºC。
如上所述,在一些實施方案中,裝置100亦包含安置於金屬通道層150上之頂部密封件160以為冷卻液體提供一適當密封且防止來自洩漏之液體損失。在一些實施方案中,頂部密封件160之頂部至少比金屬通道層150高約1 mm。在一些實施方案中,頂部密封件160之頂部比金屬通道層150高從約100 µm至約3 mm。在一些實施方案中,頂部密封件160之頂部比金屬通道層150高從約200 µm至約2 mm,約300 µm至約1 mm或約400 µm至約800 µm。
圖1B展示根據一闡釋性實施方案之用於一經封裝積體電路之直接液體冷卻之裝置100之另一實施方案。如圖1B中所展示,裝置100包含金屬通道層150之複數個通道155,複數個通道155沒有一底層157 (例如,晶種層),底層157在裝置100之一些實施方案中用於形成金屬通道層150之一部分。換言之,金屬通道層150之複數個通道155不包含構成底層157之底部部分(例如,晶種層),使得經封裝總成110之頂表面曝露於循環通過複數個通道155之冷卻液體。在一些實施方案中,此直接曝露於冷卻液體實現經封裝總成110之積體電路114之增強熱消散。然而,在此等實施方案中,較佳地,易受腐蝕損壞、膨脹或對水分之反應影響之任何材料保持被金屬通道層150覆蓋及密封。
如圖1B中所展示,加強構件130比經封裝總成110高。在裝置100之其他實施方案中,經封裝總成110、環氧樹脂120及加強構件130之頂表面具有相同高度,如圖1A中所展示。
圖1C展示根據一闡釋性實施方案之用於一經封裝積體電路之直接液體冷卻之裝置100之另一實施方案。如圖1C中所展示,加強構件130比經封裝總成110短。裝置100之經封裝總成110本身包含複數個矽通道115。在一些實施方案中,經封裝總成110之積體電路114包含內建於積體電路114之矽部分(或矽晶粒)中之複數個矽通道115。類似於關於圖1B所展示之實施方案,額外或直接曝露於複數個矽通道115中之冷卻液體可實現經封裝總成110之積體電路114之增強熱消散。在一些實施方案中,複數個矽通道115與金屬通道層150之複數個通道155實質上對準。
在一些實施方案中,複數個矽通道115具有與複數個通道155之寬度相同或實質上相同之一寬度。在一些實施方案中,複數個矽通道115具有從複數個通道155之高度之約5%至約95%之一高度(亦可被稱為溝槽深度)。在一些實施方案中,複數個矽通道115具有從複數個通道155之高度之約10%至約80%,約20%至約70%,或約30%至約60%,或約10%至約30%之一高度(或溝槽深度)。
在一些實施方案中,積體電路114之矽部分中之複數個矽通道115具有從約1:10至約10:1之高度與寬度之間之一縱橫比。在一些實施方案中,複數個矽通道115之高度與寬度之間之縱橫比係從約1:8至約8:1,從約1:5至約5:1,從約1:5至約10:1,從約1:1至約10:1,從約1:1至約5:1,從約1:3至約10:1,或從約3:1至約7:1之間,包含其間之任何比率。
圖1D展示根據一闡釋性實施方案之用於一經封裝積體電路之直接液體冷卻之裝置100之另一實施方案。圖1D中所展示之實施方案包含與金屬通道層150直接接觸之頂部密封件160。換言之,圖1D突顯複數個通道155經覆蓋使得液體在通道155內流動,與可能溢出通道155之頂部相反。頂部密封件160與金屬通道層150之間之直接接觸可運用關於圖1A、圖1B及圖1C中所展示之任何實施方案及特徵實施。
圖2A、圖2B、圖2C及圖2D係根據闡釋性實施方案之用於直接液體冷卻之一金屬通道層之各種例示性實施方案之示意性俯視圖。圖2A、圖2B、圖2C及圖2D中所描繪之繪示係包含於本文中用於論述及闡釋性目的之例示性實施方案,且因此為非限制性的,且任何其他合適組態適用於直接液體冷卻。圖2A係一示意圖200a,其展示一金屬通道層250a,金屬通道層250a具有形成至其表面中之複數個通道255a。示意圖200a亦展示用於冷卻液體吸入之一入口264a之位置及用於液體排出之一出口268a之位置。由於入口264a及出口268a在圖2A中被展示為跨示意圖200a對角地定位,故可存在冷卻液體通過複數個通道255a之多個流動路徑。
圖2B展示另一示意圖200b,其展示一不同組態,其中一金屬通道層250b具有形成至其表面中之一單一通道255b。示意圖200b亦展示用於冷卻液體吸入之一入口264b之位置及用於液體排出之一出口268b之位置。然而,與圖200a形成對比,入口264b及出口268b連接於曲折穿過金屬通道層250b之通道255b之相對端上,以確保冷卻液體從入口264b流動至出口268b。
圖2C展示又一示意圖200c,其展示另一組態,其中一金屬通道層250c具有形成至其表面中之一單一通道255c。示意圖200c亦展示駐留於中心部分中用於冷卻液體吸入之一入口264c及安置於外部區域上用於液體排出之一出口268c。然而,與圖200a形成對比,入口264c及出口268c連接於通道255c之相對端上,以確保冷卻液體從中心部分/入口264b流動至外部部分/出口268b。與展示具有筆直通道部分之一曲折通道255b之圖200b不同,通道255c展示一螺旋形或彎曲通道255c以引導冷卻液體從中心部分向外流動。在一些實施方案中,若積體電路之最耗能部分駐留於中心部分中,則此組態可實現增強之熱消散。在其他實施方案中,通過通道255a、255b及255c之流體流動方向可反轉而將出口用作入口,且反之亦然。
圖2D展示另一示意圖200d,其展示一金屬通道層250d,金屬通道層250d具有形成至其表面中之複數個柱或支柱255d。示意圖200d亦展示用於冷卻液體吸入之一入口264d之位置及用於液體排出之一出口268d之位置。由於入口264d及出口268d在圖2D中被展示為跨示意圖200d對角地定位,故可存在冷卻液體通過複數個柱或支柱255d之多個流動路徑。在一些實施方案中,複數個柱或支柱255d可形成為一陣列。在一些實施方案中,當在俯視圖中觀看時,複數個柱或支柱255d可形成為任何幾何形狀或形式,包含圓形、橢圓形、方形或任何多邊形形狀。在一些實施方案中,複數個柱或支柱255d在垂直方向上可為筆直的或傾斜的。在一些實施方案中,複數個柱或支柱255d可為任何幾何形狀或形式以有效地引導液體流動用於增強之液體冷卻。
圖3係根據闡釋性實施方案之用於直接液體冷卻之一金屬通道層之一例示性實施方案之一示意性俯視圖300。圖300展示一金屬通道層350,金屬通道層350具有形成至其表面中之多個通道355a、355b及355c。圖300亦展示用於冷卻液體吸入之複數個入口364a、364b及364c之位置以及用於液體排出之複數個出口368a、368b及368c之位置。圖3中描繪之多個入口、出口及通道係用於論述及闡釋性目的,且因此為非限制性的,且圖3中可包含之任何其他合適組態適用於直接液體冷卻。在一些實施方案中,所有入口及所有出口耦合至一泵(未展示)以將一冷卻液體泵入及泵出通道,用於在整體上冷卻經封裝積體電路。在一些實施方案中,任何入口及任何出口可選擇性地耦合至一泵(未展示),以便僅在經封裝積體電路之選定部分中將一冷卻液體泵入及泵出通道。這樣做,可冷卻安置於金屬通道層350下方之經封裝積體電路之一部分,而未主動冷卻經封裝積體電路之其他部分。替代地,各區帶可耦合至不同泵。例如,各泵可泵送具有不同冷卻特性之不同冷卻液體,或處於不同溫度之相同流體。在後一種情況下,耦合至各自泵之貯器可各自具有其自身之可控冷卻元件及感測器。此方法實現對安置於金屬通道層350下方之經封裝積體電路之「區帶冷卻」。
圖4係根據一闡釋性實施方案之用於製造用於直接液體冷卻之一裝置之一例示性方法400之一流程圖。方法400包含提供安置於一基板上之一經封裝總成(階段410)。在一些實施方案中,方法400視需要包含將一加強構件安置於基板上(階段420)。在一些實施方案中,方法400視需要包含將環氧樹脂安置於經封裝總成與加強構件之間(階段430)。在一些實施方案中,方法400包含使經封裝總成、環氧樹脂及加強構件之頂表面平坦化,以形成具有一均勻高度之一經平坦化表面(階段440)。在替代實施方案中,若經封裝總成、環氧樹脂及加強構件之頂表面具有距基板之實質上相同高度,則可不需要平坦化步驟。在一些實施方案中,當加強構件比經封裝總成短或高時,平坦化係不可行的。
如圖4中所展示,方法400進一步包含將一金屬晶種層安置於經封裝總成、環氧樹脂及加強構件之頂表面上(階段450)。在一些實施方案中,可經由濺鍍沈積、物理氣相沈積、化學氣相沈積或任何其他合適沈積技術沈積金屬晶種層。
在安置金屬晶種層之後,方法400包含產生一金屬通道層,該金屬通道層具有形成至其表面中之複數個通道(階段460)。在一些實施方案中,方法400可包含使用光微影以在金屬晶種層上形成複數個通道之輪廓。一旦形成圖案,便可使用電鍍來生長金屬通道層之壁,該等壁成為通道。在替代實施方案中,方法400可包含毯式沈積一厚金屬層,該厚金屬層隨後將被蝕刻以形成通道。在替代實施方案中,方法400可包含任何其他合適方法(包含光微影剝離技術)以產生金屬通道層,該金屬通道層具有形成至其表面中之複數個通道。在一些實施方案中,方法400可包含蝕刻金屬晶種層以移除通道中之金屬晶種層,使得下方之經封裝總成之表面曝露於冷卻液體。在替代實施方案中,方法400包含蝕刻金屬晶種層,以部分移除通道中之金屬晶種層。金屬晶種層移除量取決於應用及其熱管理設計。
方法400進一步包含將一頂部密封件安置於金屬層上(階段470)。在一些實施方案中,頂部密封件具有用於液體輸入之一或多個入口及用於液體輸出之一或多個出口。在一些實施方案中,頂部密封件經緊固至裝置之其餘部分以確保一緊密密封。
圖5展示根據一闡釋性實施方案之用於製造用於直接液體冷卻之一裝置之一程序流程500。圖5中所展示之程序流程500繪示階段501、502、503、504、505、506、507及508中之組裝程序之進展。例如,圖5中所展示之階段501對應於圖4中所展示之階段410之完成,其展示安置於一基板540上之一經封裝總成510。經封裝總成510包括至少一個積體電路514及/或一記憶體模組518,其等安置於一中介層519上之一模具材料515內。類似地,階段502對應於階段420之完成,其展示安置於基板540上之一加強構件530。階段503對應於階段430之完成,其展示安置於加強構件530與經封裝總成510之間之環氧樹脂520。階段504對應於階段450之完成,且展示藉由沈積鈦及/或銅金屬晶種層而形成一金屬晶種層557。階段505及階段506對應於階段460之完成,其展示形成一金屬通道層550,金屬通道層550具有形成至其表面中之複數個通道555。階段507展示一球柵陣列之附接,其容許將經封裝裝置結合至例如一印刷電路板或其他基板。階段508對應於階段470之完成,其展示安置於金屬通道層550上之一頂部密封件附件560。
圖6展示根據一闡釋性實施方案之用於製造用於直接液體冷卻之裝置之替代程序流程600。在程序流程600中,一金屬通道層跨多個經封裝總成同時形成,接著將該多個經封裝總成單粒化成分開的經封裝總成用於進一步封裝。程序流程600中展示之階段601包含安置於一中介層619上之一模具材料615內之經封裝總成610a及610b (統稱為「經封裝總成610」)。在一些實施方案中,除經封裝總成610a及610b外,經封裝總成610亦包括複數個經封裝總成。經封裝總成610之各者包括至少一個積體電路614及/或一記憶體模組618,其等安置於中介層619上之模具材料615內。圖6之階段601展示安置於複數個經封裝總成610a及610b上之一金屬晶種層657。例如,階段601對應於圖4中之階段450之完成,儘管具有被一起處理之多個經封裝總成而非如圖5中所展示之一單一經封裝總成。
程序流程600之階段602對應於階段460之完成,且展示形成一金屬通道層650,金屬通道層650具有形成至經封裝總成610a及610b之各者之表面中之複數個通道655。一旦形成金屬通道層650,便將經封裝總成610a及610b單粒化(即,切成兩個分開之塊)。階段603展示安置於一基板640上之一單粒化經封裝總成610a及一加強構件630。階段604展示環氧樹脂620,環氧樹脂620經安置以填充加強構件630與經封裝總成610a之間之間隙,以覆蓋且保護可安置於加強件630與經封裝總成610a之間之基板640上之電子組件及電路(例如,被動電路組件,諸如電容器)。階段605展示包括鈦及/或銅之一薄金屬層658,以密封模具材料615及環氧樹脂620用於防潮。在一些實施方案中,薄金屬層658具有介於10 nm至500 nm之間之一厚度,且可例如使用一濺鍍程序沈積。接著,可添加頂部密封件,如圖5之階段508中所展示。
雖然本說明書含有許多具體的實施細節,但是此等不應被解釋為對任何發明或可主張之內容之範疇之限制,而是對特定於特定發明之特定實施方案之特徵之描述。在本說明書中在分開的實施方案之內容背景中描述之特定特徵亦可在一單一實施方案中組合實施。相反地,在一單一實施方案之內容背景中描述之各種特徵亦可分開地在多個實施方案中或以任何合適子組合實施。此外,儘管上文可將特徵描述為以特定組合起作用且甚至最初如此主張,然在一些情況中,來自一所主張組合之一或多個特徵可從該組合刪除,且所主張組合可關於一子組合或一子組合之變動。
類似地,雖然在圖式中按特定順序描繪操作,但此不應被理解為要求按所展示之特定順序或按依序順序執行此等操作,或者執行所有所繪示操作以達成所要結果。在特定境況下,多任務及平行處理可為有利的。此外,各種系統組件在上述實施方案中之分離不應被理解為在所有實施方案中皆需要此分離,且應理解,所描述之程式組件及系統一般可一起整合在一單一軟體產品中或封裝成多個軟體產品。
提及「或」可被解釋為包含性,使得使用「或」描述之任何術語可指示一單一、一個以上及所有所描述術語之任一者。標記「第一」、「第二」、「第三」等未必意在指示一排序,且一般僅用於區分相同或類似之品項或元件。
熟習此項技術者可容易明白對本發明中所描述之實施方案之各種修改,且在不脫離本發明之精神或範疇之情況下,本文中所定義之一般原理可應用於其他實施方案。因此,發明申請專利範圍不旨在受限於本文中所展示之實施方案,而是被賦予與本文中所揭示之本發明、原理及新穎特徵一致之最廣範疇。
100:裝置 110:經封裝總成 114:積體電路 115:模具材料/矽通道 118:記憶體模組 119:中介層 120:環氧樹脂 130:加強構件 140:基板 150:金屬通道層/經圖案化金屬層 155:通道 157:底層 160:頂部密封件 164:入口 168:出口 170:泵 172:管道 176:管道 178:貯器 180:管道 200a:示意圖 200b:示意圖 200c:示意圖 200d:示意圖 250a:金屬通道層 250b:金屬通道層 250c:金屬通道層 250d:金屬通道層 255a:通道 255b:通道 255c:通道 255d:柱或支柱 264a:入口 264b:入口 264c:入口 264d:入口 268a:出口 268b:出口 268c:出口 268d:出口 300:俯視圖 350:金屬通道層 355a:通道 355b:通道 355c:通道 364a:入口 364b:入口 364c:入口 368a:出口 368b:出口 368c:出口 400:方法 410:階段 420:階段 430:階段 440:階段 450:階段 460:階段 470:階段 500:程序流程 501:階段 502:階段 503:階段 504:階段 505:階段 506:階段 507:階段 508:階段 510:經封裝總成 514:積體電路 515:模具材料 518:記憶體模組 519:中介層 520:環氧樹脂 530:加強構件 540:基板 550:金屬通道層 555:通道 557:金屬晶種層 560:頂部密封件附件 600:程序流程 601:階段 602:階段 603:階段 604:階段 605:階段 610a:經封裝總成 610b:經封裝總成 614:積體電路 615:模具材料 618:記憶體模組 619:中介層 620:環氧樹脂 630:加強構件/加強件 640:基板 650:金屬通道層 655:通道 657:金屬晶種層 658:薄金屬層
附圖不旨在按比例繪製。在各個圖式中,相同元件符號及標識指示相同元件。為清楚起見,可能未在每個圖式中標記每個組件。在圖式中:
圖1A展示根據一闡釋性實施方案之用於一經封裝積體電路之直接液體冷卻之一裝置之一實施方案;
圖1B展示根據一闡釋性實施方案之用於一經封裝積體電路之直接液體冷卻之一裝置之一實施方案;
圖1C展示根據一闡釋性實施方案之用於一經封裝積體電路之直接液體冷卻之一裝置之一實施方案;
圖1D展示根據一闡釋性實施方案之用於一經封裝積體電路之直接液體冷卻之一裝置之一實施方案;
圖2A、圖2B、圖2C及圖2D係根據闡釋性實施方案之用於直接液體冷卻之一金屬通道層之各種例示性實施方案之示意性俯視圖;
圖3係根據闡釋性實施方案之用於直接液體冷卻之一金屬通道層之一例示性實施方案之另一示意性俯視圖;
圖4係根據一闡釋性實施方案之製造用於一經封裝積體電路之直接液體冷卻之一裝置之一例示性方法之一流程圖;
圖5展示根據一闡釋性實施方案之用於製造用於直接液體冷卻之一裝置之一程序流程;及
圖6展示根據一闡釋性實施方案之用於製造用於直接液體冷卻之一裝置之一替代程序流程。
100:裝置
110:經封裝總成
114:積體電路/矽通道
115:模具材料
118:記憶體模組
119:中介層
120:環氧樹脂
130:加強構件
140:基板
150:金屬通道層/經圖案化金屬層
155:通道
157:底層
160:頂部密封件
164:入口
168:出口
170:泵
172:管道
176:管道
178:貯器
180:管道

Claims (31)

  1. 一種冷卻裝置,其包括:一經封裝總成(packaged assembly),其安置於一基板上;一金屬通道層,其直接安置於該經封裝總成之頂部上,其中該金屬通道層具有形成至其表面中之複數個通道用於傳導流體(conducting fluid)通過該等通道;一頂部密封件(top seal),其安置於該金屬通道層上,其中該頂部密封件具有經定位以將一冷卻液體引入(introduce)至該等通道之至少一個入口及經定位以容許該冷卻液體流出該等通道之至少一個出口;一加強構件(stiffener member),其安置於該基板上;及環氧樹脂,其安置於該經封裝總成之一外邊緣與該加強構件之一內部部分之間。
  2. 如請求項1之冷卻裝置,其中該經封裝總成、該環氧樹脂及該加強構件之頂表面經平坦化以形成一均勻表面。
  3. 如請求項1之冷卻裝置,其中該加強構件比該經封裝總成高或短。
  4. 如請求項1之冷卻裝置,其進一步包括:一泵,其耦合至該至少一個入口及該至少一個出口,該泵經組態以經由該至少一個入口將流體泵入,通過該金屬通道層中之該複數個通道, 且經由該至少一個出口泵出。
  5. 如請求項1之冷卻裝置,其中該金屬通道層包括銅或銀。
  6. 如請求項1之冷卻裝置,其中該金屬通道層之該複數個通道之至少一部分沒有一金屬底板,從而在該等通道之底部處曝露該經封裝總成之一部分以提供一冷卻液體與該經封裝總成之一頂表面之一直接接觸。
  7. 如請求項1之冷卻裝置,其中該金屬通道層之該複數個通道具有介於約1:10至約10:1之間之一高寬縱橫比。
  8. 如請求項1之冷卻裝置,其中該金屬通道層具有從約10μm至約500μm之一厚度,或在該複數個通道之間之介於約1μm至約500μm之間之一節距。
  9. 如請求項1之冷卻裝置,其中該經封裝總成包括一處理器或一記憶體模組之至少一者。
  10. 一種冷卻裝置,其包括:一經封裝總成,其安置於一基板上;一金屬通道層,其直接安置於該經封裝總成之頂部上,其中該金屬通道層具有形成至其表面中之複數個通道用於傳導流體通過該等通道;及一頂部密封件,其安置於該金屬通道層上,其中該頂部密封件具有 經定位以將一冷卻液體引入至該等通道之至少一個入口及經定位以容許該冷卻液體流出該等通道之至少一個出口,其中除該金屬通道層中之該複數個通道外,該經封裝總成亦包括複數個矽通道。
  11. 一種冷卻裝置,其包括:一經封裝總成,其安置於一基板上;一金屬通道層,其直接安置於該經封裝總成之頂部上,其中該金屬通道層具有形成至其表面中之複數個通道用於傳導流體通過該等通道;及一頂部密封件,其安置於該金屬通道層上,其中該頂部密封件具有經定位以將一冷卻液體引入至該等通道之至少一個入口及經定位以容許該冷卻液體流出該等通道之至少一個出口,其中該裝置包括該金屬通道層中之多個流體分離之通道及該頂部密封件中之多個入口及多個出口,用於該經封裝總成之區帶冷卻(zone cooling)。
  12. 一種製造一冷卻裝置之方法,其包括:提供安置於一基板上之一經封裝總成;將一金屬晶種層安置於該經封裝總成之頂部上;在該金屬晶種(seed)層之頂部上產生一金屬通道層,該金屬通道層具有形成至其表面中之複數個通道;及將具有至少一個入口及至少一個出口之一頂部密封件安置於該金屬通道層上。
  13. 如請求項12之方法,其進一步包括:將一泵耦合至該至少一個入口及該至少一個出口,該泵經組態以經由該至少一個入口將流體泵入,通過該金屬通道層中之該複數個通道,且經由該至少一個出口泵出。
  14. 如請求項12之方法,在將該金屬晶種層安置於該經封裝總成之頂部上之前,該方法進一步包括:將一加強構件安置於該基板上;及將環氧樹脂安置於該經封裝總成與該加強構件之間,其中該環氧樹脂與該經封裝總成之一外邊緣及該加強構件之一內部部分接觸。
  15. 如請求項14之方法,其進一步包括:使該經封裝總成、該環氧樹脂及該加強構件之頂表面平坦化。
  16. 如請求項15之方法,其中該等經平坦化頂表面具有相對於該基板跨該經封裝總成、該環氧樹脂及該加強構件之一均勻高度。
  17. 如請求項12之方法,其中安置該金屬通道層包含經由物理氣相沈積、化學氣相沈積或電鍍之一者在該金屬晶種層上之沈積。
  18. 如請求項12之方法,其進一步包括: 蝕刻該金屬晶種層,以完全移除該複數個通道處之該金屬晶種層。
  19. 如請求項12之方法,其中該經封裝總成之一部分包含矽,該方法進一步包括:蝕刻該經封裝總成之該部分中之該矽,藉此形成與該金屬通道層中之該複數個通道流體連通之複數個矽通道。
  20. 如請求項12之方法,其中該裝置包含該金屬通道層中之多個流體分離之通道及該頂部密封件中之多個入口及多個出口用於該經封裝總成之區帶冷卻。
  21. 如請求項12之方法,其中該金屬晶種層具有從約10nm至約50μm之一厚度,且該金屬通道層具有從約10μm至約500μm之一厚度。
  22. 如請求項12之方法,其中該金屬通道層包括銅或銀。
  23. 如請求項12之方法,其中該複數個通道具有介於約1:10至約10:1之間之一高寬縱橫比。
  24. 如請求項12之方法,其中將該金屬晶種層安置於該經封裝總成之頂部上包括:將該金屬晶種層安置於包含配置於一晶圓上之該經封裝總成之複數個經封裝總成之頂部上。
  25. 如請求項24之方法,其進一步包括:將該晶圓單粒化以獲得用於安置於該基板上之該經封裝總成。
  26. 如請求項25之方法,其中在將該經封裝總成安置於該基板上之前,將該金屬晶種層安置於該經封裝總成之頂部上。
  27. 如請求項25之方法,其進一步包括:將環氧樹脂施敷於安置於該基板上之該經封裝總成與圍繞該基板上之該經封裝總成之一加強件之間;及將一金屬密封劑層施敷於該經施敷環氧樹脂之頂部上。
  28. 如請求項12之方法,其中在將該經封裝總成安置於該基板上之後,將該金屬晶種層安置於該經封裝總成之頂部上。
  29. 一種冷卻系統,其包括:一經封裝總成,其安置於一基板上;一金屬通道層,其具有安置於該經封裝總成之頂部上之複數個通道;及一頂部密封件,其安置於該金屬通道層上,其中該頂部密封件具有至少一個入口及至少一個出口;一泵(pump),其經組態以經由該至少一個入口將一液體泵入至該等通道中,通過該複數個通道,且經由該至少一個出口泵出該等通道;一加強構件,其安置於該基板上;及 環氧樹脂,其安置於該經封裝總成之一外邊緣與該加強構件之一內部部分之間。
  30. 如請求項29之冷卻系統,其中該金屬通道層包括銅或銀。
  31. 如請求項29之冷卻系統,其中該複數個通道具有介於約1:10至約10:1之間之一高寬比。
TW108143490A 2019-02-26 2019-11-28 用於經由金屬通道之直接液體冷卻之裝置及方法 TWI748293B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/286,406 2019-02-26
US16/286,406 US10964625B2 (en) 2019-02-26 2019-02-26 Device and method for direct liquid cooling via metal channels

Publications (2)

Publication Number Publication Date
TW202032733A TW202032733A (zh) 2020-09-01
TWI748293B true TWI748293B (zh) 2021-12-01

Family

ID=68887113

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108143490A TWI748293B (zh) 2019-02-26 2019-11-28 用於經由金屬通道之直接液體冷卻之裝置及方法

Country Status (7)

Country Link
US (1) US10964625B2 (zh)
EP (1) EP3815136B1 (zh)
CN (1) CN112352312B (zh)
DK (1) DK3815136T3 (zh)
FI (1) FI3815136T3 (zh)
TW (1) TWI748293B (zh)
WO (1) WO2020176145A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177192B2 (en) * 2018-09-27 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including heat dissipation structure and fabricating method of the same
US11282765B2 (en) * 2020-03-11 2022-03-22 Mellanox Technologies, Ltd. Stiffener ring
FR3108442B1 (fr) * 2020-03-19 2023-09-01 Commissariat Energie Atomique Puce à refroidissement liquide
US11353712B2 (en) * 2020-07-06 2022-06-07 National Taipei University Of Technology Virtual reality fluid flow body sensing device
US11410910B2 (en) * 2020-07-30 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Packaged semiconductor device including liquid-cooled lid and methods of forming the same
US11576280B2 (en) 2021-02-12 2023-02-07 Raytheon Company Cold plate branching flow pattern
CN113675158B (zh) * 2021-07-06 2024-01-05 珠海越亚半导体股份有限公司 循环冷却嵌埋封装基板及其制作方法
US12009276B2 (en) * 2021-08-20 2024-06-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package including lid with integrated heat pipe for thermal management and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5309319A (en) * 1991-02-04 1994-05-03 International Business Machines Corporation Integral cooling system for electric components
CN1976573A (zh) * 2005-11-30 2007-06-06 国际商业机器公司 传热装置,被冷却的电子模块及其制造方法
US20170196120A1 (en) * 2015-12-30 2017-07-06 Imec Vzw Liquid cooling of electronic devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928207A (en) 1989-06-15 1990-05-22 International Business Machines Corporation Circuit module with direct liquid cooling by a coolant flowing between a heat producing component and the face of a piston
JP3518434B2 (ja) * 1999-08-11 2004-04-12 株式会社日立製作所 マルチチップモジュールの冷却装置
US7126822B2 (en) * 2003-03-31 2006-10-24 Intel Corporation Electronic packages, assemblies, and systems with fluid cooling
US20050141195A1 (en) * 2003-12-31 2005-06-30 Himanshu Pokharna Folded fin microchannel heat exchanger
US7364684B2 (en) 2004-08-16 2008-04-29 Delphi Technologies, Inc. Method of making an encapsulated microelectronic package having fluid carrying encapsulant channels
US7205653B2 (en) * 2004-08-17 2007-04-17 Delphi Technologies, Inc. Fluid cooled encapsulated microelectronic package
US7230832B2 (en) 2005-06-17 2007-06-12 Delphi Technologies, Inc. Cooled electronic assembly and method for cooling a printed circuit board
US7369410B2 (en) * 2006-05-03 2008-05-06 International Business Machines Corporation Apparatuses for dissipating heat from semiconductor devices
WO2012005706A1 (en) 2010-07-07 2012-01-12 Haluk Kulah Cmos compatible microchannel heat sink for electronic cooling and its fabrication
US20140048951A1 (en) 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Semiconductor assembly with dual connecting channels between interposer and coreless substrate
US9477275B2 (en) 2013-01-18 2016-10-25 Intel Corporation Thermal management solution for circuit products
JP6221392B2 (ja) * 2013-06-19 2017-11-01 富士通株式会社 パッケージ実装構造
US10770372B2 (en) 2016-09-23 2020-09-08 Altera Corporation Fluid routing devices and methods for cooling integrated circuit packages
US10964624B2 (en) 2017-01-26 2021-03-30 Intel Corporation Techniques for fluid cooling of integrated circuits in packages
US10170392B2 (en) 2017-04-05 2019-01-01 International Business Machines Corporation Wafer level integration for embedded cooling
CN107678524A (zh) 2017-10-11 2018-02-09 西安交通大学 一种芯片冷却系统
CN109121369A (zh) 2018-09-30 2019-01-01 西安微电子技术研究所 一种结合微流道的快速传导间接液冷散热结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5309319A (en) * 1991-02-04 1994-05-03 International Business Machines Corporation Integral cooling system for electric components
CN1976573A (zh) * 2005-11-30 2007-06-06 国际商业机器公司 传热装置,被冷却的电子模块及其制造方法
US20170196120A1 (en) * 2015-12-30 2017-07-06 Imec Vzw Liquid cooling of electronic devices

Also Published As

Publication number Publication date
US10964625B2 (en) 2021-03-30
CN112352312A (zh) 2021-02-09
US20200273777A1 (en) 2020-08-27
TW202032733A (zh) 2020-09-01
EP3815136B1 (en) 2023-07-19
DK3815136T3 (da) 2023-10-16
EP3815136A1 (en) 2021-05-05
FI3815136T3 (fi) 2023-09-26
WO2020176145A1 (en) 2020-09-03
CN112352312B (zh) 2024-08-02

Similar Documents

Publication Publication Date Title
TWI748293B (zh) 用於經由金屬通道之直接液體冷卻之裝置及方法
EP3096350B1 (en) Semiconductor package assembly and method for forming the same
EP3096349A1 (en) Semiconductor package assembly and method for forming the same
KR101731683B1 (ko) 반도체 디바이스를 패키징하는 방법 및 패키징된 반도체 디바이스
TWI478314B (zh) 半導體裝置與半導體裝置的形成方法
US9224673B2 (en) Packages for semiconductor devices, packaged semiconductor devices, and methods of cooling packaged semiconductor devices
Shi et al. First demonstration of panel glass fan-out (GFO) packages for high I/O density and high frequency multi-chip integration
TW201721771A (zh) 整合式扇出封裝及製造方法
US11264304B2 (en) Semiconductor structure and associated method for manufacturing the same
US9331048B2 (en) Bonded stacked wafers and methods of electroplating bonded stacked wafers
TW200952093A (en) Semiconductor package and method of making the same
US10020211B2 (en) Wafer-level molding chase design
US20180166356A1 (en) Fan-out circuit packaging with integrated lid
TW201436060A (zh) 具有穿過封裝互連之半導體裝置總成,及相關之系統,裝置與方法
US20180233382A1 (en) Chip package with fan-out structure
US10163801B2 (en) Structure and formation method of chip package with fan-out structure
TW201633476A (zh) 在緩衝層中具有開口的積體扇出結構
Lau Critical issues of TSV and 3D IC integration
US11114313B2 (en) Wafer level mold chase
Lau et al. Thin-wafer handling with a heat-spreader wafer for 2.5 D/3D IC integration
US20240038686A1 (en) Semiconductor packages and methods of manufacturing thereof
US20240153916A1 (en) Semiconductor device including molded die stack and methods of forming the same