TWI737315B - 位準偏移器及位準偏移方法 - Google Patents

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Abstract

一種位準偏移器包括具有用以接收在第一及第二電壓位準之互補性輸入信號的第一及第二輸入端的輸入電路。交叉閂鎖電路耦接至輸入電路，及具有用以提供在第三及第四電壓位準之互補性輸出信號的第一及第二輸出端。輸入電路包括用以基於輸入信號輸出在第一及第四電壓位準之第一及第二控制信號的第一及第二控制節點。追蹤電路耦接至輸入電路及交叉閂鎖電路，及用以基於第一及第二控制信號輸入第一及第二追蹤信號至交叉閂鎖電路，其中第一追蹤信號的一電壓位準係第一控制信號的一電壓位準及第三電壓位準之較高者，且第二追蹤信號的一電壓位準係第二控制信號的一電壓位準及第三電壓位準之較高者。此外，位準偏移方法亦在此揭露。

Description

位準偏移器及位準偏移方法
本揭示是關於一種半導體裝置，且特別是關於一種位準偏移器及位準偏移方法。
許多電子裝置，諸如桌上型電腦、筆記型電腦、平板電腦、智慧型手機等等，採用多個積體電路，往往結合多個離散半導體裝置以處理及儲存信息。一些電子裝置使用多個電壓位準以相應地供電它們的多個積體電路及離散半導體裝置。可採用電壓位準偏移器以偏移及改寫在使用不同的電壓的積體電路之間的數位信號的電壓位準。
本揭示內容的一實施例是關於一種位準偏移器，位準偏移器包含輸入電路、交叉閂鎖電路及追蹤電路。輸入電路具有用以接收在第一電壓位準及一第二電壓位準之互補性多個輸入信號的第一輸入端及第二輸入端。交叉閂鎖電路耦接至輸入電路，交叉閂鎖電路具有用以提供在第三電壓位準及第四電壓位準之互補性多個輸出信號的第一輸出端及第二輸出端，其中輸入電路包括用以基於上述輸入 信號輸出在第一電壓位準及第四電壓位準之第一控制信號及第二控制信號的第一控制節點及第二控制節點。追蹤電路耦接至輸入電路及交叉閂鎖電路，追蹤電路用以基於第一控制信號及第二控制信號輸入第一追蹤信號及第二追蹤信號至交叉閂鎖電路，其中第一追蹤信號的電壓位準係第一控制信號的電壓位準及第三電壓位準之較高者，及第二追蹤信號的電壓位準係第二控制信號的電壓位準及第三電壓位準之較高者。
本揭示內容的一實施例是關於一種位準偏移器。位準偏移器包含第一輸入端及第二輸入端、第一輸出端及第二輸出端、輸入電路、交叉閂鎖電路與追蹤電路。第一輸入端及第二輸入端用以接收在低電壓域之互補性第一輸入信號及第二輸入信號。第一輸出端及第二輸出端用以提供對應於第一輸入信號及第二輸入信號的在高電壓域之互補性第一輸出信號及第二輸出信號。輸入電路連接在第一輸入端及第二輸入端及第一輸出端及第二輸出端之間，輸入電路具有用以基於第一輸入信號及第二輸入信號輸出在高電壓域及低電壓域之第一控制信號及第二控制信號之第一控制節點及第二控制節點。交叉閂鎖電路耦接至輸入電路及第一輸出端及第二輸出端，交叉閂鎖電路具有第一輸入端第二輸入端。追蹤電路耦接至第一控制節點及第二控制節點及交叉閂鎖電路的第一輸入端與第二輸入端，追蹤電路用以基於第一控制信號及第二控制信號提供在高電壓域之第一追蹤信號及第二追蹤信號至交叉閂鎖電路的第一輸 入端及第二輸入端。
本揭示內容的一實施例是關於一種位準偏移方法，包含：接收具有各自的一第一電壓位準及一第二電壓位準之一第一輸入信號及一第二輸入信號，其中第二電壓位準高於第一電壓位準；基於第一輸入信號產生具有第一電壓位準之一第一控制信號；基於第二輸入信號產生具有高於第二電壓位準的一第四電壓位準之一第二控制信號；基於第一控制信號提供具有高於第一電壓位準的一第三電壓位準的一第一追蹤信號至一交叉閂鎖電路；基於第二控制信號提供具有第四電壓位準的一第二追蹤信號至交叉閂鎖電路；藉由交叉閂鎖電路基於第二追蹤信號輸出具有第三電壓位準之一第一輸出信號；藉由交叉閂鎖電路基於第一追蹤信號輸出具有第四電壓位準之一第二輸出信號。
100:位準偏移器
102、104:輸出端
202、204:輸入端
110、110a、110b、110c:交叉閂鎖電路
120、120a、120b、120c:輸入電路
130、130a、130b:追蹤電路
206、208:控制節點
210、212、214、216:電晶體
336、340:電晶體對
332、334、338、342:電晶體對
220、224、354、356、360、362、320、324、336a、336b、340a、340b、350、352:電晶體
218、222、318、322、332a、332b、334a、334b、338a、338b、342a、342b:電晶體
200、300、400、500:位準偏移器
910:中心線
1000:佈局
1010:上部分
1012:下部分
1200:方法
1210、1220、1230、1240、1250、1260、1270:步驟
VSSA、VDDA、VDDB、VSSB:電壓位準/電壓信號
A、B:控制信號
C、D:追蹤信號
I、IN:輸入信號
Z、ZN:輸出信號
TP1、TP2、N1、Mp1、Mn1、P1、TN1:電晶體
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據工業中的標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖係根據一些實施例位準偏移器的實例的電路圖。
第2圖係根據一些實施例繪示包括輸入電路及追蹤電路的替代的實例的位準偏移器的電路圖。
第3圖係根據一些實施例繪示包括交叉閂鎖電路的替代的實例的位準偏移器的電路圖。
第4圖係根據一些實施例繪示包括輸入電路及追蹤電路的替代的實例的位準偏移器的電路圖。
第5圖係根據一些實施例繪示包括輸入電路的替代的實例的位準偏移器的電路圖。
第6圖係根據一些實施例繪示包括交叉閂鎖電路的替代的實例的位準偏移器的電路圖。
第7圖係根據一些實施例繪示包括交叉閂鎖電路的另一替代的實例的位準偏移器的電路圖。
第8圖係根據一些實施例繪示具備選定的各種NMOS及PMOS元件的第2圖的位準偏移器的電路圖。
第9圖係根據一些實施例繪示針對第8圖的位準偏移器的對稱佈局的態樣的方塊圖。
第10圖係根據一些實施例繪示針對第8圖的位準偏移器的另一對稱佈局的態樣的方塊圖。
第11圖係根據一些實施例繪示針對第8圖的位準偏移器的非對稱佈局的態樣的方塊圖。
第12圖係根據一些實施例繪示位準偏移方法的流程圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特 徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
此外，本文中可能使用了空間相關術語(例如，“下方”、“之下”、“低於”、“以上”、“上部”等)，以易於描述圖中所示的一個要素或特徵相對於另外(一個或多個)要素或(一個或多個)特徵的關係。這些空間相關術語意在涵蓋器件在使用或工作中除了圖中所示朝向之外的不同朝向。裝置可能以其他方式定向(旋轉90度或處於其他朝向)，並且本文中所用的空間相關描述符同樣可能被相應地解釋。
第1圖係根據揭示實施例繪示過驅動位準偏移器100的態樣的方塊圖。位準偏移器100包括交叉閂鎖電路110、輸入電路120及追蹤電路130。輸入電路120接收在第一電壓域A中的互補性輸入信號I及IN，並因此連接至電壓信號VDDA(VDDA同時代表電壓信號及其對應的電壓位準)及VSSA(VSSA同時代表電壓信號及其對應的電壓位準)。交叉閂鎖電路110操作在第二電壓域B中，並因此連接至電壓信號VDDB(VDDB同時代表電壓信號及其對應的電壓位準)及VSSB(VSSB同時代表電壓信號及其對應的電壓位準)。在一些實施例中，電壓位準 VDDA及VSSA可以分別相當於1.8V及0V(接地)，而電壓位準VDDB及VSSB可以分別相當於3.3V及1.8V。換句話說，電壓位準VDDA及VSSB在相同電壓位準，及實際效果上位準偏移器100連接以接收三個電壓位準：VSSA、VDDA/VSSB及VDDB。在其他實例中，VDDA及VSSA可以分別相當於1.2V及0V(接地)，而電壓位準VDDB及VSSB可以分別相當於1.8V及0.6V。其他電壓位準也在此揭示的範圍內。
交叉閂鎖電路110提供互補性輸出信號Z及ZN。交叉閂鎖電路通常操作在單個電壓域(VDD、VSS)中。因此，輸出信號Z、ZN在此單個電壓域中擺動於低及高狀態之間。揭示實施例在過驅動位準偏移器電路中採用交叉閂鎖電路110。因此，輸入信號I及IN在較低的第一電壓域中，並因此擺動在VDDA及VSSA電壓位準之間，而輸出Z及ZN偏移至更高的第二電壓域並因此擺動在電壓位準VDDB及VSSB之間。
為提供增強性能及可靠度，追蹤電路130輸出基於輸入信號I及IN的過驅動信號或追蹤信號至交叉閂鎖電路110，而不是直接地施行在第一電壓域中的互補性輸入信號I及IN至交叉閂鎖電路110。更具體地說，追蹤電路130用以提供為控制信號A及VSSB電壓位準之較高者的追蹤信號，或為控制信號B及VSSB電壓位準之較高者的追蹤信號至交叉閂鎖電路110。換句話說，追蹤信號係提供在第二電壓域中，即使控制信號A、B可能在第一 或第二電壓域中。
在繪示的實例中，輸入端202及204分別接收在第一電壓域中的互補性輸入信號I及IN，而輸出端102及104提供在第二電壓域中的互補性輸出信號Z、ZN。如第1圖中所示，輸入電路120連接在輸入端202及204，與輸出端102及104之間，輸入端202及204接收在(較低的)第一電壓域A之信號，輸出端102及104輸出在(較高的)第二電壓域B之信號。因此分別輸出在控制節點206及208的控制信號A及B可以擺動在第一電壓域的低的VSSA信號及第二電壓域的高的VDDB信號之間。
交叉閂鎖電路110包括第一對的電晶體及第二對的電晶體，此第一對的電晶體包括串聯連接的第一電晶體210及第二電晶體212，此第二對的電晶體包括串聯連接的第三電晶體214及第四電晶體216。在繪示的實例中，第一及第三電晶體210、214係PMOS電晶體，且第二及第四電晶體212、216係NMOS電晶體。兩個對的電晶體連接在VDDB及VSSB電壓軌之間。在所示的實例中，電晶體216的閘極端連接至輸出端102，此輸出端102在第一對的電晶體210、212的源極/汲極端的接面，而電晶體212的閘極端連接至輸出端104，此輸出端104在第二對的電晶體214、216的源極/汲極端的接面。
位準偏移器100更進一步包括輸入電路120，輸入電路120包括在輸出端102及輸入端202之間串聯連接的電晶體218及220，以及在輸出端104及輸入端204 之間串聯連接的電晶體222及224。在繪示的實例中，電晶體218及222係PMOS電晶體，且電晶體220及224係NMOS電晶體。藉由追蹤電路130接收在各自的控制節點206及208的控制信號A及B，追蹤電路130連接至交叉閂鎖電路110的PMOS電晶體214及210的閘極端。更具體地，追蹤電路係配置使得PMOS電晶體210的閘極接收追蹤信號，且追蹤信係為控制信號B或VSSB中較高的一者，而PMOS電晶體214的閘極接收控制信號A或VSSB中較高的一者。
NMOS電晶體220、224的閘極端係耦接以接收VDDA電壓信號，且PMOS電晶體218、222的閘極端係耦接以接收VSSB電壓信號。如上述提及，在一些實施例中，VDDA及VSSB係相同電壓位準。當輸入信號I在第一電壓域中自邏輯高轉變至邏輯低，舉例來說，在輸入端202的輸入信號I係在VSSA電壓位準。NMOS電晶體220係以其閘極所接收的電壓信號VDDA進行開啟，使得控制節點206的控制信號A被拉至低位準(VSSA)。
追蹤電路130係經配置使得交叉閂鎖電路110的PMOS電晶體214接收更高的控制信號A或VSSB。因此，PMOS電晶體的閘極接收低VSSB信號(邏輯低在第二電壓域中)，開啟PMOS電晶體214。如此一來，在輸出端104，在第二電壓域(VDDB)之ZN信號被拉至邏輯高。高ZN信號更進一步開啟NMOS電晶體212，拉低在輸出端102在第二電壓域(VSSB)之Z信號。低Z信號更 進一步關閉NMOS電晶體216以閂鎖ZN輸出信號在其高狀態。
如上述提及，交叉閂鎖電路110的PMOS電晶體210、214藉由追蹤電路130控制，而PMOS電晶體210的閘極接收更高的控制信號B或VSSB，及PMOS電晶體214的閘極接收更高的控制信號A或VSSB。第2圖描繪實例的位準偏移器200，繪示更進一步追蹤電路130a的實施例的態樣，此追蹤電路130a用以把A及B信號和VSSB比較，及分別輸出適當的追蹤信號C及D至PMOS電晶體214及210。
在第2圖中所示的交叉閂鎖電路110相似於在第1圖中所示的交叉閂鎖電路110，並因此包括串聯連接的第一電晶體210及第二電晶體212，及串聯連接的第三電晶體214及第四電晶體216。第一及第三電晶體210、214係PMOS電晶體，及第二及第四電晶體212、216係NMOS電晶體。兩個對的電晶體連接在VDDB及VSSB電壓軌之間。電晶體216的閘極端連接至輸出端102，而電晶體212的閘極端連接至輸出端104。PMOS電晶體210及214分別自追蹤電路130a接收D及C追蹤信號，如下所述。
相似於在第1圖中所示的輸入電路120，第2圖的輸入電路120a包括連接在輸出端102及輸入端202之間的PMOS電晶體218及NMOS電晶體220，及連接在輸出端104及輸入端204之間的PMOS電晶體222及 NMOS電晶體224。PMOS電晶體218、222的閘極連接至VSSB信號，及NMOS電晶體220及224的閘極連接至VDDA信號。另外，PMOS電晶體318連接在控制節點206及PMOS電晶體218之間，且NMOS電晶體320連接在控制節點206及NMOS電晶體220之間。同理，PMOS電晶體322連接在控制節點208及PMOS電晶體222之間，且NMOS電晶體324連接在控制節點208及NMOS電晶體224之間。
如上述提及結合第1圖，在第2圖中所示的追蹤電路130a係配置使得PMOS電晶體210的閘極接收控制信號B與VSSB之較高者，而PMOS電晶體214的閘極接收控制信號A與VSSB之較高者。追蹤電路130a包括交叉耦合PMOS電晶體對332及交叉耦合PMOS電晶體對334，交叉耦合PMOS電晶體對332包括PMOS電晶體332a及332b，用以輸出高於控制信號A或VSSB之追蹤信號C。交叉耦合PMOS電晶體對334包括PMOS電晶體334a及334b，用以輸出高於控制信號B或VSSB之追蹤信號D。於是，PMOS電晶體332a及334a的源極端係耦接以接收VSSB信號，而PMOS電晶體332b及334b的源極端係分別耦接控制節點206及208，以接收A及B控制信號。在PMOS電晶體214的閘極接收追蹤信號C，及在PMOS電晶體210的閘極接收追蹤信號D。
在第2圖中所示的實施例包括用於產生控制信號 A及B的額外交叉耦合電晶體對。更尤其，交叉耦合NMOS電晶體對336及340提供各自的控制信號至PMOS電晶體318及322的閘極。交叉耦合NMOS電晶體對336包括NMOS電晶體336a及336b，它們的汲極分別連接至控制信號A及VSSB。交叉耦合NMOS電晶體對340包括NMOS電晶體340a及340b，它們的汲極分別連接至控制信號B及VSSB。交叉耦合電晶體對336及340的源極分別連接至PMOS電晶體318及322的閘極。
交叉耦合PMOS電晶體對338及342提供各自的控制信號至NMOS電晶體320及324的閘極。交叉耦合PMOS電晶體對338包括PMOS電晶體338a及338b，它們的汲極分別連接至控制信號A及VDDA。交叉耦合PMOS電晶體對342包括PMOS電晶體342a及342b，它們的汲極分別連接至控制信號B及VDDA。交叉耦合電晶體對338及342的源極分別連接至NMOS電晶體320及324的閘極。
因此，當輸入信號I在第一電壓域中自邏輯高轉變至邏輯低，在輸入端202的輸入信號I係在VSSA電壓位準(例如0V)。串聯的NMOS電晶體220、320開啟，將在控制節點206的控制信號A拉至低(VSSA)。低控制信號A隨著VSSB輸入至交叉耦合PMOS電晶體對332，以輸出在VSSB電壓位準的追蹤信號C至PMOS電晶體214的閘極。如此一來，在輸出端104，在第二電壓域(VDDB)之ZN信號被拉至邏輯高。高ZN信號更進一步 開啟NMOS電晶體212，在輸出端102，在第二電壓域(VSSB)之Z信號被拉低。低Z信號更進一步關閉NMOS電晶體216以閂鎖ZN輸出信號在其高狀態中。
第3圖繪示另一實例的位準偏移器300，繪示交叉閂鎖電路110a的實施例的更進一步態樣。在第3圖中，在閂鎖電晶體210、212、214及216的每一者的閘極接收追蹤信號C及D。相反的，在第2圖中所示的實例具有輸出端102及104分別交叉耦接至NMOS電晶體216及212的閘極。因此，在第3圖所示的實例中，追蹤信號C或D直接地控制閂鎖電晶體210、212、214及216的每一者，以增加位準偏移器300的操作速度。
如在第2圖所示的實例中，在輸入電路120a的輸入端202、204接收輸入信號I、IN。交叉閂鎖電路110a包括串聯連接的PMOS電晶體210及NMOS電晶體212，及串聯連接的PMOS電晶體214及NMOS電晶體216。電晶體的兩個對連接在VDDB及VSSB電壓軌之間。如上述提及，電晶體210及212的閘極端係連接以接收追蹤信號D，及電晶體214及216的閘極端係連接以接收追蹤信號C。
PMOS電晶體218及318在輸出端102及控制節點206之間連接，且PMOS電晶體222及322在輸出端104及控制節點208之間連接。NMOS電晶體220及320在控制節點206及輸入端202之間連接，且NMOS電晶體224及324在控制節點208及輸入端204之間連 接。PMOS電晶體218及222的閘極連接至VSSB信號，且NMOS電晶體220及224的閘極連接至VDDA信號。PMOS電晶體318及322使它們的閘極分別連接至交叉耦合NMOS電晶體對336及340的輸出。NMOS電晶體320及324使它們的閘極分別連接至交叉耦合PMOS對338及342的輸出。
交叉耦合PMOS電晶體對332及334分別連接至控制節點206及208，及分別用以輸出追蹤信號C及D。當輸入信號I在第一電壓域中自邏輯高轉變至邏輯低時，在輸入端202的輸入信號I係在VSSA電壓位準(例如0V)。串聯NMOS電晶體220、320開啟，將在控制節點206的控制信號A拉至低(VSSA)。低控制信號A隨著VSSB輸入至交叉耦合PMOS電晶體對332，以輸出在VSSB電壓位準的追蹤信號C至PMOS電晶體214及NMOS電晶體216的閘極。如此一來，PMOS電晶體214開啟且NMOS電晶體216關閉，在輸出端104於第二電壓域(VDDB)之ZN信號拉至邏輯高。追蹤信號D開啟NMOS電晶體212及關閉PMOS電晶體210，於輸出端102將Z信號在第二電壓域(VSSB)中拉低。
第4圖根據更進一步實施例繪示實例的位準偏移器400，位準偏移器400包括在第1圖中所示的交叉閂鎖電路110以及輸入電路120b及追蹤電路130b。如第1圖中所示的實例，第4圖的交叉閂鎖電路110包括串聯連接的PMOS電晶體210及NMOS電晶體212與串聯連 接的PMOS電晶體214及NMOS電晶體216。電晶體的兩個對連接在VDDB及VSSB電壓軌之間。電晶體216的閘極端連接至輸出端102，而電晶體212的閘極端連接至輸出端104。PMOS電晶體210及214分別自追蹤電路130b接收D及C追蹤信號。
第4圖的輸入電路120b包括在輸出端102及控制節點206之間連接的PMOS電晶體218及318，及在輸出端104及控制節點208之間連接的PMOS電晶體222及322。NMOS電晶體220及320連接在控制節點206及輸入端202之間，且NMOS電晶體224及324連接在控制節點208及輸入端204之間。PMOS電晶體218、222的閘極連接至VSSB信號，及NMOS電晶體220及224的閘極連接至VDDA信號。
在第4圖的追蹤電路130b中，交叉耦合電晶體對連接至PMOS電晶體318及322的閘極，且忽略NMOS電晶體320及324的閘極。作為代替，輸入電路120b的PMOS電晶體318及322亦使它們的閘極連接以接收VSSB信號，及NMOS電晶體320及324亦使它們的閘極連接以接收VDDA信號。一些替代的實施例可除去電晶體318、320、322及324。
如同第3圖的追蹤電路130a，追蹤電路130b包括分別連接至控制節點206及208的交叉耦合PMOS電晶體對332及334，交叉耦合PMOS電晶體對332及334分別用以輸出追蹤信號C及D。當輸入信號I在第一電壓 域中自邏輯高轉變至邏輯低時，在輸入端202的輸入信號I係在VSSA電壓位準(例如0V)。串聯NMOS電晶體220、320開啟，將在控制節點206的控制信號A拉至低(VSSA)。低控制信號A隨著VSSB輸入至交叉耦合PMOS電晶體對332，以輸出在VSSB電壓位準的追蹤信號C至PMOS電晶體214的閘極。如此一來，PMOS電晶體214開啟，於輸出端104將ZN信號在第二電壓域(VDDB)中拉至邏輯高。追蹤信號D關閉PMOS電晶體210，於輸出端102將Z信號在第二電壓域(VSSB)中拉低。輸出端102及104分別交叉耦合至NMOS電晶體216及212的閘極以閂鎖Z及ZN信號。
第5圖繪示位準偏移器500的另一實施例，其中交叉閂鎖電路110a及追蹤電路130b係與輸入電路120c組合。輸入電路120c包括連接在輸出端102及控制節點206之間的PMOS電晶體218及318，且連接在輸出端104及控制節點208之間的PMOS電晶體222及322。NMOS電晶體220及320連接在控制節點206及輸入端202之間，且NMOS電晶體224及324連接在控制節點208及輸入端204之間。PMOS電晶體218、318、222及322的閘極連接至VSSB信號，且NMOS電晶體220、320、224及324的閘極連接至VDDA信號。
另外，輸入電路120c包括連接在控制節點A及B與各自的電晶體320及324之間的二極體。在繪示第5圖的實例中，二極體係以二極體形式連接的NMOS電晶體 354、356，其他二極體結構亦落入此揭示案的範圍內。
如上述提及，藉由交叉閂鎖電路110a，在閂鎖電晶體210、212、214及216的每一者的閘極接收控制信號C及D。追蹤信號C或D因此直接地控制閂鎖電晶體210、212、214及216的每一者以增加位準偏移器100的操作速度。追蹤電路130b的交叉耦合PMOS電晶體對332及334分別連接至控制節點206及208，分別用以輸出追蹤信號C及D。
第6圖繪示更進一步實例，其中輸入電路120c及追蹤電路130b係與另一實例的交叉閂鎖電路110b使用。在第6圖中的輸入電路120c包括連接在輸出端102及控制節點206之間的PMOS電晶體218及318，與連接在輸出端104及控制節點208之間的PMOS電晶體222及322。NMOS電晶體220及320係連接在控制節點206及輸入端202之間，且NMOS電晶體224及324係連接在控制節點208及輸入端204之間。PMOS電晶體218、318、222及322的閘極連接至VSSB信號，且NMOS電晶體220、320、224及324的閘極連接至VDDA信號。追蹤電路130b的交叉耦合PMOS電晶體對332及334分別連接至控制節點206及208，分別用以輸出追蹤信號C及D。在交叉閂鎖電晶體210、212、214及216的每一者的閘極接收追蹤信號C及D。二極體連接在控制節點A及B及各自的電晶體320及324之間。在繪示第6圖的實例中，二極體係以二極體形式連接的 NMOS電晶體354、356，其他二極體結構亦落入此揭示案的範圍內。
交叉閂鎖電路110b更進一步包括NMOS電晶體350及352。電晶體350串聯連接在NMOS電晶體212及VSSB軌之間，且電晶體352串聯連接在NMOS電晶體216及VSSB軌之間。NMOS電晶體350及352的閘極係分別交叉耦接至輸出端104及102，以閂鎖信號Z及ZN於它們的互補狀態中。
第7圖繪示另一實例，其中輸入電路120c及追蹤電路130b係與更進一步實例的交叉閂鎖電路110c使用。輸入電路120c包括連接在輸出端102及控制節點206之間的PMOS電晶體218及318，及連接在輸出端104及控制節點208之間的PMOS電晶體222及322。NMOS電晶體220及320連接在控制節點206及輸入端202之間，且NMOS電晶體224及324連接在控制節點208及輸入端204之間。PMOS電晶體218、318、222及322的閘極連接至VSSB信號，且NMOS電晶體220、320、224及324的閘極連接至VDDA信號。
追蹤電路130b的交叉耦合PMOS電晶體對332及334分別連接至控制節點206及208，用以分別輸出追蹤信號C及D。在交叉閂鎖電晶體210、212、214及216的每一者的閘極接收追蹤信號C及D。以二極體形式連接的NMOS電晶體354、356連接在控制節點A及B與各自的電晶體320及324之間，其他二極體結構亦落入此揭 示案的範圍內。
交叉閂鎖電路110c更進一步包括NMOS電晶體360及362。電晶體360並聯連接在NMOS電晶體212及VSSB軌之間，且電晶體362串聯連接在NMOS電晶體216及VSSB軌之間。NMOS電晶體360及362的閘極係分別交叉耦接至輸出端104及102，以閂鎖信號Z及ZN於它們的互補狀態中。
第8圖至第11圖根據一些實施例描繪實例的位準偏移器佈局。第8圖繪示第2圖的位準偏移器200，具備被標記為“TP1”的交叉耦合PMOS電晶體對338及342的追蹤電路130a，及被標記為“TP2”的交叉耦合PMOS電晶體對332及334的追蹤電路130a。在第8圖中，追蹤電路130a的NMOS電晶體對336及340被標記為“TN1”。輸入電路120a的PMOS電晶體218、318、222及322被標記為P1，且輸入電路120a的NMOS電晶體220、320、224及324被標記為N1。交叉閂鎖電路110的PMOS電晶體210及214被標記為Mp1，且交叉閂鎖電路110的NMOS電晶體212及216被標記為Mn1。
第9圖繪示用於位準偏移器200的實例的對稱佈局900，其中TN1、TP1、P1、N1、Mp1、Mn1及TP2電晶體對稱水平地排列在中心線910的兩側上。第10圖繪示另一對稱佈局1000，其中TN1、TP1、P1、N1、Mp1、Mn1及TP2電晶體對稱垂直地排列在中心線910 的兩側上。另外，在一些實例中，中心線910的各側上的NMOS及PMOS元件可一起安排在中心線910的它們各自側上以簡化製造過程。此繪示在實例佈局1000中，其中PMOS電晶體TP2、TP1、P1及Mp1全部設置在佈局1000的上部分1010，而NMOS電晶體Mn1、N1及TN1全部設置在佈局1000的下部分1012。仍更進一步的是，只要保持對稱，電晶體TN1、TP1、P1、N1、Mp1、Mn1及TP2可以重新排列在其他佈局位置中。此些對稱佈局係平衡且允許輸出以相同速度轉換及因此改善性能。第11圖繪示非對稱佈局的實例，其中NMOS及PMOS元件不一定對稱地組織於一中心線周圍。此些非對稱佈局可能適合於，舉例來說，針對較低速度實施。其他對稱及非對稱佈局亦落入此揭示的範圍內。
第12圖係根據一些實施例繪示位準偏移方法1200的實例的流程圖。結合揭示本文中任何的實例的位準偏移器電路，方法1200可以被實現。參見第12圖結合第1圖至第7圖，在步驟1210，接收具有各自的第一及第二電壓位準VSSA、VDDA的第一及第二輸入信號I、IN於位準偏移器100的輸入端202、204。在繪示的實例中，第二電壓位準VDDA更高於第一電壓位準VSSA。在步驟1220，產生基於第一輸入信號I具有的第一電壓位準VSSA的第一控制信號A。在步驟1230，產生基於第二輸入信號IN的第二控制信號B。第二控制信號B係在第四電壓位準VDDB，第四電壓位準VDDB高於第二電壓 位準VDDA。
在步驟1240中，提供基於第一控制信號A的第一追蹤信號C至交叉閂鎖電路110。第一追蹤信號C具有高於第一電壓位準VSSA的第三電壓位準VSSB。在步驟1250中，提供基於第二控制信號B的第二追蹤信號D至交叉閂鎖電路110。第二追蹤信號D具有第四電壓位準VDDB。在步驟1260中，藉由交叉閂鎖電路110輸出基於第二追蹤信號D具有第三電壓位準VSSB的第一輸出信號Z，且在1270步驟中，藉由交叉閂鎖電路110輸出基於第一追蹤信號C具有第四電壓位準VDDB的第二輸出信號ZN。
在上方實施例中描述的高速過驅動位準偏移器裝置利用交叉閂鎖以執行位準偏移。此允許結構將用於兩倍VDD(2xVDD)及三倍VDD(3xVDD)的應用。例如，本文中揭示的實施例可提供更高速度轉換率而維持或改善系統可靠度。一些實例提供在250兆赫(MHz)的操作速度。
根據一些揭示實例，位準偏移器包括用以接收在第一電壓位準及第二電壓位準之互補性輸入信號之具有第一及第二輸入端的輸入電路。交叉閂鎖電路耦接至輸入電路。交叉閂鎖電路具有用以提供在第三電壓位準及第四電壓位準之互補性輸出信號的第一及第二輸出端。輸入電路包括用以基於輸入信號輸出在第一電壓位準及第四電壓位準之第一及第二控制信號的第一及第二控制節點。追蹤電路耦合至輸入電路及交叉閂鎖電路，及用以基於第一及第二控 制信號輸入第一及第二追蹤信號至交叉閂鎖電路。第一追蹤信號係第一控制信號及第三電壓位準之較高者，且第二追蹤信號係第二控制信號及第三電壓位準之較高者。在一些實施例中，交叉閂鎖電路包括第一PMOS電晶體及第一NMOS電晶體以及第二PMOS電晶體及第二NMOS電晶體。第一PMOS電晶體及第一NMOS電晶體串聯連接在用以接收第四電壓位準的第一電壓軌及用以接收第三電壓位準的第二電壓軌之間，其中第一PMOS電晶體及第一NMOS電晶體的一接面形成第一輸出端。第二PMOS電晶體及第二NMOS電晶體串聯連接在第一電壓軌及第二電壓軌之間，其中第二PMOS電晶體及第二NMOS電晶體的一接面形成第二輸出端。第一PMOS電晶體的一閘極端係連接以接收第二追蹤信號，及第二PMOS電晶體的一閘極端係連接以接收第一追蹤信號。在一些實施例中，第一輸出端連接至第二NMOS電晶體的一閘極端。第二輸出端連接至第一NMOS電晶體的一閘極端。在一些實施例中，第一NMOS電晶體的一閘極端係連接以接收第二追蹤信號，及第二NMOS電晶體的一閘極端係連接以接收第一追蹤信號。在一些實施例中，交叉閂鎖電路包括第三NMOS電晶體與第四NMOS電晶體。第三NMOS電晶體與第一NMOS電晶體串聯連接在第一NMOS電晶體及第二電壓軌之間。第四NMOS電晶體與第二NMOS電晶體串聯連接在第二NMOS電晶體及第二電壓軌之間。第三NMOS電晶體的一閘極端連接至第二輸出端，及第四NMOS電晶 體的一閘極端連接至第一輸出端。在一些實施例中，交叉閂鎖電路包括第三NMOS電晶體與第四NMOS電晶體。第三NMOS電晶體與第一NMOS電晶體並聯連接在第一NMOS電晶體及第二電壓軌之間。第四NMOS電晶體與第二NMOS電晶體並聯連接在第二NMOS電晶體及第二電壓軌之間。第三NMOS電晶體的一閘極端連接至第二輸出端，及第四NMOS電晶體的一閘極端連接至第一輸出端。在一些實施例中，輸入電路包括第一PMOS電晶體及第一NMOS電晶體以及第二PMOS電晶體及第二NMOS電晶體。第一PMOS電晶體及第一NMOS電晶體串聯連接在第一輸出端及第一輸入端之間，其中第一PMOS電晶體及第一NMOS電晶體的一接面形成第一控制節點，其中第一PMOS電晶體的一閘極端連接至第三電壓位準，及其中第一NMOS電晶體的一閘極端連接至第二電壓位準。第二PMOS電晶體及第二NMOS電晶體串聯連接在第二輸出端及第二輸入端之間，其中第二PMOS電晶體及第二NMOS電晶體的一接面形成第二控制節點，其中第二PMOS電晶體的一閘極端連接至第三電壓位準，及其中第二NMOS電晶體的一閘極端連接至第二電壓位準。在一些實施例中，輸入電路包括第三PMOS電晶體、第四PMOS電晶體、第三NMOS電晶體與第四NMOS電晶體。第三PMOS電晶體串聯連接在第一PMOS電晶體及第一控制節點之間。第四PMOS電晶體串聯連接在第二PMOS電晶體及第二控制節點之間。第三NMOS電晶體串聯連接在 第一NMOS電晶體及第一控制節點之間。第四NMOS電晶體串聯連接在第二NMOS電晶體及第二控制節點之間。在一些實施例中，第三PMOS電晶體及第四PMOS電晶體的每一者的複數個閘極端連接至第三電壓位準，及其中第三NMOS電晶體及第四NMOS電晶體的複數個閘極端連接至第二電壓位準。在一些實施例中，追蹤電路包括第一交叉耦合PMOS電晶體對與第二交叉耦合PMOS電晶體對。第一交叉耦合PMOS電晶體對具有第一輸入端連接至第三電壓位準，第二輸入端連接至第一控制節點，及一輸出端用以輸出第一追蹤信號。第二交叉耦合PMOS電晶體對具有第一輸入端連接至第三電壓位準，第二輸入端連接至第二控制節點，及一輸出端用以輸出第二追蹤信號。在一些實施例中，追蹤電路包括第一交叉耦合NMOS電晶體對與第二交叉耦合NMOS電晶體對。輸入電路包括第三PMOS電晶體與第四PMOS電晶體。第一交叉耦合NMOS電晶體對具有第一輸入端連接至第三電壓位準，第二輸入端連接至第一控制節點，及一輸出端。第二交叉耦合NMOS電晶體對具有第一輸入端連接至第三電壓位準，第二輸入端連接至第二控制節點，及一輸出端。第三PMOS電晶體串聯連接在第一PMOS電晶體及第一控制節點之間，第三PMOS電晶體具有一閘極端連接至第一交叉耦合NMOS電晶體對的輸出端。第四PMOS電晶體串聯連接在第二PMOS電晶體及第二控制節點之間；第四PMOS電晶體具有一閘極端連接至第二交叉耦合NMOS電晶體對的輸出 端。在一些實施例中，追蹤電路包括第三交叉耦合PMOS電晶體對與第四交叉耦合PMOS電晶體對。輸入電路包括第三NMOS電晶體與第四NMOS電晶體。第三交叉耦合PMOS電晶體對具有第一輸入端連接至第二電壓位準，第二輸入端連接至第一控制節點，及一輸出端。第四交叉耦合PMOS電晶體對具有第一輸入端連接至第二電壓位準，第二輸入端連接至第二控制節點，及一輸出端。第三NMOS電晶體串聯連接在第一NMOS電晶體及第一控制節點之間，第三NMOS電晶體具有一閘極端連接至第三交叉耦合PMOS電晶體對的輸出端。第四NMOS電晶體串聯連接在第二NMOS電晶體及第二控制節點之間；第四NMOS電晶體具有一閘極端連接至第四交叉耦合PMOS電晶體對的輸出端。
其他揭示實例包括位準偏移器，位準偏移器具有用以接收在低電壓域之互補性第一及第二輸入信號的第一及第二輸入端，且第一及第二輸出端用以提供對應於第一及第二輸入信號的在高電壓域之互補性第一及第二輸出信號。輸入電路連接在第一及第二輸入端與第一及第二輸出端之間。輸入電路具有用以基於第一及第二輸入信號輸出在高及低電壓域之第一及第二控制信號的第一及第二控制節點。交叉閂鎖電路耦接至輸入電路與第一及第二輸出端，且包括第一及第二輸入端。追蹤電路耦合至交叉閂鎖電路的第一及第二控制節點與第一及第二輸入端。追蹤電路用以基於第一及第二控制信號提供在高電壓域之第一及第二追蹤 信號至交叉閂鎖電路之第一及第二輸入端。在一些實施例中，低電壓域包括第一電壓位準及高於第一電壓位準的第二電壓位準，及其中高電壓域包括第三電壓位準及高於第二電壓位準的第四電壓位準。在一些實施例中，第二電壓位準及第三電壓位準係相同電壓位準。在一些實施例中，交叉閂鎖電路包括第一PMOS電晶體及第一NMOS電晶體以及第二PMOS電晶體及第二NMOS電晶體。第一PMOS電晶體及第一NMOS電晶體串聯連接在用以接收第四電壓位準的第一電壓軌及用以接收第三電壓位準的第二電壓軌之間，其中第一PMOS電晶體及第一NMOS電晶體的一接面形成第一輸出端，其中第一PMOS電晶體的一閘極端係連接以接收第二追蹤信號。第二PMOS電晶體及第二NMOS電晶體串聯連接在第一電壓軌及第二電壓軌之間，其中第二PMOS電晶體及第二NMOS電晶體的一接面形成第二輸出端，其中第二PMOS電晶體的一閘極端係連接以接收第一追蹤信號。在一些實施例中，輸入電路包括第一PMOS電晶體及第一NMOS電晶體以及第二PMOS電晶體及第二NMOS電晶體。追蹤電路包括第一交叉耦合PMOS電晶體對與第二交叉耦合PMOS電晶體對。第一PMOS電晶體及第一NMOS電晶體串聯連接在第一輸出端及第一輸入端之間，其中第一PMOS電晶體及第一NMOS電晶體的一接面形成第一控制節點，其中第一PMOS電晶體的一閘極端連接至第三電壓位準，及其中第一NMOS電晶體的一閘極端連接至第二電壓位準。第二 PMOS電晶體及第二NMOS電晶體串聯連接在第二輸出端及第二輸入端之間，其中第二PMOS電晶體及第二NMOS電晶體的一接面形成第二控制節點，其中第二PMOS電晶體的一閘極端連接至第三電壓位準，及其中第二NMOS電晶體的一閘極端連接至第二電壓位準。第一交叉耦合PMOS電晶體對具有第一輸入端連接至第三電壓位準，第二輸入端連接至第一控制節點，及一輸出端用以輸出第一追蹤信號。第二交叉耦合PMOS電晶體對具有第一輸入端連接至第三電壓位準，第二輸入端連接至第二控制節點，及一輸出端用以輸出第二追蹤信號。在一些實施例中，輸入電路、交叉閂鎖電路及追蹤電路包括複數個PMOS裝置及複數個NMOS裝置，及其中些PMOS裝置及些NMOS裝置排列對稱地在一基板中或基板上面。
根據更進一步實例，方法包括接收具有各自的第一及第二電壓位準的第一及第二輸入信號，其中第二電壓位準高於第一電壓位準。基於第一輸入信號產生具有第一電壓位準之第一控制信號，及基於第二輸入信號產生具有更高於第二電壓位準的第四電壓位準之第二控制信號。基於第一控制信號提供高於第一電壓位準具有第三電壓位準的第一追蹤信號至交叉閂鎖電路。基於第二控制信號提供具有第四電壓位準的第二追蹤信號至交叉閂鎖電路。藉由交叉閂鎖電路基於具有第三電壓位準的第二追蹤信號輸出第一輸出信號，且藉由交叉閂鎖電路基於具有第四電壓位準的第一追蹤信號輸出第二輸出信號。在一些實施例中，第 二電壓位準係與第三電壓位準相同。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文進行各種改變、代替及替換。
100:位準偏移器
102、104:輸出端
202、204:輸入端
110:交叉閂鎖電路
120:輸入電路
130:追蹤電路
206、208:控制節點
210、212、214、216、218、220、222、224:電晶體
VSSA、VDDA、VDDB、VSSB:電壓位準/電壓信號
A、B:控制信號
I、IN:輸入信號
Z、ZN:輸出信號

Claims (10)

  1. 一種位準偏移器，包含：一輸入電路，具有用以接收在一第一電壓位準及一第二電壓位準之互補性複數個輸入信號的一第一輸入端及一第二輸入端；一交叉閂鎖電路，耦接至該輸入電路，該交叉閂鎖電路具有用以提供在一第三電壓位準及一第四電壓位準之互補性複數個輸出信號的一第一輸出端及一第二輸出端，其中該輸入電路包括用以基於該些輸入信號輸出在該第一電壓位準及該第四電壓位準之一第一控制信號及一第二控制信號的一第一控制節點及一第二控制節點；以及一追蹤電路，耦接至該輸入電路及該交叉閂鎖電路，該追蹤電路用以基於該第一控制信號及該第二控制信號輸入一第一追蹤信號及一第二追蹤信號至該交叉閂鎖電路，其中該第一追蹤信號的一電壓位準係該第一控制信號的一電壓位準及該第三電壓位準之較高者，及該第二追蹤信號的一電壓位準係該第二控制信號的一電壓位準及該第三電壓位準之較高者。
  2. 如請求項1所述之位準偏移器，其中該交叉閂鎖電路包括：一第一PMOS電晶體及一第一NMOS電晶體，串聯連接在用以接收該第四電壓位準的一第一電壓軌及用以接收該第三電壓位準的一第二電壓軌之間，其中該第一PMOS 電晶體及該第一NMOS電晶體的一接面形成該第一輸出端；以及一第二PMOS電晶體及一第二NMOS電晶體，串聯連接在該第一電壓軌及該第二電壓軌之間，其中該第二PMOS電晶體及該第二NMOS電晶體的一接面形成該第二輸出端；其中該第一PMOS電晶體的一閘極端係連接以接收該第二追蹤信號，及該第二PMOS電晶體的一閘極端係連接以接收該第一追蹤信號。
  3. 如請求項2所述之位準偏移器，其中該第一NMOS電晶體的一閘極端係連接以接收該第二追蹤信號，及該第二NMOS電晶體的一閘極端係連接以接收該第一追蹤信號，其中該交叉閂鎖電路包括：一第三NMOS電晶體，與該第一NMOS電晶體串聯連接或並聯連接在該第一NMOS電晶體及該第二電壓軌之間；以及一第四NMOS電晶體，與該第二NMOS電晶體串聯連接或並聯連接在該第二NMOS電晶體及該第二電壓軌之間；其中該第三NMOS電晶體的一閘極端連接至該第二輸出端，及該第四NMOS電晶體的一閘極端連接至該第一輸出端。
  4. 如請求項1所述之位準偏移器，其中該輸入電路包括：一第一PMOS電晶體及一第一NMOS電晶體，串聯連接在該第一輸出端及該第一輸入端之間，其中該第一PMOS電晶體及該第一NMOS電晶體的一接面形成該第一控制節點，其中該第一PMOS電晶體的一閘極端連接至該第三電壓位準，及其中該第一NMOS電晶體的一閘極端連接至該第二電壓位準；以及一第二PMOS電晶體及一第二NMOS電晶體，串聯連接在該第二輸出端及該第二輸入端之間，其中該第二PMOS電晶體及該第二NMOS電晶體的一接面形成該第二控制節點，其中該第二PMOS電晶體的一閘極端連接至該第三電壓位準，及其中該第二NMOS電晶體的一閘極端連接至該第二電壓位準。
  5. 如請求項1所述之位準偏移器，其中該追蹤電路包括：一第一交叉耦合PMOS電晶體對，具有一第一輸入端連接至該第三電壓位準，一第二輸入端連接至該第一控制節點，及一輸出端用以輸出該第一追蹤信號；以及一第二交叉耦合PMOS電晶體對，具有一第一輸入端連接至該第三電壓位準，一第二輸入端連接至該第二控制節點，及一輸出端用以輸出該第二追蹤信號。
  6. 如請求項5所述之位準偏移器，其中該追蹤電路包括：一第一交叉耦合NMOS電晶體對，具有一第一輸入端連接至該第三電壓位準，一第二輸入端連接至該第一控制節點，及一輸出端；以及一第二交叉耦合NMOS電晶體對，具有一第一輸入端連接至該第三電壓位準，一第二輸入端連接至該第二控制節點，及一輸出端；其中該輸入電路包括：一第三PMOS電晶體，串聯連接在一第一PMOS電晶體及該第一控制節點之間，該第三PMOS電晶體具有一閘極端連接至該第一交叉耦合NMOS電晶體對的該輸出端；以及一第四PMOS電晶體，串聯連接在一第二PMOS電晶體及該第二控制節點之間；該第四PMOS電晶體具有一閘極端連接至該第二交叉耦合NMOS電晶體對的該輸出端。
  7. 如請求項5所述之位準偏移器，其中該追蹤電路包括：一第三交叉耦合PMOS電晶體對，具有一第一輸入端連接至該第二電壓位準，一第二輸入端連接至該第一控制節點，及一輸出端；以及 一第四交叉耦合PMOS電晶體對，具有一第一輸入端連接至該第二電壓位準，一第二輸入端連接至該第二控制節點，及一輸出端；其中該輸入電路包括：一第三NMOS電晶體，串聯連接在一第一NMOS電晶體及該第一控制節點之間，該第三NMOS電晶體具有一閘極端連接至該第三交叉耦合PMOS電晶體對的該輸出端；以及一第四NMOS電晶體，串聯連接在一第二NMOS電晶體及該第二控制節點之間；該第四NMOS電晶體具有一閘極端連接至該第四交叉耦合PMOS電晶體對的該輸出端。
  8. 一種位準偏移器，包含：一第一輸入端及一第二輸入端，用以接收在一低電壓域之互補性一第一輸入信號及一第二輸入信號；一第一輸出端及一第二輸出端，用以提供對應於該第一輸入信號及該第二輸入信號的在一高電壓域之互補性一第一輸出信號及一第二輸出信號；一輸入電路，連接在該第一輸入端及該第二輸入端及該第一輸出端及該第二輸出端之間，該輸入電路具有用以基於該第一輸入信號及該第二輸入信號輸出在該高電壓域及該低電壓域之一第一控制信號及一第二控制信號之一第一控制節點及一第二控制節點； 一交叉閂鎖電路，耦接至該輸入電路及該第一輸出端及該第二輸出端，該交叉閂鎖電路具有一第一輸入端及一第二輸入端；以及一追蹤電路，耦接至該第一控制節點及該第二控制節點及該交叉閂鎖電路的該第一輸入端與該第二輸入端，該追蹤電路用以基於該第一控制信號及該第二控制信號提供在該高電壓域之一第一追蹤信號及一第二追蹤信號至該交叉閂鎖電路的該第一輸入端及該第二輸入端。
  9. 如請求項8所述之位準偏移器，其中該低電壓域包括一第一電壓位準及高於該第一電壓位準的一第二電壓位準，及其中該高電壓域包括一第三電壓位準及高於該第二電壓位準的一第四電壓位準，其中該交叉閂鎖電路包括：一第一PMOS電晶體及一第一NMOS電晶體，串聯連接在用以接收該第四電壓位準的一第一電壓軌及用以接收該第三電壓位準的一第二電壓軌之間，其中該第一PMOS電晶體及該第一NMOS電晶體的一接面形成該第一輸出端，其中該第一PMOS電晶體的一閘極端係連接以接收該第二追蹤信號；以及一第二PMOS電晶體及一第二NMOS電晶體，串聯連接在該第一電壓軌及該第二電壓軌之間，其中該第二PMOS電晶體及該第二NMOS電晶體的一接面形成該第二輸出端，其中該第二PMOS電晶體的一閘極端係連接以 接收該第一追蹤信號。
  10. 一種位準偏移方法，包含：接收具有各自的一第一電壓位準及一第二電壓位準之一第一輸入信號及一第二輸入信號，其中該第二電壓位準高於該第一電壓位準；基於該第一輸入信號產生具有該第一電壓位準之一第一控制信號；基於該第二輸入信號產生具有高於該第二電壓位準的一第四電壓位準之一第二控制信號；基於該第一控制信號提供具有高於該第一電壓位準的一第三電壓位準的一第一追蹤信號至一交叉閂鎖電路；基於該第二控制信號提供具有該第四電壓位準的一第二追蹤信號至該交叉閂鎖電路；藉由該交叉閂鎖電路基於該第二追蹤信號輸出具有該第三電壓位準之一第一輸出信號；以及藉由該交叉閂鎖電路基於該第一追蹤信號輸出具有該第四電壓位準之一第二輸出信號。
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