TWI736430B - 雜訊整形類比到數位轉換器、方法及裝置 - Google Patents

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Abstract

在某些態樣中，一種類比到數位轉換器包括：第一電容性類比到數位轉換器(DAC)；第二電容性DAC；及比較器，其包括第一輸入、第二輸入和輸出。類比到數位轉換器亦包括：開關電路，其包括耦合到第一電容性DAC的第一輸入、耦合到第二電容性DAC的第二輸入、耦合到比較器的第一輸入的第一輸出以及耦合到比較器的第二輸入的第二輸出。類比到數位轉換器亦包括：第一開關，其耦合在比較器的輸出和比較器的第一輸入之間；及逐次逼近型暫存器(SAR)，其耦合到比較器的輸出、第一電容性DAC和第二電容性DAC。

Description

雜訊整形類比到數位轉換器、方法及裝置
本專利申請案主張享受於2019年10月25日提出申請的、名稱為「NOISE SHAPING ANALOG-TO-DIGITAL CONVERTER」的申請案第16/664,554號的優先權，並且該申請案被轉讓給本案的受讓人並且據此經由引用的方式明確地併入本文。
概括而言，本案內容的各態樣係關於類比到數位轉換，並且更具體地，本案內容的各態樣係關於類比到數位轉換器(ADC)。
類比到數位轉換器(ADC)用於將類比訊號轉換為數位訊號。一種類型的ADC是逐次逼近型暫存器(successive approximation register，SAR)ADC，該SAR ADC與其他類型的ADC相比是功率高效的並且佔用較小的面積。由於在現代製程中改進的電容器匹配和非常小的電容器的可用性，SAR ADC已經在設備(例如，無線行動設備)中變得普遍用於類比到數位轉換。
為了提供對一或多個實現方式的基本理解，下文提供了這種實現方式的簡化概述。該概述不是對所有預期實現方式的泛泛綜述，並且既不意欲標識所有實現方式的關鍵或重要元素，亦不意欲圖示任何或所有實現方式的範疇。其唯一目的是用簡化的形式提供涉及一或多個實現方式的概念，作為稍後提供的更加詳細的描述的前序。
第一態樣涉及一種類比到數位轉換器。類比到數位轉換器包括：第一電容性類比到數位轉換器（DAC）；第二電容性DAC；及比較器，其包括第一輸入、第二輸入和輸出。類比到數位轉換器亦包括：開關電路，其包括耦合到第一電容性DAC的第一輸入、耦合到第二電容性DAC的第二輸入、耦合到比較器的第一輸入的第一輸出以及耦合到比較器的第二輸入的第二輸出。類比到數位轉換器亦包括：第一開關，其耦合在比較器的輸出和比較器的第一輸入之間；及逐次逼近型暫存器（SAR），其耦合到比較器的輸出、第一電容性DAC和第二電容性DAC。
第二態樣涉及一種用於在類比到數位轉換中進行雜訊整形的方法。類比到數位轉換器包括第一電容性類比到數位轉換器（DAC）、第二DAC和比較器。方法包括：將第一電容性DAC的輸出耦合到比較器的第一輸入；將第二電容性DAC的輸出耦合到比較器的第二輸入；及將比較器的輸出耦合到比較器的第一輸入。
第三態樣涉及一種用於在類比到數位轉換中進行雜訊整形的裝置。類比到數位轉換器包括第一電容性類比到數位轉換器（DAC）、第二DAC和比較器。裝置包括：用於將第一電容性DAC的輸出耦合到比較器的第一輸入的單元；用於將第二電容性DAC的輸出耦合到比較器的第二輸入的單元；及用於將比較器的輸出耦合到比較器的第一輸入的單元。
下文結合附圖闡述的詳細描述意欲作為各種配置的描述，而並非意欲表示可以在其中實施本文所描述的概念的僅有配置。為了提供對各個概念的透徹理解，詳細描述包括特定細節。然而，對於本發明所屬領域中具有通常知識者將顯而易見的是，可以在沒有這些特定細節的情況下實施這些概念。在一些實例中，以方塊圖形式圖示公知的結構和部件，以便避免模糊此類概念。
可以在系統中使用ADC來將類比訊號轉換為數位訊號。在這點上，圖1圖示根據某些態樣的包括ADC 140的系統110的實例。ADC 140被配置為將在ADC 140的輸入142處的類比訊號轉換為數位訊號，並且在ADC 140的輸出144處輸出數位訊號。系統110亦包括耦合到ADC 140的輸入142的接收器130以及耦合到ADC 140的輸出144的處理器150。在該實例中，系統110可以是無線通訊設備（例如，手機）的一部分。
接收器130可以耦合到一或多個天線120，並且可以被配置為經由一或多個天線120接收射頻（RF）訊號。RF訊號可以是從基地台、存取點或另一無線通訊設備發送的。接收器130可以被配置為將所接收的RF訊號處理為類比基頻訊號，並且將類比基頻訊號輸出到ADC 140以進行數位轉換。由接收器130執行的處理可以包括降頻轉換、濾波、放大等。ADC 140將類比基頻訊號轉換為數位訊號，並且將數位訊號輸出到處理器150。處理器150可以處理數位訊號以從該數位訊號中恢復資料並且處理所恢復的資料。由處理器150執行的處理可以包括解調、解碼等。處理器150可以包括處理器核、數位訊號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯裝置、或其任何組合。
圖2圖示根據某些態樣的包括ADC 240的系統210的另一實例。ADC 240被配置為將在ADC 240的輸入242處的類比訊號轉換為數位訊號，並且在ADC 240的輸出244處輸出數位訊號。系統210亦包括耦合到ADC 240的輸入242的接收器230、以及耦合到ADC 240的輸出244的處理器250。
在該實例中，接收器230可以耦合到有線通道220，並且可以被配置為經由有線通道220接收類比訊號。有線通道220（亦被稱為有線鏈路）可以包括一或多條金屬跡線、一或多條金屬線、電纜或其任何組合。在該實例中，有線通道220可以用於在設備225和處理器250之間提供通訊，其中設備225中的發送驅動器（未圖示）經由有線通道220將類比訊號發送給接收器230。設備225可以包括周邊設備、感測器設備（例如，溫度感測器、醫療感測器等）或另一種類型的設備。
在該實例中，接收器230可以將來自有線通道220的類比訊號處理為經處理的類比訊號，並且將經處理的類比訊號輸出到ADC 240以進行數位轉換。由接收器230執行的處理可以包括放大、均衡等。ADC 240將經處理的類比訊號轉換為數位訊號，並且將數位訊號輸出到處理器250。隨後，處理器250可以處理數位訊號以從該數位訊號中恢復出資料並且處理所恢復的資料。對於其中設備225包括感測器設備的實例，類比訊號可以包括類比感測器讀數。在該實例中，ADC 240可以將類比感測器讀數轉換為數位感測器讀數，隨後由處理器250在數位域中進行處理該數位感測器讀數。處理器250可以包括處理器核、數位訊號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯裝置、或其任何組合。
圖1中的ADC 140和圖2中的ADC 240均可以使用逐次逼近型暫存器（SAR）ADC來實現。SAR ADC包括比較器、數位到類比轉換器（DAC）和逐次逼近型暫存器（SAR）。SAR將數位訊號輸出到DAC，該DAC將數位訊號轉換為輸出電壓。比較器將DAC的輸出電壓與類比輸入電壓進行比較，並且基於比較結果來將比較訊號輸出到SAR。SAR基於比較訊號來逐次地（successively）解析數位訊號的位元，其中數位訊號的經解析的位元提供SAR ADC的數位輸出。用於SAR的各種實現方式（例如，採用觸發器（flip-flop）及/或組合邏輯單元）在本領域中是已知的。
圖3圖示根據本案內容的各態樣的SAR ADC 310的示例的簡化方塊圖。SAR ADC 310被配置為在類比輸入312處接收類比輸入電壓（被標記為「Vin」），將類比輸入電壓Vin轉換為數位值，並且在數位輸出315處輸出數位值。數位值提供類比輸入電壓Vin的數位表示。
SAR ADC 310包括取樣和保持電路320、比較器330、SAR 340和DAC 350。取樣和保持電路320被配置為對在類比輸入312處的類比輸入電壓Vin 進行取樣，並且在比較器330的第一輸入332處保持所取樣的類比輸入電壓Vin 。DAC 350可以是N位元的DAC，其被配置為將來自SAR 340的N位元的數位訊號轉換為DAC電壓（被標記為「Vdac 」），並且將DAC電壓Vdac 輸出到比較器330的第二輸入334。DAC電壓Vdac 可以如下提供：
Figure 02_image001
（1） 其中Vref 是參考電壓，並且b1 至bN 是來自SAR 340的數位訊號的N個位元。在該實例中，b1 是最高有效位（MSB），並且bN 是最低有效位（LSB）。位元b1 至bN 中的每一者具有為一或零的值。
比較器330被配置為將所取樣的類比輸入電壓Vin 與DAC電壓Vdac 進行比較，並且在輸出336處輸出比較訊號，其中比較訊號的邏輯值（亦即，邏輯狀態）指示兩個電壓中的哪個電壓較大。在一個實例中，若所取樣的類比輸入電壓Vin 大於DAC電壓Vdac ，則比較訊號為一，並且若所取樣的類比輸入電壓Vin 小於DAC電壓Vdac ，則比較訊號為零。SAR 340被配置為使用比較器330和DAC 350來將所取樣的類比輸入電壓Vin 轉換為數位值，如下文進一步論述的。
SAR ADC 310被配置為在包括取樣階段和轉換階段的類比到數位轉換操作中，將類比輸入電壓Vin 轉換為在數位輸出315處的數位值。在取樣階段期間，取樣和保持電路320對在SAR ADC 310的類比輸入312處的類比輸入電壓Vin 進行取樣。在轉換階段期間，取樣和保持電路320在比較器330的第一輸入332處保持所取樣的類比輸入電壓Vin 。
在轉換階段期間，SAR 340使用比較器330和DAC 350來將所取樣的類比輸入電壓Vin 轉換為數位值。為此，SAR 340將數位訊號輸出到DAC 350，並且基於來自比較器330的輸出336的比較訊號，利用二進位搜尋（binary search）來依次解析數位訊號的N個位元b1 至bN 。SAR 340以MSB b1開始二進位搜尋。為了解析MSB b1 ，SAR 340將MSB b1 設置為一，並且將剩餘的位元b2 至bN 設置為零。這使得DAC 350向比較器330的第二輸入334輸出Vref /2的電壓（亦即，Vdac = Vref /2）。SAR 340隨後基於比較器330的輸出來解析MSB b1 。若比較訊號為一（亦即，所取樣的類比輸入電壓Vin 大於Vref /2），則SAR 340將MSB b1 解析到為一的位元值。若比較訊號為零（亦即，所取樣的類比輸入電壓Vin 小於Vref /2），則SAR 340將MSB b1 解析到為零的位元值。
在解析MSB b1 之後，SAR 340解析第二最高有效位b2 。為了解析位元b2 ，SAR 340將MSB b1 設置為其解析的位元值，將位元b2 設置為一，並且將剩餘的位元b3 至bN 設置為零。隨後，SAR 340基於比較器330的輸出來解析位元b2 。若比較訊號為一，則SAR 340將位元b2 解析到為一的位元值。若比較訊號為零，則SAR 340將位元b2 解析到為零的位元值。
SAR 340可以針對剩餘的位元b3 至bN 中的每一者重複上述程式，以解析剩餘的位元b3 至bN 。在數位訊號的所有N個位元b1 至bN 皆已經被解析之後，SAR 340可以在SAR ADC 310的數位輸出315處輸出經解析的位元b1 至bN ，其中經解析的位元b1 至bN 構成數位值，該數位值提供所取樣的類比輸入電壓Vin 的數位表示。
在某些態樣中，DAC 350是利用電容性DAC來實現的。在這些態樣中，取樣和保持功能可以被整合到電容性DAC中，從而消除了對於單獨的取樣和保持電路的需求。圖4圖示根據本案內容的各態樣的包括電容性DAC 450的SAR ADC 410的實例。SAR ADC 410亦包括比較器430、開關478和SAR 440。SAR ADC 410被配置為在類比輸入412處接收類比輸入電壓Vin ，將類比輸入電壓Vin 轉換為數位值，並且在數位輸出415處輸出數位值。數位值提供類比輸入電壓Vin 的數位表示。
電容性DAC 450被配置為對類比輸入電壓Vin 進行取樣和保持。電容性DAC 450亦被配置為將來自SAR 440的N位元的數位訊號轉換為DAC電壓Vdac ，並且從DAC電壓Vdac 中減去所取樣的類比輸入電壓Vin ，如下文進一步論述的。DAC電壓Vdac 可以由以上論述的等式（1）來提供。在該實例中，電容性DAC 450的輸出電壓可以等於DAC電壓Vdac 減去所取樣的類比輸入電壓Vin 。因此，在該實例中，若所取樣的類比輸入電壓Vin 大於DAC電壓Vdac ，則電容性DAC 450的輸出電壓為負，並且若所取樣的類比輸入電壓Vin 小於DAC電壓Vdac ，則電容性DAC 450的輸出電壓為正。
在圖4的實例中，比較器430包括耦合到電容性DAC 450的輸出452的第一輸入432和耦合到地的第二輸入434。比較器430被配置為將電容性DAC 450的輸出電壓與地進行比較，並且基於該比較來輸出比較訊號。在一個實例中，若電容性DAC 450的輸出電壓為負（亦即，所取樣的類比輸入電壓Vin 大於DAC電壓Vdac ），則比較訊號具有為一的邏輯值，並且若電容性DAC 450的輸出電壓為正（亦即，所取樣的類比輸入電壓Vin 小於DAC電壓Vdac ），則比較訊號具有為零的邏輯值。SAR 440被配置為使用比較器430和電容性DAC 450來將所取樣的類比輸入電壓Vin 轉換為數位值，如下文進一步論述的。
在圖4的實例中，電容性DAC 450包括電容器陣列455和開關網路470。電容器陣列455包括一組電容器460-1至460-N，其中電容器460-1至460-N中的每一者對應於數位訊號的位元b1 至bN 中的相應一個位元。更具體地，電容器460-1對應於數位訊號的MSB b1 ，並且電容器460-N對應於數位訊號的LSB bN 。電容器460-1至460-N具有二進位加權的電容，其中對應於MSB b1 的電容器460-1具有最大電容，並且對應於LSB bN的電容器460-N具有最小電容。在圖4的實例中，電容器460-1至460-(N-1)中的每一者皆具有右側緊鄰的電容器的近似兩倍的電容。例如，電容器460-1具有電容器460-2的兩倍的電容，電容器460-2具有電容器460-3的兩倍的電容，以此類推。電容器460-1至460-N中的每一者具有耦合到電容性DAC 450的輸出452的相應的第一端子464-1至464-N。
開關網路470包括開關472-1至472-N，其中開關472-1至472-N中的每一者耦合到電容器陣列455中的電容器460-1至460-N中的相應一者。開關472-1至472-N中的每一者被配置為將相應電容器460-1至460-N的第二端子466-1至466-N選擇性地耦合到輸入線484、輔助線486或地線488，如下文進一步論述的。輸入線484耦合到SAR ADC 410的類比輸入412，並且被配置為接收類比輸入電壓Vin 。輔助線486耦合到參考輸入480，並且被配置為接收參考電壓Vref 。地線488耦合到地。
開關網路470亦可以包括開關控制邏輯單元475，其被配置為從SAR 440接收數位訊號並且基於數位訊號的位元值來控制開關472-1至472-N。為了便於說明，在圖4中未圖示在開關472-1至472-N與開關控制邏輯單元475之間的單獨連接。在一個實例中，若數位訊號的位元為一，則開關控制邏輯單元475使得開關472-1至472-N中的相應一者將電容器460-1至460-N中的相應一者的第二端子466-1至466-N耦合到輔助線486。若數位訊號的位元為零，則開關控制邏輯單元475使得開關472-1至472-N中的相應一者將電容器460-1至460-N中的相應一者的第二端子466-1至466-N耦合到地線488。
SAR ADC 410被配置為在包括取樣階段和轉換階段的類比到數位轉換操作中，將類比輸入電壓Vin 轉換為數位值。在取樣階段期間，SAR 440封閉開關478，這將電容性DAC 450的輸出452耦合到地。另外，開關控制邏輯單元475使得開關472-1至472-N將電容器460-1至460-N的第二端子466-1至466-N耦合到用於接收類比輸入電壓Vin 的輸入線484。結果，電容器陣列455被充電到類比輸入電壓Vin ，從而對類比輸入電壓Vin 進行取樣。注意的是，圖4圖示在取樣階段期間開關472-1至472-N和478的位置。
在轉換階段開始時，SAR 440打開開關478。此外，開關控制邏輯單元475使得開關472-1至472-N將電容器460-1至460-N的第二端子466-1至466-N耦合到地線488。這將所取樣的類比輸入電壓Vin 保持在電容器陣列455中，並且將電容器陣列455的輸出462驅動到近似等於所取樣的類比輸入電壓Vin 的負值的電壓（亦即，-Vin ）。
在轉換階段期間，SAR 440將數位訊號輸出到電容性DAC 450，並且基於來自比較器430的輸出436輸出的比較訊號，來依次解析數位訊號的N個位元b1 至bN 。在一個實例中，SAR 440可以利用二進位搜尋來解析N個位元b1 至bN 。在該實例中，SAR 440以MSB b1 開始二進位搜尋。為了解析MSB b1 ，SAR 440將MSB b1 設置為一，並且將剩餘的位元b2 至bN 設置為零。這使得電容性DAC 450向比較器430的第一輸入432輸出為Vref /2減去所取樣的類比輸入電壓Vin 的電壓（亦即，Vref /2 - Vin ）。若所取樣的類比輸入電壓Vin 大於Vref /2（亦即，Vref /2 - Vin ＜ 0），則比較訊號為一，並且若所取樣的類比輸入電壓Vin 小於Vref /2（亦即，Vref /2 - Vin ＞ 0），則比較訊號為零。
隨後，SAR 440基於比較器430的輸出來解析MSB b1 。若比較訊號為一（亦即，所取樣的類比輸入電壓Vin 大於Vref /2），則SAR 440將MSB b1 解析到為一的位元值。若比較訊號為零（亦即，所取樣的類比輸入電壓Vin 小於Vref /2），則SAR 440將MSB b1 解析到為零的位元值。
在解析MSB b1 之後，SAR 440解析第二最高有效位b2 。為了解析位元b2 ，SAR 440將MSB b1 設置為其解析的位元值，將位元b2 設置為一，並且將剩餘的位元b3 至bN 設置為零。隨後，SAR 440基於比較器430的輸出來解析位元b2 。若比較訊號為一，則SAR 440將位元b2 解析到為一的位元值。若比較訊號為零，則SAR 340將位元b2 解析到為零的位元值。
隨後，SAR 440解析位元b3 。為了解析位元b3 ，SAR 340將位元b1 和位元b2 設置為它們相應解析的位元值，將位元b3 設置為一，並且將剩餘的位元b4 至bN 設置為零。隨後，SAR 440基於比較器430的輸出來解析位元b3 。若比較訊號為一，則SAR 440將位元b3 解析到為一的位元值。若比較訊號為零，則SAR 440將位元b3 解析到為零的位元值。
SAR 440可以針對剩餘的位元b4 至bN 中的每一者重複上述程式，以解析剩餘的位元b4 至bN 。在數位訊號的所有N個位元b1 至bN 皆已經被解析之後，SAR 440可以在SAR ADC 410的數位輸出415處輸出經解析的位元b1 至bN ，其中經解析的位元b1 至bN 構成數位值，該數位值提供所取樣的類比輸入電壓Vin 的數位表示。
在轉換階段結束時，殘餘（residue）電壓留在電容性DAC 450的輸出452處。殘餘電壓Vres 可以由下文提供： Vres = -Vin + Vdac （2） 其中等式（2）中的Vdac 是在已經解析數字值的所有N個位元b1 至bN 之後的DAC電壓。因此，殘餘電壓Vres 是在轉換階段結束時在所取樣的類比輸入電壓Vin 與DAC電壓Vdac 之間的差的函數。殘餘電壓Vres 表示SAR ADC 410的量化雜訊。
SAR ADC 410可以週期性地執行類比到數位轉換操作以追蹤輸入類比電壓Vin 的變化。例如，SAR ADC 410可以以每單位時間（例如，秒）R次類比到數位元轉換操作的速率來執行類比到數位轉換操作。在該實例中，SAR ADC 410每轉換循環執行一次類比到數位轉換操作，其中一個轉換循環（亦即，週期）的長度可以近似等於1/R單位時間（例如，秒）。
如上所論述的，SAR ADC 410具有量化雜訊，這導致在轉換階段結束時在電容器陣列455上的殘餘電壓Vres 。可以使用由下文在z域中提供的雜訊整形來降低量化雜訊： Y = X + (1    z-1 )Q    （3） 其中Y對應於SAR ADC的輸出，X對應於SAR ADC的輸入，並且Q是量化雜訊。在等式（3）中表達的雜訊整形可以經由將殘餘從先前轉換循環回饋到當前轉換循環來實現。
可以使用大電容器來將殘餘電荷從先前轉換循環轉移到當前轉換循環來實現雜訊整形。這種方法的缺點是可能需要使用比電容性DAC大得多（例如，大十倍）的大電容器，這顯著地增加SAR ADC的尺寸。用於實現雜訊整形的其他方法使用複雜的濾波和額外的高效能放大器。
圖5圖示根據本案內容的各態樣的具有雜訊整形的SAR ADC 510的實例。SAR ADC 510克服了以上雜訊整形方法的缺點中的一或多個缺點，如下文進一步論述的。SAR ADC 510包括被配置為接收類比輸入電壓Vin 的類比輸入512和數位輸出515。SAR ADC 510被配置為將在類比輸入512處的類比輸入電壓Vin 轉換為數位值，並且在數位輸出515處輸出數位值。數位值提供類比輸入電壓Vin 的數位表示。
SAR ADC 510包括第一電容性DAC 550a、第二電容性DAC 550b、開關電路520、比較器525、第一開關538、第二開關548、SAR 540和開關控制器565。第一電容性DAC 550a和第二電容性DAC 550b中的每一者可以利用在圖4中所示的電容性DAC 450來實現（亦即，第一電容性DAC 550a和第二電容性DAC 550b中的每一者可以是在圖4中所示的電容性DAC 450的單獨實例）。然而，應明白的是，第一電容性DAC 550a和第二電容性DAC 550b不限於在圖4中所示的示例性實現方式。SAR 540可以利用被設計為執行本文描述的SAR 540的功能的特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯裝置、觸發器、離散硬體部件（例如，邏輯閘）、或其任何組合來實現。
在該實例中，比較器525利用放大器530來實現。放大器530包括耦合到比較器525的第一輸入532的反相（inverting）輸入、耦合到比較器525的第二輸入534的非反相輸入以及耦合到比較器525的輸出536的輸出。第一開關538耦合在放大器530的輸出和放大器530的反相輸入之間。如下文進一步論述的，第一開關538用於將放大器530選擇性地在回饋模式和比較模式之間切換。放大器530可以利用運算放大器來實現。
開關電路520包括耦合到第一電容性DAC 550a的輸出552a的第一輸入522、耦合到第二電容性DAC 550b的輸出552b的第二輸入524、耦合到比較器525的第一輸入532（亦即，放大器530的反相輸入）的第一輸出526、以及耦合到比較器525的第二輸入534（亦即，放大器530的非反相輸入）的第二輸出528。開關電路520被配置為在開關控制器565的控制下，將第一輸入522選擇性地耦合到第一輸出526或第二輸出528。因此，開關電路520允許第一電容性DAC 550a的輸出552a選擇性地耦合到比較器525的第一輸入532或第二輸入534。開關電路520亦被配置為在開關控制器565的控制下，選擇性地將第二輸入524耦合到第一輸出526或第二輸出528。因此，開關電路520允許第二電容性DAC 550b的輸出552b選擇性地耦合到比較器525的第一輸入532或第二輸入534。開關電路520可以利用縱橫開關來實現。
第二開關548耦合在比較器525的第二輸入534（亦即，放大器530的非反相輸入）和地之間。第二開關548可以由開關控制器565來控制。為了便於說明，在圖5中未圖示在開關控制器565和第二開關548之間的連接。
開關控制器565被配置為在比較模式或回饋模式下操作比較器525。在回饋模式下，開關控制器565封閉第一開關538，並且打開第二開關548。封閉第一開關538在放大器530的輸出和放大器530的反相輸入之間經由第一開關538形成負反饋迴路。負反饋迴路在放大器530的輸入之間產生虛擬短路，該虛擬短路用於將殘餘電壓從放大器530的非反相輸入轉移到放大器530的反相輸入，如下文進一步論述的。在比較模式下，開關控制器565打開第一開關538，並且封閉第二開關548。打開第一開關538禁用負反饋迴路，從而允許放大器530作為比較器進行操作，如下文進一步論述的。
在操作期間，SAR ADC 510可以以每單位時間（例如，秒）R次類比到數位元轉換操作的速率來執行類比到數位轉換操作，以追蹤在SAR ADC 510的類比輸入512處的類比輸入電壓Vin 的變化。每次類比到數位轉換操作皆包括在其中對類比輸入電壓Vin 進行取樣的取樣階段、以及在其中所取樣的類比輸入電壓Vin 被轉換為數位值的轉換階段。在該實例中，SAR ADC 510可以在每轉換循環執行一次類比到數位轉換操作，其中一個轉換循環（亦即，週期）的長度可以近似等於1/R單位時間（例如，秒）。
在某些態樣中，SAR ADC 510在使用第一電容性DAC 550a和第二電容性DAC 550b之間進行交替，以將輸入類比電壓Vin 轉換為數位值。例如，SAR ADC 510可以在奇數轉換循環期間使用第一電容性DAC 550a，並且在偶數轉換循環期間使用第二電容性DAC 550b，反之亦然。為了實現雜訊整形，開關控制器565在每個轉換循環開始時封閉第一開關538，以在回饋模式下操作放大器530，以將殘餘電壓從先前轉換循環轉移到當前轉換循環，如下文進一步論述的。
現在將根據某些態樣，參考圖6A至圖6E來論述SAR ADC 510的示例性操作。圖6A圖示在第（k-1）轉換循環結束時SAR ADC 510的等效電路的實例，其中第二電容性DAC 550b用於類比到數位轉換。在該實例中，開關控制器565（在圖5中所示）指示開關電路520（在圖5中所示）將第二電容性DAC 550b的輸出552b耦合到比較器525的第一輸入532。另外，開關控制器565在比較模式下操作比較器525。在第（k-1）轉換循環結束時，為Vres [k-1]的殘餘電壓留在第二電容性DAC 550b的輸出552b處。
在第（k-1）轉換循環之後，SAR ADC 510開始第k轉換循環。圖6B圖示在第k轉換循環的取樣階段期間SAR ADC 510的等效電路的實例。在該實例中，開關控制器565指示開關電路520（在圖5中所示）將第一電容性DAC 550a的輸出552a耦合到比較器525的第一輸入532，並且將第二電容性DAC 550a的輸出552b耦合到比較器525的第二輸入534。此外，開關控制器565封閉第一開關538並且打開第二開關548，以在回饋模式下操作比較器525，在該回饋模式下，在放大器530的輸出和放大器530的反相輸入之間經由第一開關538形成負反饋迴路。負反饋迴路在放大器530的輸入之間建立虛擬短路，該虛擬短路將來自先前轉換循環（亦即，第（k-1）轉換循環）的在第二電容性DAC 550b的輸出552b上的電壓殘餘Vres [k-1]轉移到第一電容性DAC 550a的輸出552a。因此，在當前轉換循環（亦即，第k轉換循環）的取樣階段期間，來自先前轉換循環（亦即，第（k-1）轉換循環）的電壓殘餘Vres [k-1]被添加到第一電容性DAC 550a的輸出552a。在圖6B的實例中，可以將被轉移到第一電容性DAC 550a的電壓殘餘Vres [k-1]乘以係數　。同樣，在取樣階段期間，第一電容性DAC 550a對在SAR ADC 510的類比輸入512處的輸入類比電壓Vin 進行取樣。
在已經對輸入類比電壓Vin 進行取樣之後，SAR ADC 510進入第k轉換循環的轉換階段。圖6C圖示在第k轉換循環的轉換階段期間SAR ADC 510的等效電路的實例。在轉換階段的開始時，開關控制器565（在圖5中所示）打開第一開關538（在圖5中所示），並且封閉第二開關548，以在比較模式下操作比較器525，在該比較模式下，負反饋迴路被禁用。開關電路520（在圖5中所示）使第一電容性DAC 550a的輸出552a耦合到比較器525的第一輸入532。
在用於第k轉換循環的轉換階段期間，SAR 540使用第一電容性DAC 550a來將所取樣的輸入類比電壓Vin 轉換為第一數位值。為此，SAR 540可以將第一數位訊號輸出到第一電容性DAC 550a，並且基於從比較器525輸出的比較訊號，來依次解析第一數位訊號的N個位元b1 至bN 。例如，SAR 540可以使用以上參考圖4論述的示例性二進位搜尋來解析N個位元b1 至bN 。在第一數位訊號的所有N個位元b1 至bN 已經被解析之後，SAR 540可以在SAR ADC 510的數位輸出515處將經解析的位元b1 至bN 作為第一數位值輸出。
在用於第k轉換循環的轉換階段結束時，在第一電容性DAC 550a的輸出552a處的殘餘電壓由下文來提供： Vres [k] =α·Vres [k-1] -Vin [k]+ Vdac [k]   （4） 其中等式（4）中的Vdac [k]是在針對第k轉換循環已經解析第一數位值的所有N個位元b1 至bN 之後的DAC電壓。如等式（4）所示，針對第k轉換循環的殘餘電壓Vres [k]包括來自先前轉換循環（亦即，第（k-1）轉換循環）的殘餘電壓Vres [k-1]。這是因為來自先前轉換循環的殘餘電壓Vres [k-1]在第k轉換循環的取樣階段期間被轉移到第一電容性DAC 550a。殘餘電壓Vres [k-1]從先前轉換循環（亦即，第（k-1）轉換循環）到當前轉換循環（亦即，第k轉換循環）的轉移提供了與在等式（3）中表達的雜訊整形相對應的雜訊整形。雜訊整形減少了帶內量化雜訊，並且可以顯著地提高訊號量化比（SQNR）。
在第k轉換循環之後，SAR ADC 510開始第（k+1）轉換循環。圖6D圖示在第（k+1）轉換循環的取樣階段期間SAR ADC 510的等效電路的實例。在該實例中，開關控制器565（在圖5中所示）指示開關電路520（在圖5中所示）將第二電容性DAC 550b的輸出552b耦合到比較器525的第一輸入532，並且將第一電容性DAC 550a的輸出552a耦合到比較器525的第二輸入534。另外，開關控制器565在第（k+1）轉換循環的取樣階段期間封閉第一開關538並且打開第二開關548，以在回饋模式下操作比較器525的放大器530。這使得放大器530將來自第k轉換循環的在第一電容性DAC 550a的輸出522a上的電壓殘餘Vres [k]轉移到第二電容性DAC 550b的輸出552b。因此，在第（k+1）轉換循環的取樣階段期間，來自第k轉換循環的電壓殘餘Vres [k]被添加到第二電容性DAC 550b的輸出552b。同樣，在取樣階段期間，第二電容性DAC 550b對在SAR ADC 510的類比輸入512處的輸入類比電壓Vin 進行取樣。
在輸入類比電壓Vin 已經被取樣之後，SAR ADC 510進入第（k+1）轉換循環的轉換階段。圖6E圖示在第（k+1）轉換循環的轉換階段期間SAR ADC 510的等效電路的實例。在轉換階段的開始時，開關控制器565打開第一開關538（在圖5中所示）並且封閉第二開關548，以在比較模式下操作比較器525。開關電路520（在圖5中所示）使第二電容性DAC 550b的輸出552b耦合到比較器525的第一輸入532。
在針對第（k+1）轉換循環的轉換階段期間，SAR 540使用第二電容性DAC 550b來將所取樣的輸入類比電壓Vin 轉換為第二數位值。為此，SAR 540可以將第二數位訊號輸出到第二電容性DAC 550b，並且基於比較器525的輸出來依次解析第二數位訊號的N個位元b1 至bN 。例如，SAR 540可以使用以上參考圖4論述的示例性二進位搜尋來解析N個位元b1 至bN 。在第二數位訊號的所有N個位元b1 至bN 已經被解析之後，SAR 540可以在SAR ADC 510的數位輸出515處將經解析的位元b1 至bN 作為第二數位值輸出。
在第（k+1）轉換循環的轉換階段結束時，用於第（k+1）轉換循環的殘餘電壓Vres [k+1]包括來自第k轉換循環的殘餘電壓Vres [k]，該第k轉換循環是相對於第（k+1）轉換循環的先前轉換循環。這是因為，在第（k+1）轉換循環的取樣階段期間，來自第k轉換循環的殘餘電壓Vres [k]被轉移到第（k+1）轉換循環，如以上參考圖6D所論述的。
SAR ADC 510可以針對後續轉換循環重複在圖6A至圖6E中所示的上述示例性操作，其中SAR ADC 510在使用第一電容性DAC 550a和第二電容性DAC 550b之間進行交替，以將輸入類比電壓Vin 轉換為數位值。如上所論述的，SAR ADC 510經由在每個轉換循環的取樣階段期間在回饋模式下操作比較器525的放大器530，以將來自先前轉換循環的殘餘電壓轉移到當前轉換循環，從而實現雜訊整形。
在以上論述中，第k轉換循環亦可以被稱為第一轉換循環，並且第（k+1）轉換循環亦可以被稱為第二轉換循環，以在第k轉換循環和第（k+1）轉換循環之間進行區分。在以上實例中，第k轉換循環是相對於第（k+1）轉換循環的先前轉換循環。
SAR ADC 510克服了現有雜訊整形方法的一或多個缺點。如上所論述的，在一些方法中，使用大電容器來在轉換循環之間轉移殘餘電荷，其中大電容器可能比電容性DAC大得多（例如，大十倍）。大電容器可能顯著地增加SAR ADC的尺寸。SAR ADC 510不需要使用比電容性DAC大得多的電容器來轉移殘餘電荷。這是因為SAR ADC 510經由在回饋模式下操作放大器530來將比較器525的放大器530重用為轉移殘餘電壓。SAR ADC 510包括用於雜訊整形的額外的電容性DAC。然而，與使用比電容性DAC大得多的電容器來轉移殘餘電荷的方法相比，額外的電容性DAC可以導致SAR ADC 510的尺寸的增加顯著減小。
SAR ADC 510亦不需要使用複雜的濾波和額外的高效能放大器（其在現代製程中變得越來越難以實現，並且可能顯著地增加複雜度和功耗）。因此，與使用複雜的濾波和額外的高效能放大器的方法相比，SAR ADC 510可以更易於實現並且消耗更少的功率。
儘管在圖5所示的實例中，比較器525的第二輸入534在比較模式下耦合到地，但是應理解的是，本案內容不限於該實例。通常，比較器525的第二輸入534耦合到比較電壓，並且比較器525將比較電壓與第一電容性DAC 550a或第二電容性DAC 550b的輸出電壓進行比較，以在比較器525的輸出536處產生比較值。通常，第二開關548耦合在比較器525的第二輸入534和比較電壓之間，並且開關控制器565在比較模式下封閉第二開關548以在比較模式下將第二輸入534耦合到比較電壓。圖5圖示其中比較電壓為地的實例。
如上所論述的，第一電容性DAC 550a和第二電容性DAC 550b中的每一者可以利用在圖4中所示的電容性DAC 450來實現。在這點上，圖7圖示其中第一電容性DAC 550a和第二電容性DAC 550b中的每一者利用在圖4中所示的電容性DAC 450來實現的實例。
在該實例中，第一電容性DAC 550a包括第一電容器陣列455a和第一開關網路470a。第一電容器陣列455a包括第一組電容器460a-1至460a-N，其中電容器460a-1至460a-N中的每一者對應於從SAR 540到第一開關網路470a的數位訊號輸入的N個位元b1 至bN 中的相應位元。電容器460a-1至460a-N可以具有二進位加權的電容，其中對應於MSB b1 的電容器460a-1具有最大電容，並且對應於LSB bN 的電容器460a-N具有最小電容。在該實例中，第一組電容器460a-1至460a-N是第一組二進位加權的電容器。電容器460a-1至460a-N的第一端子464a-1至464a-N耦合到第一電容性DAC 550a的輸出552a，以及電容器460a-1至460a-N的第二端子466a-1至466a-N耦合到第一開關網路470a。在該實例中，第一開關網路470a被配置為將電容器460a-1至460a-N的第二端子466a-1至466a-N耦合到類比輸入512，以在取樣階段期間對輸入類比訊號Vin 進行取樣。當位元被設置為一時，第一開關網路470a可以被配置為將電容器460a-1至460a-N中的相應一者的第二端子耦合到參考電壓Vref ，並且當位元被設置為零時，第一開關網路470a可以被配置為將電容器460a-1至460b-N中的相應一者的第二端子耦合到地。然而，本案內容不限於該實例。在另一實例中，當位元被設置為一時，第一開關網路470a可以被配置為將電容器460a-1至460a-N中的相應一者的第二端子耦合到第一參考電壓，並且當位元被設置為零時，第一開關網路470a可以被配置為將電容器460a-1至460a-N中的相應一者的第二端子耦合到第二參考電壓，其中第一參考電壓大於第二參考電壓。
在圖7的實例中，第二電容性DAC 550b包括第二電容器陣列455b和第二開關網路470b。第二電容器陣列455b包括第二組電容器460b-1至460b-N，其中電容器460b-1至460b-N中的每一者對應於從SAR 540到第二開關網路470b的數位訊號輸入的N個位元b1 至bN 中的相應位元。電容器460b-1至460b-N可以具有二進位加權的電容，其中對應於MSB b1 的電容器460b-1具有最大電容，並且對應於LSB bN的電容器460b-N具有最小電容。在該實例中，第二組電容器460a-1至460a-N是第二組二進位加權的電容器。電容器460b-1至460b-N的第一端子464b-1至464b-N耦合到第二電容性DAC 550b的輸出552b，並且電容器460b-1至460b-N的第二端子466b-1至466b-N耦合到第二開關網路470b。在該實例中，第二開關網路470b被配置為將電容器460b-1至460b-N的第二端子466b-1至466b-N耦合到類比輸入512，以在取樣階段期間對輸入類比訊號Vin 進行取樣。當位元被設置為一時，第二開關網路470b可以被配置為將電容器460b-1至460b-N中的相應一者的第二端子耦合到參考電壓Vref ，並且當位元被設置為零時，第二開關網路470b可以被配置為將電容器460b-1至460b-N中的相應一者的第二端子耦合到地。然而，本案內容不限於該實例。在另一實例中，當位元被設置為一時，第二開關網路470b可以被配置為將電容器460b-1至460b-N中的相應一者的第二端子耦合到第一參考電壓，並且當位元被設置為零時，第二開關網路470b可以被配置為將電容器460b-1至460b-N中的相應一者的第二端子耦合到第二參考電壓，其中第一參考電壓大於第二參考電壓。
儘管圖4圖示其中在電容性DAC 450中實現開關控制邏輯單元475的實例，但是應明白的是，本案內容不限於該實例。在一些實現方式中，開關控制邏輯單元475可以被併入SAR 440中。在這些實現方式中，由SAR 440輸出到電容性DAC 450的數位訊號可以包括開關控制訊號，其中每個開關控制訊號對應於位元b1 至bN 中的相應位元，並且基於相應位元的位元值來控制開關472-1至472-N中的相應一者。因此，在該實例中，數位訊號的位元b1 至bN 之每一者位元由相應的開關控制訊號來表示，該開關控制訊號根據相應位元的位元值來控制開關472-1至472-N中的相應一者。由圖5中的SAR 540輸出到第一電容性DAC 550a或第二電容性DAC 550b的數位訊號意欲涵蓋其中在第一電容性DAC 550a和第二電容性DAC 550b中實現開關控制邏輯單元的情況、以及在SAR 540中實現開關控制邏輯單元的情況二者。
SAR ADC 510可以在各種系統中使用以將類比訊號轉換為數位訊號。例如，SAR ADC 510可以在圖1所示的系統110中使用以實現ADC 140，其中SAR ADC 510的類比輸入512耦合到接收器130的輸出，並且SAR ADC 510的數位輸出515耦合到處理器150。在該實例中，SAR ADC 510將來自接收器130的類比訊號轉換為數位訊號，並且將該數位訊號輸出到處理器150。SAR ADC 510亦可以在圖2中所示的系統210中使用以實現ADC 240，其中SAR ADC 510的類比輸入512耦合到接收器230的輸出，並且SAR ADC 510的數位輸出515耦合到處理器250。在該實例中，SAR ADC 510將來自接收器230的類比訊號轉換為數位訊號，並且將該數位訊號輸出到處理器250。
圖8圖示根據本案內容的某些態樣的用於在類比到數位轉換器中進行雜訊整形的方法800。類比到數位轉換器（例如，SAR ADC 510）包括第一電容性DAC（例如，第一電容性DAC 550a）、第二DAC（例如，第二電容性DAC 550b）和比較器（例如，比較器525）。
在方塊810處，將第一電容性DAC的輸出耦合到比較器的第一輸入。例如，可以將第一電容性DAC（例如，第一電容性DAC 550a）的輸出（例如，輸出552a）經由開關電路（例如，開關電路520）耦合到比較器（例如，比較器525）的第一輸入（例如，第一輸入532）。
在方塊820處，將第二電容性DAC的輸出耦合到比較器的第二輸入。例如，可以將第二電容性DAC（例如，第二電容性DAC 550b）的輸出（例如，輸出552b）經由開關電路（例如，開關電路520）耦合到比較器（例如，比較器525）的第二輸入（例如，第二輸入534）。
在方塊830處，將比較器的輸出耦合到比較器的第一輸入。例如，可以通將在比較器（例如，比較器525）的輸出（例如，輸出536）和比較器的第一輸入（例如，第一輸入532）之間的第一開關（例如，第一開關538）封閉，來將比較器的輸出耦合到比較器的第一輸入。可以將比較器的輸出耦合到比較器的第一輸入以在回饋模式下操作比較器，以將殘餘電壓從第二電容性DAC轉移到第一電容性DAC以進行雜訊整形。
方法800亦可以包括：使用第一電容性DAC來對類比輸入電壓（例如，類比輸入電壓Vin ）進行取樣。
方法800亦可以包括：在將比較器的輸出耦合到比較器的第一輸入之後，將比較器的輸出與比較器的第一輸入解耦，以及將比較器的第二輸入耦合到比較電壓。這可以在將殘餘電壓轉移到第一電容性DAC之後完成，以在比較模式下操作比較器。可以經由打開第一開關（例如，第一開關538）來將比較器的輸出與比較器的第一輸入解耦，並且可以經由封閉第二開關（例如，第二開關548）來將比較器的第二輸入耦合到比較電壓。在一個實例中，比較電壓可以為地。
方法800亦可以包括：在將比較器的輸出與比較器的第一輸入解耦之後，將數位訊號輸入到第一電容性DAC，並且基於來自比較器的輸出的比較訊號來解析數位訊號的N個位元。可以經由SAR（例如，SAR 540）將數位訊號輸入到第一電容性DAC，並且可以基於經由SAR的比較訊號來解析數位訊號的N個位元。
方法800亦可以包括：在數位訊號的N個位元被解析之後，將比較器的第二輸入與比較電壓解耦，將第一電容性DAC的輸出耦合到比較器的第二輸入，將第二電容性DAC的輸出到比較器的第一輸入，並且將比較器的輸出耦合到比較器的第一輸入。可以經由打開第二開關（例如，第二開關548）來將比較器的第二輸入與比較電壓解耦，並且可以經由封閉第一開關（例如，第一開關538）來將比較器的輸出耦合到比較器的第一輸入。
應明白的是，本案內容不限於以上用於描述本案內容的各態樣的示例性術語。例如，取樣階段亦可以被稱為獲取階段或另一術語。在另一個實例中，數位訊號亦可以被稱為數位碼或另一術語。在另一實例中，SAR亦可以被稱為SAR邏輯單元、SAR電路或其他術語。在另一實例中，電容器陣列亦可以被稱為電容器網路或另一術語。
在本文中使用諸如「第一」、「第二」等的命名對元素的任何引用通常並不限制那些元素的數量及/或次序。而是這些命名在本文中用作一種在兩個或更多個元素及/或元素的各實例之間進行區分的便利方式。因此，對第一元素和第二元素的引用並不意指僅可以採用兩個元素，或者第一元素必須在第二元素之前。
在本案內容中，使用「示例性」一詞意味著「用作實例、例子或說明」。本文中被描述為「示例性的」任何實現方式或態樣未必被解釋為比本案內容的其他態樣優選或具有優勢。同樣，術語「態樣」並不要求本案內容的所有態樣皆包括所論述的特徵、優點或操作模式。如本文關於闡述的值或特性所使用的術語「近似」意欲指示在闡述值或特性的10%內。
提供本案內容的先前描述，以使得本發明所屬領域中任何具有通常知識者能夠實現或使用本案內容。對本案內容的各種修改對於本發明所屬領域中具有通常知識者而言將是顯而易見的，以及在不脫離本案內容的精神或範疇的情況下，本文所定義的整體原理可以應用到其他變型。因此，本案內容並不意欲限於本文描述的實例，而是被賦予與本文揭示的原理和新穎特徵相一致的最寬範疇。
110:系統 120:天線 130:接收器 140:ADC 142:輸入 144:輸出 150:處理器 210:系統 220:有線通道 225:設備 230:接收器 240:ADC 242:輸入 244:輸出 250:處理器 310:SAR ADC 312:類比輸入 315:數位輸出 320:取樣和保持電路 330:比較器 332:第一輸入 334:第二輸入 336:輸出 340:SAR 350:DAC 410:SAR ADC 412:類比輸入 415:數位輸出 430:比較器 432:第一輸入 434:第二輸入 436:輸出 440:SAR 450:電容性DAC 452:輸出 455:電容器陣列 455a:第一電容器陣列 455b:括第二電容器陣列 460-(N-1):第二組電容器 460-1:第二組電容器 460-2:第二組電容器 460-3:第二組電容器 460a-(N-1):第二組電容器 460a-1:第二組電容器 460a-2:第二組電容器 460a-N:第二組電容器 460b-(N-1):電容器 460b-1:電容器 460b-2:電容器 460b-N:電容器 460-N:電容器 464-(N-1):電容器 464-1:第一端子 464-2:第一端子 464a-(N-1):第一端子 464a-1:第一端子 464a-2:第一端子 464a-N:第一端子 464b-(N-1):第一端子 464b-1:第一端子 464b-2:第一端子 464b-N:第一端子 464-N:第一端子 466-(N-1):第二端子 466-1:第二端子 466-2:第二端子 466-3:第二端子 466a-(N-1):第二端子 466a-1:第二端子 466a-2:第二端子 466a-N:第二端子 466b-(N-1):第二端子 466b-1:第二端子 466b-2:第二端子 466b-N:第二端子 466-N:第二端子 470a:第一開關網路 470b:第二開關網路 472-(N-1): 472-1:開關 472-2:開關 472-3:開關 472-N:開關 475:開關控制邏輯單元 478:開關 480:參考輸入 484:輸入線 486:輔助線 488:地線 510:SAR ADC 512:類比輸入 515:數位輸出 520:開關電路 522:第一輸入 524:第二輸入 525:比較器 526:第一輸出 528:第二輸出 530:放大器 532:第一輸入 534:第二輸入 536:輸出 538:第一開關 540:SAR 548:第二開關 550a:第一電容性DAC 550b:第二電容性DAC 552a:輸出 552b:輸出 565:開關控制器 800:方法 810:方塊 820:方塊 830:方塊
圖1圖示根據本案內容的某些態樣的包括ADC的系統的實例。
圖2圖示根據本案內容的某些態樣的包括ADC的系統的另一實例。
圖3圖示根據本案內容的某些態樣的SAR ADC的實例。
圖4圖示根據本案內容的某些態樣的包括電容性類比到數位轉換器（DAC）的SAR ADC的實例。
圖5圖示根據本案內容的某些態樣的具有雜訊整形的SAR ADC的實例。
圖6A圖示根據本案內容的某些態樣的在第（k-1）轉換循環的轉換階段期間SAR ADC的等效電路的實例。
圖6B圖示根據本案內容的某些態樣的在第k轉換循環的取樣階段期間SAR ADC的等效電路的實例。
圖6C圖示根據本案內容的某些態樣的在第k轉換循環的轉換階段期間SAR ADC的等效電路的實例。
圖6D圖示根據本案內容的某些態樣的在第（k+1）轉換循環的取樣階段期間SAR ADC的等效電路的實例。
圖6E圖示根據本案內容的某些態樣的在第（k+1）轉換循環的轉換階段期間SAR ADC的等效電路的實例。
圖7圖示根據本案內容的某些態樣的第一電容性DAC和第二電容性DAC的示例性實現方式。
圖8是示出根據本案內容的某些態樣的用於雜訊整形的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
510:SAR ADC
512:類比輸入
515:數位輸出
520:開關電路
522:第一輸入
524:第二輸入
525:比較器
526:第一輸出
528:第二輸出
530:放大器
532:第一輸入
534:第二輸入
536:輸出
538:第一開關
540:SAR
548:第二開關
550a:第一電容性DAC
550b:第二電容性DAC
552a:輸出
552b:輸出
565:開關控制器

Claims (24)

  1. 一種類比到數位轉換器，包括：一第一電容性類比到數位轉換器(DAC)；一第二電容性DAC；一比較器，其包括一第一輸入、一第二輸入和一輸出；一開關電路，其包括耦合到該第一電容性DAC的一第一輸入、耦合到該第二電容性DAC的一第二輸入、耦合到該比較器的該第一輸入的一第一輸出以及耦合到該比較器的該第二輸入的一第二輸出；一第一開關，其耦合在該比較器的該輸出和該比較器的該第一輸入之間；及一逐次逼近型暫存器(SAR)，其耦合到該比較器的該輸出、該第一電容性DAC和該第二電容性DAC。
  2. 根據請求項1之類比到數位轉換器，其中該比較器包括一放大器，該放大器包括耦合到該比較器的該第一輸入的一反相輸入、耦合到該比較器的該第二輸入的一非反相輸入以及耦合到該比較器的該輸出的一輸出。
  3. 根據請求項1之類比到數位轉換器，亦包括：一第二開關，其耦合在該比較器的該第二輸入和一比較電壓之間。
  4. 根據請求項3之類比到數位轉換器，亦包括一開關控制器，其中該開關控制器被配置為：封閉該第一開關並且打開該第二開關，以在一回饋模 式下操作該比較器；及打開該第一開關並且封閉該第二開關，以在一比較模式下操作該比較器。
  5. 根據請求項3之類比到數位轉換器，其中該比較電壓包括一地。
  6. 根據請求項1之類比到數位轉換器，其中：在一第一轉換循環的一取樣階段期間，該第一電容性DAC被配置為對一類比輸入電壓進行取樣；在該第一轉換循環的一轉換階段期間，該SAR被配置為：將一第一數位訊號輸出到該第一電容性DAC；及基於來自該比較器的該輸出的一比較訊號，來解析該第一數位訊號的N個位元。
  7. 根據請求項6之類比到數位轉換器，其中：在一第二轉換循環的一取樣階段期間，該第二電容DAC被配置為對該類比輸入電壓進行取樣；在該第二轉換循環的一轉換階段期間，該SAR被配置為：將一第二數位訊號輸出到該第二電容性DAC；及基於來自該比較器的該輸出的該比較訊號，來解析該第二數位訊號的N個位元。
  8. 根據請求項7之類比到數位轉換器，亦包括一開關控制器，其中該開關控制器被配置為在該第二轉換循環的該取樣階段期間封閉該第一開關。
  9. 根據請求項8之類比到數位轉換器，其中該開關控制器被配置為在該第二轉換循環的該轉換階段期間打開該第一開關。
  10. 根據請求項7之類比到數位轉換器，其中：該開關電路被配置為：將該第一電容性DAC選擇性地耦合到該比較器的該第一輸入或該比較器的該第二輸入；及將該第二電容性DAC選擇性地耦合到該比較器的該第一輸入或該比較器的該第二輸入；及該類比到數位轉換器亦包括一開關控制器，其中該開關控制器被配置為：指示該開關電路在該第二轉換循環的該取樣階段期間將該第一電容性DAC耦合到該比較器的該第二輸入；及指示該開關電路在該第二轉換循環的該取樣階段期間將該第二電容性DAC耦合到該比較器的該第一輸入。
  11. 根據請求項10之類比到數位轉換器，其中該開關控制器被配置為在該第二轉換循環的該取樣階段期間封閉該第一開關。
  12. 根據請求項11之類比到數位轉換器，其中該開關控制器被配置為在該第二轉換循環的該轉換階段期間打開該第一開關。
  13. 根據請求項12之類比到數位轉換器，亦包括：一第二開關，其耦合在該比較器的該第二輸入和一 比較電壓之間，其中該開關控制器被配置為：在該第二轉換循環的該取樣階段期間打開該第二開關；及在該第二轉換循環的該轉換階段期間封閉該第二開關。
  14. 根據請求項1之類比到數位轉換器，其中：該第一電容性DAC包括：一第一電容器陣列；及耦合到該第一電容器陣列的一第一開關網路；及該第二電容DAC包括：一第二電容器陣列；及耦合到該第二電容器陣列的一第二開關網路。
  15. 根據請求項14之類比到數位轉換器，其中該第一電容器陣列包括一第一組二進位加權的電容器，並且該第二電容器陣列包括一第二組二進位加權的電容器。
  16. 一種用於在一類比到數位轉換中進行雜訊整形的方法，其中該類比到數位轉換器包括一第一電容性類比到數位轉換器(DAC)、一第二DAC和一比較器，該方法包括以下步驟：將該第一電容性DAC的一輸出耦合到該比較器的一第一輸入；將該第二電容性DAC的一輸出耦合到該比較器的一第二輸入； 將該比較器的一輸出耦合到該比較器的該第一輸入；在將該比較器的該輸出耦合到該比較器的該第一輸入之後，將該比較器的該輸出與該比較器的該第一輸入解耦；及將該比較器的該第二輸入耦合到一比較電壓。
  17. 根據請求項16之方法，亦包括以下步驟：使用該第一電容性DAC來對一類比輸入電壓進行取樣。
  18. 根據請求項16之方法，其中該比較電壓包括一地。
  19. 根據請求項16之方法，其中在將該比較器的該輸出與該比較器的該第一輸入解耦之後，該方法亦包括以下步驟：將一數位訊號輸入到該第一電容性DAC；及基於來自該比較器的該輸出的一比較訊號來解析該數位訊號的N個位元。
  20. 根據請求項19之方法，其中在該數位訊號的該N個位元被解析之後，該方法亦包括以下步驟：將該比較器的該第二輸入與該比較電壓解耦；將該第一電容性DAC的該輸出耦合到該比較器的該第二輸入；將該第二電容性DAC的該輸出耦合到該比較器的該第一輸入；及將該比較器的該輸出耦合到該比較器的該第一輸入。
  21. 根據請求項16之方法，其中該比較器包括一放大器，該放大器包括耦合到該比較器的該第一輸入的一反相輸入、耦合到該比較器的該第二輸入的一非反相輸入以及耦合到該比較器的該輸出的一輸出。
  22. 一種用於在一類比到數位轉換中進行雜訊整形的裝置，其中該類比到數位轉換器包括一第一電容性類比到數位轉換器(DAC)、一第二DAC和一比較器，該裝置包括：用於將該第一電容性DAC的一輸出耦合到該比較器的一第一輸入的單元；用於將該第二電容性DAC的一輸出耦合到該比較器的一第二輸入的單元；用於將該比較器的一輸出耦合到該比較器的該第一輸入的單元；用於在將該比較器的該輸出耦合到該比較器的該第一輸入之後，將該比較器的該輸出與該比較器的該第一輸入解耦的單元；及用於將該比較器的該第二輸入耦合到一比較電壓的單元。
  23. 根據請求項22之裝置，其中該比較電壓包括一地。
  24. 根據請求項22之裝置，其中該裝置亦包括：用於在將該比較器的該輸出與該比較器的該第一輸入解耦之後，將一數位訊號輸入到該第一電容性DAC的 單元；及用於基於來自該比較器的該輸出的一比較訊號來解析該數位訊號的N個位元的單元。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10979064B2 (en) * 2018-10-31 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Analog to digital converter with inverter based amplifier
US11196434B1 (en) 2020-10-02 2021-12-07 Qualcomm Incorporated Successive approximation register (SAR) analog-to-digital converter (ADC) with noise-shaping property
US20220360239A1 (en) * 2021-05-04 2022-11-10 Texas Instruments Incorporated Trimming operational amplifiers
US11522556B1 (en) 2021-07-26 2022-12-06 Qualcomm Incorporated Noise-shaping successive approximation register (SAR) analog-to-digital converter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100001892A1 (en) * 2008-03-24 2010-01-07 Fujitsu Microelectronics Limited Successive approximation a/d converter
TWI422160B (zh) * 2005-09-08 2014-01-01 Marvell World Trade Ltd 電容式數位-至-類比以及類比-至-數位轉換器
US9369140B1 (en) * 2015-03-02 2016-06-14 General Electric Company Analog to digital converter for digital ultrasound probe
US9455733B1 (en) * 2015-03-30 2016-09-27 Broadcom Corporation System and method for spread spectrum ADC noise reduction
TW201824753A (zh) * 2016-09-23 2018-07-01 美商美國亞德諾半導體公司 類比數位轉換器之增量預載

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741981B1 (en) * 2008-12-30 2010-06-22 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Dual-use comparator/op amp for use as both a successive-approximation ADC and DAC
US9425818B1 (en) 2015-05-28 2016-08-23 Qualcomm Incorporated Noise shaping successive approximation register analog-to-digital converter

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI422160B (zh) * 2005-09-08 2014-01-01 Marvell World Trade Ltd 電容式數位-至-類比以及類比-至-數位轉換器
US20100001892A1 (en) * 2008-03-24 2010-01-07 Fujitsu Microelectronics Limited Successive approximation a/d converter
US9369140B1 (en) * 2015-03-02 2016-06-14 General Electric Company Analog to digital converter for digital ultrasound probe
US9455733B1 (en) * 2015-03-30 2016-09-27 Broadcom Corporation System and method for spread spectrum ADC noise reduction
TW201824753A (zh) * 2016-09-23 2018-07-01 美商美國亞德諾半導體公司 類比數位轉換器之增量預載

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