TWI732115B - 半導體製造方法 - Google Patents

Abstract

一種半導體製造方法包括提供結構基板，其中該結構基板具有元件區域以及隔離區域。隔離區域在元件區域的周圍區域。第一停止層與第一氧化層設置在該元件區域以及該隔離區域。形成第二停止層在該第一氧化層上。形成第二氧化層在該第二停止層上。進行第一階段研磨製程在該第二氧化層以及該第二停止層上，以移除在該元件區域上的該第二停止層的一部分，而停止在該第一氧化層。進行第二階段研磨製程在該第一氧化層，而於該隔離區域停止在該第二停止層上以及於該元件區域停止在該第一停止層上。

Description

半導體製造方法

本發明是有關於半導體製造技術，更是關於半導體製造方法。

半導體製造技術是將電路所需要的電子元件以及連接導線製造在晶圓上而構成積體電路，其中電晶體元件是電路的主要部分，而且一般會涉及到大數量的電晶體。例如記憶裝置需要大數量的記憶胞。每一個記憶胞都至少包含一個電晶體。這些元件會在規劃的元件區域內密集製造在一起。這些元件一般是操作在低電壓範圍，也可以稱為低電壓元件。

然而基於積體電路的多功能化，因應一些控制功能的需要，電子元件需要操作在高電壓範圍。這些高電壓元件在元件區域內，一般也會設置在低電壓元件的外圍。在元件區域的外圍一般還會有隔離區域。隔離區域一般僅有簡單的隔離結構，不會形成電子元件。隔離結構一般例如是絕緣材料，更例如介電材料。也就是，在隔離區域的元件密度會是零或是明顯小於元件區域。

在半導體製造過程中，一般會需要進行研磨，以對製造的工作面得到平坦化，以利於後續的製造。然而在研磨過程中，由於在元件密度較小的區域，其抗磨的程度較小，因此較容易被磨除，造成此區域的過度磨除而下陷。如果以此研磨後的表面繼續進行後續的其他製程，例如回蝕刻的製程，則此隔離區域會被研磨造成下陷，因此相對於密集元件的區域，會被回蝕刻製程過度蝕刻，可能會造成隔離結構性能降低，或是甚至造成整體電路的製造失敗。

如何防止研磨製程，在相對低元件密度區域造成過度研磨而下陷的問題，是半導體製造技術所需要考量的。

本發明是關於半導體製造方法，其中在元件密度低的隔離區域，在經過研磨製程後，可以有效防止在低元件密度的表面下陷，而提供較佳的平坦度，其有利於後續製程可以依據此平坦面繼續製造半導體元件。

依據一實施例，本發明提供一種半導體製造方法包括提供結構基板，其中該結構基板具有元件區域以及隔離區域在該元件區域的周圍區域，其中第一停止層與第一氧化層設置在該元件區域以及該隔離區域。形成第二停止層在該第一氧化層上。形成第二氧化層在該第二停止層上。進行第一階段研磨製程在該第二氧化層以及該第二停止層上，以移除在該元件區域上的該第二停止層的一部分，而停止在該第一氧化層。進行第二階段研磨製程在該第一氧化層，而於該隔離區域停止在該第二停止層上以及於該元件區域停止在該第一停止層上。

依據一實施例，於前述的半導體製造方法，其中該結構基板包括矽基板為基礎，以及多個閘極結構形成在該元件區域。

依據一實施例，於前述的半導體製造方法，該元件區域包括低電壓元件區域，或是包括低電壓元件區域與高電壓元件區域。

依據一實施例，於前述的半導體製造方法，該第一停止層是氮化矽，且該第二停止層是氮化矽。

依據一實施例，於前述的半導體製造方法，該二停止層是共形於在該二停止層下面的一整體結構表面。

依據一實施例，於前述的半導體製造方法， 在該元件區域內的該第二停止層包括凹陷區域，位於相鄰兩個元件結構之間。

依據一實施例，於前述的半導體製造方法， 更包括後續製程，是以該第二階段研磨製程研磨後的平坦面為基礎。

依據一實施例，於前述的半導體製造方法， 其中提供該結構基板的該步驟包括提供矽基底，該矽基底規劃有該元件區域以及該隔離區域。形成多個半導體元件在該矽基底上，其中該多個半導體元件的頂部份被暴露。形成多晶矽層，覆蓋在該元件區域的該多個半導體元件上以及覆蓋在該隔離區域上。形成該第一停止層於該多晶矽層上。形成該第一氧化層於該元件區域以及該隔離區域的該第一停止層上。

依據一實施例，於前述的半導體製造方法， 其中該多個半導體元件是記憶胞的金屬閘極。

依據一實施例，於前述的半導體製造方法， 其中在該該第二階段研磨製程後還包括進行對介電材料與多晶矽材料無選擇比的回蝕刻製程，以暴露該多個半導體元件在預定高度之處。

依據一實施例，於前述的半導體製造方法， 更包括定義該多晶矽層。

依據一實施例，於前述的半導體製造方法， 其中該第一停止層與該第二停止層都是原子層沉積的氮化矽層。

依據一實施例，於前述的半導體製造方法， 其中該第一階段研磨製程是藉由操作一段固定時間來控制。

依據一實施例，於前述的半導體製造方法， 該第二停止層是氮化物，且該第二階段研磨製程是利用氮化物相對氧化物的研磨選擇比而停止於該第二停止層。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

積體電路在半導體的製造上，其元件的佈局會包含元件區域以及隔離區域。半導體元件會密集形成於元件區域，這些半導體元件一般包含一些低電壓元件，有很大的數量，另外也可以例如包含較少數量高電壓元件。在元件區域外圍一般會有隔離區域，其可以包含隔離結構。就元件密度或是元件負載程度來看，元件區域的密度會大於隔離區域的元件密度。

基於半導體元件的製造流程，其一般會涉及研磨製程，以期得到整體的平坦面。依據此平坦面當作工作平面，而繼續後續的製程。然而，由於隔離區域的元件密度較低，在此區域的材料相對較容易被磨除。因此經過研磨製程後，隔離區域會產生凹陷。

本發明對此現象做進一步探究，以及因應提出改善的技術。以下舉一些實施例來說明，但是本發明不限於所舉的一些實施例。

圖1A到圖1C是依照本發明所考慮的一般研磨製程的剖面結構示意圖。參閱圖1A，基底100一般會規劃有元件區域50與隔離區域60。隔離區域60是在元件區域50的周圍。基底100的元件區域50會形成有初始的元件結構102以及絕緣層104。

就元件區域50的製造流程，以雙閘極的矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體的結構為例，元件結構102例如是記憶閘極的結構，包含金屬閘極108。在金屬閘極108下有可以用來儲存資料的氧化物-氮化物-氧化物(ONO)結構，當作閘極絕緣層。在金屬閘極108還有蓋帽層110。前述的元件結構102僅是一實施例，但是本發明不限於此元件結構。

由於雙閘極架構的設計，其還需要選擇閘極結構在記憶閘極旁邊一起運作。如此，多晶矽層106覆蓋過基底100，形成在閘極結構102以及絕緣層104上。停止層112，例如是氮化矽，形成於多晶矽層106上，與上表面結構的起伏共形，用於後續研磨的停止作用。接著在停止層112上也形成氧化層114。以上在元件區域50所形成的結構可以統稱為結構基板的一個實施例。結構基板因應所要製造的半導體元件可以有其他的結構，不限於所舉的實施例。

在元件區域50形成結構的同時，在隔離區域60是不需要形成元件結構102，因此隔離區域60例如僅包含全面性同時沉積的材料疊層，例如絕緣層104、多晶矽層106、停止層112及氧化層114等的疊層。

由於元件區域50包含有元件結構102，因此其上表面有起伏的結構，且一般會高於隔離區域60的結構。因此一般需要進行研磨製程，取得全面性的平坦化。參閱圖1B，研磨製程對氧化層114進行研磨而停止在元件區域50的停止層112。然而，隔離區域的元件密度較低而較容易被研磨，導致在隔離區域60產生凹陷116，例如200埃的程度。如此，研磨後的整體平面，不是理想的平坦面，而沒有達到平坦的工作面。本發明在仔細探究這現象後，至少觀察到這不夠平坦的工作面對於後續一些製造流程，會產生不良效果。

於一實施例，參閱圖1C，例如雙閘極記憶胞的製造，其會涉及到以研磨後的工作面進行無蝕刻選擇比的回蝕刻製程，以將元件結構102暴露。如前述，元件結構102以閘極結構為例，其需要將蓋帽層110暴露。如此，在隔離區域60的材料層也被時蝕刻。但是由於研磨所造成的凹陷116也繼續存在，因此隔離區域60在回蝕刻製程後也有凹陷118。此凹陷可能會影響到隔離區域60的功能，或是更嚴重的情形會造成隔離區域60的損壞。

本發明在探究研磨的問題後，也提出可以降低前述現象的製造技術。

圖2A到圖2E是依照本發明一實施例，研磨製程的剖面結構示意圖。參閱圖2A，類似圖1A，基底200規劃有元件區域70與隔離區域80。隔離區域80是在元件區域70的周圍。基底200的元件區域70會形成有初始的元件結構202以及絕緣層204。絕緣層204的實施例，例如是後續當作閘極絕緣層的功用，但是本發明不限於此。絕緣層204也僅是用來表示基底200上可以已經形成有多種基礎的結構。另外元件區域70也可以包含高電壓元件結構203，以高電壓閘極結構為例，但是本發明不限於此。

就元件區域70的製造流程，以雙閘極的矽-氧化物-氮化物-氧化物-矽記憶體的結構為例，元件結構202例如是記憶閘極的結構，包含金屬閘極208。在金屬閘極208下有可以用來儲存資料的氧化物-氮化物-氧化物(ONO)結構，當作閘極絕緣層。在金屬閘極208還有蓋帽層210。前述的元件結構202僅是一實施例，但是本發明不限於此元件結構。

於一實施例，多晶矽層206覆蓋過基底200，形成在閘極結構202以及絕緣層204上。第一階段的停止層212，例如是氮化矽，形成於多晶矽層206上，與上表面結構的起伏共形，用於在元件區域70後續研磨製程的停止作用。接著在停止層212上也形成氧化層214。

在元件區域70形成結構的同時，在隔離區域80是不需要形成元件結構202，因此隔離區域80例如僅包含全面性同時沉積的材料疊層，例如絕緣層204、多晶矽層206、停止層212及氧化層214等的疊層。

前面的描述是在基底200上已經形成有初步的結構，但是不限於所舉的實施例。也就是說，以上基底200以及在基底200上已經製造完成的結構，可以一般性統稱為結構基板。

接著，本發明繼續形成第二階段的停止層250在氧化層214上，其延伸在元件區域70與隔離區域80。接著在形成氧化層252在停止層250上，也是延伸覆蓋在元件區域70與隔離區域80上。此第二階段的停止層250配合後面描述的兩階段研磨方式，可以有效防止隔離區域80在研磨製程下產生凹陷，而提供較佳品質的平坦面，當作後續製程的工作面。

前面兩層的停止層212、250於一實施例可以都是氮化矽。而形成的方法例如可以採用原子層沉積(Atomic layer deposition, ALD)製程。

參閱圖2B，接著先進行第一階段的研磨，利用研磨液的選擇，除了可以對氧化物研磨外，也可以對停止層250研磨。此停止層250例如是氮化矽。第一階段的研磨是要暴露出在元件區域70中位於下層的氧化層214，而在隔離區域80，可以維持停止層250，因此例如以預定時間來控制研磨的操作時間，如此在元件區域70可以停止在下面的氧化層214而露出此氧化層214。但是依據一實施例，停止層250在隔離區域80的部分，由於沒有元件結構，其高度會低於停止層250在元件區域70的部分，因此停止層250在隔離區域80的部分仍保留。

於此可以瞭解，停止層250在元件區域70由於元件結構202所造成起伏高度而位於深的凹陷處可能會有一些殘留，不會全部被磨除，但是這不會影響本發明的機制。此階段的研磨主要是實質移除停止層250在元件區域70的部份而露出氧化層214的表面。另外，停止層250在隔離區域80的部分仍保留。

參閱圖2C，接著進行第二階段的研磨製程。第二階段的研磨製程，利用研磨液等的控制，使得在隔離區域80可以停止在停止層250，而同時在元件區域70的研磨可以停止在停止層212，其中停止層250在元件區域70內，依照實際起伏高度也可能會有少量殘留，但不是絕對會有殘留。於一實施例，此階段的研磨液可以選擇氧化物相對於氮化物是高研磨選擇比的成分，如此允許停止層212、250達到研磨停止的功效。

從效果來看，在隔離區域80的高度是在停止層250的位置，其防止在隔離區域80的凹陷，例如可以達到元件區域70與隔離區域80之間較佳的平坦度，而因此提供較佳的平坦工作面。

另外如前述，停止層250在元件區域70經過第二階段研磨仍可能會有些微的殘留，但是不會影響本發明的研磨機制，可以有效減少在隔離區域80被過度研磨而產生凹陷的問題。

參閱圖2D，接著以雙閘極記憶胞的製造為例，類似圖1C所述，其會涉及到以研磨後的工作面進行無蝕刻選擇比的回蝕刻製程，以將元件結構202暴露，例如將蓋帽層210暴露。由於在前階段的研磨提供在元件區域70與隔離區域80之間較佳的平坦度，經過回蝕刻後，其元件區域70與隔離區域80可以維持實質上相同的高度。在隔離區域80的結構不會產生凹陷，而造成性能降低，或甚至損壞。

參閱圖2E，後續的製程例如可以對多晶矽層206進行定義，例如對於雙閘極記憶胞而言可以是形成選擇閘極218的結構。然而，本發明不限於所舉的後續製程。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

50、70‧‧‧元件區域60、80‧‧‧隔離區域100、200‧‧‧基底102、202‧‧‧元件結構104、204‧‧‧絕緣層106、206‧‧‧多晶矽層108、208‧‧‧金屬閘極110、210‧‧‧蓋帽層112、212‧‧‧停止層114、214‧‧‧氧化層116、118‧‧‧凹陷203‧‧‧高電壓元件結構218‧‧‧選擇閘極250‧‧‧停止層252‧‧‧氧化層

圖1A到圖1C是依照本發明所考慮的一般研磨製程的剖面結構示意圖。 圖2A到圖2E是依照本發明一實施例，研磨製程的剖面結構示意圖。

70‧‧‧元件區域

80‧‧‧隔離區域

200‧‧‧基底

202‧‧‧元件結構

203‧‧‧高電壓元件結構

204‧‧‧絕緣層

206‧‧‧多晶矽層

208‧‧‧金屬閘極

210‧‧‧蓋帽層

212‧‧‧停止層

214‧‧‧氧化層

250‧‧‧停止層

Claims (13)

1. 一種半導體製造方法，包括：提供結構基板，其中該結構基板具有元件區域以及隔離區域在該元件區域的周圍區域，其中第一停止層與第一氧化層設置在該元件區域以及該隔離區域；形成第二停止層在該第一氧化層上，其中在該元件區域內的該第二停止層包括凹陷區域，位於相鄰兩個元件結構之間；形成第二氧化層在該第二停止層上；進行第一階段研磨製程在該第二氧化層以及該第二停止層上，以移除在該元件區域上的該第二停止層的一部分，而停止在該第一氧化層；以及進行第二階段研磨製程在該第一氧化層，而於該隔離區域停止在該第二停止層上以及於該元件區域停止在該第一停止層上。
2. 如申請專利範圍第1項所述的半導體製造方法，其中該結構基板包括矽基板為基礎，以及多個閘極結構形成在該元件區域。
3. 如申請專利範圍第1項所述的半導體製造方法，其中該元件區域包括低電壓元件區域，或是包括低電壓元件區域與高電壓元件區域。
4. 如申請專利範圍第1項所述的半導體製造方法，其中該第一停止層是氮化矽，且該第二停止層是氮化矽。
5. 如申請專利範圍第1項所述的半導體製造方法，其中該二停止層是共形於在該二停止層下面的一整體結構表面。
6. 如申請專利範圍第1項所述的半導體製造方法，更包括後續製程，是以該第二階段研磨製程研磨後的平坦面為基礎。
7. 如申請專利範圍第1項所述的半導體製造方法，其中提供該結構基板的該步驟包括：提供矽基底，該矽基底規劃有該元件區域以及該隔離區域；形成多個半導體元件在該矽基底上，其中該多個半導體元件的頂部份是暴露的；形成多晶矽層，覆蓋在該元件區域的該多個半導體元件上以及覆蓋在該隔離區域上；形成該第一停止層於該多晶矽層上；以及形成該第一氧化層於該元件區域以及該隔離區域的該第一停止層上。
8. 如申請專利範圍第7項所述的半導體製造方法，其中該多個半導體元件是記憶胞的金屬閘極。
9. 如申請專利範圍第7項所述的半導體製造方法，其中在該第二階段研磨製程後還包括進行對介電材料與多晶矽材料無選擇比的回蝕刻製程，以暴露該多個半導體元件在預定高度之處。
10. 如申請專利範圍第9項所述的半導體製造方法，更包括定義該多晶矽層。
11. 如申請專利範圍第1項所述的半導體製造方法，其中該第一停止層與該第二停止層都是原子層沉積的氮化矽層。
12. 如申請專利範圍第1項所述的半導體製造方法，其中該第一階段研磨製程是藉由操作一段固定時間來控制。
13. 如申請專利範圍第1項所述的半導體製造方法，其中該第二停止層是氮化物，且該第二階段研磨製程是利用氮化物相對氧化物的研磨選擇比而停止於該第二停止層。

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