TWI729035B - 在閘極下具有子鰭介電區的電晶體、半導體裝置及製造其之程序以及運算裝置 - Google Patents

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錢德拉 莫哈帕拉
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傑克 卡瓦萊羅斯
阿南德 穆爾蒂
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Abstract

本揭露之實施例描繪半導體多閘極電晶體，其具有半導體鰭部，從基板延伸並包括子鰭區及活動區。子鰭區可包括閘極下之介電材料區，以提供改進之隔離。藉由以介電材料區取代閘極下之一部分子鰭區，接著製造置換閘極結構，可於置換閘極程序期間形成介電材料區。子鰭區可包含各式組合及濃度之III-V族半導體材料。活動區可包含不同III-V族半導體材料。介電材料區可包含非結晶矽。可描繪及/或主張其他實施例。

Description

在閘極下具有子鰭介電區的電晶體、半導體裝置及製造其之程序以及運算裝置
本揭露之實施例大體上關於半導體積體電路(IC)，更具體地關於具金屬氧化物半導體場效電晶體(MOSFET)之半導體IC，其中MOSFET具包含閘極區下之介電材料區的子鰭區。
為增加積體電路(IC)之性能及容量，已實施多閘極MOSFET電晶體，諸如三閘極MOSFET電晶體。該些電晶體允許持續減少IC之特徵尺寸，同時提供超越平面電晶體之某些性能優點。隨著持續驅動減少特徵尺寸，電晶體設計可能要求新半導體材料，其可單獨使用或與矽組合，並可能需要包括設計特徵以維持及/或改進IC性能及容量，因為減少之尺寸促成物理邊界。MOSFET電晶體性能之一測量包括當閘極關閉時，具有源極及汲極間最小電流洩漏之能力。最小化電流洩漏可能需要設計考 量以及材料選擇考量。
10‧‧‧晶圓形式
11‧‧‧晶圓
100‧‧‧單一形式
102、103a、103b‧‧‧晶粒
102a‧‧‧半導體基板
102b‧‧‧裝置層
102c‧‧‧互連層
104‧‧‧電晶體結構
106‧‧‧晶粒級互連結構
110‧‧‧焊墊
112‧‧‧焊球
121‧‧‧封裝基板
122‧‧‧電路板
200‧‧‧積體電路組件
300、500‧‧‧多閘極電晶體
302‧‧‧基板
302.1‧‧‧基板鰭部
304‧‧‧第一鰭部
305‧‧‧第二鰭部
306‧‧‧第三鰭部
306.1‧‧‧頂面
306.2、306.3、320.4‧‧‧側面
306H‧‧‧高度
306W‧‧‧寬度
307‧‧‧半導體鰭部
308‧‧‧源極
309‧‧‧源極區
310‧‧‧汲極
311‧‧‧汲極區
312‧‧‧淺槽隔離結構
314‧‧‧間隔器
314.1‧‧‧下內部
315‧‧‧閘極區
316‧‧‧介電層
318‧‧‧閘極電極
319‧‧‧開放空間
320‧‧‧介電鰭部
320.1、320.2‧‧‧擴展區
320.3‧‧‧長度
321‧‧‧子鰭空間
322‧‧‧層間介電
323、327‧‧‧介電材料
329‧‧‧閘極電極材料
330、340、350‧‧‧截面
360‧‧‧源極中心線
362‧‧‧汲極中心線
400‧‧‧程序
600、700‧‧‧運算裝置
602、702‧‧‧主機板
604、704‧‧‧處理器
606‧‧‧通訊晶片
608、726‧‧‧外殼
610‧‧‧相機
612、710‧‧‧晶片組
614‧‧‧動態隨機存取記憶體
616‧‧‧隨機存取記憶體
618‧‧‧唯讀記憶體
620‧‧‧全球定位系統(GPS)裝置
622‧‧‧羅盤
624‧‧‧功率放大器
626‧‧‧圖形處理器
628‧‧‧觸控螢幕控制器
630‧‧‧控制器
632‧‧‧天線
634‧‧‧揚聲器
636‧‧‧觸控螢幕顯示器
638‧‧‧麥克風
640‧‧‧插口
642‧‧‧微機電系統(MEMS)感應器
644‧‧‧電池
706‧‧‧液體冷卻系統組件
708‧‧‧熱交換器
712‧‧‧記憶體
714‧‧‧擴充槽
716‧‧‧電腦匯流排介面
718‧‧‧局域網路(LAN)控制器
720‧‧‧埠口
722‧‧‧冷卻系統
724‧‧‧介面裝置
藉由下列詳細描述結合附圖，將易於了解實施例。為利描述，相似編號指配相似結構元件。實施例係藉由範例而非藉由侷限於附圖描繪。
圖1依據若干實施例，示意地描繪積體電路(IC)組件之俯視圖。
圖2依據若干實施例，示意地描繪積體電路(IC)組件之截面側視圖。
圖3A至3E依據若干實施例，示意地描繪多閘極金屬氧化物半導體場效電晶體之選擇之部件。
圖4依據若干實施例，示意地描繪製造多閘極電晶體之程序。
圖5A至5F示意地描繪在圖4之程序之各式階段，多閘極電晶體之各式實施例。
圖6依據若干實施例，示意地描繪具多閘極金屬氧化物半導體場效電晶體之運算裝置，如文中所描繪，多閘極金屬氧化物半導體場效電晶體具有閘極下之介電子鰭區。
圖7依據若干實施例，示意地描繪具多閘極金屬氧化物半導體場效電晶體之運算裝置，如文中所描繪，多閘極金屬氧化物半導體場效電晶體具有閘極下之介電子鰭區。
【發明內容及實施方式】
本揭露之實施例描繪具閘極區下之介電子鰭區之多閘極電晶體，並進一步描繪製造多閘極電晶體之程序。描繪之進一步實施例包括具文中揭露之多閘極電晶體的裝置及系統。
在下列描述中，提出許多特定細節，以便提供各式實施例之徹底了解。在其他狀況下，未特別詳細地描繪熟知半導體程序及/或製造技術，以免不必要地混淆文中所描繪之實施例。此外，文中實施例之描繪可省略某些結構及/或細節，以免混淆文中所描繪之實施例。
在下列詳細描述中，參照形成本文一部分之附圖，其中通篇相似編號指配相似零件，且其中係藉由可實現本揭露之技術主題之描繪實施例顯示。應了解的是，可利用其他實施例並可實施結構或邏輯改變，而未偏離本揭露之範圍。因此，下列詳細描述未採限制的意義，且實施例之範圍係由申請項及其等效論述定義。
對本揭露而言，「A及/或B」用語表示(A)、(B)、或(A及B)。對本揭露而言，「A、B、及/或C」用語表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
描述可使用基於透視之描述，諸如頂部/底部、側面、之上/之下等。該等描述僅用以促進討論，不希望侷限文中所描繪之實施例的應用為任何特定方向。
描述可使用「在實施例中」用語，係指一或更多相同或不同實施例。此外，如相對於本揭露之實施例 所使用，「包含」、「包括」、「具有」等用詞為同義。「耦接」用詞可指直接連接、間接連接、或間接通訊。
文中可使用「耦接至」及「與...耦接」用詞及其衍生字。「耦接」可表示下列一或更多論述。「耦接」可表示二或更多元件直接實體及/或電氣接觸。然而，「耦接」亦可表示二或更多元件間接相互接觸，但仍相互合作或互動，並可表示一或更多其他元件於據稱相互耦接之元件間耦接或連接。「直接耦接」用詞可表示二或更多元件直接接觸。藉由範例且不侷限，「耦接」可表示二或更多元件或裝置藉由印刷電路板上電氣連接而耦接，諸如主機板。電氣連接可藉由電氣連接而提供直接實體耦接。藉由範例且不侷限，「耦接」可表示二或更多元件/裝置經由一或更多網路鏈接，諸如有線及/或無線網路，而合作及/或互動。藉由範例且不侷限，運算設備可包括二或更多運算裝置，藉由一或更多網路鏈接「耦接」。
在各式實施例中，「第一部件形成、沉積、或配置於第二部件上」之用語，可表示第一部件形成、沉積、或配置於第二部件之上，且至少部分第一部件可與至少部分第二部件直接接觸(例如，直接實體及/或電氣接觸)或間接接觸(例如，具有第一部件及第二部件間之一或更多其他部件)。
如文中所使用，「電路」用詞可指部分或包括專用積體電路(ASIC)、電子電路、處理器(共用、專用、或群組)及/或記憶體(共用、專用、或群組)， 其執行一或更多軟體或韌體程式、組合邏輯電路、狀態機器、及/或提供所描述功能性之其他合適組件。
圖1依據若干實施例，示意地描繪晶圓形式10及單一形式100之範例晶粒102之俯視圖。在若干實施例中，晶粒102可為由半導體材料組成之晶圓11之複數晶粒(例如，晶粒102、103a、103b)之一，其中半導體材料諸如矽或其他合適材料。複數晶粒可形成於晶圓11之表面上。每一晶粒可為半導體產品之重複單元，其包括一或更多電晶體組件，及/或其他裝置組件，其包括具有閘極區下之介電子鰭區之多閘極電晶體，如文中所揭露。介電子鰭區可稱為介電材料區或子鰭區之介電材料區，其中子鰭區可為形成於半導體基板上之半導體鰭部上之區域。在若干實施例中，介電子鰭區可為非結晶矽。在若干實施例中，多閘極電晶體可為三閘極電晶體。例如，晶粒102可包括具有電晶體結構104及/或包括具有閘極區下之介電子鰭區之多閘極電晶體之其他裝置結構的電路，如文中所描繪。具閘極區下之介電子鰭區之多閘極電晶體可提供源極及汲極間之較佳隔離，相較於不具閘極區下之介電子鰭區之多閘極電晶體，導致洩漏電流減少及較佳通道控制。
儘管為求簡化，電晶體結構104係以列描繪，橫貫圖1中晶粒102之實質部分，應了解的是在其他實施例中，電晶體結構104可以任何廣泛其他合適配置，組配於晶粒102上，包括例如垂直及水平部件，具有較所 描繪者更小尺寸。在體現於晶粒中之半導體產品的製造程序完成後，晶圓11可歷經分割程序，其中每一晶粒(例如，晶粒102)係相互分離，以提供半導體產品之離散「晶片」。晶圓11可為任何各式尺寸。在若干實施例中，晶圓11具有介於約25.4mm至約450mm之直徑。在其他實施例中，晶圓11可包括其他尺寸及/或其他形狀。依據各式實施例，電晶體結構104可以晶圓形式10或單一形式100，配置於半導體基板上。文中所描繪之電晶體結構104可併入晶粒102中，用於邏輯或記憶體，或其組合。在若干實施例中，電晶體結構104可為部分系統晶片(SoC)組件。
圖2依據若干實施例，示意地描繪積體電路(IC)組件200之截面側視圖。在若干實施例中，IC組件200可包括一或更多晶粒(以下稱為「晶粒102」)，與封裝基板121電氣及/或實體耦接。在若干實施例中，封裝基板121可與電路板122電氣耦接，如同可見。在若干實施例中，積體電路(IC)組件200可包括依據各式實施例之一或更多晶粒102、封裝基板121及/或電路板122。文中所描繪多閘極電晶體之實施例，依據各式實施例，具有閘極區下之介電子鰭區，可併入一或更多晶粒102。在若干實施例中，介電子鰭區可為例如非結晶矽。在若干實施例中，多閘極電晶體可為三閘極電晶體。具有閘極區下之介電子鰭區之多閘極電晶體可形成如文中描繪及揭露。具閘極區下之介電子鰭區之多閘極電晶體可提供 源極及汲極間之較佳隔離，相較於不具閘極區下之介電子鰭區之多閘極電晶體，導致洩漏電流減少及較佳通道控制。
晶粒102可代表使用半導體製造技術從半導體材料(例如矽)製造之離散產品，諸如薄膜沉積、微影、蝕刻等，用於結合形成互補金屬氧化物半導體(CMOS)裝置。在若干實施例中，晶粒102可包括處理器、記憶體、系統晶片(SoC)、或ASIC，或為其一部分。在若干實施例中，諸如模塑料或填充材料(未顯示)之電氣絕緣材料可封裝至少一部分晶粒102及/或晶粒級互連結構106。
晶粒102可附接至封裝基板121，依據廣泛的合適組態，包括例如以覆晶晶片組態與封裝基板121直接耦接，如同描繪。在覆晶晶片組態中，包括電路之晶粒102之活動側S1使用晶粒級互連結構106，諸如凸塊、柱體、或亦可電氣耦接晶粒102與封裝基板121之其他合適結構，而附接至封裝基板121之表面。晶粒102之活動側S1可包括活動裝置，諸如電晶體裝置。非活動側S2可配置於活動側S1對面，如同可見。
晶粒102一般可包括半導體基板102a、一或更多裝置層(以下稱為「裝置層102b」)及一或更多互連層(以下稱為「互連層102c」)。在若干實施例中，半導體基板102a可實質上包含塊狀半導體材料，諸如矽。裝置層102b可代表一區，其中諸如電晶體裝置之活 動裝置係形成於半導體基板上。裝置層102b可包括例如電晶體結構，諸如電晶體裝置之通道主體及/或源極/汲極區。互連層102c可包括互連結構(例如電極端子)，其經組配而傳遞電信號至或自裝置層102b之活動裝置。例如，互連層102c可包括水平線(例如，凹槽)及/或垂直孔塞(例如，通孔)或其他合適部件以提供電路由及/或接點。
在若干實施例中，晶粒級互連結構106可與互連層102c電氣耦接，並經組配而於晶粒102及其他電氣裝置之間傳遞電信號。電信號可包括例如輸入/輸出(I/O)信號及/或電力/接地信號，其係用於結合晶粒102之作業。
在若干實施例中，封裝基板121為基於環氧樹脂之層壓基板，具有核心及/或內建層，諸如阿基諾莫脫建立膜(ABF)基板。在其他實施例中，封裝基板121可包括其他合適類型基板，包括例如從玻璃、陶瓷、或半導體材料形成之基板。
封裝基板121可包括電路由部件，經組配而至或自晶粒102傳遞電信號。電路由部件可包括例如焊墊或跡線(未顯示)，配置於封裝基板121及/或內部路由部件(未顯示)之一或更多表面上，諸如凹槽、通孔或其他互連結構，而經由封裝基板121傳遞電信號。例如，在若干實施例中，封裝基板121可包括電路由部件，諸如焊墊(未顯示)，經組配而接收晶粒102之個別晶粒級互連 結構106。
電路板122可為由電氣絕緣材料組成之印刷電路板(PCB)，諸如環氧樹脂層壓。例如，電路板122可包括由下列材料組成之電氣絕緣層，諸如聚四氟乙烯、諸如阻燃劑4(FR-4)、FR-1、棉紙之酚醛棉紙材料、及諸如CEM-1或CEM-3之環氧樹脂材料、或使用環氧樹脂預浸體材料層壓在一起之織成玻璃材料。可經由電氣絕緣層形成諸如跡線、凹槽、或通孔之互連結構(未顯示)，而經由電路板122傳遞晶粒102之電信號。在其他實施例中，電路板122可由其他合適材料組成。在若干實施例中，電路板122為主機板。
諸如焊球112之封裝級互連可耦接至封裝基板121及/或電路板122上之一或更多焊墊(以下稱為「焊墊110」)，而形成相應焊點，經組配而進一步於封裝基板121及電路板122之間傳遞電信號。焊墊110可由諸如金屬之任何合適導電材料組成，包括例如鎳(Ni)、鉑(Pd)、金(Au)、銀(Ag)、銅(Cu)、及其組合。使封裝基板121與電路板122實體及/或電氣耦接之其他適合技術，可用於其他實施例。
在其他實施例中，IC組件200可包括廣泛其他合適組態，包括例如覆晶晶片及/或引線接合組態、中介層、包括系統級封裝(SiP)及/或堆疊封裝(PoP)組態之多晶片封裝組態之合適組合。於晶粒102及IC組件200之其他組件之間傳遞電信號之其他合適技術可用於若 干實施例中。
圖3A至3E依據若干實施例，示意地描繪多閘極金屬氧化物半導體場效電晶體300(以下稱為多閘極電晶體300)之選擇的部件。圖3A示意地描繪多閘極電晶體300之透視圖。圖3B示意地描繪多閘極電晶體300沿相應於閘極長度之軸之截面330。圖3C示意地描繪多閘極電晶體300之閘極區315之鰭部沿相應於閘極寬度之軸之截面340。圖3D示意地描繪多閘極電晶體300之源極區309及/或汲極區311之鰭部沿平行於閘極寬度之軸之截面350。圖3E示意地描繪多閘極電晶體300之選擇之組件的三維視圖。在若干實施例中，多閘極電晶體300可為完全耗乏基板電晶體。在若干實施例中，多閘極電晶體300可為完全耗乏矽絕緣體(SOI)電晶體。在若干實施例中，多閘極電晶體可為三閘極電晶體。
參照圖3A至3E，多閘極電晶體300可包括基板302，其具有從基板302之表面延伸之基板鰭部302.1，如同描繪。基板鰭部302.1可跨越多閘極電晶體300之源極區309、閘極區315、及汲極區311。基板鰭部302.1可稱為基板子鰭。在若干實施例中，基板302可為例如半導體(例如矽)基板或絕緣基板。在若干實施例中，基板302可為例如III-V族半導體材料。基板302可包括介電隔離結構(未顯示)而與多閘極電晶體300電氣絕緣。介電隔離結構可為基板中埋置氧化物層。介電隔離結構可為基板鰭部302.1中氧化物層。在若干實施例中， 基板302可為絕緣基板。例如，基板302可包括下單晶矽基板，其上形成絕緣層，諸如二氧化矽薄膜。在若干實施例中，多閘極電晶體300可形成於任何熟知絕緣基板上，諸如從二氧化矽、氮化矽、氧化矽、及/或藍寶石形成之基板。在若干實施例中，基板302可為半導體基板，諸如但不侷限於單晶矽基板或砷化鎵基板。
基板鰭部302.1可具有第一鰭部304，耦接至基板鰭部302.1之頂面，並可具有第二鰭部305，耦接至基板鰭部302.1之頂面，如同描繪。第一及第二鰭部304、305可稱為第一及第二子鰭，或做為子鰭或子鰭結構。第一及第二鰭部304、305可為III-V族半導體材料。III-V族半導體可包括氮化硼、磷化硼、砷化硼、氮化鋁、磷化鋁、砷化鋁、銻化鋁、氮化鎵、磷化鎵、砷化鎵、銻化鎵、氮化銦、磷化銦、砷化銦、及銻化銦，及其餘III族及/或V族元素之組合，以提供具三或更多元素之III-V族半導體。第一及第二鰭部304、305可於多閘極電晶體300製造期間，從耦接至基板鰭部302.1之單鰭部結構形成。第一及第二鰭部304、305及/或單鰭部結構可由基板302上捕集之長寬比形成。在若干實施例中，基板302可包含III-V族材料。例如，基板可包含砷化鎵半導體材料。在若干實施例中，第一及第二鰭部可由延伸進入第一及第二鰭部304、305所佔據空間之基板鰭部302.1取代，如同描繪。換言之，基板鰭部302.1及第一及第二鰭部304、305可為包含基板材料之相同鰭部結構之一部 分。若基板鰭部302.1及第一及第二鰭部304、305包含一鰭部結構，一鰭部結構可指其組件鰭部。在若干實施例中，缺少基板鰭部302.1，且第一及第二鰭部304、305可直接耦接至基板302之表面。
多閘極電晶體300可包括介電鰭部320，耦接於第一及第二鰭部304、305之間，並耦接至基板鰭部302.1之頂部，如同描繪。在若干實施例中，介電鰭部可由例如非結晶矽組成。介電鰭部320可稱為非結晶矽鰭部或子鰭，做為子鰭或子鰭結構。介電鰭部320及第一及第二鰭部304、305可形成連續鰭部，跨越多閘極電晶體300之源極區309、閘極區315、及汲極區311。「跨越」用詞表示第一結構與第二結構之長度、寬度、及/或深度沿相應於第二結構之長度、寬度、及/或深度之線性方向重疊，其中重疊量約等於第二結構之長度、寬度、及/或深度。第一結構可延伸超越重疊。
連續鰭部可稱為子鰭或子鰭結構。由第一鰭部304、第二鰭部305及非結晶鰭部320形成之連續鰭部可稱為子鰭或子鰭結構。介電鰭部320可包括擴展區320.1、320.2，沿相應於閘極區315之閘極寬度之軸的平行方向，從介電鰭部320之中心鰭部區擴展。換言之，擴展區320.1、320.2可沿相應於圖3A中所示之截面340的方向擴展。擴展區320.1、320.2可侷限於多閘極電晶體300之間隔器314間之閘極區315。介電鰭部320可跨越多閘極電晶體300之閘極區315之閘極的長度320.3。介 電鰭部320可提供多閘極電晶體300之源極區309及汲極區311間之較佳隔離。較佳隔離可減少多閘極電晶體300之洩漏電流，導致包含多閘極電晶體300之裝置的較低電力損耗。
多閘極電晶體300可包括淺槽隔離(STI)結構312，耦接至基板鰭部302.1、介電鰭部320、第一鰭部304、及第二鰭部305，如同描繪。介電鰭部320之擴展區320.1、320.2可耦接至STI結構312之頂面，如同描繪。STI結構312可使用標準製造技術而形成於基板302上。例如，STI結構可於半導體裝置製造程序之早期製造，典型地在多閘極電晶體300形成之前。通常，形成STI結構之程序包括於矽基板中蝕刻凹槽圖案、沉積一或更多介電材料以填充凹槽、及使用諸如化學機械平面化之技術移除過度介電材料。用以形成STI結構312之介電材料可為例如二氧化矽，或若干其他合適介電材料，諸如另一材料之氧化物或矽或另一材料之氮化物。
多閘極電晶體300可包括第三鰭部306，耦接至第一鰭部304、介電鰭部320、及第二鰭部305，如同描繪。第三鰭部306可稱為通道、鰭部、通道鰭部、或鰭部結構。第三鰭部306可跨越多閘極電晶體300之源極區309、閘極區315、及汲極區311。第三鰭部306之頂面306.1(圖3C)可為多閘極電晶體300之一閘極的傳導通道。第三鰭部306之側面306.2、306.3(圖3C)可為多閘極電晶體300之閘極的傳導通道。換言之，頂面306.1 及二側面306.2、306.3可為多閘極電晶體300之三傳導通道。二側面306.2、306.3及頂面306.1之寬度總和，定義多閘極電晶體300之閘極寬度。第三鰭部306可包含III-V族半導體材料。例如，第三鰭部306可包含砷化銦鎵。在若干實施例中，當多閘極電晶體300操作時，第三鰭部306可經設計而以作業之完全耗乏模式操作。在若干實施例中，第三鰭部306可包含未摻雜砷化銦鎵。
基板鰭部302.1、第一鰭部304、第二鰭部305、介電鰭部320、及第三鰭部306之組合可稱為多閘極電晶體300之鰭部。基板鰭部302.1、第一鰭部304、第二鰭部305、及介電鰭部320之組合可稱為多閘極電晶體300之鰭部的子鰭區。第三鰭部306可稱為多閘極電晶體300之鰭部的活動區。多閘極電晶體300之鰭部可稱為半導體鰭部，跨越並從半導體基板302之表面延伸。為易於描述各式實施例，鰭部之形狀描繪為矩形結構；然而，除了矩形以外，鰭部之形狀可為其他形狀，諸如錐形。鰭部之形狀至少部分可由用以形成鰭部之各式部件及區之程序判定。關於錐形之範例，基板鰭部302.1平均可較第一鰭部及第二鰭部305更寬。類似地，第一鰭部及第二鰭部305可較第三鰭部306更寬。此外，第三鰭部306可為銳利錐形及/或圓形，並可具有圓形邊緣，如第三鰭部306之側面306.2、306.3及頂面306.1間之轉換。在若干實施例中，第三鰭部306之頂面306.1可不具有平坦表面，並可沿整個頂面306.1環行。
參照圖3D，多閘極電晶體300之第三鰭部306可具有特性寬度306W及高度306H。在若干實施例中，高度306H可為寬度306W之一半至寬度306W之二倍之間。在若干實施例中，高度306H及寬度306W可大約相同。在若干實施例中，高度306H及寬度306W可小於30奈米。在若干實施例中，高度306H及寬度306W可小於20奈米。在若干實施例中，高度306H及寬度306W可小於12奈米。
在閘極區315中，多閘極電晶體300可包括閘極區315及源極區及汲極區309、311間之間隔器314。間隔器314可耦接至多閘極電晶體300之鰭部兩側之STI結構312。間隔器314可耦接至第三鰭部306，包括第三鰭部306之頂面306.1及側面306.2、306.3。間隔器314可具有下內部314.1，耦接至介電鰭部320之側面320.4，包括擴展區320.1、320.2。間隔器314可耦接至第一鰭部304及第二鰭部305之側面。間隔器314可提供多閘極電晶體之閘極與源極區309及汲極區311之隔離。間隔器314可用於置換閘極程序，而以最後電晶體閘極取代暫時閘極。在置換閘極程序中，可使用常規製造技術移除諸如虛擬多晶矽閘極之暫時閘極，而在多閘極電晶體300上新閘極之適當位置留下間隔器314。
多閘極電晶體300之閘極區315可包括包含高K介電材料之介電層316。介電層316可耦接至介電鰭部320，其包括擴展區320.1、間隔器314、及第三鰭部 306之頂面306.1及側面306.2、306.3，如同描繪。介電層可隔離多閘極電晶體300之閘極區315之閘極電極318。高K介電材料可由鉿基高K介電、氮化鉿矽酸鹽(HfSiON)介電、鉿矽酸鹽、矽酸鋯、二氧化鉿、二氧化鋯、五氧化二鉭(Ta2O5)、及氧化鈦(TiO2)組成。介電材料層包含高K介電材料，可使用例如原子層沉積或化學氣相沉積，或藉由製造半導體裝置之任何其他合適方法沉積。高K介電可指具有高於氮化矽之介電常數值之材料，氮化矽可具有約7之介電常數值。低K介電可指具有小於二氧化矽之介電常數值之材料，二氧化矽可具有約3.9之介電常數值。
多閘極電晶體300之閘極區315可包括閘極電極318，耦接至介電層316，如同描繪。閘極電極318可藉由介電層316而與第三鰭部306、源極區309、及汲極區311電氣絕緣。閘極電極318可包含任何合適金屬閘極電極材料。在若干實施例中，閘極電極可為金屬閘極電極或合金金屬閘極電極。例如，金屬閘極電極可包含鋁、鎢、鉭、或鈦、或其合金。在若干實施例中，閘極電極可從具有4.6-4.8eV間之中間能隙功函數之一或更多材料形成。在若干實施例中，閘極電極318可為薄膜堆疊。在若干實施例中，閘極電極318及介電層316係藉由置換閘極程序形成。
多閘極電晶體300可具有源極區309及汲極區311。源極區309及汲極區311可在閘極區315之對 側。源極區309可具有源極308，耦接至第三鰭部306。源極308可耦接至第二鰭部304。源極308可為凸起源極。源極308可包含適當摻雜N型或P型多閘極電晶體之任何合適半導體材料。汲極區311可具有汲極310，耦接至第三鰭部306。汲極310可耦接至第二鰭部304。汲極310可為凸起汲極。汲極310可包含適當摻雜N型或P型多閘極電晶體之任何合適半導體材料。凸起源極及汲極可由磊晶形成。
間隔器314可使源極308及汲極310與閘極電極318分離。源極308及汲極310可耦接至間隔器314。源極308及汲極310可形成為相同傳導性類型，諸如N型或P型傳導性。在若干實施例中，源極308及汲極310可具有約1 x 1019及1 x 1021原子/cm3間之摻雜濃度。在若干實施例中，源極308及汲極310可具有均勻濃度摻雜劑或可包括不同濃度子區或摻雜設定檔，諸如尖端區(例如，源極/汲極延伸)。在若干實施例中，當電晶體300為對稱電晶體時，源極308及汲極310可具有相同摻雜濃度及設定檔。在若干實施例中，當多閘極電晶體300形成為非對稱電晶體時，源極308及汲極310之摻雜濃度及設定檔可改變，以便獲得特定電特性。
多閘極電晶體300可具有層間介電322，其可封裝源極區309及汲極區311，如同圖3B及3D中所描繪。層間介電322可耦接至源極及汲極308、310、STI結構312、及間隔器314。層間介電322可耦接至第一鰭部 304、第二鰭部305、及第三鰭部306之暴露部分。層間介電322可具有與閘極電極318之頂面齊平或大約齊平之頂面。層間介電322可為用於電氣隔離源極308及汲極310之任何合適介電材料，並可使用任何合適半導體製造技術施加。層間介電322可為低K介電材料。層間介電322可為例如二氧化矽。
多閘極電晶體300可為具有如各式實施例中所描繪之鰭部結構之複數多閘極電晶體之一，其中二或更多者可耦接至基板，具有由源極焊墊耦接之源極區、由汲極焊墊耦接之汲極區、及跨越每一鰭部並耦接至基板之閘極區。多閘極電晶體300進一步可包括部件，典型地於半導體製造程序期間添加，包括例如重摻雜源極/汲極接點區、介電隔離結構、各式氧化物及/或氮化物材料、沉積之矽、及源極/汲極/閘極接觸區上之矽化物。
圖4依據若干實施例，描繪製造多閘極電晶體之程序400。圖5A至5F示意地描繪圖4之程序400各階段之多閘極電晶體500的各式實施例。在若干實施例中，多閘極電晶體500可為三閘極電晶體。為促進圖4之程序400的了解，將結合圖4之程序400描繪圖5A至5F。圖4及圖5A至5F中所描繪之程序400可包括預處理，其可包含製造半導體基板302上之半導體鰭部(302.1、307、306)，如同圖5A中所描繪。半導體鰭部(302.1、307、306)可包括鄰近半導體基板302之子鰭區(302.1、307)，及在子鰭區(302.1、307)頂上之活 動區306。半導體鰭部(302.1、307、306)可包括III-V族半導體。預處理進一步可包含於半導體鰭部(302.1、307、306)上形成犧牲閘極電極結構。預處理進一步可包含於犧牲閘極電極結構之相對側沉積一對間隔器314。預處理進一步可包含於間隔器314對間蝕刻犧牲閘極電極結構，以暴露半導體鰭部(302.1、307、306)之一部分子鰭區307。犧牲閘極電極結構之蝕刻可提供開放空間319。
在402，程序400可包括提供具有部分形成之多閘極電晶體500(「電晶體500」)之半導體基板，具二間隔器314間之開放空間319，間隔器314分離源極308及汲極310與開放空間319，如同圖5A中所描繪。在如先前所討論用於預處理之製造半導體裝置之置換閘極程序中，藉由從電晶體500移除置換閘極，可形成開放空間319。置換閘極程序可包括蝕刻掉多晶矽閘極，而提供開放空間319。電晶體500可如同圖5A中所描繪，其描繪電晶體500之截面，截面沿閘極330之長度(閘極切割)、沿閘極區340之寬度(閘極下之鰭部切割)，及沿源極/汲極350(源極/汲極之鰭部切割)。截面330、340、及350分別相應於圖3B、3C、及3D中所描繪之製造之多閘極電晶體500之截面。電晶體500可包括具基板鰭部302.1之基板302，如先前所描繪。電晶體500可包括子鰭307，耦接至基板鰭部302.1並延伸。源極308下子鰭307之區段可與圖3A至3E中所描繪之子鰭304相 同。汲極310下子鰭307之區段可與圖3A至3E中所描繪之子鰭305相同。子鰭307可包含III-V族半導體，如針對子鰭304及305所描繪。電晶體500可包括第三鰭部306，如先前所描繪。第三鰭部306可稱為鰭部，如先前所描繪。電晶體500可包括層間介電322，如先前所描繪。電晶體500可包括STI結構312，如先前所描繪。
在404，程序400可包括移除開放空間319下之子鰭部307之區段，而提供子鰭空間321，同時一部分鰭部306耦接至子鰭307之上，保持在開放空間319中，如圖5B中所描繪。子鰭307之區段可由鰭部306下之選擇性蝕刻程序移除。選擇性蝕刻程序可包括乾式蝕刻或濕式蝕刻，及不同乾式及濕式蝕刻程序之各式組合。子鰭開放空間321可稱為穴部，且穴部之尺寸及形狀可取決於蝕刻程序及程序中使用之化學物類型。在若干實施例中，子鰭開放空間321可朝向源極中心線360及/或汲極中心線362橫向延伸。在若干實施例中，子鰭開放空間321可向上延伸至源極中心線360及/或汲極中心線362。在若干實施例中，蝕刻程序可移除基板鰭部302.1、STI結構312、及鰭部306之表面部分。
在406，程序400可包括以介電材料323填充子鰭空間321，如同圖5C中所描繪。在若干實施例中，介電材料可為例如非結晶矽。在子鰭空間321之填充期間，介電材料可填充開放空間319、封裝鰭部306、及覆蓋層間介電322，如同描繪。換言之，介電材料可於電晶 體500之表面上形成塗層，如同描繪。介電材料可直接耦接至開放空間319下之基板302之基板鰭部302.1。介電材料323可藉由化學氣相沉積或物理氣相沉積或另一合適方法沉積。在若干實施例中，介電材料323可摻雜。在若干實施例中，摻雜劑可為P型摻雜劑或N型摻雜劑。在子鰭空間321之填充後，介電材料323可平面化而消除在電晶體500之表面上之介電材料323。關於範例，可藉由使用化學機械拋光程序而完成平面化。在若干實施例中，子鰭開放空間321可朝向源極中心線360及/或汲極中心線362橫向延伸，導致介電材料323填充橫向延伸之空間。在若干實施例中，子鰭開放空間321可向上延伸至源極中心線360及/或汲極中心線362，導致介電材料323向上填充橫向延伸之空間至源極中心線360及/或汲極中心線362。在若干實施例中，蝕刻程序可移除基板鰭部302.1、STI結構312、及鰭部306之表面部分，導致介電材料323填充蝕刻期間移除之基板鰭部302.1、STI結構312、及鰭部306之表面部分。
在408，程序400可包括從開放空間319及從開放空間319中之鰭部306移除過度絕緣材料323，以形成絕緣子鰭部320，耦接至開放空間319中之鰭部306之底部，及耦接至子鰭部307，如同圖5D中所描繪。移除過度絕緣材料323可藉由乾式蝕刻程序或藉由另一合適程序。具閘極區下之介電子鰭區的多閘極電晶體500可提供源極及汲極間之較佳隔離，相較於不具閘極區下之介電子 鰭區的多閘極電晶體，導致減少之洩漏電流及較佳通道控制。
在移除介電材料323後，電晶體500可接收置換閘極程序中之置換閘極。因此，程序400進一步可包括於開放空間319中沉積介電材料327，如同圖5E中所描繪。介電材料327可為高K介電材料。介電材料327可耦接至間隔器314、介電子鰭部區320、及開放空間319中之鰭部306。介電材料可耦接至層間介電322，如同描繪。程序400進一步可包括在介電材料327上沉積閘極電極材料329，以填充開放空間319，如同圖5E中所描繪。介電材料327及閘極電極材料329可藉由原子層沉積或若干其他合適程序沉積。程序400進一步可包括移除多閘極電晶體500之表面上過度閘極電極材料329及介電材料327，以形成由介電材料327絕緣之閘極電極，如同圖5F中所描繪。可藉由例如化學機械程序或另一合適程序移除過度閘極電極材料及介電材料327。程序400之電晶體500可進一步處理，以提供適於封裝及耦接至運算裝置之電路板的半導體積體電路。
本揭露之實施例可使用任何合適硬體及/或軟體如所欲組配，而於系統中實施。圖6依據若干實施例，示意地描繪具多閘極金屬氧化物半導體場效電晶體之運算裝置600，多閘極金屬氧化物半導體場效電晶體具有閘極下之介電子鰭區，如文中所描繪。在若干實施例中，介電子鰭區320可為例如非結晶矽。在若干實施例中，多 閘極電晶體可為三閘極電晶體。
具閘極區下之介電子鰭區的多閘極電晶體可提供源極及汲極間之較佳隔離，相較於不具閘極區下之介電子鰭區的多閘極電晶體，導致減少之洩漏電流及較佳通道控制。
運算裝置600可容納板，諸如主機板602(例如外殼608中)。主機板602可包括若干組件，包括但不侷限於處理器604及至少一通訊晶片606。處理器604可實體及電氣耦接至主機板602。在若干實施中，至少一通訊晶片606亦可實體及電氣耦接至主機板602。在進一步實施中，通訊晶片606可為處理器604之一部分。
依據其應用，運算裝置600可包括其他組件，可或不可實體及電氣耦接至主機板602。該些其他組件可包括但不侷限於揮發性記憶體(例如動態隨機存取記憶體(DRAM)614)、非揮發性記憶體(例如唯讀記憶體(ROM)618)、快閃記憶體、隨機存取記憶體(RAM)616、圖形處理器626、數位信號處理器、加密處理器、晶片組612、天線632、顯示器、觸控螢幕顯示器636、觸控螢幕控制器628、電池644、音頻編解碼器、視訊編解碼器、功率放大器624、全球定位系統(GPS)裝置620、羅盤622、微機電系統(MEMS)感應器642、蓋革計數器、加速計、陀螺儀、揚聲器634、相機610、及大量儲存裝置(諸如硬碟機)、光碟(CD)、數位影音光碟(DVD)、控制器630、麥克風638、及/ 或插口640等。圖中並未描繪所有該些組件。
通訊晶片606可致能無線通訊，用於轉移資料至及自運算裝置600。「無線」用詞及其衍生字可用以描繪電路、裝置、系統、方法、技術、通訊通道等，可經由使用調變電磁輻射穿過非固態媒體而傳遞資料。此用詞並非暗示相關裝置不包含任何線路，儘管若干實施例中可能不包含任何線路。通訊晶片606可實施任何數量無線標準或協定，包括但不侷限於電氣及電子工程師學會(IEEE)標準，包括WiGig、Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如IEEE 802.16-2005修訂)、長期演進(LTE)專案連同任何修訂、更新、及/或修正(例如，新進LTE專案、超行動寬帶(UMB)專案(亦稱為「3GPP2」等)。IEEE 802.16相容寬帶無線存取(BWA)網路，一般稱為WiMAX網路，為全球互通微波存取標準之縮寫，其係通過IEEE 802.16標準之符合度及互運性測試的合格標記產品。通訊晶片606可依據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進HSPA(E-HSPA)、或LTE網路操作。通訊晶片606可依據GSM增強資料演進(EDGE)、GSM增強資料演進無線電存取網路(GERAN)、通用陸地無線電存取網路(UTRAN)、或演進UTRAN(E-UTRAN)操作。通訊晶片606可依據碼分多工存取(CDMA)、時分多工存取(TDMA)、數位增強型無線電信(DECT)、演進資料優化(EV-DO )、其衍生物、以及指配用於3G、4G、5G及更先進版本之任何其他無線協定操作。在其他實施例中，通訊晶片606可依據其他無線協定操作。
運算裝置600可包括複數通訊晶片606。例如，第一通訊晶片606可專用於短距離無線通訊，諸如WiGig、Wi-Fi及藍牙，第二通訊晶片606可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、及其他。
具運算裝置600中所示晶片之處理器604、通訊晶片606、晶片組612、記憶體晶片614、616、618、及其他裝置可包含文中所描繪之多閘極電晶體。「處理器」用詞可指任何裝置或部分裝置，其處理來自暫存器及/或記憶體之電子資料，將電子資料轉換為可儲存於暫存器及/或記憶體中之其他電子資料。
在各式實施中，運算裝置600可為膝上型電腦、輕省筆電、筆記型電腦、超筆電、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在若干實施例中，運算裝置600可為行動運算裝置。在進一步實施中，運算裝置600可為處理資料之任何其他電子裝置。
在各式實施中，運算裝置600可為電腦系統、伺服器、機架伺服器、刀鋒型伺服器、及超級電腦系 統，其中共同用於行動裝置中之組件可缺席。在進一步實施中，運算裝置600可為處理資料之任何其他電子裝置。
所示運算裝置600之各式組件係包含於主機板602上，為實施例之描繪，不希望有所侷限。
圖7依據若干實施例，示意地描繪具多閘極金屬氧化物半導體場效電晶體之運算裝置700，如文中所描繪，多閘極金屬氧化物半導體場效電晶體具有閘極下之介電子鰭區。在若干實施例中，介電子鰭區320可為例如非結晶矽。在若干實施例中，多閘極電晶體可為三閘極電晶體。具閘極區下之介電子鰭區的多閘極電晶體可提供源極及汲極間之較佳隔離，相較於不具閘極區下之介電子鰭區的多閘極電晶體，導致減少之洩漏電流及較佳通道控制。
運算裝置700可容納板，諸如主機板702(例如外殼726中)。主機板702可包括若干組件，包括但不侷限於處理器704、液體冷卻系統組件706、晶片組710、記憶體712、擴充槽714、電腦匯流排介面716、局域網路(LAN)控制器718、冷卻系統722、介面裝置724、及埠口720。晶片組710可包括通訊晶片。組件可實體及電氣耦接至主機板702，並可包括其他組件。「處理器」用詞可指任何裝置或部分裝置，其處理來自暫存器及/或記憶體之電子資料，將電子資料轉換為可儲存於暫存器及/或記憶體中之其他電子資料。
在若干實施例中，冷卻系統組件706可包括 冷卻流體及抽排裝置之路由，用於抽排冷卻流體。在若干實施例中，熱交換器708可耦接至運算裝置700之各式熱產生組件。冷卻系統組件706可耦接至一或更多熱交換器708，以經由熱交換器708傳遞冷卻流體。
依據其應用，運算裝置700可包括其他組件，可或不可實體及電氣耦接至主機板702。該些其他組件可包括但不侷限於液體冷卻系統、介面裝置(鍵盤、顯示器、滑鼠)、記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、揚聲器、相機、及大量儲存裝置(諸如硬碟機)、光碟(CD)、數位影音光碟(DVD)等。在各式實施中，運算裝置700可為電腦系統、伺服器、機架伺服器、刀鋒型伺服器、及超級電腦系統。在進一步實施中，運算裝置700可為處理資料之任何其他電子裝置。
所示運算裝置700之各式組件係包含於主機板702上，為實施例之描繪，不希望有所侷限。
範例
依據本揭露之各式實施例，描繪具有閘極區中介電子鰭區之多閘極金屬氧化物半導體場效電晶體(MOSFET)的半導體IC，如各式實施例之描繪及描述。
範例1之半導體裝置可包含半導體基板；半導體鰭部，從半導體基板延伸，並包含子鰭區，鄰近半導 體基板及在子鰭區頂上之活動區；源極區及汲極區，形成於鰭部之活動區中；閘極電極結構，形成於鰭部之活動區之上，並配置於源極區及汲極區之間；以及介電材料區，形成於在至少一部分閘極電極結構下面之子鰭區中，其中，介電材料區未延伸越過源極區之中心線或汲極區之中心線。
範例2可包括範例1及文中其他範例之技術主題，其中，子鰭區包含第一III-V族半導體材料，活動區包含第二III-V族半導體材料，及介電材料區包含非結晶矽。
範例3可包括範例1及文中其他範例之技術主題，其中，半導體基板包括介電隔離結構。
範例4可包括範例1及文中其他範例之技術主題，其中，子鰭區進一步包含鄰近半導體基板之基板區，其中，基板區及半導體基板包含半導體材料。
範例5可包括範例1及文中其他範例之技術主題，其中，半導體裝置進一步可包含淺槽隔離結構，耦接至子鰭區對側。
範例6可包括範例5及文中其他範例之技術主題，其中，淺槽隔離結構之頂面在半導體鰭部之子鰭區及活動區間之介面下面。
範例7可包括範例6及文中其他範例之技術主題，其中，介電材料區進一步可包含擴展區，耦接至淺槽隔離結構之頂面，其中，擴展區係沿閘極之寬度方向。
範例8可包括範例7及文中其他範例之技術主題，其中，半導體裝置進一步可包含高K介電層，耦接至活動區之頂面及二對側表面，耦接至介電材料區之擴展區，及耦接至間隔器，其分離閘極電極結構與源極區及汲極區；以及閘極電極，耦接至高K介電層。
範例9可包括範例8及文中其他範例之技術主題，其中，高K介電層及閘極電極為置換閘極程序中形成之置換結構。
範例10可包括範例8及文中其他範例之技術主題，其中，源極區包含凸起源極，及汲極區包含凸起汲極。
範例11可包括範例10及文中其他範例之技術主題，其中，半導體裝置進一步可包含層間介電材料，耦接至凸起源極、凸起汲極、淺槽隔離結構、及間隔器。
範例12可包括範例1-11任一項及文中其他範例之技術主題，其中，半導體基板包含矽，子鰭區包含砷化鎵，及活動區包含砷化銦鎵。
範例13之製造半導體裝置之程序可包含於半導體基板上製造半導體鰭部，其中，半導體鰭部包括鄰近半導體基板之子鰭區，及在子鰭區頂上之活動區，其中，半導體鰭部包括III-V族半導體；於半導體鰭部上形成犧牲閘極電極結構；於犧牲閘極電極結構之相對側沉積一對間隔器；蝕刻間隔器對間之犧牲閘極電極結構，以暴露半導體鰭部之一部分子鰭區；蝕刻子鰭區之暴露部分，而於 半導體鰭部之活動區下形成子鰭區中之穴部；以及於穴部中沉積絕緣材料。
範例14可包括範例13及文中其他範例之技術主題，其中，絕緣材料為非結晶矽。
範例15可包括範例13及文中其他範例之技術主題，其中，程序進一步可包含平面化絕緣材料，以移除過度絕緣材料；以及蝕刻絕緣材料以重新暴露半導體鰭部之活動區。
範例16可包括範例15及文中其他範例之技術主題，其中，程序進一步可包含於間隔器、絕緣材料、及活動區上沉積高K介電材料層；於高K介電材料層上沉積閘極電極材料；以及移除過度閘極電極材料及過度高K介電材料層。
範例17可包括範例13及文中其他範例之技術主題，其中，子鰭區包括第一III-V族半導體材料，及活動區包括第二III-V族半導體材料。
範例18可包括範例13及文中其他範例之技術主題，其中，穴部跨越間隔器對間之長度。
範例19之運算裝置可包含電路板；以及半導體裝置，耦接至電路板，並包括配置於半導體裝置上之複數多閘極電晶體；一或更多多閘極電晶體包括：半導體基板，具半導體鰭部，從半導體基板延伸，並包括鄰近半導體基板之子鰭區，及在子鰭區頂上之活動區；源極區及汲極區，形成於鰭部之活動區中；閘極電極結構，形成於鰭 部之活動區上，並配置於源極區及汲極區之間；以及介電材料區，形成於在至少一部分閘極電極結構下面之子鰭區中，其中，介電材料區未延伸越過源極區之中心線或汲極區之中心線。
範例20可包括範例19及文中其他範例之技術主題，其中，子鰭區包括III-V族半導體材料，活動區包括第二III-V族半導體材料，及介電材料區為非結晶矽。
範例21可包括範例19及文中其他範例之技術主題，其中，子鰭區進一步包含鄰近半導體基板之基板區，及運算裝置進一步包含：淺槽隔離結構，耦接至子鰭區對側，其中，淺槽隔離結構之頂面在子鰭區及活動區間之介面下面，其中，介電材料區進一步包括擴展區，耦接至淺槽隔離結構之頂面，以及擴展區係沿閘極電極結構之寬度方向；高K介電層，耦接至活動區之頂面及側面，耦接至介電材料區之擴展區，及耦接至間隔器，其分離閘極電極結構與源極區及汲極區；以及閘極電極結構之閘極電極，閘極電極耦接至高K介電層，其中，高K介電層及閘極電極為置換閘極程序中形成之置換結構。
範例22可包括範例21及文中其他範例之技術主題，其中，源極區包含凸起源極，耦接至活動區，及汲極區包含凸起汲極，耦接至活動區，以及層間介電材料，耦接至凸起源極、凸起汲極、淺槽隔離結構、及間隔器。
範例23可包括範例19-22任一項及文中其他範例之技術主題，其中，半導體基板包含矽，子鰭區包括砷化鎵半導體，及活動區包括砷化銦鎵半導體。
範例24可包括範例19及文中其他範例之技術主題，其中，運算裝置為可穿戴裝置或行動運算裝置，可穿戴裝置或行動運算裝置包括以下一或更多項：天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速計、陀螺儀、揚聲器、或與電路板耦接之相機。
範例25可包括範例19及文中其他範例之技術主題，其中，運算裝置為桌上型電腦、伺服器、或超級電腦，並包括以下一或更多項：顯示器、處理器、冷卻系統、晶片組、記憶體、擴充槽、電腦匯流排介面、局域網路控制器、埠口、或與電路板耦接之介面裝置。
各式實施例可包括上述實施例之任何合適組合，包括實施例之替代實施例(或)，其係結合上述形式描繪(及)(例如，「及」可為「及/或」)。此外，若干實施例可包括一或更多製品(例如，非暫態電腦可讀取媒體)，具有指令儲存於其上，當被執行時導致任何上述實施例之動作。再者，若干實施例可包括設備或系統，具有任何合適機制用於實施上述實施例之各式作業。所描繪之實施的以上描述包括「發明摘要」中所描繪者，不希望窮舉或侷限本揭露之實施例為所揭露之精準形式。雖然文 中為描繪目的而描繪特定實施及範例，如熟悉相關技藝之人士將認同，各式等效修改可落於本揭露之範圍內。鑒於以上詳細描述，本揭露之實施例可實施該些修改。下列申請項中使用之用詞不應解譯為侷限本揭露之各式實施例為說明書及申請項中所揭露之特定實施。而是，範圍將完全由下列申請項決定，其將依據申請項解譯所組建之學說翻譯。
300‧‧‧多閘極電晶體
302‧‧‧基板
302.1‧‧‧基板鰭部
304‧‧‧第一鰭部
305‧‧‧第二鰭部
306‧‧‧第三鰭部
308‧‧‧源極
309‧‧‧源極區
310‧‧‧汲極
311‧‧‧汲極區
312‧‧‧淺槽隔離結構
314‧‧‧間隔器
315‧‧‧閘極區
316‧‧‧介電層
318‧‧‧閘極電極
320‧‧‧介電鰭部
320.3‧‧‧長度
330、340、350‧‧‧截面

Claims (23)

  1. 一種半導體裝置，包含：半導體基板；半導體鰭部，從該半導體基板延伸，並包含子鰭區，鄰近該半導體基板及在該子鰭區頂上之活動區；源極區及汲極區，形成於該鰭部之該活動區中；閘極電極結構，形成於該鰭部之該活動區之上，並配置於該源極區及該汲極區之間；淺槽隔離結構，耦接至該子鰭區對側；以及介電材料區，形成於在至少一部分該閘極電極結構下面之該子鰭區中，其中，該介電材料區未延伸越過該源極區之中心線或該汲極區之中心線，且其中，該介電材料區進一步包含擴展區，該擴展區耦接至該淺槽隔離結構之頂面，其中，該擴展區係沿該閘極電極結構之寬度方向。
  2. 如申請專利範圍第1項之半導體裝置，其中，該子鰭區包含第一III-V族半導體材料，該活動區包含第二III-V族半導體材料，及該介電材料區包含非結晶矽。
  3. 如申請專利範圍第1項之半導體裝置，其中，該半導體基板包括介電隔離結構。
  4. 如申請專利範圍第1項之半導體裝置，其中，該子鰭區進一步包含鄰近該半導體基板之基板區，其中，該基板區及該半導體基板包含半導體材料。
  5. 如申請專利範圍第1項之半導體裝置，其中，該淺槽隔離結構之該頂面在該半導體鰭部之該子鰭區及該活 動區間之介面下面。
  6. 如申請專利範圍第1項之半導體裝置，進一步包含：高K介電層，耦接至該活動區之頂面及該二對側表面，耦接至該介電材料區之該擴展區，及耦接至間隔器，其分離該閘極電極結構與該源極區及該汲極區；以及閘極電極，耦接至該高K介電層。
  7. 如申請專利範圍第6項之半導體裝置，其中，該高K介電層及該閘極電極為置換閘極程序中形成之置換結構。
  8. 如申請專利範圍第6項之半導體裝置，其中，該源極區包含凸起源極，及該汲極區包含凸起汲極。
  9. 如申請專利範圍第8項之半導體裝置，進一步包含：層間介電材料，耦接至該凸起源極、該凸起汲極、該淺槽隔離結構、及該間隔器。
  10. 如申請專利範圍第1項之半導體裝置，其中，該半導體基板包含矽，該子鰭區包含砷化鎵，及該活動區包含砷化銦鎵。
  11. 一種製造半導體裝置之程序，包含：於半導體基板上製造半導體鰭部，其中，該半導體鰭部包括鄰近該半導體基板之子鰭區，及在該子鰭區頂上之活動區，其中，該半導體鰭部包括III-V族半導體；於該半導體鰭部上形成犧牲閘極電極結構； 於該犧牲閘極電極結構之相對側沉積一對間隔器；蝕刻該間隔器對間之該犧牲閘極電極結構，以暴露該半導體鰭部之一部分該子鰭區；蝕刻該子鰭區之該暴露部分，而於該半導體鰭部之該活動區下形成該子鰭區中之穴部；以及於該穴部中沉積絕緣材料。
  12. 如申請專利範圍第11項之程序，其中，該絕緣材料為非結晶矽。
  13. 如申請專利範圍第11項之程序，進一步包含：平面化該絕緣材料，以移除過度絕緣材料；以及蝕刻該絕緣材料至該間隔器對間之該半導體鰭部之該活動區。
  14. 如申請專利範圍第13項之程序，進一步包含：於該間隔器、該絕緣材料、及該活動區上沉積高K介電材料層；於該高K介電材料層上沉積閘極電極材料；以及移除過度閘極電極材料及過度高K介電材料層。
  15. 如申請專利範圍第11項之程序，其中，該子鰭區包括第一III-V族半導體材料，及該活動區包括第二III-V族半導體材料。
  16. 如申請專利範圍第11項之程序，其中，該穴部跨越該間隔器對間之長度。
  17. 一種運算裝置，包含：電路板；以及 半導體裝置，耦接至該電路板，並包括配置於該半導體裝置上之複數多閘極電晶體，一或更多該多閘極電晶體包括半導體基板，具半導體鰭部，從該半導體基板延伸，並包括鄰近該半導體基板之子鰭區，及在該子鰭區頂上之活動區，源極區及汲極區，形成於該鰭部之該活動區中，閘極電極結構，形成於該鰭部之該活動區上，並配置於該源極區及該汲極區之間，以及介電材料區，形成於在至少一部分該閘極電極結構下面之該子鰭區中，其中，該介電材料區未延伸越過該源極區之中心線或該汲極區之中心線。
  18. 如申請專利範圍第17項之運算裝置，其中，該子鰭區包括III-V族半導體材料，該活動區包括第二III-V族半導體材料，及該介電材料區為非結晶矽。
  19. 如申請專利範圍第17項之運算裝置，其中，該子鰭區進一步包含鄰近該半導體基板之基板區，及該運算裝置進一步包含：淺槽隔離結構，耦接至該子鰭區對側，其中，該淺槽隔離結構之頂面在該子鰭區及該活動區間之介面下面，其中，該介電材料區進一步包括擴展區，耦接至該淺槽隔離結構之該頂面，以及該擴展區係沿該閘極電極結構之寬度方向；高K介電層，耦接至該活動區之頂面及側面，耦接至 該介電材料區之該擴展區，及耦接至間隔器，其分離該閘極電極結構與該源極區及該汲極區；以及該閘極電極結構之閘極電極，該閘極電極耦接至該高K介電層，其中，該高K介電層及該閘極電極為置換閘極程序中形成之置換結構。
  20. 如申請專利範圍第19項之運算裝置，其中，該源極區包含凸起源極，耦接至該活動區，及該汲極區包含凸起汲極，耦接至該活動區，以及層間介電材料，耦接至該凸起源極、該凸起汲極、該淺槽隔離結構、及該間隔器。
  21. 如申請專利範圍第17項之運算裝置，其中，該半導體基板包含矽，該子鰭區包括砷化鎵半導體，及該活動區包括砷化銦鎵半導體。
  22. 如申請專利範圍第17項之運算裝置，其中，該運算裝置為可穿戴裝置或行動運算裝置，該可穿戴裝置或該行動運算裝置包括以下一或更多項：天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速計、陀螺儀、揚聲器、或與該電路板耦接之相機。
  23. 如申請專利範圍第17項之運算裝置，其中，該運算裝置為桌上型電腦、伺服器、或超級電腦，並包括以下一或更多項：顯示器、處理器、冷卻系統、晶片組、記憶體、擴充槽、電腦匯流排介面、局域網路控制器、埠 口、或與該電路板耦接之介面裝置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825036B2 (en) 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
US9991352B1 (en) * 2017-07-17 2018-06-05 Globalfoundries Inc. Methods of forming a nano-sheet transistor device with a thicker gate stack and the resulting device
WO2019139626A1 (en) * 2018-01-12 2019-07-18 Intel Corporation Non-planar semiconductor device including a replacement channel structure
US10867101B1 (en) * 2020-02-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction between two transistor devices on a same continuous fin
US11476356B2 (en) * 2020-05-29 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device with low-dimensional material and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201428976A (zh) * 2013-01-14 2014-07-16 Taiwan Semiconductor Mfg 半導體元件與其製造方法
TW201526167A (zh) * 2013-09-25 2015-07-01 Intel Corp 在矽鰭部之（１１１）平面上形成三五族裝置結構

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101676258B1 (ko) * 2012-02-16 2016-11-16 이메드 주식회사 초음파를 이용한 외과 수술용 기구
US8768271B1 (en) * 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
US9000522B2 (en) * 2013-01-09 2015-04-07 International Business Machines Corporation FinFET with dielectric isolation by silicon-on-nothing and method of fabrication
US9349863B2 (en) 2013-08-07 2016-05-24 Globalfoundries Inc. Anchored stress-generating active semiconductor regions for semiconductor-on-insulator finfet
US9837440B2 (en) 2014-02-07 2017-12-05 International Business Machines Corporation FinFET device with abrupt junctions
US9406746B2 (en) * 2014-02-19 2016-08-02 International Business Machines Corporation Work function metal fill for replacement gate fin field effect transistor process
KR102158963B1 (ko) 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20160172456A1 (en) * 2014-12-11 2016-06-16 Qualcomm Incorporated High resistance metal etch-stop plate for metal flyover layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201428976A (zh) * 2013-01-14 2014-07-16 Taiwan Semiconductor Mfg 半導體元件與其製造方法
TW201526167A (zh) * 2013-09-25 2015-07-01 Intel Corp 在矽鰭部之（１１１）平面上形成三五族裝置結構

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