TWI725591B

TWI725591B - 測試圖案產生系統及方法

Info

Publication number: TWI725591B
Application number: TW108138893A
Authority: TW
Inventors: 田福安; 黃旭霆; 劉如淦
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-10-31
Filing date: 2019-10-28
Publication date: 2021-04-21
Also published as: CN111125995A; CN111125995B; US20210365625A1; TW202034205A; US20200134131A1; US11093683B2

Abstract

本揭露提供用於產生測試圖案的系統和方法。在不同實施例中，系統和方法利用機器學習使其符合特定於半導體製程或特殊元件型態的設計規則。一種測試圖案產生系統，包含測試圖案產生電路，其在使用時包括以下步驟：接收雜訊影像；根據雜訊影像產生圖案影像；以及根據圖案影像產生測試圖案，測試圖案由電子元件設計布局的複數個幾何形狀所表示，其中電子元件設計布局不具有設計規則檢查錯誤。

Description

測試圖案產生系統及方法

本揭露是關於一種產生測試圖案的系統及方法。

在電子電路設計製程中，一個或多個電子設計自動化(electronic design automation；EDA)工具可被用於設計、優化，及確認半導體元件設計，諸如半導體晶片中的電路設計。在布置中，布置工具可根據由電路設計者所給定的電路設計產生布置布局(layout)。此給定的電路設計可包括，例如，電路設計資訊如接線圖(electrical diagrams)、電路設計的高階電子描述(high level electrical description)、整合設計網表(synthesized circuit netlist)，或類似者。布置布局包括半導體元件中不同電路元件的物理位置資訊。在布置完成後，可執行時鐘樹整合(clock-tree synthesis)及繞線(routing)。在繞線時，導線或內連接可被形成以連接布置佈局中的不同電路元件。

電子元件的布局(例如：在布置或繞線之後)可被檢測是否一致於不同設計規則、設計說明書，或類似者。例如，電子元件設計可被檢測是否違背不同設計規則檢查(design rule check；DRC)。設計規則檢查用於確認電子元件的物理布局是否滿足一組設計規則。設計規則可能是規範特定的半導體製程，而在一些案例中則是規範經設計的特殊形態的電路。設計規則可提供佈局中不同電路元件的尺寸和布置的幾何限制，其可透過具有對應於半導體元件的不同特徵的特殊幾何形狀的單元(cell)來表示，包括，例如，擴散層、多晶矽層、金屬層，及/或層間的內連接。例如，設計規則可規範布局的單元的最大尺寸或最小尺寸(例如：最小寬度、最小面積等等)。此外，設計規則也可規範布局的單元之間的特定間距(例如：最小間距)。

設計規則檢查可藉由設計規則檢查工具執行，其典型透過接收輸入的布局(例如：代表要被檢查的電子元件布局的電子布局檔案)，其可為任何格式，例如GDSII標準格式(下用GDS代稱)。設計規則檢查工具亦透過接收輸入的設計規則目錄，其可規範要用於生產的半導體製程。根據這些輸入，設計規則檢查工具可產生設計規則違背的報告，或是設計規則檢查錯誤報告，其可用於調整電子元件設計以修正設計規則檢查錯誤。

設計規則檢查工具所執行的特殊製程的設計規則的目錄或組，可稱為規則集(rule deck)或是設計規則檢查集。在發展用於製成的設計規則檢查集時，一組布局測試案例或是測試圖案可用於校驗設計規則檢查集的功能性或是準確性。例如，測試圖案可用於校驗當設計規則檢查工具執行設計規則以確認電子元件設計時，設計規則是否準確地偵測到計規則檢查錯誤。規則檢查工具所執行的計規則檢查集和測試圖案一般而言是人工產生。

根據本揭露的部分實施例，一種測試圖案產生系統，包含測試圖案產生電路，其在使用時包括以下步驟：接收雜訊影像；根據雜訊影像產生圖案影像；以及根據圖案影像產生測試圖案，測試圖案由電子元件設計布局的複數個幾何形狀所表示，其中電子元件設計布局不具有設計規則檢查錯誤。

根據本揭露的部分實施例，一種測試圖案產生方法包含藉由測試圖案產生電路，接收雜訊影像，雜訊影像以隨機雜訊表示；藉由測試圖案產生電路，根據接收到的雜訊影像產生圖案影像；以及藉由測試圖案產生電路，根據圖案影像產生測試圖案，測試圖案由電子元件設計布局的複數個幾何形狀所表示，其中電子元件設計布局不具有設計規則檢查錯誤。

根據本揭露的部分實施例，一種測試圖案產生方法，包含訓練測試圖案產生機器電路的鑑別器，藉由：提供由第一複數個布局片所代表的第一訓練輸入至鑑別器，其中用於電子元件的第一複數個布局片已知為不具有設計規則檢查錯誤；以及提供第二複數個布局片所代表的第二訓練輸入至鑑別器，其中用於電子元件的第二複數個布局片已知為具有一個或多個設計規則檢查錯誤；以及根據訓練調整鑑別器的複數個參數，鑑別器配置於根據調整後的參數，將接收到的輸入分類為代表有效布局片或是無效布局片。

10:電子元件設計系統

20:電子設計平台

22:合成工具

24:布置工具

26:繞線工具

28:校驗工具

30:測試圖案產生平台

32:測試圖案產生工具

34:設計規則檢查驗證工具

100:測試圖案產生系統

112:布局形狀資料庫

114:測試圖案資料庫

120:雜訊輸入

132:測試圖案產生電路

134:光柵化電路

136:設計規則檢查電路

140:測試圖案機器學習電路

142:產生器

144:鑑別器

150:訓練資料

300:流程圖

302:操作

304:操作

306:操作

308:操作

351:布局片

352:布局片

360:光柵化影像

400:流程圖

402:操作

404:操作

406:操作

408:操作

410:操作

412:操作

450:雜訊向量

460:雜訊影像

462:產生影像

500:流程圖

551:有效布局片

560:光柵化影像

570:雜訊向量

580:雜訊影像

582:產生影像

600:流程圖

700:流程圖

750:雜訊向量

760:雜訊影像

762:圖案影像

770:布局片

775:操作

784:測試圖案

閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露的實施例之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。

第1圖是根據本揭露的部分實施例之電子元件設計系統的方塊圖。

第2圖是根據本揭露的部分實施例之測試圖案生成系統的方塊圖。

第3圖是根據本揭露的部分實施例之測試圖案機器學習電路的鑑別器的預訓練的流程圖。

第4圖是根據本揭露的部分實施例之測試圖案機器學習電路的產生器的預訓練的流程圖。

第5圖是根據本揭露的部分實施例之測試圖案機器學習電路的鑑別器的訓練的流程圖。

第6圖是根據本揭露的部分實施例之測試圖案機器學習電路的產生器的訓練的流程圖。

第7圖是根據本揭露的部分實施例之測試圖案產生方法的流程圖。

以下揭露提供眾多不同的實施例或範例，用於實施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露的實施例。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露的實施例可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。

此處所提供實施例包括用於產生測試圖案的系統及方法，其可用於微影或是其他半導體製造製程的早期評估，包括例如，用於測試電子元件平台的計規則檢查特徵。在部分實施例中，機器學習技術可用於產生測試圖案，使得這些測試圖案能合乎計規則檢查規則，然此測試圖案可能被禁止於特定的半導體製造製程或其他特殊的電子元件型態。

第1圖是根據本揭露的部分實施例之電子元件設計系統的方塊圖。電子元件設計系統10是操作於產生測試圖案(此處亦可稱為測試布局或是測試布局片)，此測試圖案是用於微影或是其他半導體製造製程的早期評估。

電子元件設計系統10包括電子設計平台20和測試圖案產生平台30。在部分實施例中，電子設計平台20或測試圖案產生平台30可配置在硬體、韌體、軟體，或是上述組合中。例如，在部分實施例中，電子設計平台20或測試圖案產生平台30可作為指令，並至少部分配置於計算機可讀儲存介質中，並可藉由一個或多個計算機處理器或處理電路讀取或執行。計算機可讀儲存介質包括，例如，唯讀記憶體、隨機存取記憶體、快閃記憶體、硬碟、光學儲存元件、磁儲存元件、電子抹除式可複寫唯讀記憶體、有機儲存媒體，或相似者。

電子設計平台20可包括多個電子元件設計工具，且至少部分作為軟體元件，而在一個或多個計算機元件、處理器，或相似者執行時，其可用於設計或產生一個或多個電子元件布局，包括布置布局及電子元件電路的相關繞線，其可包括，例如，一個或多個積體電路。

在部分實施例中，電子設計平台20和測試圖案產生平台30可包含於或配置於同一機構內，例如同一個計算機系統或元件。在其他實施例中，電子設計平台20和測試圖案產生平台30可包含於或配置於分離的機構內，例如分離的和位於遠程的計算機系統或元件。

電子設計平台20包括電子元件設計工具，其可用於，例如，設計用於電子元件內的類比電路及/或數位電路的高階程式描述。在部分實施例中，高階程式描述可使用高階程式語言執行，例如C、C++、LabVIEW、MATLAB、一般目的系統設計或模擬語言，例如SysML、SMDL及/或SSDL，或任何其他適合的高階程式語言。在部分實施例中，電子設計平台20可包括不同額外的特徵和功能包括，例如，一個或多個工具，其適合用於電子元件的模擬、分析及/或校驗電路的高階程式描述。

在部分實施例中，電子設計平台20包括合成(synthesis)工具22、布置工具24、繞線工具26，和校驗工具 28，各者至少部分可為軟體，且其可被一個或多個計算機元件、處理器，或相似者讀取或執行。

合成工具22將電子元件的一個或多個特性、參數，或屬性轉譯為一個或多個邏輯操作、一個或多個演算操作、一個或多個控制操作，或相似者，其可被轉譯為根據類比電路及/或數位電路的高階程式描述。

布置工具24產生單元，其對應於或藉由合成工具22執行一個或多個邏輯操作、一個或多個演算操作、一個或多個控制操作，或相似者。單元包括幾何形狀，其對應於半導體元件的多個特徵包括，例如，擴散層、多晶矽層、金屬層，及/或層間的內連接。

在部分實施例中，用於一些類比電路或數位電路的幾何形狀可以被定義，其根據和技術庫(technology library)相關的標準單元(standard cell)的預定義庫(predefined library)的一個標準單元所定義的。標準單元代表一個或多個半導體元件及其內連接結構，其配置於提供邏輯功能，例如AND、OR、XOR、XNOR，或NOT，或是儲存功能，例如正反器(flipflop)或是閂(latch)。標準單元的預定義庫可以幾何形狀的形式定義，其對應於擴散層、多晶矽層、金屬層，及/或層間的內連接。接著，布置工具24在印刷電路板及/或半導體基板上指派幾何形狀的位置。

電子設計平台20在產生的設計上執行時鐘樹合成(clock tree synthesis；CTS)，例如，藉由布置工具24。在部分實施例中，在部分實施例中，布置工具24可執行時鐘樹合成。在其他實施例中，時鐘樹合成工具可包括在電子設計平台20內以對自布置工具24接收的設計進行時鐘樹合成。時鐘樹合成一般而言是指合成時鐘樹，以達到零或極小化偏差或是插入延遲(insertion delay)，且可包括在電子元件設計的時鐘路徑插入一個或多個緩衝(buffer)或反向器(inverter)。

繞線工具26產生由布置工具24所提供的單元或是幾何圖案之間的物理內連接。在部分實施例中，繞線工具26使用文字(textual)或是基於圖案(image-based)的網表(netlist)來描述用於在類比電路、數位電路、技術庫、半用於生產電子元件的導體代工，或用於生產電子元件的半導體節點，以指派幾何形狀之間的內連接。

校驗工具28可在電子元件布局上執行多個校驗或檢查，例如在布置或繞線之後。校驗工具28校驗電子元件設計，包括由布置工具24所提供的單元或幾何形狀的布局，以及繞線工具26所提供的單元或幾何形狀之間的內連接，以滿足一個或多個規範、規則，或是那些相關於電子元件設計的類似者。校驗工具28可執行物理校驗，其中校驗工具28校驗電子元件是否可被物理製造，使得結果晶片將會符合設計規範，且不會產生影響晶片正常運作的物理缺陷。

在部分實施例中，校驗工具28可執行設計規則檢查(design rule check；DRC)以確認電子元件設計，包括幾何形狀、幾何形狀的位置，或由布置工具24或繞線工具26所指派的幾何形狀之間的內連接，使其滿足設計規則。此設計規則檢查可由用於生產電子元件的半導體代工廠或是半導體技術節點所定義。校驗工具28可確認電子元件中是否存在一個或多個設計規則檢查錯誤(DRC violation)，而在部分實施例中，校驗工具28可產生在電子元件中一個或多個設計規則檢查錯誤所產生的位置。

在部分實施例中，測試圖案產生平台30配置於產生測試圖案，其可用於驗證由校驗工具28所執行的設計規則(例如：設計規則集)。例如，測試圖案產生平台30可產生測試圖案，此測試圖案預期將會根據設計規則檢查而具有一個已知的結果。例如，產生的測試圖案可具有一個已知或是預期會符合設計規則，且此設計規則由設計規則檢查集所執行。測試圖案可接著作為校驗工具28的計規則檢查特徵的測試案例，以確認計規則檢查是否適當的運作(例如：設計規則在計規則檢查特徵中是否被適當的編碼或程式化)，或在其他案例中，用於確認設計規則是否需要被調整。

如接下來所要延伸討論的，測試圖案產生平台30產生測試圖案的方式為藉由執行一個或多個機器學習方法，例如，過去的資料被用於訓練機器學習模型以產生布局的一部分所代表的測試圖案(此處稱之為布局片)，其中此測試圖案為知或預期符合設計規則。這些用於訓練機器學習模型的過去資料可包括，例如，用於電子元件設計並不具有設計規則檢查錯誤的布局片，以及用於電子元件設計並具有一個或多個設計規則檢查錯誤的布局片。在部分實施例中，過去資料可為已經驗證過的電子元件設計的布局片，例如，經由校驗工具28校驗過的，其中校驗工具28可指出電子元件內計規則檢查錯誤的存在，以及計規則檢查錯誤的位置。

測試圖案產生平台30可包括多個工具，且至少部分作為軟體元件，而在一個或多個計算機元件、處理器，或相似者執行時，其可用於產生測試圖案。此測試圖案可用於測試電子元件種類的多個不同類別，以及用於評估電子元件製造的多個不同微影或其他半導體製造製程，其包括，例如，測試電子設計平台20的設計規則檢查特徵。

在部分實施例中，測試圖案產生平台30包括測試圖案產生工具32和設計規則檢查驗證工具34，各者至少部分可為軟體，且其可被一個或多個計算機元件、處理器，或相似者讀取或執行。在部分實施例中，測試圖案產生工具32或設計規則檢查驗證工具34為電路可操作的，已執行此處所描述關於測試圖案產生工具32和設計規則檢查驗證工具34的任意程式。在部分實施例中，電子設計平台20和測試圖案產生平台30可集成在相同平台內且在相同平台內執行。例如，此處所描述關於電子設計平台20和測試圖案產生平台30的每個工具可至少部分被相同機構，例如計算機元件，給存取或是執行。

在部分實施例中，測試圖案產生平台30自電子設計平台20接受訓練輸入。例如，測試圖案產生平台30可在執行設計規則檢查後(例如，藉由校驗工具28所執行)，由電子設計平台20接收訓練輸入，而訓練輸入為布局片的形式。測試圖案產生平台30可執行機器學習方法以根據測試圖案產生平台30的訓練，學習產生符合任意特殊電子元件設計、設計類別，或微影或其他半導體製造製程的設計規範。例如，測試圖案產生工具32可自電子設計平台20接收布局片形式的訓練資料，而測試圖案產生工具32可執行機器學習方法，根據另一個輸入(在部分實施例中可為隨機雜訊向量(random noise vector))，以產生符合設計規則並代表布局片的測試圖案。此作法的實施可以不必實際提供設計規則至測試圖案產生工具32。相反地，測試圖案產生工具32可以僅根據測試圖案產生工具32的訓練而產生符合設計規則的測試圖案。

如同接下來所要延伸討論的，在部分實施例中，測試圖案產生工具32可包括測試圖案機器學習電路140，其可根據輸入訓練資料150(例如：已經預先藉由設計規則檢查工具檢查的標籤的布局片，此布局片已知不具設計規則檢查錯誤或是具有一個或多個設計規則檢查錯誤)進行訓練並產生測試圖案。設計規則檢查驗證工具34可通訊地耦接於一個設計規則檢查工具，例如校驗工具28內的設計規則檢查工具，且可用於測試由測試圖案產生工具32所產生的測試圖案，以確認設計規則檢查工具是否適當地運作以執行實際規定的設計規則，或確認設計規則是否應被調整。

第2圖是根據本揭露的部分實施例之測試圖案生成系統的方塊圖。測試圖案產生系統100可類似於，且可包括第1圖的測試圖案產生平台30的一個或多個特徵及功能。在部分實施例中，測試圖案產生系統100可包含在測試圖案產生平台30內或是藉由測試圖案產生平台30執行。例如，在部分實施例中，測試圖案產生系統100可執行或被測試圖案產生工具存取以產生測試圖案，此側視圖案可用於確認設計規則，此設計規則是由電子元件平台20的校驗工具28所執行。

第2圖中，測試圖案產生系統100包括測試圖案產生電路132。測試圖案產生電路132可包括，或可被此處所描述的配置於執行多個功能或操作的計算機處理器所執行。例如，測試圖案產生電路132可被計算機處理器執行，此計算機處理器可選擇性地被已儲存的計算機程式活化或重新裝配，或可為執行此處特徵或操作的特殊裝配的計算機平台。

在部分實施例中，測試圖案產生電路132包括記憶體，此記憶體儲存用於執行此處描述的一個或多個特徵或操作的指令，且測試圖案產生電路132可操作地執行儲存的指令，例如，以在記憶體中執行此處所描述的測試圖案產生電路132的功能。記憶體可為或包括任何計算機可讀儲存介質包括，例如，唯讀記憶體、隨機存取記憶體、快閃記憶體、硬碟、光學儲存元件、磁儲存元件、電子抹除式可複寫唯讀記憶體、有機儲存媒體，或相似者。

測試圖案產生電路132可通訊地耦接至光柵化(rasterization)電路134，而光柵化電路134可接收雜訊輸入120。在部分實施例中，雜訊輸入120為隨機雜訊向量，其可被任意適合的隨機雜訊產生器產生，例如任何已知的雜訊產生器或是隨機數產生器，其可操作於產生任意數值的向量，其可被描述為一個向量或是一個向量圖形格式。在部分實施例中，雜訊輸入120可自雜訊輸入資料庫提供，雜訊輸入資料庫可儲存多個隨機雜訊向量，這些隨機雜訊向量可依序或是隨機的被例如測試圖案產生電路132接收以用於產生測試圖案。

光柵化電路134可以藉由光柵化雜訊輸入120以產生雜訊輸入的光柵(raster)圖案(此處可稱為雜訊影像)。光柵化一般而言是指把一個由向量圖形格式表示的影像(例如：雜訊輸入120，其可表示隨機影像的形狀)轉換的工作，並將其轉換為光柵影像，其可包括一系列的像素、點或線，當放在一起時，它們產生由形狀所表示的圖案。光柵化的圖案(例如：雜訊影像)可接著藉由測試圖案產生電路132處理並用於產生測試圖案。

測試圖案產生電路132分析接收到的雜訊影像，並根據接收到的雜訊影像產生測試圖案。例如，測試圖案產生電路132可藉由存取機器學習模型(其可為一個或多個被如測試圖案機器學習電路140所儲存或執行的神經網路(neural network))來產生測試圖案，其中機器學習模型是根據用於電子元件設計的過去資料來訓練的，其中過去資料為布局片的形式，布局片已知為不具有設計規則檢查錯誤，以及已知為具有一個或多個設計規則檢查錯誤。

在部分實施例中，測試圖案產生電路132可藉由執行一個或多個人工智慧或機器學習技術來產生測試圖案，在部分實施例中其至少部分可透過測試圖案機器學習電路140來執行。此處所描述的關於測試圖案產生電路132的部分或全部功能可自動地被測試圖案產生電路132執行，例如，對從光柵化電路134接收的雜訊影像作出回應。在部分實施例中，測試圖案機器學習電路140來執行可為測試圖案產生電路132的一部分。

此處所描述的「人工智慧」是泛指任何計算機智慧系統及方法，其可學習(例如，根據訓練資料)，並使用學習到的知識，應用在用於解決一個或多個問題的方案上。例如，測試圖案機器學習電路140可執行人工智慧技術，並根據接收到的輸入，例如光柵化雜訊影像，以產生測試圖案。機器學習一般而言係指人工智慧的子領域或分類，泛指任何演算法、數學方法、統計學模型，或相似者，上述各者可藉由計算機系統，例如處理電路，來執行。機器學習也可根據樣本資料(或訓練資料)來建立一個或多個模型來做出預測或是決定。

測試圖案產生電路132或測試圖案機器學習電路140可執行，例如，神經網路(neural network)、深度學習、卷積神經網路(convolutional neural network)、貝氏程式學習(Bayesian program learning)、支援向量機(support vector machines)，和模式識別(pattern recognition)技術，以透過如產生已知或預期符合特殊設計規則的測試圖案來解決問題。此外，測試圖案產生電路132或測試圖案機器學習電路140可執行下述的計算機演算法及/或技術的其中一者或其組合：分類(classification)、回歸(regression)、監督式學習(supervised learning)、非監督式學習(unsupervised learning)、特徵學習(feature learning)、群集(clustering)、決策樹(decision trees)，或相似者。

在部分實施例中，可以藉由測試圖案產生電路132或測試圖案機器學習電路140利用卷積神經網路來發展、訓練，或更新用於產生測試圖案的模型。卷積神經網路是深度神經網路的一個類別，其可應用於分析視覺影像。根據本揭露的不同實施例，測試圖案機器學習電路140可包括一個或多個卷積神經網路以分析視覺影像(雜訊影像的形式)，並根據接收到的雜訊影像來產生測試圖案。

根據本揭露的一個或多個實施例，神經網路的範例可包括多個內連接的「神經元」(neurons)，其彼此之間可以交換資訊。各連接都具有數值權重(numeric weights)，數值權重可以根據經驗進行調整，使其適應於輸入且具有能力學習。「神經元」可包含在多個層之內，其中每一層和另一層連接，例如輸入層(input layer)、隱藏層(hidden layer)，和輸出層(output layer)。神經網路可藉由對輸入層提供訓練資料150(例如用於電子元件的布局片，其已知為不具有設計規則檢查錯誤，以及已知為具有一個或多個設計規則檢查錯誤)。透過訓練，神經網路可產生或調整隱藏層，隱藏層代表了在輸入層內所提供的訓練資料標示在輸出層內的已知輸出資訊(例如，輸入層的分類，可為不具有設計規則檢查錯誤(有效)或具有一個或多個設計規則檢查錯誤(無效))的權重連結。輸入層、隱藏層，和輸出層是透過訓練製程所形成，且可包括權重連結關係。輸入層、隱藏層，和輸出層的神經元之間的關係可以機器學習模型的形式被儲存在或可存取於測試圖案機器學習電路140。

測試圖案機器學習電路140包括產生器142和鑑別器(discriminator)144，各者可包括一個或多個神經網路，例如卷積神經網路。產生器142和鑑別器144可透過訓練製程聯合優化(co-optimized)，而鑑別器144可被用於訓練產生器142以產生有效的測試圖案(例如，不具有設計規則檢查錯誤)。測試圖案機器學習電路140的訓練將在第3圖至第6圖作進一步的討論。在部分實施例中，產生器142和鑑別器144可為或形成生成對抗網路(generative adversarial network；GAN)。例如，生成對抗網路可利用兩個神經網路(例如，產生器142神經網路和鑑別器144神經網路)，然後生成神經網路(例如，產生器142)可產生候選者(例如，候選測試圖案)，而鑑別器144評估它們，例如，標籤測試圖案為錯誤(例如：無效)或是正確(例如：有效)。透過此製程，測試圖案可被發展為不具設計規則檢查錯誤，此方法則比傳統技術來說更實際。

一旦測試圖案機器學習電路140的神經網路(例如：產生器142和鑑別器144)受到充分的訓練，產生器142的神經網路則可被提供輸入層內的非訓練資料(例如：藉由光柵化電路134光柵化後的雜訊輸入120)。利用測試圖案產生知識(例如，可被儲存在機器學習模型，且可包括例如神經網路的神經元之間的連結資訊)，神經網路可在輸出層內產生圖案影像。

圖案影像可以藉由測試圖案產生電路132產生，例如，藉由存取一個或多個測試圖案機器學習電路140的神經網路以根據光柵化的雜訊輸入120產生圖案影像。測試圖案產生電路132可以將圖案影像轉換成對應的布局片。布局片可以根據圖案影像產生，例如，藉由藉由存取一個或多個布局形狀資料庫(layout shape database)112，布局形狀資料庫112可儲存多個形狀，這些形狀在部分實施例中可代表半導體元件中的不同特徵所對應的特定幾何形狀的單元。這些半導體元件包括，例如，擴散層、多晶矽層、金屬層，及/或層間的內連接。在部分實施例中，布局形狀資料庫112可包括GDS檔案，其可為代表布局或布局組件的幾何形狀的電子檔案，例如，GDSII資料庫檔案格式。

藉由將產生的影像轉換為對應的布局片，布局片可被設計規則檢查電路136進行分析。例如，設計規則檢查電路136，在一些案例中，可能無法在影像(例如產生的圖案影像)中檢查設計規則檢查錯誤，這是因為設計規則檢查電路136可能被配置於操作代表布局片的特定格式，例如GDS格式的布局片。另一方面，設計規則檢查電路136可能用於操作檢查任意布局片內的設計規則檢查錯誤，包括先前於第1圖所討論的藉由電子設計平台20所產生的布局片，以及根據產生圖案影像並透過測試圖案產生電路132所產生的布局片(例如：測試布局或測試圖案)。設計規則檢查電路136可實質上相同於前述討論的校驗工具28的設計規則檢查工具。在部分實施例中，設計規則檢查電路136可相同於前述第1圖所討論的電子設計平台20的校驗工具28的設計規則檢查工具。

如果產生的布局片被確認為不具有設計規則檢查錯誤，例如，藉由設計規則檢查電路136，則布局片可被視為有效的測試圖案(例如，產生的測試圖案不具有設計規則檢查錯誤)，而測試圖案可被儲存在測試圖案資料庫114中。

在一些案例中，設計規則檢查電路136可以辨識產生的布局片中的一個或多個設計規則檢查錯誤。而在部分實施例中，設計規則檢查電路136或測試圖案產生電路132可被配置於修正布局片中被辨識到的設計規則檢查錯誤。例如，設計規則檢查電路136或測試圖案產生電路132可配置於應用一個或多個設計規則以在布局片中調整幾何形狀的排列。例如，設計規則檢查電路136或測試圖案產生電路132可配置於調整一個或多個幾何形狀之間的間隙、減少一個或多個幾何形狀的寬度，或類似者，使得產生的布局片中的幾何形狀的排列符合特殊設計規則的規範。調整後的布局片可以在一次經由設計規則檢查電路136檢查以確認其是否具有設計規則檢查錯誤，在一些案例中，調整後的布局片可在測試圖案資料庫114中被儲存為有效的測試圖案。

在部分實施例中，若設計規則檢查電路136確認布局片具有一個或多個設計規則檢查錯誤，則產生的布局片可以透過測試圖案產生系統100的回應而被拋棄。

儲存在測試圖案資料庫114的測試圖案可被用於半導體製造製程或微影的評估。例如，測試圖案產生平台30的設計規則檢查驗證工具34可存取測試圖案資料庫114內儲存的測試圖案，其可用於測試測試圖案以確認設計規則檢查工具是否適當地運作以執行實際規定的設計規則，或確認設計規則是否應被調整。如此一來，測試圖案可以用於測試電子元件型態的不同類別，且可用於電子元件製程中的半導體製造製程或微影的評估，例如包括，測試電子元件平台20內的設計規則檢查特徵。

第3圖是根據本揭露的部分實施例之測試圖案機器學習電路140的鑑別器144的訓練的流程圖300。第3圖的訓練可以稱為鑑別器144的預訓練(pre-training)，此訓練可利用於鑑別器144的初始訓練，而鑑別器144可以根據鑑別器144和產生器142的聯合優化訓練來進行進一步的訓練，於第5圖和第6圖將會有更詳細的說明。

如先前在第2圖中所討論的，在部分實施例中，鑑別器144可為或包括多個卷積神經網路。卷積神經網路可以用於圖案分類。例如，包括相關領域所熟知的任意影像分類演算法。鑑別器144可被訓練以分類接收到的圖案(或影像)，將其以有效資料或無效資料的方式分類。

在操作302中，多個布局片被提供於訓練鑑別器144。布局片可被提供做為訓練資料150，如先前在第2圖中所討論的。例如，操作302的布局片可包括用於電子元件設計的不具有設計規則檢查錯誤的有效布局片351，以及用於電子元件設計的具有一個或多個設計規則檢查錯誤的無效布局片352。無效布局片352可包括被視為設計規則檢查錯誤的熱點(hotspot)或其他電路缺陷。布局片351、352可以先被預分類，而標籤的布局片可用於訓練鑑別器144。例如，有效布局片351可被標籤為「有效」而無效布局片352可被標籤為「無效」，使得鑑別器144可以藉由訓練學習分類接收的輸入為有效或無效。

在操作304中，有效布局片351和無效布局片352經光柵化以產生光柵化影像360。光柵化影像360可以藉由例如光柵化電路134產生，如先前所討論的。例如，光柵化電路 134可接收有效布局片351和無效布局片352，布局片為向量圖案格式(例如GDS檔案或類似者)，並將其轉換為光柵化影像，或是一系列像素、點或線，當放在一起時，它們產生由形狀所表示的圖案。

在操作306中，光柵化影像360被輸入至鑑別器144以訓練鑑別器144。在部分實施例中，鑑別器144包括多個神經網路，例如卷積神經網路，各個網路可以根據布局片(例如：有效布局片351和無效布局片352)進行訓練，布局片代表了元件型態的特殊分類的布局，例如中央處理單元(CPUs)、圖形處理器(GPUs)、現場可程式化邏輯閘陣列(field programmable gate arrays)、特殊應用積體電路(application-specific integrated circuits)、系統單晶片(systems on a chip；SOCs)、記憶體元件、人工智慧元件，或其他電子元件型態的分類。

藉由訓練鑑別器144，鑑別器144可調整神經網路的參數，例如調整應用在隱藏層的權重(weight)或偏差(bias)，隱藏層將輸入層內所提供的訓練資料標示在輸出層內的已知輸出資訊(例如，輸入層的分類，可為不具有設計規則檢查錯誤(有效)或具有一個或多個設計規則檢查錯誤(無效))。

在操作308中，鑑別器144根據每個輸入訓練資料產生輸出分類，例如，自接收的光柵影像360。鑑別器144所產生的分類輸出可為，輸入訓練資料的分類為正確(有效)，或是輸入訓練資料的分類為錯誤(無效)。由於輸入訓練資料是被標籤過的資料，其中輸入資料已經被預分類為有效布局片351 和無效布局片352，所以鑑別器144所產生的輸出分類應和訓練資料的輸入標籤吻合，鑑別器144可更新或者調整其神經網路的權重或偏差，以根據接收到的光柵化影像360的處理結果輸出正確的分類。

一旦鑑別器144被訓練，它可有效地用於辨識一個圖案影像(例如：藉由光柵化影像360所訓練)代表有效布局片(例如：不具有設計規則檢查錯誤的布局片)或是無效布局片(例如：具有設計規則檢查錯誤的布局片)。

第4圖是根據本揭露的部分實施例之測試圖案機器學習電路140的產生器142的訓練的流程圖400。第4圖的訓練可以稱為產生器142的預訓練(pre-training)，此訓練可利用於產生器142的初始訓練製程，而產生器142可以根據鑑別器144和產生器142的聯合優化訓練來進行進一步的訓練，於第5圖和第6圖將會有更詳細的說明。

如先前在第2圖中所討論的，在部分實施例中，產生器142可為或包括多個神經網路。神經網路包括一個或多個反卷積層(deconvolution layers)或反卷積層(r transposed convolution layers)。產生器142可被訓練以根據雜訊輸入產生影像(例如先前於第2圖所討論的圖案影像)。

在操作402中，複數個雜訊向量450被提供於訓練產生器142。雜訊向量450可為訓練資料150的形式，如前方於第2圖所討論的。在部分實施例中，雜訊向量450可實質上相同於第2圖所討論的雜訊輸入120，只是雜訊向量450是用於訓練產生器142，而第2圖的雜訊輸入120是用於產生要被轉換為測試圖案的圖案影像。雜訊向量450可為藉由任意適合的隨機雜訊產生器所產生的任意隨機雜訊向量，例如任意已知隨機雜訊產生器或產生隨機值向量的隨機數產生器，其可被描述為向量或是向量圖案格式。

在操作404中，雜訊向量450被轉換為雜訊影像460，以用於訓練產生器142。雜訊影像460可以透過例如光柵化電路134產生。

在操作406中，雜訊影像460被輸入至產生器142以進行訓練。在操作408中，產生器142根據接收到的雜訊影像460輸出產生影像462。在部分實施例中，產生器142藉由透過多個卷積神經網路的層，或類似者，處理接收到的雜訊影像460產生產生影像462，其可應用多個權重或偏差於接收到的雜訊影像460，並可輸出結果的產生影像462。

產生影像462在操作410中被提供至鑑別器144，鑑別器144(其可被預訓練，如第3圖所討論的)可輸出產生影像462的類別，例如代表有效或無效的布局片。此外，鑑別器144可在操作412中輸出誤差層(loss layer)。誤差資訊可藉由例如一個或多個誤差層提供，其可為鑑別器144的卷積神經網路的層。誤差資訊可以指出產生影像462有多接近或靠近被分類為「有效」，此稱為誤差(loss)(例如，有效布局片的分類和產生影像462的分類之間的偏差)。也就是，操作412中鑑別器144所產生的誤差資訊可以指出產生影像462有多接近足以通過鑑別器檢查所代表的有效布局片。

輸出的誤差資訊可做為回饋提供至產生器142，其可根據先前產生影像462的誤差來預訓練產生器142。例如，產生器142可調整其神經網路的參數，例如根據接收到的誤差資訊來調整隱藏層內的權重和偏差。例如，產生器142可調整權重和偏差以產生最小化誤差的產生影像462，或使其通過鑑別器144的鑑別器檢查。此製程可以反覆地執行直到產生器142可以持續地輸出被鑑別器144視為有效的產生影像462。

第5圖是根據本揭露的部分實施例之測試圖案機器學習電路140的鑑別器144的訓練的流程圖500。第6圖是根據本揭露的部分實施例之測試圖案機器學習電路140的產生器142的訓練的流程圖600。第5圖和第6圖的方法可重複或交替執行以聯合優化鑑別器144和產生器142的訓練。

參照第5圖，鑑別器144根據光柵化影像560進行訓練，其中光柵化影像560為根據有效布局片551所產生的。鑑別器144亦根據產生影像462進行訓練，其中產生影像462是由產生器142所產生的。在鑑別器144的訓練期間，如第5圖所示，產生器142的神經網路的權重和偏差被修正，而鑑別器144的神經網路的權重和偏差則根據第5圖的訓練而被更新或調整。

第5圖的有效布局片551可以實質上相同於第3圖所討論的有效布局片351。例如，有效布局片551可為代表那些不具有設計規則檢查錯誤的布局的布局片。在部分實施例中，有效布局片551可被預分類和標籤(例如：標籤為有效)，使得鑑別器144可以持續更新其神經網路的權重和偏差以學習將接收到的輸入分類為有效。

光柵化影像560可以實質上相同於第3圖所討論的光柵化圖案360。例如，光柵化影像560可以根據接收到的有效布局片551而透過光柵化電路134所產生。鑑別器144根據光柵化影像560產生輸出D(x)。輸出D(x)代表，例如，光柵化影像560的分類值(classification value)。

如圖所示，隨機雜訊向量570被轉換為雜訊影像580，且作為輸入被提供至產生器142。隨機雜訊向量570可以實質上相同於第4圖所討論的雜訊向量450。類似的，雜訊影像580可以實質上相同於第4圖所討論的雜訊影像460。

產生器142根據接收到的雜訊影像580輸出產生影像582。此製程可相同於先前於第4圖所討論的產生器142根據雜訊影像460產生的產生影像462。然而，在第5圖中，產生器142的權重和偏差被調整。由於產生器142可能經過預訓練，如第4圖所討論，產生器142所輸出的產生影像582應代表有效布局，或是接近有效布局。產生影像582可以被用為進一步訓練鑑別器144的訓練資料。

產生器142所輸出的產生影像582被提供至鑑別器144，而鑑別器144根據產生影像582產生輸出D(G)。輸出D(G)代表，例如，產生影像582的分類值(classification value)。

鑑別器144輸出誤差資訊，此誤差資訊代表根據光柵化影像560由鑑別器144所產生的輸出(例如：D(x))的誤差(或代表其多靠近「有效」)以及根據產生影像582由鑑別器144所產生的輸出(例如：D(G))的誤差。誤差資訊做為回饋被提供回鑑別器144，以進一步訓練鑑別器144。

在部分實施例中，鑑別器144可被訓練以調整其初始權重和偏差，以最大化下述目標函數(objective function)，其中E代表一期望值(expectation value)E[log(D(x))]+E[log(1-D(G))]

參照第6圖，由於鑑別器144的神經網路的權重和偏差經過修正，產生器142進一步地進行訓練。第6圖的產生器142的訓練方法可相同於第4圖的產生器142的訓練方法。然而，由於產生器142可能已經經過預訓練，而在第6圖中其可進一步地被訓練。特別來說，第6圖中產生器142的訓練包括提供光柵化雜訊影像至產生器142，此光柵化雜訊影像可為經由光柵化電路134進行光柵化的雜訊影像。產生器142輸出產生影像，並被鑑別器144接收並分類。誤差資訊，其代表產生影像有多接近被分類為「有效」，做為回饋被提供回鑑別器144，以進一步訓練鑑別器144。

在部分實施例中，鑑別器144可被訓練以調整其初始權重和偏差，以最大化下述目標函數(objective function)，其中E代表一期望值(expectation value)E[log(D(G))]

第5圖和第6圖所述的方法可以交替執行數次以聯合優化鑑別器144和產生器142。意即，鑑別器144可以透過調整產生器142的權重和偏差來進行進一步的訓練，如第5圖所示，而接著產生器142可以透過調整鑑別器144的權重和偏差來進行進一步的訓練。訓練鑑別器144，接著產生器142的順序可以反覆任意次數以改善鑑別器144和產生器142的訓練。

第7圖是根據本揭露的部分實施例之測試圖案產生方法的流程圖700。舉例來說，一旦產生器142經過充分的訓練以穩定產生代表有效布局的產生影像(例如：圖案影像)，則測試圖案產生方法可被執行。

如第7圖所示，雜訊影像760根據接收到的隨機雜訊向量750被產生。隨機雜訊向量750可以藉由如第2圖所討論的雜訊輸入120所提供。雜訊影像760可由如先前所討論的光柵化電路134所產生。雜訊影像760可被測試圖案產生電路132或測試圖案機器學習電路140處理。如第3圖至第6圖所討論的，產生器142可以被訓練。產生器142可接著根據接收到的雜訊影像760產生產生圖案影像762。由於產生器142經過充分的訓練以穩定產生代表有效布局的產生影像，圖案影像762應代表不具有設計規則檢查錯誤的有效布局片。圖案影像762可實質上相同於第4圖所討論的產生影像462，只是圖案影像762是產生器142輸出，且產生器142是在充分訓練以穩定產生代表有效布局片的產生影像之後。

如先前第2圖所討論的，產生圖案影像762被轉換為對應的布局片770。例如，產生圖案影像762可以藉由測試圖案產生電路132轉換，測試圖案產生電路132可以存取布局形狀資料庫112並將產生圖案影像762的圖案轉換為儲存在布局形狀資料庫112內且被格式化為GDS格式的布局或是布局組件的幾何形狀。

產生的布局片770可接著被設計規則檢查電路136分析，而產生的布局片770內的設計規則檢查錯誤將在操作775中被修正。如果產生的布局片770被確認為不具有設計規則檢查錯誤，例如由設計規則檢查電路136確認，則布局片770可被視為有效的測試圖案784(例如：不具有設計規則檢查錯誤的產生測試圖案)，而測試圖案784可被儲存在設測試圖案資料庫114中。

在一些案例中，設計規則檢查電路136可以在操作775中辨識產生的布局片770內的一個或多個設計規則檢查錯誤，而設計規則檢查電路136或是測試圖案產生電路132可配置於修正在布局片770內辨識到的設計規則檢查錯誤。例如，設計規則檢查電路136或測試圖案產生電路132可配置於應用一個或多個設計規則以調整產生的布局片770內的幾何圖案的排列，例如透過調整幾何圖案之間的間隙。或減少或增加一個或多個幾何圖案的寬度。布局片770一旦被調整以修正設計規則檢查錯誤，可藉由設計規則檢查電路136再次校驗以確認其不具有設計規則檢查錯誤，在這些案例中，修正後的布局片770可作為有效的測試圖案784並儲存在測試圖案資料庫114中。

在部分實施例中，產生的布局片770經設計規則檢查電路136確認具有一個或多個設計規則檢查錯誤，則產生的布局片770可以透過測試圖案產生系統100的回應而被拋棄。

本揭露的實施例提供多個優點。例如，在部分實施例中，測試圖案可以在不具有特定於半導體製程或特殊元件型態的設計規則的先前知識的狀況下產生。取而代之的，使用此處所描述的機器學習方法，測試圖案可以僅根據過去資料而藉由受過訓練的機器訓練模型而產生，這些過去資料包括用於電子元件設計並不具有設計規則檢查錯誤的布局片，以及用於電子元件設計並具有一個或多個設計規則檢查錯誤的布局片。機器學習模型可以根據這些訓練輸入而更新或學習產生測試圖案。

本揭露的實施例進一步改善了設計執行的製備時間，由於測試圖案可以在不需要使用者根據參考資料以人工生產的方式產生，這些參考資料例如特定於半導體製程或特殊元件型態的設計規則。

此處所提供的實施例包括用於產生測試圖案的系統及方法，其可用於早期的評估微影或其他半導體製程，例如藉由測試電子元件平台的設計規則檢查特徵。在一些實施例中，機器學習技術用於產生測試圖案，使其符合特定於半導體製程或特殊元件型態的設計規則。

根據本揭露的部分實施例，更包含光柵化電路，其在使用時包括以下步驟：接收雜訊向量；以及產生雜訊影像，雜訊影像為雜訊向量的光柵化影像。

根據本揭露的部分實施例，其中測試圖案產生電路包含測試圖案機器學習電路，包含產生器和鑑別器，產生器和鑑別器各包含分別受過訓練的卷積神經網路，產生器配置於根據雜訊影像產生圖案影像，鑑別器配置於分類圖案影像為代表有效布局片或是無效布局片。

根據本揭露的部分實施例，更包含布局形狀資料庫，儲存資訊，資訊代表複數個電子元件布局的特徵的幾何形狀，其中測試圖案產生電路配置於產生測試圖案，藉由將圖案影像內的一個或多個形狀轉換為儲存在布局形狀資料庫的一個或多個幾何形狀。

根據本揭露的部分實施例，更包含設計規則檢查電路，配置於分析測試圖案並確認測試圖案是否具有一個或多個測試規則檢查錯誤。

根據本揭露的部分實施例，更包含測試圖案資料庫，其中，測試圖案產生電路配置於，因應設計規則檢查電路確認測試圖案不具有測試規則檢查錯誤的情況下，將測試圖案提供至測試圖案資料庫。

根據本揭露的部分實施例，更包含藉由光柵化電路，接收隨機雜訊向量；以及藉由光柵化電路，產生雜訊影像，雜訊影像為雜訊向量的光柵化影像。

根據本揭露的部分實施例，其中產生測試圖案包含藉由將產生的圖案影像內的一個或多個形狀轉換為儲存在布局形狀資料庫的一個或多個幾何形狀。

根據本揭露的部分實施例，更包含藉由設計規則檢查電路，確認測試圖案是否具有一個或多個測試規則檢查錯誤。

根據本揭露的部分實施例，更包含因應確認測試圖案不具有測試規則檢查錯誤的情況下，將測試圖案儲存至測試圖案資料庫。

根據本揭露的部分實施例，更包含藉由測試圖案產生電路，調整藉由測試圖案表示的一個或多個幾何形狀之間的至少間隙，或是測試圖案表示的一個或多個幾何形狀的寬度。

根據本揭露的部分實施例，其中調整鑑別器的參數包含調整卷積神經網路的權重或是偏差之至少一者。

根據本揭露的部分實施例，更包含藉由光柵化電路，接收第一複數個布局片；藉由光柵化電路，根據第一複數個布局片產生第一訓練輸入，第一訓練輸入為第一複數個布局片的複數個光柵化影像；藉由光柵化電路，接收第二複數個布局片；以及藉由光柵化電路，根據第二複數個布局片產生第二訓練輸入，第二訓練輸入為第二複數個布局片的複數個光柵化影像。

根據本揭露的部分實施例，更包含訓練測試圖案機器學習電路的產生器，藉由：將複數個隨機雜訊影像作為訓練輸入提供至產生器；藉由產生器，根據隨機雜訊影像產生複數個第一圖案影像；藉由鑑別器，根據產生器產生的第一圖案影像產生誤差資訊，誤差資訊代表鑑別器對第一圖案影像的複數個分類和有效布局片分類的複數個偏差；根據誤差資訊調整該產生器的參數。

根據本揭露的部分實施例，其中調整產生器的參數包含調整卷積神經網路的權重或是偏差之至少一者。

根據本揭露的部分實施例，更包含藉由光柵化電路，接收複數個隨機雜訊向量；藉由光柵化電路，根據隨機雜訊向量產生隨機雜訊影像，隨機雜訊影像為隨機雜訊向量的複數個光柵化影像。

根據本揭露的部分實施例，更包含在產生器的參數被修正後，根據產生器所產生的複數個第二圖案影像，進一步訓練鑑別器；以及根據進一步訓練，調整鑑別器的參數。

根據本揭露的部分實施例，更包含交替執行多次訓練鑑別器和進一步訓練鑑別器。

上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭示案的實施例的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭示案的實施例作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭示案的實施例的精神及範疇，以及在不脫離本揭示案的實施例的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。