TWI724512B - Three-dimensional memory devices and fabrication methods thereof - Google Patents
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- Semiconductor Memories (AREA)
Abstract
Description
本揭露書的實施例涉及三維(3D)記憶體及其製造方法。 The embodiment of the disclosure relates to a three-dimensional (3D) memory and a manufacturing method thereof.
通過改善製造技術、電路設計、程式設計演算法和製程,平面儲存單元被微縮到更小尺寸。然而,隨著儲存單元的特徵尺寸接近下限,平面製程和製造技術變得具有挑戰性且成本高昂。結果,平面儲存單元的儲存密度接近上限。 By improving manufacturing technology, circuit design, programming algorithms and manufacturing processes, the planar storage unit has been reduced to a smaller size. However, as the feature size of the storage unit approaches the lower limit, the planar process and manufacturing technology become challenging and costly. As a result, the storage density of the planar storage unit approaches the upper limit.
3D記憶體架構能夠解決平面存儲單元中的密度限制。3D記憶體架構包括記憶體陣列以及週邊元件,所述週邊元件用於控制至記憶體陣列的訊號以及控制來自記憶體陣列的訊號。 The 3D memory architecture can solve the density limitation in flat memory cells. The 3D memory architecture includes a memory array and peripheral elements, and the peripheral elements are used to control signals to and from the memory array.
本文公開了3D記憶體以及製造所述3D記憶體的製造方法的實施例。 This document discloses an embodiment of a 3D memory and a manufacturing method for manufacturing the 3D memory.
在一個示例中,一種用於形成3D記憶體的方法包括以下操作。首先,在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔。在所述初始通道孔的側壁上的每個第一層的側表面和每個第二層的側表面之間形成偏移,以形成通道孔。透過利用通道形成結構填充所述通道孔來形成 半導體通道。所述半導體通道可以具有記憶體層,所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。此外,去除所述多個第二記憶體部分以保留所述多個第一記憶體部分。所述多個第一記憶體部分可以彼此斷開連接。在一些實施例中,從所述多個第二層形成多個導體層並且在相鄰導體層之間形成閘極到閘極介電層。所述閘極到閘極介電層包括至少一個氮氧化矽子層和氣隙。 In one example, a method for forming a 3D memory includes the following operations. First, an initial via hole is formed in a stacked structure of a plurality of first layers and a plurality of second layers alternately arranged above the substrate. An offset is formed between the side surface of each first layer and the side surface of each second layer on the side wall of the initial channel hole to form a channel hole. Formed by filling the channel hole with a channel forming structure Semiconductor channel. The semiconductor channel may have a memory layer including a plurality of first memory portions all surrounding the bottom of the corresponding second layer and a plurality of second memory portions all connected to adjacent first memory portions. In addition, the plurality of second memory portions are removed to retain the plurality of first memory portions. The plurality of first memory portions may be disconnected from each other. In some embodiments, a plurality of conductor layers are formed from the plurality of second layers and a gate-to-gate dielectric layer is formed between adjacent conductor layers. The gate-to-gate dielectric layer includes at least one silicon oxynitride sub-layer and an air gap.
在另一示例中,一種用於形成3D記憶體的方法包括以下操作。首先,在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔。在所述初始通道孔的側壁上的所述每個第一層的側表面和所述每個第二層的側表面之間形成偏移,以形成通道孔。還透過利用通道形成結構填充所述通道孔來形成半導體通道。所述半導體通道可以具有記憶體層,所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。此外,去除所述多個第二記憶體部分以保留所述多個第一記憶體部分。所述多個第一記憶體部分可以彼此斷開連接。從所述多個第二層形成多個導體層以及形成使所述每個導體層彼此絕緣的閘極到閘極介電結構。所述閘極到閘極介電結構可以包括通過所述多個導體層分離的多個複合層。所述每個複合層可以包括具有至少一個氮氧化矽子層的子層堆疊體。 In another example, a method for forming a 3D memory includes the following operations. First, an initial via hole is formed in a stacked structure of a plurality of first layers and a plurality of second layers alternately arranged above the substrate. An offset is formed between the side surface of each first layer and the side surface of each second layer on the side wall of the initial passage hole to form a passage hole. The semiconductor channel is also formed by filling the channel hole with the channel forming structure. The semiconductor channel may have a memory layer including a plurality of first memory portions all surrounding the bottom of the corresponding second layer and a plurality of second memory portions all connected to adjacent first memory portions. In addition, the plurality of second memory portions are removed to retain the plurality of first memory portions. The plurality of first memory portions may be disconnected from each other. A plurality of conductor layers are formed from the plurality of second layers and a gate-to-gate dielectric structure that insulates each conductor layer from each other is formed. The gate-to-gate dielectric structure may include a plurality of composite layers separated by the plurality of conductor layers. Each composite layer may include a sublayer stack having at least one silicon oxynitride sublayer.
在又一示例中,一種3D記憶體包括堆疊結構,所述堆疊結構具有通過閘極到閘極介電結構彼此絕緣的多個導體層。所述閘極到閘極介電結構沿著垂直於基底的頂表面的垂直方向可以包括相鄰導體層之間的至少氮氧化矽子層。所述3D記憶體還可以包括從所述堆疊結構的頂表面延伸到所述基底的半導體通道。所述半導體通道可以包括記憶體層,所述記憶體層具有多個記憶體部分,所述多個記憶體部分均圍繞相應導體層的底部並且均彼此斷開連接。所述3D記憶體還可以包括從所述堆疊結構的所述頂表面延伸到所述基底的源極結 構。 In yet another example, a 3D memory includes a stacked structure having a plurality of conductor layers insulated from each other by a gate-to-gate dielectric structure. The gate-to-gate dielectric structure may include at least a silicon oxynitride sub-layer between adjacent conductor layers along a vertical direction perpendicular to the top surface of the substrate. The 3D memory may further include a semiconductor channel extending from the top surface of the stacked structure to the substrate. The semiconductor channel may include a memory layer having a plurality of memory portions, and the plurality of memory portions all surround the bottom of the corresponding conductor layer and are disconnected from each other. The 3D memory may further include a source junction extending from the top surface of the stacked structure to the substrate Structure.
10:基底 10: Base
14:半導體通道 14: Semiconductor channel
16:摻雜區 16: doped area
17:閘極到閘極介電層 17: Gate-to-gate dielectric layer
17-1,17-2:複合層 17-1, 17-2: Composite layer
18:導體層 18: Conductor layer
19:介電芯 19: Dielectric core
20:基底 20: Base
21:堆疊結構 21: Stacked structure
22:初始通道孔 22: initial passage hole
24:半導體通道 24: Semiconductor channel
25:第一初始縫隙開口 25: The first initial gap opening
29:介電芯 29: Dielectric core
35A,35B:第二初始縫隙開口 35A, 35B: the second initial gap opening
36:摻雜區 36: doped area
37:閘極到閘極介電層 37: Gate-to-gate dielectric layer
37-1,37-2:複合層 37-1, 37-2: Composite layer
38:導體層 38: Conductor layer
44:半導體通道 44: Semiconductor channel
45A,45B:第二初始開口 45A, 45B: second initial opening
46:摻雜區 46: doped area
47:閘極到閘極介電層 47: Gate-to-gate dielectric layer
47-1,47-2:複合層 47-1, 47-2: Composite layer
48:導體層 48: Conductor layer
50:基底 50: base
51:堆疊結構 51: Stacked structure
52:通道孔 52: Passage hole
54:半導體通道 54: Semiconductor channel
55:第一初始縫隙開口 55: The first initial gap opening
55A,55B:第二初始縫隙開口 55A, 55B: second initial gap opening
56:摻雜區 56: doped area
57:閘極到閘極介電層 57: Gate-to-gate dielectric layer
57-1,57-2:複合層 57-1, 57-2: Composite layer
58:導體層 58: Conductor layer
59:介電芯 59: Dielectric core
61:氧化層 61: Oxide layer
62:橫向凹陷 62: Lateral depression
65A,65B:第二初始縫隙開口 65A, 65B: the second initial gap opening
66:摻雜區 66: doped area
67:閘極到閘極介電層 67: Gate-to-gate dielectric layer
67-1,67-2:複合層 67-1, 67-2: Composite layer
68:導體層 68: Conductor layer
101,102,103,104,105,106:記憶體 101,102,103,104,105,106: memory
120:絕緣結構 120: Insulation structure
121:源極接觸部 121: source contact
124:黏合層 124: Adhesive layer
131:阻擋層 131: Barrier
132:記憶體層 132: Memory layer
132-1:垂直部位 132-1: vertical part
132-2:橫向部位 132-2: Lateral part
132a:第一記憶體部位 132a: first memory location
132a-1:垂直部位 132a-1: vertical part
132a-2:橫向部位 132a-2: Lateral part
132b:第二記憶體部位 132b: second memory location
133:通道層 133: Channel layer
134:半導體層 134: Semiconductor layer
170:介電層 170: Dielectric layer
173:氣隙 173: air gap
200:結構 200: structure
211:第一層 211: first layer
212:第二層 212: second layer
222:通道孔 222: Passage hole
224:偏移 224: offset
231:阻擋層 231: Barrier
232:記憶體層 232: memory layer
232-1:垂直部位 232-1: vertical part
232-2:橫向部位 232-2: Lateral part
232a:第一記憶體部位 232a: the first memory location
232a-2:橫向部位 232a-2: Lateral part
232b:第二記憶體部位 232b: second memory location
233:穿隧層 233: tunnel layer
234:半導體層 234: semiconductor layer
320A,320B:絕緣結構 320A, 320B: insulation structure
321:源極接觸部 321: source contact
350A,350B:縫隙開口 350A, 350B: gap opening
373:氣隙 373: air gap
420A,420B:絕緣結構 420A, 420B: insulation structure
421:源極接觸部 421: source contact
431:阻擋層 431: Barrier
432:記憶體層 432: Memory Layer
432-1:垂直部位 432-1: vertical part
432-2:橫向部位 432-2: Lateral part
433:穿隧層 433: tunnel layer
450A,450B:縫隙開口 450A, 450B: gap opening
473:氣隙 473: air gap
511:第一層 511: first layer
512:第二層 512: second layer
520A,520B:絕緣結構 520A, 520B: insulation structure
521:源極接觸部 521: Source Contact
531:阻擋層 531: Barrier
531m:阻擋材料層 531m: barrier material layer
532:記憶體層 532: Memory Layer
532m:記憶體材料層 532m: memory material layer
533:穿隧層 533: tunnel layer
533m:穿隧材料層 533m: Tunneling material layer
534:半導體層 534: semiconductor layer
550A,550B:縫隙開口 550A, 550B: gap opening
573:氣隙 573: air gap
620A,620B:絕緣結構 620A, 620B: insulation structure
621:源極接觸部 621: source contact
624:黏合層 624: Adhesive layer
650A,650B:縫隙開口 650A, 650B: gap opening
670:未反應介電層 670: unreacted dielectric layer
900:製程 900: Process
902,904,906,908:操作 902,904,906,908: Operation
920:製程 920: Process
922,924,926,928,930,932:操作 922,924,926,928,930,932: Operation
940:流程圖 940: Flow Chart
942,944,946,948,950,952,954:操作 942,944,946,948,950,952,954: Operation
960:流程圖 960: flow chart
962,964,966,968,970:操作 962,964,966,968,970: Operation
1000:流程圖 1000: flow chart
1002,1004,1006,1008:操作 1002, 1004, 1006, 1008: Operation
X31:阻擋層 X31: barrier layer
X31a:第一阻擋層 X31a: the first barrier layer
X31b:第二阻擋層 X31b: second barrier layer
X31c:第一介電層 X31c: first dielectric layer
X31d:第二介電層 X31d: second dielectric layer
X32:記憶體層 X32: Memory layer
X32a:第一記憶體子層 X32a: The first memory sublayer
X32b:第二記憶體子層 X32b: The second memory sublayer
X33:穿隧層 X33: Tunneling layer
X33a:第一穿隧子層 X33a: the first tunneling sublayer
X33b:第二穿隧子層 X33b: the second tunneling sublayer
X8-1,X8-2:複合層 X8-1, X8-2: Composite layer
X81,X82:子層 X81, X82: sub-layer
X83:氣隙 X83: air gap
附圖被併入本文並形成說明書的一部分,其例示了本揭露書之實施例並與說明書一起進一步用以解釋本發明之原理,並使相關領域的技術人員能夠做出和使用本案公開之內容。 The accompanying drawings are incorporated herein and form a part of the specification. They illustrate the embodiments of the disclosure and together with the specification are used to further explain the principles of the present invention, and enable those skilled in the relevant art to make and use the content disclosed in this case .
第1A-1F圖均示出了根據本案一些實施例的3D記憶體的一部分的截面圖。 FIGS. 1A-1F each show a cross-sectional view of a part of a 3D memory according to some embodiments of the present case.
第2A-2G圖示出了根據本案一些實施例在示範性製造過程的不同階段的3D記憶體的結構。 Figures 2A-2G show the structure of the 3D memory at different stages of the exemplary manufacturing process according to some embodiments of the present case.
第3A-3J圖示出了根據本案一些實施例在另一示範性製造過程的不同階段的3D記憶體的結構。 Figures 3A-3J show the structure of the 3D memory at different stages of another exemplary manufacturing process according to some embodiments of the present case.
第4A-4G圖示出了根據本案一些實施例在另一示範性製造過程的不同階段的3D記憶體的結構。 Figures 4A-4G show the structure of the 3D memory at different stages of another exemplary manufacturing process according to some embodiments of the present case.
第5A-5J圖示出了根據本案一些實施例在另一示範性製造過程的不同階段的3D記憶體的結構。 Figures 5A-5J show the structure of the 3D memory at different stages of another exemplary manufacturing process according to some embodiments of the present case.
第6A-6I圖示出了根據本案一些實施例在另一示範性製造過程的不同階段的3D記憶體的結構。 Figures 6A-6I show the structure of the 3D memory at different stages of another exemplary manufacturing process according to some embodiments of the present case.
第7A-7C圖均示出了根據本案一些實施例的阻擋層、記憶體層和穿隧層的截面圖。 FIGS. 7A-7C each show a cross-sectional view of the barrier layer, the memory layer, and the tunnel layer according to some embodiments of the present application.
第8A-8B圖均示出了根據本案一些實施例的閘極到閘極介電層的截面圖。 Figures 8A-8B all show cross-sectional views of the gate-to-gate dielectric layer according to some embodiments of the present case.
第9A圖示出了根據本案一些實施例用於在堆疊結構中形成半導體通道的示範性方法的流程圖。 FIG. 9A shows a flowchart of an exemplary method for forming a semiconductor channel in a stacked structure according to some embodiments of the present application.
第9B-9D圖均示出了根據本案一些實施例在第9A圖的方法之後,用於形成3D 記憶體的示範性方法的流程圖。 Figures 9B-9D all show some embodiments of this case after the method of Figure 9A, used to form 3D A flowchart of an exemplary method of memory.
第10圖示出了根據本案一些實施例用於形成另一3D記憶體的示範性方法的流程圖。 FIG. 10 shows a flowchart of an exemplary method for forming another 3D memory according to some embodiments of the present application.
將參考附圖描述本揭露書之實施例。 The embodiments of this disclosure will be described with reference to the drawings.
儘管討論了具體的配置和設置,但應該理解,這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到,在不脫離本案公開的精神和範圍的情況下,可以使用其他配置和設置。對於相關領域的技術人員顯而易見的是,本案公開的內容還可以用於各種其他應用中。 Although specific configurations and settings are discussed, it should be understood that this is done for illustrative purposes only. Those skilled in the relevant art will recognize that other configurations and settings can be used without departing from the spirit and scope of the disclosure of the case. It is obvious to those skilled in the related art that the content disclosed in this case can also be used in various other applications.
應當注意到,在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性,但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且,這樣的詞語不一定是指代相同的實施例。此外,當結合實施例描述特定特徵、結構或特性時,無論是否明確描述,結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。 It should be noted that references to "one embodiment", "embodiments", "exemplary embodiments", "some embodiments", etc. in the specification indicate that the described embodiments may include specific features, structures, or characteristics, However, each embodiment may not necessarily include the specific feature, structure or characteristic. Moreover, such words do not necessarily refer to the same embodiment. In addition, when a specific feature, structure, or characteristic is described in conjunction with an embodiment, whether it is explicitly described or not, it is within the knowledge of those skilled in the relevant art to implement such a feature, structure, or characteristic in combination with other embodiments.
通常,可以至少部分地從上下文中的用法來理解術語。例如,至少部分取決於上下文,如本文所使用的術語「一或多個」可用於以單數意義描述任何特徵、結構或特性,或可用於以複數意義描述特徵、結構或特徵的組合。類似地,至少部分取決於上下文,諸如「一」、「一個」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外,術語「基於」可以被理解為不一定旨在表達一組排他性的因素,而是可以替代地,同樣至少部分地取決於上下文,允許存在不一定明確描述的其他因素。 Generally, a term can be understood at least in part from its usage in the context. For example, depending at least in part on the context, the term "one or more" as used herein can be used to describe any feature, structure, or characteristic in the singular, or can be used to describe a feature, structure, or combination of features in the plural. Similarly, depending at least in part on the context, terms such as "a", "an" or "the" can also be understood as expressing singular usage or expressing plural usage. In addition, the term "based on" can be understood as not necessarily intended to express an exclusive set of factors, but can instead, also at least partly depend on the context, allowing the existence of other factors that are not necessarily explicitly described.
應當容易理解的是,本揭露書中的「在……上」、「在……上方」和 「在……之上」的含義應以最廣義的方式來解釋,使得「在……上」不僅意味著「直接在某物上」,而且還包括其間具有中間特徵或層的「在某物上」的含義,並且「在……之上」或「在……上方」不僅意味著「在某物之上」或「在某物上方」的含義,而且還可以包括其間沒有中間特徵或層的「在某物之上」或「在某物上方」的含義(即,直接在某物上)。 It should be easy to understand that "on", "above" and "above" in this disclosure book The meaning of "on" should be interpreted in the broadest way, so that "on" not only means "directly on something", but also includes "on something" with intermediate features or layers in between. The meaning of "above" and "above" or "above" not only means "above something" or "above something", but can also include no intermediate features or layers in between The meaning of "above something" or "above something" (ie, directly on something).
此外,為了便於描述,可以在本文使用諸如「在……之下」、「在……下方」、「下」、「在……上方」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的位向之外,空間相對術語旨在涵蓋元件在使用或操作中的不同位向。設備可以以其他的方式來定向(旋轉90度或在其他取向上)並且同樣可以相應地解釋本文中使用的空間相關描述詞。 In addition, for ease of description, spatial relative terms such as "below", "below", "below", "above", "up" and other spatial relative terms can be used in this article to describe as shown in the figure. The relationship between one element or feature of and another (or more) elements or features. In addition to the orientations shown in the drawings, spatially relative terms are intended to cover different orientations of elements in use or operation. The device can be oriented in other ways (rotated by 90 degrees or in other orientations) and the space-related descriptors used herein can also be interpreted accordingly.
如本文所使用的,術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或可以保持未圖案化。此外,基底可以包括各種各樣的半導體材料,例如矽、鍺、砷化鎵、磷化銦等。或者,可以是由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成基底。 As used herein, the term "substrate" refers to a material on which a subsequent layer of material is added. The substrate itself can be patterned. The material added on top of the substrate can be patterned or can remain unpatterned. In addition, the substrate may include various semiconductor materials, such as silicon, germanium, gallium arsenide, indium phosphide, and the like. Alternatively, the substrate may be made of a non-conductive material (such as glass, plastic, or sapphire wafer).
如本文所使用的,術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上方延伸,或者其範圍可以小於下層或上層結構的範圍。此外,層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如,層可以位於連續結構的頂表面和底表面之間的任何一對水平平面之間或在頂表面和底表面處。層可以橫向、垂直和/或沿著錐形表面延伸。基底可以是層,基底可以在其中包括一或多層,和/或基底可以在其上、上方和/或其下具有一或多層。層可以包括多個層。例如,互連層可以包括一或多個導體和接觸部層(其中形成有互連線和/或通孔接觸部)以及一或多個介電層。 As used herein, the term "layer" refers to a portion of a material that includes a region having a thickness. The layer may extend over the entire lower or upper structure, or its range may be smaller than the range of the lower or upper structure. In addition, the layer may be a region of a uniform or non-uniform continuous structure whose thickness is less than that of the continuous structure. For example, the layer may be located between or at any pair of horizontal planes between the top surface and the bottom surface of the continuous structure. The layers can extend laterally, vertically, and/or along a tapered surface. The substrate may be a layer, the substrate may include one or more layers therein, and/or the substrate may have one or more layers on, above, and/or below it. The layer may include multiple layers. For example, the interconnection layer may include one or more conductor and contact layers (in which interconnection lines and/or via contacts are formed) and one or more dielectric layers.
如本文所使用的,術語「標稱/標稱上」是指在產品或製程的設計階段期間設定的部件或製程操作的特性或參數的期望值或目標值、以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製程或公差的輕微變化而引起的。如本文所使用的,術語「大約」表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量值。基於特定的技術節點,術語「大約」可以表示給定量的值,該給定量的值例如在該值的10-30%內變化(例如,值的±10%、±20%或±30%)。 As used herein, the term "nominal/nominal" refers to the expected value or target value of the characteristic or parameter of the component or process operation set during the design phase of the product or process, as well as higher and/or lower than expected value The range of values. The range of values can be caused by slight changes in manufacturing processes or tolerances. As used herein, the term "approximately" refers to a given amount of value that can vary based on the specific technology node associated with the subject semiconductor element. Based on a specific technical node, the term "approximately" can mean a given amount of value, which varies, for example, within 10-30% of the value (for example, ±10%, ±20%, or ±30% of the value) .
如本文所使用的,術語「3D記憶體」是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中稱為「記憶體串」,例如NAND記憶體串)的半導體元件,使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的,術語「垂直/垂直地」表示標稱上垂直於基底的橫向表面。 As used herein, the term "3D memory" refers to a semiconductor device having a vertically oriented string of memory cell transistors (referred to herein as a "memory string", such as a NAND memory string) on a laterally oriented substrate , So that the memory string extends in a vertical direction relative to the substrate. As used herein, the term "vertical/perpendicularly" means a lateral surface that is nominally perpendicular to the substrate.
如本文所使用的,術語「階梯」、「臺階」和「層級」可以互換使用。如本文所使用的,階梯結構是指包括至少兩個水平表面和至少兩個垂直表面的一組表面,使得每個水平表面連接到從水平表面的第一邊緣向上延伸的第一垂直表面,並連接到從水平表面的第二邊緣向下延伸的第二垂直表面。「階梯」是指一組相連表面高度的垂直偏移。 As used herein, the terms "ladder", "step" and "level" can be used interchangeably. As used herein, a stepped structure refers to a set of surfaces including at least two horizontal surfaces and at least two vertical surfaces, such that each horizontal surface is connected to a first vertical surface extending upward from the first edge of the horizontal surface, and It is connected to a second vertical surface extending downward from the second edge of the horizontal surface. "Stair" refers to the vertical offset of the height of a set of connected surfaces.
如本文所使用的,x軸和y軸(垂直於x-z平面)水平延伸並形成水平平面。水平平面基本平行於基底的頂表面。如本文所使用的,z軸垂直延伸,即沿著垂直於水平平面的方向延伸。術語「x軸」和「y軸」可以與「水平方向」互換使用,術語「x-y平面」可以與「水平平面」互換使用,術語「z軸」可以與「垂直方向」互換使用。 As used herein, the x-axis and y-axis (perpendicular to the x-z plane) extend horizontally and form a horizontal plane. The horizontal plane is substantially parallel to the top surface of the substrate. As used herein, the z-axis extends vertically, that is, along a direction perpendicular to the horizontal plane. The terms "x axis" and "y axis" can be used interchangeably with "horizontal direction", the term "x-y plane" can be used interchangeably with "horizontal plane", and the term "z axis" can be used interchangeably with "vertical direction".
隨著3D記憶體為了更高儲存容量而縮小,更多充當3D記憶體的閘電極的導體層被堆疊於指定空間之內的基底上方。相鄰導體層沿垂直方向(即垂直於基底頂表面的方向)之間的間距減小,導致相鄰導體層之間的更薄的閘極 到閘極介電層。常規上,閘極到閘極介電層主要包括氧化矽(SiOX,例如SiO),其絕緣性在很大程度上受到其厚度和相鄰導體層之間膜品質的影響。由於微縮的原因,由氧化矽製成的更薄的閘極到閘極介電層因此可能易受閘極到閘極洩漏甚至擊穿。此外,相鄰導體層之間的減小間距還可能導致電荷損失增大。例如,由於相鄰記憶體單元之間的距離更小,記憶體單元中捕獲的電荷更可能從記憶體單元逃逸並沿著記憶體層(例如,沿其延伸方向)行進。結果,可能影響記憶體層中的資料保持,記憶體單元上的操作(例如,讀取、寫入和/或保存)精度可能會降低。 As 3D memory shrinks for higher storage capacity, more conductor layers that serve as gate electrodes of the 3D memory are stacked on the substrate in a designated space. The spacing between adjacent conductor layers in the vertical direction (ie, the direction perpendicular to the top surface of the substrate) decreases, resulting in a thinner gate-to-gate dielectric layer between adjacent conductor layers. Conventionally, the gate-to-gate dielectric layer mainly includes silicon oxide (SiO X , such as SiO), and its insulation is largely affected by its thickness and the quality of the film between adjacent conductor layers. Due to shrinkage, a thinner gate-to-gate dielectric layer made of silicon oxide may therefore be susceptible to gate-to-gate leakage or even breakdown. In addition, the reduced spacing between adjacent conductor layers may also lead to increased charge loss. For example, because the distance between adjacent memory cells is smaller, the charges trapped in the memory cell are more likely to escape from the memory cell and travel along the memory layer (for example, along the direction in which it extends). As a result, data retention in the memory layer may be affected, and the accuracy of operations (for example, reading, writing, and/or saving) on the memory unit may be reduced.
根據本揭露書的各實施例提供了3D記憶體的結構和製造方法,其解決了與更薄的閘極到閘極介電層相關聯的上述問題。本案的實施例提供了一種在相鄰導體層之間具有至少一個複合層的閘極到閘極介電層。複合層包括至少一個氮氧化矽(SiOXNy,例如SiON)子層。作為高k介電材料,氮氧化矽可以在相鄰導體層之間提供更好的電絕緣。即使在相鄰導體層之間具有更小厚度,閘極到閘極介電層也能夠減小洩漏和耦合的易發性。在一些實施例中,閘極到閘極介電層至少包括相鄰導體層之間的氣隙。在一些實施例中,閘極到閘極介電層包括一對複合層以及兩個複合層之間的氣隙,每個複合層在相鄰導體層的不同導體層上。在一些實施例中,閘極到閘極介電層包括填滿相鄰導體層之間空間的複合層,之間沒有任何氣隙。複合層可以包括至少氮氧化矽子層。在一些實施例中,複合層包括多個子層,其具有至少一個氮氧化矽子層,每個氮氧化矽子層都被氧化矽子層和/或氮化矽子層夾置。例如,複合層可以包括多個交替設置的氮氧化矽子層和氧化矽子層。 Various embodiments according to the present disclosure provide a structure and manufacturing method of a 3D memory, which solves the above-mentioned problems associated with a thinner gate-to-gate dielectric layer. The embodiment of this case provides a gate-to-gate dielectric layer having at least one composite layer between adjacent conductor layers. The composite layer includes at least one silicon oxynitride (SiO X Ny, such as SiON) sub-layer. As a high-k dielectric material, silicon oxynitride can provide better electrical insulation between adjacent conductor layers. Even with a smaller thickness between adjacent conductor layers, the gate-to-gate dielectric layer can reduce the susceptibility to leakage and coupling. In some embodiments, the gate-to-gate dielectric layer includes at least an air gap between adjacent conductor layers. In some embodiments, the gate-to-gate dielectric layer includes a pair of composite layers and an air gap between the two composite layers, each composite layer being on a different conductor layer of an adjacent conductor layer. In some embodiments, the gate-to-gate dielectric layer includes a composite layer that fills the space between adjacent conductor layers without any air gaps between them. The composite layer may include at least a sub-layer of silicon oxynitride. In some embodiments, the composite layer includes a plurality of sub-layers having at least one silicon oxynitride sub-layer, and each silicon oxynitride sub-layer is sandwiched by a silicon oxide sub-layer and/or a silicon nitride sub-layer. For example, the composite layer may include a plurality of silicon oxynitride sub-layers and silicon oxide sub-layers alternately arranged.
而且,為了減少3D記憶體中的電荷損失,在一些實施例中,半導體通道中的記憶體層可以具有「彎折」結構或「截止(cut off)」結構,以在相鄰記憶體單元(例如,導體層)之間生成電荷的屏障。在「彎折」結構中,記憶 體層具有多個第一記憶體部分和多個第二記憶體部分。每個第一記憶體部分部分地圍繞相應導體層,每個第二記憶體部分連接相鄰第一記憶體部分。第一記憶體部分包括垂直部分(例如,垂直延伸)和一對橫向部分(例如,橫向延伸),它們連接在一起以部分圍繞相應導體層的底部。第一記憶體部分和第二記憶體部分因此可以通過交錯方式沿垂直方向延伸,沿垂直方向為記憶體單元(例如,第一記憶體部分)中捕獲的電荷生成屏障。記憶體層的這種結構能夠減小電荷沿垂直方向的損失。在「截止」結構中,與「彎折」結構不同,相鄰導體層之間的第二記憶體部分被去除,使得第一記憶體部分彼此斷開連接。記憶體層的這種結構能夠增強相鄰記憶體單元之間電荷的屏障。 Moreover, in order to reduce the charge loss in the 3D memory, in some embodiments, the memory layer in the semiconductor channel may have a "bend" structure or a "cut off" structure to connect adjacent memory cells (such as , Conductor layer) between the generated charge barrier. In the "bending" structure, memory The bulk layer has a plurality of first memory portions and a plurality of second memory portions. Each first memory part partially surrounds the corresponding conductor layer, and each second memory part connects adjacent first memory parts. The first memory portion includes a vertical portion (e.g., extending vertically) and a pair of lateral portions (e.g., extending laterally), which are connected together to partially surround the bottom of the corresponding conductor layer. Therefore, the first memory portion and the second memory portion can extend in a vertical direction in an interlaced manner, and the vertical direction is a barrier to charge trapped in the memory cell (for example, the first memory portion). This structure of the memory layer can reduce the loss of charge in the vertical direction. In the "cut-off" structure, unlike the "bending" structure, the second memory portion between adjacent conductor layers is removed, so that the first memory portions are disconnected from each other. This structure of the memory layer can enhance the charge barrier between adjacent memory cells.
第1A-1E圖示出了根據本案的3D記憶體的截面圖,每個3D記憶體均具有閘極到閘極介電層。具體而言,第1A圖示出了記憶體101,其具有包括「截止」結構的記憶體層以及在相鄰導體層之間具有氣隙的閘極到閘極介電層。圖1B示出了記憶體102,其具有包括「截止」結構的記憶體層以及在相鄰導體層之間沒有氣隙的閘極到閘極介電層。第1C圖示出了記憶體103,其具有包括「彎折」結構的記憶體層以及在相鄰導體層之間具有氣隙的閘極到閘極介電層。第1D圖示出了記憶體104,其具有包括「彎折」結構的記憶體層以及在相鄰導體層之間沒有氣隙的閘極到閘極介電層。第1E圖示出了記憶體105,其具有沒有「彎折」結構或「截止」結構的記憶體層以及在相鄰導體層之間具有氣隙的閘極到閘極介電層。第1F圖示出了記憶體106,其具有包括「彎折」結構的記憶體層以及具有夾置不同材料的介電層的一對複合層的閘極到閘極介電層。為了描述容易,圖中使用相同的符號來標記第1A-1F圖中的相同或相似部分。
Figures 1A-1E show cross-sectional views of 3D memories according to the present case, each of which has a gate-to-gate dielectric layer. Specifically, FIG. 1A shows a
本揭露書的實施例提供了不同類型的記憶體,該些記憶體被設置成減小導體層之間的洩漏和耦合,並防止被捕獲電荷沿著不希望的方向行進。例如,具有包括「截止」結構的半導體通道和至少包括高k介電材料(例如,氮氧
化矽)子層和氣隙的閘極到閘極介電層的記憶體可以由記憶體101實現。具有包括「彎折」結構的半導體通道和至少包括高k介電材料(例如,氮氧化矽)子層的閘極到閘極介電層的記憶體可以由記憶體103、104和106實現。通過「閘極先製」製造過程形成並具有至少包括高k介電材料(例如,氮氧化矽)子層和氣隙的閘極到閘極介電層的記憶體可以由記憶體101、103和105實現。通過「閘極先製」製造過程形成並具有包括「彎折」結構的半導體通道和至少包括高k介電材料(例如,氮氧化矽)子層和氣隙的閘極到閘極介電層的記憶體可以由記憶體103實現。具有包括「截止」結構的半導體通道和至少包括高k介電材料(例如,氮氧化矽)子層的閘極到閘極介電層的記憶體可以由記憶體101和102實現。下文詳細描述了記憶體的結構和製造過程。
The embodiments of the present disclosure provide different types of memory, which are configured to reduce leakage and coupling between conductor layers and prevent trapped charges from traveling in undesired directions. For example, a semiconductor channel including a "cut-off" structure and at least a high-k dielectric material (e.g., nitrogen oxide
The memory from the gate to the gate dielectric layer of the sublayer and the air gap can be realized by the
如第1A圖所示,記憶體101包括基底10、堆疊於基底10上方的多個導體層18以及均在相鄰導體層18之間並使其絕緣的多個閘極到閘極介電層17。導體層18、基底10和閘極到閘極介電層17可以形成堆疊結構。記憶體101可以包括多個半導體通道14,每個半導體通道都通過堆疊結構垂直延伸(例如,沿垂直於基底10的頂表面的方向或y方向)到基底10中。記憶體101還可以包括多個延伸穿過堆疊結構並進入基底10中的源極結構。每個源極結構可以包括基底10中的摻雜區16、延伸穿過堆疊結構的絕緣結構120,以及在絕緣結構120中延伸並接觸摻雜區16的源極接觸部121。源極接觸部121可以通過摻雜區16和基底10電連接到半導體通道14。
As shown in FIG. 1A, the
基底10可以包括矽(例如,單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、覆矽絕緣體(SOI)和/或任何其他適當材料。在一些實施例中,基底10包括矽。
The
導體層18可以包括導電材料,其包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽(多晶矽)、摻雜矽、矽化物或其任意組合。
The
閘極到閘極介電層17可以包括一或多個複合層以及相鄰導體層18之間的至少一個氣隙。在本揭露書中,用於使堆疊結構中的多個導體層18(例如,從堆疊結構的頂部到底部的所有導體層18)絕緣的多個閘極到閘極介電層17可以被稱為閘極到閘極介電結構。在一些實施例中,閘極到閘極介電層17包括一對複合層17-1和17-2以及複合層17-1和17-2之間的氣隙173。在一些實施例中,複合層17-1和17-2可以形成於相鄰導體層18之間的空間中,並可以在相鄰導體層18的相對表面上。在一些實施例中,複合層,例如17-1或17-2的厚度可以小於大約5nm,例如小於5nm(例如,0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm,下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。在一些實施例中,氣隙173的厚度可以取決於複合層17-1和17-2的厚度以及相鄰導體層18之間的間距。
The gate-
閘極到閘極介電層17可以包括至少一個高k介電材料,例如氮氧化矽的子層。在一些實施例中,根據導體層18的材料,高k介電材料還可以包括氮氧化矽之外的材料。在一些實施例中,每個複合層,例如17-1和17-2可以包括氮氧化矽子層。閘極到閘極介電層17還可以包括其他材料的子層。在一些實施例中,每個複合層,例如17-1和17-2可以至少包括氧化矽子層和/或氮化矽子層。在一些實施例中,每個複合層,例如17-1和17-2,可以包括多個子層,其具有至少一個氮氧化矽子層、至少一個氧化矽子層和至少一個氮化矽子層。在一些實施例中,每個複合層,例如17-1和17-2可以具有被設置為O/ON/O/ON/O的子層堆疊,其中「O」代表氧化矽,「ON」代表氮氧化矽。在一些實施例中,每個複合層,例如17-1和17-2可以具有被設置成O/ON/O/N/O/ON/O的子層堆疊。在一些實施例中,沿著垂直方向,導體層18和形成於導體層18上的複合層(在導體層18的上下表面上)位於垂直部分132-1的端部之間限定的空間中。在一些實施例中,導體層18和相應複合層的總厚度小於垂直部分132-1的端部之間的距離。在一些實施
例中,背離相應垂直部分的橫向部分132-2的端部被相應的閘極到閘極介電層17裸露。例如,該端部可以被相應的閘極到閘極介電層17的氣隙173所裸露。在一些實施例中,與17-1或17-2類似或相同的複合層可以形成於基底10的頂表面上。
The gate-
第8A圖示出了閘極到閘極介電層17的範例性結構。如第8A圖所示,x81代表氧化矽子層,x82代表氮氧化矽子層,x83代表氣隙。其中一相鄰導體層18上的子層x81、x82和x83可以形成複合層x8-1,另一相鄰導體層18上的子層x81、x82和x83可以形成另一複合層x8-2。複合層x8-1、x8-2和氣隙x83可以形成閘極到閘極介電層17。應該指出的是,複合層中子層的數量不應受到本案實施例的限制。在一些實施例中,每個複合層x8-1和x8-2的厚度小於約5nm,例如小於5nm(例如,0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm,下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。
FIG. 8A shows an exemplary structure of the gate-
半導體通道14可以包括沿著從側壁朝向半導體通道14的中心的徑向方向設置的阻擋層131、記憶體層132、穿隧層133、半導體層134和介電芯19。阻擋層131可以包括多個阻擋部分,每個阻擋部分在相應導體層18的底部下方並彼此斷開連接。記憶體層132可以包括多個記憶體部分,每個記憶體部分在相應導體層18的底部下方並部分圍繞相應導體層18。每個記憶體部分可以彼此斷開連接。記憶體部分可以包括垂直部分132-1(例如,沿垂直方向或y方向延伸)和至少一個連接到垂直部分132-1的橫向部分132-2(例如,沿橫向方向或x方向延伸)。在一些實施例中,記憶體部分包括垂直部分132-1和一對橫向部分132-2(例如,均連接到垂直部分132-1的不同端部)。橫向部分132-2的一個端部可以連接到相應垂直部分132-1,橫向部分132-2的另一端部可以背離相應垂直部分132-1(例如,由氣隙172裸露)。記憶體部分可以在相應阻擋部分下方並部分圍繞相應阻擋部分。由氣隙173裸露的穿隧層133可以在相應記憶體部分下方並部分圍繞相應記憶
體部分。
The
阻擋層131可以減少或防止電荷逃逸到導體層18中。阻擋層131可以包括單層結構或多層結構。例如,阻擋層131可以包括第一阻擋層和第二阻擋層。第一阻擋層可以形成於通道孔的側壁上方,第二阻擋層可以形成於第一阻擋層上方。第一阻擋層可以包括介電材料(例如,介電金屬氧化物)。例如,第一阻擋層可以包括具有充分高介電常數(例如,大於7.9)的介電金屬氧化物。第一阻擋層的示例包括AlO、氧化鉿(HfO2)、氧化鑭(LaO2)、氧化釔(Y2O3)、氧化鉭(Ta2O5)、其矽酸鹽、其摻氮化合物和/或其合金。第二阻擋層可以包括與第一阻擋層不同的介電材料。例如,第二阻擋層可以包括氧化矽、氮氧化矽和/或氮化矽。第7A圖示出了與阻擋層131相同或相似的示範性阻擋層x31。如第7A圖中所示,阻擋層x31包括第一阻擋層x31a和第二阻擋層x31b。第一阻擋層x31a可以包括高k介電層,例如AlO。第二阻擋層x31b可以包括多個橫向堆疊的介電層。例如,第二阻擋層x31b可以包括一對第一介電層x31c和第二介電層x31d,其中第二介電層x31d被第一介電層x31c夾置。在一些實施例中,第一介電層x31c包括氧化矽,第二介電層x31d包括氮氧化矽。
The
記憶體層132可以包括電荷捕獲材料並可以形成於阻擋層131上方。記憶體層132可以包括單層結構或多層結構。例如,記憶體層132可以包括導電材料和/或半導體材料,例如鎢、鉬、鉭、鈦、鉑、釕、其合金、其奈米顆粒、其矽化物和/或多晶或非晶半導體材料(例如,多晶矽和非晶矽)。記憶體層132還可以包括一或多種絕緣材料,例如SiN和/或SiON。第7B圖示出了與記憶體層132相同或相似的示範性記憶體層x32。如第7B圖所示,記憶體層x32可以包括多個交替設置的第一記憶體子層x32a和第二記憶體子層x32b。在一些實施例中,第一記憶體子層x32a包括氮化矽,第二記憶體子層x31b包括氮氧化矽。
The
穿隧層133可以包括介電材料,在適當偏壓下可能穿過其間而發生穿
隧現象。穿隧層133可以形成於記憶體層132上方並可以包括單層結構或多層結構。穿隧層133可以包括SiO、SiN、SiON、介電金屬氧化物、介電金屬氮氧化物、介電金屬矽化物和/或其合金。第7C圖示出了與穿隧層133相同或相似的示範性穿隧層x33。如第7C圖所示,穿隧層x33可以包括多個第一穿隧子層x33a和第二穿隧子層x33b。在一些實施例中,第二穿隧子層x33b可以被一對第一穿隧子層x33a夾置。在一些實施例中,第一穿隧子層x33a包括氧化矽,第二穿隧子層x33b包括多層氮氧化矽。
The
半導體層134可以有助於電荷的傳輸並可以形成於穿隧層133上方。半導體層134可以包括一或多種半導體材料,例如單元素半導體材料、III-V族化合物半導體材料、II-VI族化合物半導體材料和/或有機半導體材料。在一些實施例中,半導體層134包括多晶矽層。
The
介電芯19可以包括適當的介電材料並能夠填滿由半導體層134圍繞的空間。在一些實施例中,介電芯19包括氧化矽(例如,純度足夠高的氧化矽)。
The
摻雜區16可以形成於基底10中,接觸源極接觸部121。可通過絕緣結構120將源極接觸部121與導體層18絕緣。源極接觸部121可以包括可用作源電極的任何適當導電材料,摻雜區16可以包括形成於基底10中並與基底10極性相反的適當摻雜的(例如,P型或N型)半導體區。在一些實施例中,源極接觸部121包括摻雜多晶矽、銅、鋁、鈷、摻雜矽、矽化物和鎢中的一或多種材料。在一些實施例中,摻雜區16包括摻雜矽。在一些實施例中,絕緣結構120包括氧化矽。
The doped
第1B圖示出了根據一些實施例的記憶體102的截面圖。與記憶體101不同的是,閘極到閘極介電層17在相鄰導體層18之間沒有氣隙,並利用複合層填滿相鄰導體層18之間的空間。在一些實施例中,絕緣結構120使源極接觸部121與導體層18和閘極到閘極介電層17絕緣。在一些實施例中,橫向部分132-2的端部、阻擋層131的裸露部分和穿隧層133的裸露部分被閘極到閘極介電層17覆蓋。
在一些實施例中,複合層填滿基底10和最接近基底10的導體層18之間的空間。第8B圖示出了複合層的示範性結構。如第8B圖所示,複合層可以包括多個子層,其中至少一子層包括氮氧化矽。在一些實施例中,至少一子層包括氮氧化矽,至少一子層包括氧化矽。在一些實施例中,至少一子層包括氮氧化矽,至少一子層包括氧化矽,且至少一子層包括氮化矽。在一些實施例中,x81代表氧化矽,x82代表氮氧化矽,複合層包括多個交替設置的氮氧化矽和氧化矽子層。在一些實施例中,每種材料子層的數量和每個子層的厚度可以與例如複合層總厚度(例如,相鄰導體層18之間的間距)和/或製造過程相關聯,並且不應受到本案實施例的限制。
FIG. 1B shows a cross-sectional view of the
第1C圖示出了根據一些實施例的記憶體103的截面圖。與記憶體101不同的是,阻擋層131和記憶體層132沿著水平方向和垂直方向一致地延伸。記憶體層132可以包括第一記憶體部分132a以及連接到相鄰第一記憶體部分132a的第二記憶體部分132b,第一記憶體部分132a在相應導體層18的底部以及相應導體層18上的複合層的下方並部分圍繞它們。如第1C圖所示,阻擋層131可以在記憶體層132上方,並且可以相應地在相應導體層18底部和相應導體層18上的複合層下方並部分圍繞它們。阻擋層131的橫向部分可以橫向接觸複合層。第一記憶體部分132a可以包括垂直部分132a-1和至少一個橫向部分132a-2。在一些實施例中,第一部分可以包括垂直部分132a-1和一對橫向部分132a-2。在一些實施例中,第二記憶體部分132b垂直地延伸。如第1C圖所示,記憶體層132的第二記憶體部分132b和垂直部分132a-1可以沿垂直方向交錯。在一些實施例中,複合層,例如17-1或17-2的厚度可以小於大約5nm,例如小於5nm(例如,0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm,下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。閘極到閘極介電層17和複合層17-1和17-2的詳細描述可以參考記憶體101中的閘極到閘極介電層17和複合層
17-1和17-2的描述,於此不再重述。
FIG. 1C shows a cross-sectional view of the
第1D圖示出了根據一些實施例的記憶體104的截面圖。與記憶體103不同的是,閘極到閘極介電層17在相鄰導體層18之間沒有氣隙,並利用複合層填滿相鄰導體層18之間的空間。在一些實施例中,複合層填滿基底10和最接近基底10的導體層18之間的空間。閘極到閘極介電層17和複合層的結構和材料的詳細描述可以參考記憶體102中的閘極到閘極介電層17和複合層17的描述,於此不再重述。
Figure 1D shows a cross-sectional view of the
第1E圖示出了根據一些實施例的記憶體105的截面圖。與記憶體101和103不同的是,記憶體105包括半導體通道14,其中阻擋層131、記憶體層132、穿隧層133和半導體層134均沿著垂直方向連續延伸。在一些實施例中,複合層,例如17-1或17-2的厚度可以小於大約5nm,例如小於5nm(例如,0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm,下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。閘極到閘極介電層17的詳細描述可以參考記憶體101的描述,於此不再重述。
Figure 1E shows a cross-sectional view of the
第1F圖示出了根據一些實施例的記憶體106的截面圖。與記憶體104不同的是,記憶體106包括由一對複合層17-1和17-2夾置的介電層170,其中介電層170包括與複合層17-1和17-2的材料不同的材料。在一些實施例中,介電層170包括氮化矽。黏合層124可選擇性地包括鈦和/或氧化鈦,形成於導體層18和閘極到閘極介電層17之間。在一些實施例中,複合層,例如17-1或17-2的厚度可以小於大約5nm,例如小於5nm(例如,0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm,下端由這些值中的任一個限定的任何範圍、或者在由這些值中的任何兩個限定的任何範圍內)。複合層17-1和17-2的結構和材料的詳細描述可以參考記憶體101中的複合層17-1和17-2的描述,於此不再重述。
Figure 1F shows a cross-sectional view of the
第2A-2G圖示出了根據一些實施例用於形成堆疊結構的方法,該堆疊
結構具有包括「彎折」結構的半導體通道。第2G圖中所示的結構200可以被用作基礎結構以形成記憶體101-104。第9A圖示出了第2A-2G圖中所示的製程900的流程圖。
Figures 2A-2G show a method for forming a stacked structure according to some embodiments, the stacked
The structure has a semiconductor channel including a "bent" structure. The
參考第9A圖,製程一開始,在堆疊結構中形成初始通道孔,該堆疊結構在基底上方具有多個交替設置的第一層和第二層(操作902)。第2A圖和第2B圖示出了對應的結構。 Referring to FIG. 9A, at the beginning of the process, an initial via hole is formed in a stacked structure having a plurality of first and second layers alternately arranged above the substrate (operation 902). Figures 2A and 2B show the corresponding structures.
如第2A圖所示,在基底20上方形成具有多個交替設置的第一層211和第二層212的堆疊結構21。基底20的材料可以參考基底10的描述,於此不再重述。在一些實施例中,基底20包括矽(N型矽)。
As shown in FIG. 2A, a
堆疊結構21可以提供用於形成3D記憶體的製造基礎。接下來可以在堆疊結構21中形成包括半導體通道和相關結構/部分的記憶體串(例如,NAND記憶體串)。在一些實施例中,堆疊結構21包括在基底20上方垂直堆疊的多個第一層211/第二層212對,形成階梯結構。每個第一層211/第二層212對可以包括一個第一層211和一個第二層212,並能夠形成階梯/層級結構。也就是說,堆疊結構21可以包括沿垂直方向交互堆疊的第一層211和第二層212。堆疊結構21中第一層211/第二層212對的數量(例如,32、64、96或128)可以設定3D記憶體中記憶體單元的數量。
The stacked
第一層211可以均具有相同的厚度或不同的厚度。類似地,第二層212可以均具有相同的厚度或具有不同的厚度。第二層212可以包括與第一層211的材料不同的任何適當材料,使得蝕刻劑(例如,在後續製程中使用以去除第一層211)在第一層211上比第二層212能夠具有更高蝕刻速率。亦即,蝕刻劑能夠相對於第二層212選擇性地蝕刻第一層211。在一些實施例中,第一層211能夠包括犧牲材料,第二層212能夠包括導體材料。在一些實施例中,第一層211能夠包括犧牲材料,第二層212能夠包括另一種犧牲材料。第一層211和第二層212的材料
的具體選擇應當由製程(例如,閘極先製製程或閘極後製製程)決定並且下面將詳細解釋。
The
例如,可以通過在垂直和橫向方向反復蝕刻多個第一材料層/第二材料層對的介電堆疊體,來形成堆疊結構21。第一材料層/第二材料層對的蝕刻可以包括反復蝕刻/修整介電堆疊體上方的蝕刻遮罩(例如,光阻層)以裸露要蝕刻的第一材料層/第二材料層對的部分,以及使用適當的蝕刻製程蝕刻/去除裸露的部分。可以使用任何適當的蝕刻製程,例如濕蝕刻和/或乾蝕刻來進行蝕刻遮罩和絕緣材料層/犧牲材料層對的蝕刻。在一些實施例中,蝕刻包括乾蝕刻,例如,感應耦合電漿(ICP)蝕刻和/或反應性離子蝕刻(RIE)。
For example, the stacked
可以在堆疊結構21中形成初始通道孔22。在一些實施例中,初始通道孔22從堆疊結構21的頂表面延伸到基底20。在一些實施例中,初始通道孔22的底部部分裸露基底20。初始通道孔22可以通過任何適當的製程形成。例如,可以在堆疊結構21上方形成圖案化的光阻層。圖案化光阻層能夠裸露堆疊結構21中用於形成初始通道孔22的部分。可以執行適當的蝕刻製程以去除堆疊結構21的該部分,直到裸露基底20。蝕刻製程可以包括乾蝕刻製程。
The
參考第9A圖,在形成初始通道孔之後,通過去除初始通道孔的側壁上每個第一層的一部分以在第二層的側表面和相鄰的第一層的側表面之間形成偏移,從而形成通道孔(操作904)。第2C圖示出了對應結構。 Referring to FIG. 9A, after the initial channel hole is formed, a portion of each first layer is removed from the side wall of the initial channel hole to form an offset between the side surface of the second layer and the side surface of the adjacent first layer , Thereby forming a channel hole (operation 904). Figure 2C shows the corresponding structure.
如第2C圖中所示,可以去除初始通道孔22的側壁上的每個第一層211的一部分以形成通道孔222。為了容易描述,第一層211(或第二層212)面對初始通道孔22或通道孔222的表面被稱為第一層211(或第二層212)的側表面。在一些實施例中,可以在第一層211的側表面上形成偏移224。第一層211的被去除部分(例如,沿橫向方向或x方向)的尺度或厚度可以是允許在第二層212和第一層211的側表面之間形成偏移的任何適當值。在一些實施例中,第二層212的側表
面沿通道孔222的側壁形成突出。可以執行任何適當的選擇性蝕刻製程(例如,凹陷蝕刻)來形成偏移224。在一些實施例中,選擇性蝕刻製程在第一層211上相對於第二層212具有高的蝕刻選擇性,對第二層212造成很少或不造成損傷。可以執行濕蝕刻和/或乾蝕刻作為選擇性蝕刻製程。在一些實施例中,執行RIE作為選擇性蝕刻製程。
As shown in FIG. 2C, a part of each
參考第9A圖,在形成通道孔之後,形成通道形成結構,以填滿通道孔,並形成半導體通道(操作906)。第2D-2F圖示出了對應結構。 Referring to FIG. 9A, after forming the channel hole, a channel forming structure is formed to fill the channel hole and form a semiconductor channel (operation 906). Figures 2D-2F show the corresponding structure.
如第2D-2F圖所示,可以通過利用通道形成結構填充通道孔222來形成半導體通道24。通道形成結構可以包括沿通道孔222的側壁沉積的阻擋層231、阻擋層上方的記憶體層232、阻擋層上方的穿隧層233、穿隧層上方的半導體層234,以及填滿通道孔222的介電芯29。每個這些層都可以分別與第1A圖中所示的阻擋層131、記憶體層132、穿隧層133、半導體層134和介電芯19相同或相似。因此本文不重複這些層的材料詳細描述。
As shown in FIGS. 2D-2F, the
如第2D圖中所示,在一些實施例中,在通道孔222中沿著從側壁朝向通道孔222中心的徑向方向依次沉積阻擋材料層、記憶體材料層和穿隧材料層。阻擋材料層、記憶體材料層和穿隧材料層的材料可以參考阻擋層131、記憶體層132和穿隧層133的描述,於此不再重述。阻擋材料層可以通過適當沉積方法形成,例如,化學氣相沉積(CVD)、原子層沉積(ALD)、脈衝雷射沉積(PLD)、低壓CVD(LPCVD)和/或液體源噴霧化學沉積。可以通過任何適當的沉積方法,例如CVD、ALD和物理氣相沉積(PVD)形成記憶體材料層。可以通過適當的沉積方法,例如CVD、ALD和/或PVD形成穿隧材料層。可以執行凹陷蝕刻製程,例如乾蝕刻,以去除阻擋材料層、記憶體材料層和穿隧材料層在通道孔222底部的部分,以裸露基底20。然後可以相應地形成阻擋層231、記憶體層232和穿隧層233。
As shown in FIG. 2D, in some embodiments, a barrier material layer, a memory material layer, and a tunneling material layer are sequentially deposited in the
如第2E圖和第2F圖所示,在穿隧層233和基底20上方沉積半導體層234,在半導體層234上方沉積介電芯29,以填滿通道孔222中空間的剩餘部分,形成半導體通道24。可以通過任何適當的沉積方法,例如LPCVD、ALD和/或金屬有機物化學氣相沉積(MOCVD)來形成半導體層234。在一些實施例中,介電芯29包括SiO(例如,充分高純度的SiO),並可以通過任何適當沉積方法,例如CVD、LPCVD、ALD和/或PVD形成。
As shown in Figures 2E and 2F, a
返回參考第9A圖,在形成半導體通道之後,在堆疊結構中形成第一初始縫隙開口(操作908)。第2G圖示出了對應結構200。
Referring back to FIG. 9A, after forming the semiconductor channel, a first initial slit opening is formed in the stacked structure (operation 908). FIG. 2G shows the
如第2G圖所示,形成第一初始縫隙開口25以延伸通過堆疊結構並裸露基底20。可以執行適當的蝕刻製程,例如乾蝕刻製程,以形成第一初始縫隙開口25。
As shown in FIG. 2G, a first initial slit opening 25 is formed to extend through the stack structure and expose the
第3A-3J圖示出了根據一些實施例,基於結構200形成記憶體103和104的「閘極先製」方法。具體而言,第3A、3C、3E、3G和3I圖示出了基於結構200形成記憶體103的製程,第3B、3D、3F、3H和3J圖示出了基於結構200形成記憶體104的製程。在「閘極先製」方法中,第一層211包括犧牲材料,第二層212包括用於接下來形成導體層18的導體材料。在一些實施例中,第二層212包括多晶矽。第9B圖示出了第3A-3J圖中所示的形成記憶體103和104的製程920的流程圖。
Figures 3A-3J show a "gate first" method of forming
如第9B圖所示,製程一開始,去除多個第一層(操作922),並在相鄰導體層之間形成閘極到閘極介電層(操作924)。從第一初始縫隙開口形成第二初始縫隙開口。第3A圖和第3B圖分別示出了對應的結構。在一些實施例中,執行等向性蝕刻製程(例如,濕蝕刻)以去除第一層211並裸露阻擋層231和基底20。可以通過去除第一層211形成多個橫向凹陷。
As shown in FIG. 9B, at the beginning of the process, a plurality of first layers are removed (operation 922), and a gate-to-gate dielectric layer is formed between adjacent conductor layers (operation 924). A second initial slit opening is formed from the first initial slit opening. Figures 3A and 3B respectively show the corresponding structures. In some embodiments, an isotropic etching process (for example, wet etching) is performed to remove the
如第3A圖所示,可以執行氧化反應和/或氮化反應以從與反應物反應的第二層212的一部分形成複合層。第二層212未反應的部分可以形成導體層38,
導體層可以充當記憶體103的閘電極。第二層212的反應部分可以形成覆蓋導體層38的複合層37-1或37-2(例如,類似於或相同於17-1或17-2)。複合層可以從第二層212的頂部/上表面並從第二層212的底部/下表面形成。可以在相鄰導體層38上的複合層37-1和37-2之間形成氣隙373。在一些實施例中,彼此相對並在相鄰導體層38和其間的氣隙373上的一對複合層(例如,37-1和37-2)可以形成閘極到閘極介電層37,與第1A圖和第1C圖所示的閘極到閘極介電層17相似或相同。在一些實施例中,也可以在第二層212的側表面(例如,第一初始縫隙開口25的側壁)上形成複合層(例如,37-1或37-2),從第一初始縫隙開口25形成第二初始縫隙開口35A。
As shown in FIG. 3A, an oxidation reaction and/or a nitridation reaction may be performed to form a composite layer from a portion of the
在一些實施例中,通過經由第一初始縫隙開口25和橫向凹陷氧化和/或氮化第二層212來形成多個閘極到閘極介電層37。在一些實施例中,為了形成多個閘極到閘極介電層37,控制氧擴散濃度和/或氮擴散濃度,使得每個閘極到閘極介電層37包括至少一個氮氧化矽子層。在一些實施例中,每個複合層(例如37-1或37-2)至少包括氮氧化矽子層。在一些實施例中,控制氧和/或氮擴散濃度,使得每個閘極到閘極介電層37能夠具有第1A圖所述的結構。例如,每個閘極到閘極介電層37包括一對複合層(例如,37-1和37-2),每個均包括多個交替設置的氮氧化矽子層和氧化矽子層。每個複合層的具體結構不應受到本案實施例的限制。在一些實施例中,可以通過氧化和/或氮化反應在基底20上方形成複合層。
In some embodiments, multiple gate-to-gate dielectric layers 37 are formed by oxidizing and/or nitriding the
與從第二層212的部分形成閘極到閘極介電層37的製程不同,如第3B圖所示,可以通過沉積介電材料以填滿橫向凹陷並執行氧化反應和/或氮化反應以在每個閘極到閘極介電層37中形成至少一個氮氧化矽子層,來形成閘極到閘極介電層37。可以通過橫向凹陷和第一初始縫隙開口25執行該製程。在一些實施例中,可以通過適當沉積方法,例如,CVD、ALD和/或PVD,沉積介電材料,
例如,氧化矽或氮化矽,以填滿橫向凹陷。可以在相鄰第二層212之間沉積的介電材料上執行氧化反應和/或氮化反應,以形成閘極到閘極介電層37,其包括具有至少一個氮氧化矽子層的複合層。在一些實施例中,每個複合層至少包括氮氧化矽子層。在一些實施例中,控制氧和/或氮擴散濃度,使得每個閘極到閘極介電層37能夠具有第1B圖所述的結構。例如,每個閘極到閘極介電層37包括複合層,複合層具有多個交替設置的氮氧化矽和氧化矽子層。在相鄰第二層212之間不形成氣隙。在一些實施例中,閘極到閘極介電層37覆蓋阻擋層231。每個複合層的具體結構不應受到本案實施例的限制。在一些實施例中,第二層212形成導體層38。在一些實施例中,可以在沉積介電材料之前在第二層212上形成黏合層(未示出)。在一些實施例中,也可以在第二層212的側表面(例如,第一初始縫隙開口25的側壁)上形成複合層,從第一初始縫隙開口25形成第二初始縫隙開口35B。在一些實施例中,可以通過氧化和/或氮化反應在基底20上方形成複合層。
Unlike the process of forming a gate electrode from a portion of the
返回參考第9B圖,在形成閘極到閘極介電層之後,可以在基底中,在第二初始縫隙開口底部形成摻雜區(操作926)。第3C圖和第3D圖示出了對應的結構。 Referring back to FIG. 9B, after the gate-to-gate dielectric layer is formed, a doped region may be formed at the bottom of the second initial gap opening in the substrate (operation 926). Figures 3C and 3D show the corresponding structures.
如第3C圖和第3D圖所示,可以在基底20中在第二初始縫隙開口(例如,第3C圖中的35A和第3D圖中的35B)的底部形成摻雜區36。可以執行適當的摻雜製程,例如離子佈植,以形成摻雜區36。在一些實施例中,去除複合層在第二初始縫隙開口(例如,35A和35B)底部的部分以在摻雜製程之前裸露基底20。在一些實施例中,保留複合層在第二初始縫隙開口(例如,35A和35B)底部的部分。
As shown in FIG. 3C and FIG. 3D, a doped
返回參考第9B圖,在形成摻雜區之後,從第二初始縫隙開口形成縫隙開口(操作928)。第3E圖和第3F圖示出了對應的結構。 Referring back to FIG. 9B, after forming the doped region, a slit opening is formed from the second initial slit opening (operation 928). Figures 3E and 3F show the corresponding structures.
如第3E圖和第3F圖所示,從相應的第二初始縫隙開口(例如,第3C
圖中的35A和第3D圖中的35B)形成縫隙開口(例如,第3E圖中的350A和第3F圖中的350B)。在一些實施例中,執行凹陷蝕刻以從導體層38的側表面去除任何凹陷材料,形成縫隙開口350A/350B。在一些實施例中,也可以蝕刻並去除基底20上方在第二初始縫隙開口35A/35B底部的剩餘材料(例如,複合層的材料)。縫隙開口350A/350B的側壁可以裸露導體層38。在一些實施例中,縫隙開口350A的側壁裸露氣隙373。在一些實施例中,縫隙開口350A/350B的側壁還會裸露閘極到閘極介電層37。
As shown in Figures 3E and 3F, from the corresponding second initial slit opening (for example, the
回到參考第9B圖,在縫隙開口中形成絕緣結構(操作930)。第3G圖和第3H圖示出了對應的結構。 Referring back to FIG. 9B, an insulating structure is formed in the slit opening (operation 930). Figures 3G and 3H show the corresponding structures.
如第3G圖和第3H圖所示,可以在相應縫隙開口(例如,第3G圖中的350A和第3H圖中的350B)形成絕緣結構(例如,第3G圖中的320A和第3H圖中的320B)。在一些實施例中,在相應縫隙開口350A/350B的側壁上方形成絕緣結構320A/320B並在相應縫隙開口350A/350B底部處裸露基底20(例如,或摻雜區36)。在一些實施例中,絕緣結構320A/320B包括介電材料,例如氧化矽,並通過適當的沉積製程,例如CVD、ALD、LPCVD和/或PVD沉積。在一些實施例中,執行凹陷蝕刻(例如,乾蝕刻和/或濕蝕刻)以去除縫隙開口350A/350B底部處任何剩餘的材料(例如,在形成絕緣結構320A/320B期間沉積的材料),以裸露出基底20(例如,或者摻雜區36)。
As shown in Figures 3G and 3H, insulating structures can be formed in the corresponding slit openings (for example, 350A in Figure 3G and 350B in Figure 3H) (for example, 320A in Figure 3G and 320A in Figure 3H). 320B). In some embodiments, the insulating
回到參考第9B圖,在形成絕緣結構之後,在絕緣結構中形成源極接觸部(操作932)。第3I圖和第3J圖示出了對應的結構。 Referring back to FIG. 9B, after the insulating structure is formed, a source contact is formed in the insulating structure (operation 932). Figures 3I and 3J show the corresponding structures.
如第3I圖和第3J圖所示,可以在絕緣結構320A/320B中沉積適當的導電材料以形成相應的源極接觸部321。可以使用任何適當的沉積方法以形成源極接觸部321。例如,可以通過CVD、ALD和/或PVD形成源極接觸部321。在一些實施例中,源極接觸部321包括鎢並通過CVD沉積。在一些實施例中,源極接觸部
321A、摻雜區36和相應的絕緣結構320A/320B形成源極結構。可以執行適當的平面化製程(例如,凹陷蝕刻和/或化學機械拋光)以使堆疊結構的頂表面平坦化,例如,使源極結構、半導體通道24和/或閘極到閘極介電層37平坦化。
As shown in FIG. 31 and FIG. 3J, appropriate conductive materials may be deposited in the insulating
第4A-4G圖示出了根據一些實施例,基於結構200形成記憶體101和102的「閘極先製」方法。具體而言,第4A、4B、4D和4F圖示出了基於結構200形成記憶體101的製程,第4A、4C、4E和4G圖示出了基於結構200形成記憶體102的製程。在「閘極先製」方法中,第一層211包括犧牲材料,第二層212包括用於接下來形成導體層18的導體材料。在一些實施例中,第二層212包括多晶矽。第9C圖示出了第4A-4G圖中所示的形成記憶體101和102的製程的流程圖940。
Figures 4A-4G show a "gate-first" method of forming
如第9C圖所示,製程一開始,去除多個第一層(操作942),並形成在每個第二層底部下方具有記憶體部分的記憶體層(操作944)。記憶體部分彼此斷開連接。第4A圖示出了對應結構。在一些實施例中,執行等向性蝕刻製程(例如,濕蝕刻)以去除第一層(例如,211),形成多個橫向凹陷,橫向凹陷裸露阻擋層(例如,231)和基底(例如,20)。 As shown in FIG. 9C, at the beginning of the process, a plurality of first layers are removed (operation 942), and a memory layer with a memory portion under the bottom of each second layer is formed (operation 944). The memory parts are disconnected from each other. Figure 4A shows the corresponding structure. In some embodiments, an isotropic etching process (e.g., wet etching) is performed to remove the first layer (e.g., 211), to form a plurality of lateral recesses, and the lateral recesses expose the barrier layer (e.g., 231) and the substrate (e.g., 20).
如第4A圖所示,形成阻擋層431,阻擋層具有多個阻擋部分,每個部分在相應第二層212的底部下方並彼此斷開連接。而且,形成記憶體層432,記憶體層具有多個記憶體部分,每個部分都在相應阻擋部分下方。每個記憶體部分可以包括垂直部分432-1和連接到垂直部分432-1的至少一個橫向部分432-2。在一些實施例中,每個記憶體部分包括連接到相應垂直部分432-1不同端部的一對橫向部分432-2。每個記憶體部分可以圍繞相應第二層212底部下方的相應阻擋部分,並可以沿著垂直方向彼此斷開連接。在記憶體層432下方並部分圍繞記憶體層432的穿隧層433也被形成為沿著垂直方向一致地延伸。在一些實施例中,可以在相鄰第二層212之間裸露穿隧層433。
As shown in FIG. 4A, a
可以在結構200上執行適當的蝕刻製程(例如,濕蝕刻)以從第一初
始縫隙開口25和橫向凹陷去除半導體通道24的部分。在一些實施例中,至少去除第二記憶體部分232b以裸露第一記憶體部分232a的橫向部分232a-2。第一記憶體部分232a可以完全或部分保留以形成記憶體部分。根據蝕刻製程,橫向部分232-2可以被過度蝕刻,橫向部分232a-2的長度可以在不同應用中沿橫向變化。在一些實施例中,也可以在蝕刻製程期間去除阻擋層231和穿隧層233的部分。可以形成彼此斷開連接並在記憶體部分上方的阻擋部分。在形成記憶體部分之後,半導體通道24可以形成半導體通道44。
An appropriate etching process (for example, wet etching) can be performed on the
返回參考第9C圖,在相鄰導體層之間形成閘極到閘極介電層,並形成第二初始縫隙開口(操作946)。而且,在基底中在第二初始縫隙開口底部處形成摻雜區(操作948)。第4B圖和第4C圖分別示出了對應的結構。 Referring back to FIG. 9C, a gate-to-gate dielectric layer is formed between adjacent conductor layers, and a second initial gap opening is formed (operation 946). Also, a doped region is formed at the bottom of the second initial slit opening in the substrate (operation 948). Figures 4B and 4C respectively show the corresponding structures.
第4B圖示出了具有氣隙的閘極到閘極介電層47。如第4B圖所示,可以在堆疊結構中形成閘極到閘極介電層47、導體層48、第二初始開口45A和摻雜區46。在一些實施例中,閘極到閘極介電層47包括一對複合層47-1和47-2以及複合層47-1和47-2之間的氣隙473。形成這些結構的製程可以參考第3A圖和第3C圖中所示形成閘極到閘極介電層37、導體層38、第二初始縫隙開口35A和摻雜區36的製造過程,於此不再重述。
Figure 4B shows a gate-
第4C圖示出了沒有氣隙的閘極到閘極介電層47。如第4C圖所示,可以在堆疊結構中形成閘極到閘極介電層47、導體層48、第二初始開口45B和摻雜區46。在一些實施例中,閘極到閘極介電層47包括填滿相鄰導體層48之間空間的複合層。在一些實施例中,閘極到閘極介電層47覆蓋阻擋層431、記憶體層432和穿隧層433的裸露部分。形成這些結構的製造過程可以參考第3B圖和第3D圖中所示形成閘極到閘極介電層37、導體層38、第二初始縫隙開口35B和摻雜區36的製造過程,於此不再重述。
Figure 4C shows the gate-
回到第9C圖,在形成摻雜區和閘極到閘極介電層之後,從第二初始 縫隙開口形成縫隙開口(操作950)並在縫隙開口中形成絕緣結構(操作952)。第4D圖和第4E圖分別示出了對應的結構。 Returning to Figure 9C, after forming the doped region and the gate-to-gate dielectric layer, from the second initial The slit opening forms a slit opening (operation 950) and an insulating structure is formed in the slit opening (operation 952). Figure 4D and Figure 4E respectively show the corresponding structures.
如第4D圖和第4E圖所示,可以形成縫隙開口(例如,第4D圖中的450A和第4E圖中的450B)和絕緣結構(例如,第4D圖中的420A和第4E圖中的420B)。形成縫隙開口450A和絕緣結構420A的製造過程可以參考第3E圖和第3G圖中形成縫隙開口350A和絕緣結構320A的製程,形成縫隙開口450B和絕緣結構420B的製程可以參考第3F圖和第3H圖中形成縫隙開口350B和絕緣結構320B的製程,於此不再重述詳情。
As shown in Figs. 4D and 4E, slit openings (for example, 450A in Fig. 4D and 450B in Fig. 4E) and insulating structures (for example, 420A in Fig. 4D and 450B in Fig. 4E) can be formed 420B). The manufacturing process of forming the slit opening 450A and the insulating
返回參考第9C圖,在形成縫隙開口和絕緣結構之後,在絕緣結構中形成源極接觸部(操作954)。第4F圖和第4G圖分別示出了對應的結構。 Referring back to FIG. 9C, after forming the slit opening and the insulating structure, a source contact is formed in the insulating structure (operation 954). Figures 4F and 4G respectively show the corresponding structures.
如第4F圖和第4G圖所示,在相應的絕緣結構(例如,第4F圖中的420A和第4G圖中的420B)中形成源極接觸部421,接觸相應的摻雜區46。用於形成源極接觸部421的製程可以參考第3I圖和第3J圖中所示的形成源極接觸部321的製程。於此不再重述詳情。
As shown in FIGS. 4F and 4G, a
第5A-5D、5E和5I圖示出了根據一些實施例,形成在閘極到閘極介電層中具有氣隙的記憶體105的「閘極先製」方法。第5A-5D、5F和5J圖示出了根據一些實施例,形成在閘極到閘極介電層中沒有氣隙的記憶體的「閘極先製」方法。第10圖示出了第5A-5J圖所示的製程的流程圖1000。
Figures 5A-5D, 5E, and 5I illustrate a "gate-first" method of forming a
製程一開始,在堆疊結構中形成半導體通道(操作1002)。第5A-5C圖示出了對應結構。 At the beginning of the process, a semiconductor channel is formed in the stacked structure (operation 1002). Figures 5A-5C show the corresponding structure.
如第5A-5C圖中所示,可以在基底50上方的堆疊結構51中形成半導體通道54。如第5A圖所示,堆疊結構51可以包括形成多個階梯的多個交替設置的第一層511和第二層512,其中每個第一層511/第二層512形成階梯/層級結構。第一層511可以包括犧牲材料,第二層512可以包括用於形成導體層的導體材料,導
體層接下來充當記憶體的閘電極。基底50的材料、形成堆疊結構51的材料和製程的詳細描述可以參考第2A圖中的基底20和堆疊結構21的描述,於此不再重述。在一些實施例中,基底50包括矽,第一層511包括氮化矽和/或氧化矽,第二層512包括多晶矽。
As shown in FIGS. 5A-5C, a
如第5A圖所示,可以將通道孔52形成為垂直延伸穿過堆疊結構51。形成通道孔52的製程可以與形成初始通道孔22的製程相似或相同(例如,如第2B圖所示)。與形成第2C圖所示的通道孔222不同的是,在通道孔52中的第一層511和第二層512的側表面之間不形成偏移。亦即,第一層511和第二層512的側表面可以沿垂直方向共面。可以在通道孔52的側壁上方相繼沉積阻擋材料層531m、記憶體材料層532m和穿隧材料層533m。形成這些材料層的材料和沉積製程可以參考第2D圖中所示的阻擋材料層、記憶體材料層和穿隧材料的材料和沉積製程,這裡不再重複。
As shown in FIG. 5A, the
如第5B圖所示,可以去除阻擋材料層531m、記憶體材料層532m和穿隧材料層533m的部分以裸露基底50。可以執行類似於第2D圖所示蝕刻製程的蝕刻製程,並可以形成阻擋層531、記憶體層532和穿隧層533。
As shown in FIG. 5B, portions of the
如第5C圖所示,可以相繼沉積半導體層534和介電芯59以填滿通道孔52並形成半導體通道54。形成半導體層534和介電芯的材料和沉積製程可以參考形成第2E圖和第2F圖中所示的形成半導體層234和介電芯29的材料和沉積製程的描述,於此不再重述。
As shown in FIG. 5C, the
返回參考第10圖,在形成半導體通道之後,在相鄰導體層之間形成閘極到閘極介電層,並形成第二初始縫隙開口(操作1004)。第5D圖和第5E圖示出了具有包括氣隙的閘極到閘極介電層的對應結構。第5D圖和第5F圖示出了具有無氣隙的閘極到閘極介電層的對應結構。 Referring back to FIG. 10, after forming the semiconductor channel, a gate-to-gate dielectric layer is formed between adjacent conductor layers, and a second initial gap opening is formed (operation 1004). Figures 5D and 5E show corresponding structures with gate-to-gate dielectric layers including air gaps. Figures 5D and 5F show a corresponding structure with a gate-to-gate dielectric layer with no air gap.
如第5D圖所示,可以將第一初始縫隙開口55形成為垂直延伸穿過堆
疊結構,可以通過第一初始縫隙開口55去除第一層511以形成多個橫向凹陷。第一初始縫隙開口55的形成可以參考第2G圖所示的第一初始縫隙開口25的形成,橫向凹陷的形成可以參考第3A圖所示橫向凹陷的形成。在一些實施例中,在橫向凹陷中裸露阻擋層531的部分。於此不再重述詳情。
As shown in Figure 5D, the first initial slit opening 55 may be formed to extend vertically through the stack.
In the stacked structure, the
第5E圖示出了從第5D圖所示結構形成的結構。在一些實施例中,如第5E圖所示,可以形成閘極到閘極介電層57和第二初始縫隙開口55A。閘極到閘極介電層57可以位於相鄰導體層58之間。閘極到閘極介電層57可以包括一對複合層57-1和57-2以及複合層57-1和57-2之間的氣隙573。形成閘極到閘極介電層57和第二初始縫隙開口55A的材料、結構和製程可以參考形成第3A圖中所示閘極到閘極介電層37和第二初始縫隙開口35A的材料、結構和製程的描述,於此不再重述。
Figure 5E shows a structure formed from the structure shown in Figure 5D. In some embodiments, as shown in FIG. 5E, a gate-
第5F圖示出了從第5D圖所示結構形成的另一結構。在一些實施例中,如第5E圖所示,可以形成閘極到閘極介電層57和第二初始縫隙開口55B。閘極到閘極介電層57可以位於相鄰導體層58之間並且在相鄰導體層58之間沒有氣隙。閘極到閘極介電層57可以包括相鄰導體層58之間的複合層。形成閘極到閘極介電層57和第二初始縫隙開口55B的材料、結構和製程可以參考形成第3B圖中所示閘極到閘極介電層37和第二初始縫隙開口35B的材料、結構和製造過程的描述,於此不再重述。
Figure 5F shows another structure formed from the structure shown in Figure 5D. In some embodiments, as shown in FIG. 5E, a gate-
返回參考第10圖,在形成閘極到閘極介電層和第二初始縫隙開口之後,在第二縫隙結構的底部形成摻雜區,並從第二初始縫隙結構形成縫隙結構(操作1006)。第5G圖和第5H圖均示出了相應結構。 Referring back to FIG. 10, after the gate-to-gate dielectric layer and the second initial gap opening are formed, a doped region is formed at the bottom of the second gap structure, and a gap structure is formed from the second initial gap structure (operation 1006) . Figures 5G and 5H both show the corresponding structures.
如第5G圖和第5H圖所示,在相應基底50中形成摻雜區56,並將縫隙開口(例如,第5G圖的550A和第5H圖中的550B)形成為延伸穿過堆疊結構並裸露基底50(例如,相應的摻雜區56)。形成摻雜區56和縫隙開口550A/550B的具體製程應當參考形成摻雜區36和縫隙開口350A/350B的製程的描述,於此不再重述。
As shown in FIG. 5G and FIG. 5H, a doped
返回參考第10圖,在形成摻雜區和縫隙開口之後,在縫隙結構中形成絕緣結構,並在絕緣結構中形成源極接觸部(操作1008)。第5I圖和第5J圖均示出了相應結構。 Referring back to FIG. 10, after forming the doped region and the slit opening, an insulating structure is formed in the slit structure, and a source contact is formed in the insulating structure (operation 1008). Figure 5I and Figure 5J both show the corresponding structure.
如第5I圖和第5J圖所示,在相應的絕緣結構520A/520B中形成絕緣結構(例如,第5I圖中的520A和第5J圖中的520B)和源極接觸部521。在一些實施例中,源極接觸部521接觸相應的摻雜區36。形成絕緣結構520A/520B和源極接觸部521的材料和製程的描述應當參考形成第3I圖和第3J圖中所示的絕緣結構320A/320B和源極接觸部521的材料和製造過程的描述,於此不再重述。
As shown in FIG. 5I and FIG. 5J, an insulating structure (for example, 520A in FIG. 5I and 520B in FIG. 5J) and a
第6A-6I圖示出了根據一些實施例,從結構200形成在相鄰導體層之間具有閘極到閘極介電層的記憶體的「閘極後製」方法。具體而言,第6A、6B、6D、6F和6H圖示出了從每個第一層的整體形成閘極到閘極介電層的製程,第6A、6C、6E、6G和6I圖示出了從多個第一層的一部分形成閘極到閘極介電層的製程。在一些實施例中,第6A、6B、6D、6F和6H圖示出了形成記憶體104的製程,第6A、6C、6E、6G和6I圖示出了形成記憶體106的製程。在這種「閘極後製」方法中,第一層211包括用於形成閘極到閘極介電層的介電材料,第二層212包括用於形成充當閘電極的導體層的犧牲材料。介電材料可以包括氧化矽和/或氮化矽。在一些實施例中,第一層211包括氮化矽。在一些實施例中,第二層212包括與第一層211的材料不同的材料。在一些實施例中,第二層212包括多晶矽、碳和/或有機膜。第9D圖示出了第6A-6I圖所示製程的流程圖960。
Figures 6A-6I illustrate a "post-gate fabrication" method of forming a memory with a gate-to-gate dielectric layer between adjacent conductor layers from the
如第6A圖所示,製程一開始,去除多個第二層(操作962)。第6A圖示出了對應結構。 As shown in FIG. 6A, at the beginning of the process, multiple second layers are removed (operation 962). Figure 6A shows the corresponding structure.
在一些實施例中,執行等向性蝕刻製程(例如,濕蝕刻)以去除第二層212並裸露阻擋層231和基底20。可以通過經由第一初始縫隙開口25去除第二層212來形成多個橫向凹陷62。可以通過橫向凹陷62裸露阻擋層231的部分。
In some embodiments, an isotropic etching process (for example, wet etching) is performed to remove the
返回參考第9D圖,在去除第二層並形成橫向凹陷之後,在相鄰橫向凹陷之間形成閘極到閘極介電層,並形成第二初始縫隙開口(操作964)。第6B圖和第6C圖均示出了對應的結構。 Referring back to FIG. 9D, after the second layer is removed and the lateral recesses are formed, a gate-to-gate dielectric layer is formed between adjacent lateral recesses, and a second initial slit opening is formed (operation 964). Figure 6B and Figure 6C both show the corresponding structure.
在一些實施例中,通過經由第一初始縫隙開口25和橫向凹陷62氧化第一層211來形成第6A圖和第6B圖的閘極到閘極介電層67。在一些實施例中,為了形成多個閘極到閘極介電層67,控制氧擴散濃度,使得每個閘極到閘極介電層37包括期望數量的氮氧化矽和/或氧化矽子層。每個複合層的具體結構不應受到本案實施例的限制。可以通過第一層211上的氧化製程從相應的第一初始縫隙開口(例如,第6A圖中的25)形成第二初始縫隙開口(例如,第6B圖中的65A和第6C圖中的65B)。在一些實施例中,可以在基底20上方在第二初始縫隙開口65A/65B的底部從氧和基底20之間的氧化反應形成氧化層61。
In some embodiments, the gate-
第6B圖示出了通過完全氧化每個第一層211來形成每個閘極到閘極介電層的結構。如第6B圖所示,可以執行氧化反應以從每個第一層211的整個部分的氧化來形成閘極到閘極介電層67。每個閘極到閘極介電層67可以包括複合層,複合層至少包括接下來形成的相鄰導體層之間從相應第一層211的整個部分形成的氮氧化矽子層。在一些實施例中,每個複合層至少包括氮氧化矽子層和至少氧化矽子層。在一些實施例中,每個複合層包括多個交替設置的氮氧化矽子層和氧化矽子層,例如第8B圖所示的結構。
FIG. 6B shows a structure in which each gate-to-gate dielectric layer is formed by completely oxidizing each
第6C圖示出了通過部分氧化每個第一層211來形成閘極到閘極介電層67的結構。閘極到閘極介電層67可以包括通過氧化每個第一層211的外部部分而不是整個部分而形成的一對複合層(例如,67-1和67-2)。如第6C圖所示,可以執行氧化反應以從每個第一層211的外部部分來形成閘極到閘極介電層67。每個閘極到閘極介電層67可以包括在接下來形成的相鄰導體層之間形成的一對複合層(例如,67-1和67-2)。每個複合層可以由第一層211的外部部分形成。在一
些實施例中,複合層67-1由第一層211的頂部(例如,從第一層211的上表面延伸到第一層211內部的部分)形成,複合層67-2由同一第一層211的底部(例如,從第一層211的下表面延伸到第一層211的內部的部分)形成。第一層211的未反應部分可以被複合層67-1和67-2夾置或圍繞,並可以被稱為未反應介電層670(例如,由氮化矽構成)。在一些實施例中,閘極到閘極介電層67包括一對複合層67-1和67-2以及複合層67-1和67-2之間的未反應介電層670。複合層67-1和67-2以及未反應介電層670的厚度均可以由氧化製程確定,其中未反應介電層670的厚度大於零。在一些實施例中,每個複合層67-1/67-2可以至少包括氮氧化矽子層。在一些實施例中,每個複合層67-1/67-2至少包括氮氧化矽子層和至少氧化矽子層。在一些實施例中,每個複合層包括多個交替設置的氮氧化矽子層和氧化矽子層,例如第8B圖所示的結構。在一些實施例中,閘極到閘極介電層67包括一對複合層67-1和67-2以及複合層67-1和67-2之間的未反應介電層670。亦即,閘極到閘極介電層67包括由兩個交替設置的氮氧化矽子層和氧化矽子層堆疊體夾置的氮化矽子層。
FIG. 6C shows a structure in which the gate-
返回參考第9D圖,在形成閘極到閘極介電層之後,形成多個導體層和縫隙開口(操作966)。第6D圖和第6E圖均示出了對應的結構。 Referring back to FIG. 9D, after forming the gate-to-gate dielectric layer, a plurality of conductor layers and slit openings are formed (operation 966). Figure 6D and Figure 6E both show the corresponding structure.
如第6D圖和第6E圖所示,從相應的第二初始縫隙開口65A/65B形成多個導體層68和相應的縫隙開口(例如,第6D圖中的650A和第6E圖中的650B)。在一些實施例中,可以向每個橫向凹陷62中沉積導體材料層,以通過相應的第二初始縫隙開口65A/65B填滿橫向凹陷62中的空間,並可以執行凹陷蝕刻(例如,乾蝕刻和/或濕蝕刻)以去除任何剩餘的導體材料和複合層67-1/67-2在第二初始縫隙開口65A/65B的側壁上的部分,形成相應的導體層68和相應的縫隙開口650A/650B。在一些實施例中,導體層68包括鎢、銅、鋁、鈷、矽化物、摻雜和/或多晶矽。在一些實施例中,在沉積導體材料層之前,在橫向凹陷62中通過相
應的第二初始縫隙開口沉積黏合層624,例如,以改善導體材料層和閘極到閘極介電層67之間的黏附。在一些實施例中,黏合層624包括鈦(Ti)和/或氮化鈦(TiN)。在一些實施例中,導體材料層和黏合層624均通過適當方法,例如CVD、ALD、LPCVD和/或PVD中的一或多種方法來沉積。
As shown in Figures 6D and 6E, a plurality of conductor layers 68 and corresponding slit openings are formed from the corresponding second
返回參考第9D圖,在形成導體層之後,在基底中在縫隙開口的底部形成摻雜區,並在縫隙開口中形成絕緣結構(操作968)。第6F圖和第6G圖均示出了對應的結構。 Referring back to FIG. 9D, after the conductor layer is formed, a doped region is formed at the bottom of the slit opening in the substrate, and an insulating structure is formed in the slit opening (operation 968). Figure 6F and Figure 6G both show the corresponding structure.
如第6F圖和第6G圖所示,可以在基底20中形成相應摻雜區66。摻雜區66可以包括在基底10中形成並與基底20極性相反的適當摻雜(例如,P型或N型)半導體區。可以執行適當的摻雜製程,例如離子佈植,以形成摻雜區66。在一些實施例中,摻雜區66包括摻雜矽。
As shown in FIGS. 6F and 6G, corresponding
可以形成相應的絕緣結構(例如,第6F圖中的620A和第6G圖中的620B)以使相應導體層68與接下來形成的源極接觸部絕緣。在一些實施例中,絕緣結構620A/620B均覆蓋相應縫隙開口的側壁並裸露基底20(例如,相應摻雜區66)。在一些實施例中,絕緣結構620A覆蓋閘極到閘極介電層67的複合層、導體層68和黏合層624的側表面。在一些實施例中,絕緣結構620B覆蓋閘極到閘極介電層67的複合層、閘極到閘極介電層67的未反應介電層670、導體層68和黏合層624的側表面。為了形成絕緣結構620A/620B,可以沉積適當的絕緣材料以覆蓋相應縫隙開口650A/650B的側壁,並可以執行適當的凹陷蝕刻(例如,乾蝕刻和/或濕蝕刻)以去除縫隙開口650A/650B的側壁和底部上的絕緣材料的剩餘部分。也可以通過凹陷蝕刻製程去除相應的氧化層61。可以在縫隙開口650A/650B中形成絕緣結構620A/620B。在一些實施例中,絕緣結構120包括氧化矽,並通過CVD、ALD、LPCVD和/或PVD的任一種沉積方法。在各實施例中,形成相應絕緣結構620A/620B和摻雜區66的次序可以基於不同的製造操作而變化,並且不應受到本
案實施例的限制。
Corresponding insulating structures (for example, 620A in Fig. 6F and 620B in Fig. 6G) may be formed to insulate the corresponding
返回參考第9D圖,在形成絕緣結構和摻雜區之後,在絕緣結構中形成源極接觸部(操作970)。第6H圖和第6I圖均示出了對應的結構。 Referring back to FIG. 9D, after the insulating structure and the doped region are formed, a source contact is formed in the insulating structure (operation 970). Fig. 6H and Fig. 6I both show the corresponding structure.
如第6H圖和第6I圖所示,在相應的絕緣結構620A/620B中形成源極接觸部621。源極接觸部621可以接觸相應的摻雜區66並通過摻雜區66和基底20與半導體通道24形成電連接。源極接觸部621可以包括鎢、鈷、銅、鋁、矽化物和/或摻雜多晶矽中的一或多種,並可以通過CVD、PVD和/或ALD中的一或多種方法來沉積。可以執行適當的CMP和/或凹陷蝕刻以去除絕緣結構620A/620B和源極接觸部621的剩餘材料。
As shown in FIG. 6H and FIG. 6I, a
在一些實施例中,也採用「閘極後製」方法形成記憶體,該記憶體具有不包括橫向部分的半導體通道,例如,橫向部分沿垂直方向一致延伸。例如,為了形成記憶體,可以在堆疊結構中形成與半導體通道54(例如,第5C圖中所示)相似或相同的半導體通道。與堆疊結構51不同,該堆疊結構可以具有多個交替設置的介電材料層的第一層和犧牲材料層的第二層,與第6A-6I圖中所示的堆疊結構相似或相同。在一些實施例中,第一層包括氮化矽,第二層包括與第一層不同的材料,例如多晶矽、碳和/或有機膜。可以去除第二層以形成多個橫向凹陷,類似於第6A圖中所示的製造操作。然後可以使用類似於第6B圖和第6C圖所示的氧化製程的氧化反應來氧化第一層,以形成多個閘極到閘極介電層。該堆疊結構還可以使用第6D-6I圖所示的製造過程來處理,以形成其他部分,例如,源極接觸部、絕緣結構和導體層。形成記憶體的材料和製程的詳細描述可以參考第5A-5J圖和第6A-6I圖的描述,於此不再重述。
In some embodiments, a "post-gate manufacturing" method is also used to form a memory, which has a semiconductor channel that does not include a lateral portion, for example, the lateral portion extends uniformly in the vertical direction. For example, in order to form a memory, a semiconductor channel similar to or the same as the semiconductor channel 54 (for example, as shown in FIG. 5C) may be formed in the stacked structure. Different from the stacked
在各實施例中,基於第一層和/或第二層的材料,閘極到閘極介電層可以包括與本揭露書中介紹的材料不同的材料。通過使用本揭露書的方法,第一層和/或第二層可以經歷適當的反應(例如,氧化和/或氮化反應)以在相應的
閘極到閘極介電層中形成至少高k介電材料的子層。例如,x81可以包括氧化鉿(HfOX),x82可以包括氮氧化鉿(HfOXNy,例如HfON)。在一些實施例中,可以通過沉積氧化鉿以填滿橫向凹陷(通過去除第一層211形成),並在導體層18之間的氧化鉿上執行氧化和/或氮化製程以在閘極到閘極介電層17中形成至少氮氧化鉿的子層,從而形成記憶體102和104的閘極到閘極介電層17。在一些實施例中,在「閘極先製」方法中,第二層212包括鉿,記憶體101、103、105和106(例如,均通過「閘極先製」方法形成)的閘極到閘極介電層17包括至少氮氧化鉿子層。在一些實施例中,在「閘極後製」方法中,第一層211包括鉿,記憶體104和106(例如,均通過「閘極後製」方法形成)的閘極到閘極介電層17包括至少氮氧化鉿子層。閘極到閘極介電層的具體材料不應受到本案實施例的限制。
In various embodiments, based on the materials of the first layer and/or the second layer, the gate-to-gate dielectric layer may include materials different from those described in this disclosure. By using the method of this disclosure, the first layer and/or the second layer can undergo appropriate reactions (for example, oxidation and/or nitridation reactions) to form at least high k in the corresponding gate-to-gate dielectric layer. Sublayer of dielectric material. For example, x81 may include hafnium oxide (HfO X ), and x82 may include hafnium oxynitride (HfO X Ny, such as HfON). In some embodiments, hafnium oxide can be deposited to fill the lateral recesses (formed by removing the first layer 211), and an oxidation and/or nitridation process can be performed on the hafnium oxide between the conductor layers 18 to deposit A sub-layer of at least hafnium oxynitride is formed in the
在一些實施例中,一種用於形成3D記憶體的方法包括以下操作。首先,在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔。在所述初始通道孔的側壁上的每個第一層的側表面和每個第二層的側表面之間形成偏移,以形成通道孔。透過利用通道形成結構填充所述通道孔來形成半導體通道。所述半導體通道可以具有記憶體層,所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。此外,去除所述多個第二記憶體部分以保留所述多個第一記憶體部分。所述多個第一記憶體部分可以彼此斷開連接。在一些實施例中,從所述多個第二層形成多個導體層並且在相鄰導體層之間形成閘極到閘極介電層。所述閘極到閘極介電層包括至少一個氮氧化矽子層和氣隙。 In some embodiments, a method for forming a 3D memory includes the following operations. First, an initial via hole is formed in a stacked structure of a plurality of first layers and a plurality of second layers alternately arranged above the substrate. An offset is formed between the side surface of each first layer and the side surface of each second layer on the side wall of the initial channel hole to form a channel hole. The semiconductor channel is formed by filling the channel hole with the channel forming structure. The semiconductor channel may have a memory layer including a plurality of first memory portions all surrounding the bottom of the corresponding second layer and a plurality of second memory portions all connected to adjacent first memory portions. In addition, the plurality of second memory portions are removed to retain the plurality of first memory portions. The plurality of first memory portions may be disconnected from each other. In some embodiments, a plurality of conductor layers are formed from the plurality of second layers and a gate-to-gate dielectric layer is formed between adjacent conductor layers. The gate-to-gate dielectric layer includes at least one silicon oxynitride sub-layer and an air gap.
在一些實施例中,去除所述多個第二記憶體部分包括:形成延伸穿過所述堆疊結構並且裸露所述基底的第一初始縫隙開口;通過所述第一初始縫隙去除所述多個第一層,以形成裸露所述半導體通道的部分的多個橫向凹陷;以及通過所述多個橫向凹陷和所述第一初始縫隙開口在所述半導體通道的所裸 露部分上執行蝕刻製程,以去除所述多個第二記憶體部分。 In some embodiments, removing the plurality of second memory portions includes: forming a first initial slit opening extending through the stack structure and exposing the substrate; removing the plurality of second memory portions through the first initial slit A first layer to form a plurality of lateral recesses that expose a portion of the semiconductor channel; and the exposed portion of the semiconductor channel through the plurality of lateral recesses and the first initial gap opening An etching process is performed on the exposed portion to remove the plurality of second memory portions.
在一些實施例中,利用通道形成結構填充所述通道孔包括:在所述通道孔的側壁上方形成阻擋層,在所述阻擋層上方形成所述記憶體層,在所述記憶體層上方形成穿隧層,在所述穿隧層上方形成半導體層,以及在所述半導體層上方形成介電芯以填滿所述通道孔。在一些實施例中,去除所述多個第二記憶體部分包括去除所述阻擋層處於所述每個第二記憶體部分上方的一部分,以及去除所述多個第二記憶體部分以裸露所述穿隧層處於所述每個第二記憶體部分下方的一部分。 In some embodiments, filling the channel hole with a channel forming structure includes: forming a barrier layer above the sidewall of the channel hole, forming the memory layer above the barrier layer, and forming a tunnel above the memory layer. Layer, forming a semiconductor layer above the tunneling layer, and forming a dielectric core above the semiconductor layer to fill the via hole. In some embodiments, removing the plurality of second memory portions includes removing a portion of the barrier layer above each of the second memory portions, and removing the plurality of second memory portions to expose all the second memory portions. The tunneling layer is in a part below each of the second memory parts.
在一些實施例中,形成所述多個導體層、所述閘極到閘極介電層和第二初始縫隙開口包括:從所述每個第二層的一部分形成複合層,相應第二層的剩餘部分形成相應導體層,相鄰的所述導體層上彼此面對的一對複合層形成所述閘極到閘極介電層,所述第一初始縫隙開口形成第二初始縫隙開口,所述複合層具有至少一個氮氧化矽子層。 In some embodiments, forming the plurality of conductor layers, the gate-to-gate dielectric layer, and the second initial gap opening includes: forming a composite layer from a portion of each second layer, corresponding to the second layer The remaining part of the conductor layer forms the corresponding conductor layer, a pair of composite layers facing each other on the adjacent conductor layers form the gate-to-gate dielectric layer, and the first initial gap opening forms a second initial gap opening, The composite layer has at least one silicon oxynitride sub-layer.
在一些實施例中,所述多個第二層包括多晶矽,並且形成所述複合層包括:通過所述第一初始縫隙開口和所述多個橫向凹陷在所述多個第二層上執行一或多種氧化反應和氮化反應。所述每個第二層的已反應部分形成相應複合層,所述每個第二層的未反應部分形成所述相應導體層。 In some embodiments, the plurality of second layers includes polysilicon, and forming the composite layer includes: performing a process on the plurality of second layers through the first initial gap opening and the plurality of lateral recesses. Or multiple oxidation reactions and nitridation reactions. The reacted portion of each second layer forms a corresponding composite layer, and the unreacted portion of each second layer forms the corresponding conductor layer.
在一些實施例中,從每個所述相應第二層的頂部和底部形成複合層。 In some embodiments, a composite layer is formed from the top and bottom of each of the corresponding second layers.
在一些實施例中,形成所述閘極到閘極介電層還包括在所述一對複合層之間形成氣隙。 In some embodiments, forming the gate-to-gate dielectric layer further includes forming an air gap between the pair of composite layers.
在一些實施例中,形成所述複合層包括控制氧擴散濃度,使得所述複合層包括所述至少一個氮氧化矽子層。 In some embodiments, forming the composite layer includes controlling the oxygen diffusion concentration such that the composite layer includes the at least one silicon oxynitride sub-layer.
在一些實施例中,形成所述複合層還包括控制所述氧擴散濃度,使得所述複合層包括至少一個氮氧化矽子層和至少一個氧化矽子層。 In some embodiments, forming the composite layer further includes controlling the oxygen diffusion concentration so that the composite layer includes at least one silicon oxynitride sub-layer and at least one silicon oxide sub-layer.
在一些實施例中,形成所述複合層還包括控制所述氧擴散濃度,使得所述複合層包括多個交替設置的氮氧化矽子層和氧化矽子層。 In some embodiments, forming the composite layer further includes controlling the oxygen diffusion concentration so that the composite layer includes a plurality of alternately arranged silicon oxynitride sub-layers and silicon oxide sub-layers.
在一些實施例中,所述多個第二層包括導體材料並且形成所述閘極到閘極介電結構包括利用閘極到閘極介電層填充所述每個橫向凹陷。所述多個第二層可以形成所述多個導體層,所述閘極到閘極介電層可以包括至少一個氮氧化矽子層。 In some embodiments, the plurality of second layers includes a conductive material and forming the gate-to-gate dielectric structure includes filling each of the lateral recesses with a gate-to-gate dielectric layer. The plurality of second layers may form the plurality of conductor layers, and the gate-to-gate dielectric layer may include at least one silicon oxynitride sub-layer.
在一些實施例中,所述閘極到閘極介電層和第二初始縫隙開口是通過以下方式形成的:沉積氮化矽層以填滿所述每個橫向凹陷;通過控制氧擴散濃度來氧化所述氮化矽層,使得所述閘極到閘極介電層包括所述至少一個氮氧化矽子層;以及所述第一初始縫隙開口形成所述第二初始縫隙開口。 In some embodiments, the gate-to-gate dielectric layer and the second initial gap opening are formed by depositing a silicon nitride layer to fill each of the lateral recesses; and controlling the oxygen diffusion concentration. The silicon nitride layer is oxidized so that the gate-to-gate dielectric layer includes the at least one silicon oxynitride sub-layer; and the first initial gap opening forms the second initial gap opening.
在一些實施例中,形成所述閘極到閘極介電層還包括控制氧擴散濃度,使得所述閘極到閘極介電層包括相鄰第二層之間的至少一個氮氧化矽子層和至少一個氧化矽子層。 In some embodiments, forming the gate-to-gate dielectric layer further includes controlling the oxygen diffusion concentration so that the gate-to-gate dielectric layer includes at least one silicon oxynitride between adjacent second layers Layer and at least one silicon oxide sub-layer.
在一些實施例中,形成所述閘極到閘極介電層還包括控制氧擴散濃度,使得所述閘極到閘極介電層包括相鄰第二層之間的多個交替設置的氮氧化矽子層和氧化矽子層。 In some embodiments, forming the gate-to-gate dielectric layer further includes controlling the oxygen diffusion concentration so that the gate-to-gate dielectric layer includes a plurality of alternately arranged nitrogen layers between adjacent second layers. The silicon oxide sublayer and the silicon oxide sublayer.
在一些實施例中,形成所述偏移包括去除所述初始通道孔的所述側壁上所述每個第一層的側表面的一部分。 In some embodiments, forming the offset includes removing a portion of the side surface of each first layer on the sidewall of the initial channel hole.
在一些實施例中,去除所述每個第一層的側表面的所述部分包括執行凹陷蝕刻製程,所述凹陷蝕刻製程相對於所述多個第二層選擇性地蝕刻所述多個第一層。 In some embodiments, removing the portion of the side surface of each of the first layers includes performing a recess etching process that selectively etches the plurality of second layers with respect to the plurality of second layers layer.
在一些實施例中,所述多個第一層和所述多個第二層通過以下方式形成:在所述基底上方交替沉積多個第一材料層和多個第二材料層,以在所述基底上方形成初始堆疊結構。所述多個第一材料層可以具有與所述多個第二材 料層不同的蝕刻選擇性。在一些實施例中,所述多個第一層和所述多個第二層通過以下方式形成:反復蝕刻所述多個第一材料層和所述多個第二材料層以形成所述堆疊結構,所述堆疊結構具有以階梯結構設置的所述多個第一層和所述多個第二層。 In some embodiments, the plurality of first layers and the plurality of second layers are formed by alternately depositing a plurality of first material layers and a plurality of second material layers on the substrate, so that the An initial stack structure is formed above the substrate. The plurality of first material layers may have the same thickness as the plurality of second material layers Different etching selectivity of the material layer. In some embodiments, the plurality of first layers and the plurality of second layers are formed by repeatedly etching the plurality of first material layers and the plurality of second material layers to form the stack The stacked structure has the plurality of first layers and the plurality of second layers arranged in a stepped structure.
在一些實施例中,沉積所述多個第一材料層包括沉積氮化矽材料層、氧化矽材料層或氮氧化矽材料層中的至少一種材料。 In some embodiments, depositing the plurality of first material layers includes depositing at least one of a silicon nitride material layer, a silicon oxide material layer, or a silicon oxynitride material layer.
在一些實施例中,所述方法還包括:在所述基底中在所述第二初始縫隙開口的底部處形成摻雜區;通過去除所述複合層的部分以裸露縫隙開口的側壁上的所述多個導體層並且裸露所述縫隙開口的底部處的所述基底,從所述第二初始縫隙開口形成所述縫隙開口;在所述縫隙開口中形成絕緣結構。所述絕緣結構可以在所述多個導體層的所裸露部分上方並且裸露所述縫隙開口的底部處的所述基底。所述方法還包括在所述絕緣結構中形成與所述摻雜區接觸的源極接觸部。 In some embodiments, the method further includes: forming a doped region at the bottom of the second initial slit opening in the substrate; and exposing all on the sidewalls of the slit opening by removing part of the composite layer. The plurality of conductor layers expose the substrate at the bottom of the slit opening, and the slit opening is formed from the second initial slit opening; and an insulating structure is formed in the slit opening. The insulating structure may be above the exposed portions of the plurality of conductor layers and expose the substrate at the bottom of the slit opening. The method further includes forming a source contact in contact with the doped region in the insulating structure.
在一些實施例中,在所述縫隙開口中形成絕緣結構包括沉積一層氧化矽層,所述氧化矽層覆蓋所述多個導體層的所裸露部分和相鄰導體層之間的所述閘極到閘極介電層。在一些實施例中,形成所述源極接觸部包括在所述絕緣結構中沉積鎢、鈷、銅、鋁、多晶矽、摻雜矽或矽化物中的至少一種材料。 In some embodiments, forming an insulating structure in the slit opening includes depositing a silicon oxide layer, the silicon oxide layer covering the exposed portions of the plurality of conductor layers and the gate between adjacent conductor layers To the gate dielectric layer. In some embodiments, forming the source contact includes depositing at least one of tungsten, cobalt, copper, aluminum, polysilicon, doped silicon, or silicide in the insulating structure.
在一些實施例中,一種用於形成3D記憶體的方法包括以下操作。首先,在基底上方交替設置的多個第一層和多個第二層的堆疊結構中形成初始通道孔。在所述初始通道孔的側壁上的所述每個第一層的側表面和所述每個第二層的側表面之間形成偏移,以形成通道孔。還通過利用通道形成結構填充所述通道孔來形成半導體通道。所述半導體通道可以具有記憶體層,所述記憶體層包括均圍繞相應第二層的底部的多個第一記憶體部分以及均連接相鄰第一記憶體部分的多個第二記憶體部分。此外,去除所述多個第二記憶體部分以保留所 述多個第一記憶體部分。所述多個第一記憶體部分可以彼此斷開連接。從所述多個第二層形成多個導體層以及形成使所述每個導體層彼此絕緣的閘極到閘極介電結構。所述閘極到閘極介電結構可以包括通過所述多個導體層分離的多個複合層。所述每個複合層可以包括具有至少一個氮氧化矽子層的子層堆疊體。 In some embodiments, a method for forming a 3D memory includes the following operations. First, an initial via hole is formed in a stacked structure of a plurality of first layers and a plurality of second layers alternately arranged above the substrate. An offset is formed between the side surface of each first layer and the side surface of each second layer on the side wall of the initial passage hole to form a passage hole. The semiconductor channel is also formed by filling the channel hole with the channel forming structure. The semiconductor channel may have a memory layer including a plurality of first memory portions all surrounding the bottom of the corresponding second layer and a plurality of second memory portions all connected to adjacent first memory portions. In addition, the plurality of second memory portions are removed to retain all Said multiple first memory parts. The plurality of first memory portions may be disconnected from each other. A plurality of conductor layers are formed from the plurality of second layers and a gate-to-gate dielectric structure that insulates each conductor layer from each other is formed. The gate-to-gate dielectric structure may include a plurality of composite layers separated by the plurality of conductor layers. Each composite layer may include a sublayer stack having at least one silicon oxynitride sublayer.
在一些實施例中,去除所述多個第二記憶體部分包括:形成延伸穿過所述堆疊結構並且裸露所述基底的第一初始縫隙開口;通過所述第一初始縫隙去除所述多個第一層,以形成裸露所述半導體通道的部分的多個橫向凹陷;以及通過所述多個橫向凹陷和所述第一初始縫隙開口在所述半導體通道的所裸露部分上執行蝕刻製程,以去除所述多個第二記憶體部分。 In some embodiments, removing the plurality of second memory portions includes: forming a first initial slit opening extending through the stack structure and exposing the substrate; removing the plurality of second memory portions through the first initial slit A first layer to form a plurality of lateral recesses exposing a portion of the semiconductor channel; and performing an etching process on the exposed portion of the semiconductor channel through the plurality of lateral recesses and the first initial gap opening to Removing the plurality of second memory portions.
在一些實施例中,利用通道形成結構填充所述通道孔包括:在所述通道孔的側壁上方形成阻擋層,在所述阻擋層上方形成所述記憶體層,在所述記憶體層上方形成穿隧層,在所述穿隧層上方形成半導體層,以及在所述半導體層上方形成介電芯以填滿所述通道孔。在一些實施例中,去除所述多個第二記憶體部分包括去除所述阻擋層處於所述每個第二記憶體部分上方的一部分,以及去除所述多個第二記憶體部分以裸露所述穿隧層處於所述每個第二記憶體部分下方的一部分。 In some embodiments, filling the channel hole with a channel forming structure includes: forming a barrier layer above the sidewall of the channel hole, forming the memory layer above the barrier layer, and forming a tunnel above the memory layer. Layer, forming a semiconductor layer above the tunneling layer, and forming a dielectric core above the semiconductor layer to fill the via hole. In some embodiments, removing the plurality of second memory portions includes removing a portion of the barrier layer above each of the second memory portions, and removing the plurality of second memory portions to expose all the second memory portions. The tunneling layer is in a part below each of the second memory parts.
在一些實施例中,形成所述多個導體層、所述多個複合層和第二初始縫隙開口包括:從所述每個第二層的頂部和底部形成所述多個複合層,所述頂部和所述底部之間的中間部分形成相應導體層,所述第一初始縫隙開口形成第二初始縫隙開口。 In some embodiments, forming the plurality of conductor layers, the plurality of composite layers, and the second initial gap opening includes: forming the plurality of composite layers from the top and bottom of each second layer, the The middle part between the top and the bottom forms a corresponding conductor layer, and the first initial slit opening forms a second initial slit opening.
在一些實施例中,所述多個第二層包括多晶矽,並且形成所述多個複合層包括:通過所述第一初始縫隙開口和所述多個橫向凹陷在所述多個第二層上執行一或多種氧化反應和氮化反應。所述每個第二層的已反應頂部和底部可以形成相應複合層,所述每個第二層的所述已反應頂部和底部之間的未反應 部分可以形成相應導體層。 In some embodiments, the plurality of second layers include polysilicon, and forming the plurality of composite layers includes: passing the first initial gap opening and the plurality of lateral recesses on the plurality of second layers Perform one or more oxidation reactions and nitridation reactions. The reacted top and bottom of each second layer may form a corresponding composite layer, and the unreacted between the reacted top and bottom of each second layer Part of the corresponding conductor layer can be formed.
在一些實施例中,所述方法還包括在相鄰導體層上且彼此面對的複合層之間形成氣隙。 In some embodiments, the method further includes forming an air gap between the composite layers on adjacent conductor layers and facing each other.
在一些實施例中,形成所述複合層還包括控制氧擴散濃度,使得所述複合層包括至少一個氮氧化矽子層和至少一個氧化矽子層。 In some embodiments, forming the composite layer further includes controlling the oxygen diffusion concentration so that the composite layer includes at least one silicon oxynitride sub-layer and at least one silicon oxide sub-layer.
在一些實施例中,形成所述複合層還包括控制所述氧擴散濃度,使得所述複合層包括多個交替設置的氮氧化矽子層和氧化矽子層。 In some embodiments, forming the composite layer further includes controlling the oxygen diffusion concentration so that the composite layer includes a plurality of alternately arranged silicon oxynitride sub-layers and silicon oxide sub-layers.
在一些實施例中,所述多個第二層包括導體材料,並且形成所述閘極到閘極介電結構包括利用其中一所述複合層填充每個所述橫向凹陷。所述多個第二層形成所述多個導體層。 In some embodiments, the plurality of second layers includes a conductive material, and forming the gate-to-gate dielectric structure includes filling each of the lateral recesses with one of the composite layers. The plurality of second layers form the plurality of conductor layers.
在一些實施例中,所述多個複合層和第二初始縫隙開口是通過以下方式形成的:沉積氮化矽層以填滿每個所述橫向凹陷;通過控制氧擴散濃度來氧化所述氮化矽層,使得每個所述複合層包括所述至少一個氮氧化矽子層;以及所述第一初始縫隙開口形成所述第二初始縫隙開口。 In some embodiments, the plurality of composite layers and the second initial gap opening are formed by: depositing a silicon nitride layer to fill each of the lateral recesses; oxidizing the nitrogen by controlling the oxygen diffusion concentration The silicon layer is formed so that each of the composite layers includes the at least one silicon oxynitride sub-layer; and the first initial gap opening forms the second initial gap opening.
在一些實施例中,形成所述多個複合層還包括控制氧擴散濃度,使得所述每個複合層包括相鄰第二層之間的至少一個氮氧化矽子層和至少一個氧化矽子層。 In some embodiments, forming the plurality of composite layers further includes controlling the oxygen diffusion concentration so that each composite layer includes at least one silicon oxynitride sub-layer and at least one silicon oxide sub-layer between adjacent second layers .
在一些實施例中,形成所述多個複合層還包括控制氧擴散濃度,使得所述每個複合層包括相鄰第二層之間的多個交替設置的氮氧化矽子層和氧化矽子層。 In some embodiments, forming the plurality of composite layers further includes controlling the oxygen diffusion concentration so that each composite layer includes a plurality of alternately arranged silicon oxynitride sub-layers and silicon oxide sub-layers between adjacent second layers. Floor.
在一些實施例中,所述偏移包括去除所述初始通道孔的側壁上所述每個第一層的側表面的一部分。 In some embodiments, the shifting includes removing a portion of the side surface of each first layer on the sidewall of the initial channel hole.
在一些實施例中,去除所述每個第一層的側表面的所述部分包括執行凹陷蝕刻製程,所述凹陷蝕刻製程相對於所述多個第二層選擇性地蝕刻所述 多個第一層。 In some embodiments, removing the portion of the side surface of each first layer includes performing a recess etching process that selectively etches the plurality of second layers relative to the plurality of second layers. Multiple first layers.
在一些實施例中,所述多個第一層和所述多個第二層通過以下方式形成:在所述基底上方交替沉積多個第一材料層和多個第二材料層,以在所述基底上方形成初始堆疊結構。所述多個第一材料層可以具有與所述多個第二材料層不同的蝕刻選擇性。在一些實施例中,所述多個第一層和所述多個第二層通過如下方式形成:反復蝕刻所述多個第一材料層和所述多個第二材料層以形成所述堆疊結構,所述堆疊結構具有以階梯結構設置的所述多個第一層和所述多個第二層。 In some embodiments, the plurality of first layers and the plurality of second layers are formed by alternately depositing a plurality of first material layers and a plurality of second material layers on the substrate, so that the An initial stack structure is formed above the substrate. The plurality of first material layers may have an etch selectivity different from that of the plurality of second material layers. In some embodiments, the plurality of first layers and the plurality of second layers are formed by repeatedly etching the plurality of first material layers and the plurality of second material layers to form the stack The stacked structure has the plurality of first layers and the plurality of second layers arranged in a stepped structure.
在一些實施例中,沉積所述多個第一材料層包括沉積氮化矽材料層、氧化矽材料層或氮氧化矽材料層中的至少一種材料。 In some embodiments, depositing the plurality of first material layers includes depositing at least one of a silicon nitride material layer, a silicon oxide material layer, or a silicon oxynitride material layer.
在一些實施例中,所述方法還包括:在所述基底中在所述第二初始縫隙開口的底部處形成摻雜區;通過去除所述複合層的部分以裸露縫隙開口的側壁上的所述多個導體層並且裸露所述縫隙開口的底部處的所述基底,從所述第二初始縫隙開口形成所述縫隙開口;在所述縫隙開口中形成絕緣結構,所述絕緣結構在所述多個導體層的所裸露部分上方並且裸露所述縫隙開口的底部處的所述基底;以及在所述絕緣結構中形成與所述摻雜區接觸的源極接觸部。 In some embodiments, the method further includes: forming a doped region at the bottom of the second initial slit opening in the substrate; and exposing all on the sidewalls of the slit opening by removing part of the composite layer. The plurality of conductor layers and the substrate at the bottom of the slit opening are exposed, the slit opening is formed from the second initial slit opening; an insulating structure is formed in the slit opening, and the insulating structure is The substrate at the bottom of the slit opening over the exposed portions of the plurality of conductor layers is exposed; and a source contact part in contact with the doped region is formed in the insulating structure.
在一些實施例中,在所述縫隙開口中形成絕緣結構包括沉積一層氧化矽層,所述氧化矽層覆蓋所述多個導體層的所裸露部分和相鄰導體層之間的所述閘極到閘極介電層。在一些實施例中,形成所述源極接觸部包括在所述絕緣結構中沉積鎢、鈷、銅、鋁、多晶矽、摻雜矽或矽化物中的至少一種材料。 In some embodiments, forming an insulating structure in the slit opening includes depositing a silicon oxide layer, the silicon oxide layer covering the exposed portions of the plurality of conductor layers and the gate between adjacent conductor layers To the gate dielectric layer. In some embodiments, forming the source contact includes depositing at least one of tungsten, cobalt, copper, aluminum, polysilicon, doped silicon, or silicide in the insulating structure.
在一些實施例中,一種3D記憶體包括堆疊結構,所述堆疊結構具有通過閘極到閘極介電結構彼此絕緣的多個導體層。所述閘極到閘極介電結構沿著垂直於基底的頂表面的垂直方向可以包括相鄰導體層之間的至少氮氧化矽子層。所述3D記憶體還可以包括從所述堆疊結構的頂表面延伸到所述基底的半導 體通道。所述半導體通道可以包括記憶體層,所述記憶體層具有多個記憶體部分,所述多個記憶體部分均圍繞相應導體層的底部並且均彼此斷開連接。所述3D記憶體還可以包括從所述堆疊結構的所述頂表面延伸到所述基底的源極結構。 In some embodiments, a 3D memory includes a stacked structure having a plurality of conductor layers insulated from each other by a gate-to-gate dielectric structure. The gate-to-gate dielectric structure may include at least a silicon oxynitride sub-layer between adjacent conductor layers along a vertical direction perpendicular to the top surface of the substrate. The 3D memory may further include a semiconductor extending from the top surface of the stacked structure to the substrate. Body channel. The semiconductor channel may include a memory layer having a plurality of memory portions, and the plurality of memory portions all surround the bottom of the corresponding conductor layer and are disconnected from each other. The 3D memory body may further include a source structure extending from the top surface of the stack structure to the substrate.
在一些實施例中,所述多個記憶體部分均包括沿著所述垂直方向的垂直部分和沿著平行於所述基底的所述頂表面的橫向方向的至少一個橫向部分。所述垂直部分和所述至少一個橫向部分可以在垂直和橫向方向上部分圍繞所述相應導體層。 In some embodiments, each of the plurality of memory portions includes a vertical portion along the vertical direction and at least one lateral portion along a lateral direction parallel to the top surface of the substrate. The vertical portion and the at least one lateral portion may partially surround the corresponding conductor layer in vertical and lateral directions.
在一些實施例中,所述閘極到閘極介電結構包括相鄰導體層之間的閘極到閘極介電層。所述閘極到閘極介電層可以包括所述相鄰導體層上的一對複合層以及所述一對複合層之間的氣隙。所述一對複合層可以均具有至少氮氧化矽子層。 In some embodiments, the gate-to-gate dielectric structure includes a gate-to-gate dielectric layer between adjacent conductor layers. The gate-to-gate dielectric layer may include a pair of composite layers on the adjacent conductor layers and an air gap between the pair of composite layers. The pair of composite layers may each have at least a silicon oxynitride sub-layer.
在一些實施例中,所述一對複合層均包括至少氧化矽子層和氮氧化矽子層。 In some embodiments, each of the pair of composite layers includes at least a silicon oxide sub-layer and a silicon oxynitride sub-layer.
在一些實施例中,所述一對複合層均包括多個交替設置的氧化矽子層和氮氧化矽子層。 In some embodiments, each of the pair of composite layers includes a plurality of alternately arranged silicon oxide sublayers and silicon oxynitride sublayers.
在一些實施例中,每個複合層沿著所述垂直方向位於所述每個記憶體部分的相應垂直部分的端部之間。 In some embodiments, each composite layer is located between the ends of the corresponding vertical portion of each memory portion along the vertical direction.
在一些實施例中,所述閘極到閘極介電結構包括多個複合層,所述多個複合層均位於相鄰導體層之間並且包括至少氮氧化矽子層。 In some embodiments, the gate-to-gate dielectric structure includes a plurality of composite layers, each of which is located between adjacent conductor layers and includes at least a silicon oxynitride sub-layer.
在一些實施例中,所述每個複合層包括至少氧化矽子層和氮氧化矽子層。 In some embodiments, each composite layer includes at least a silicon oxide sub-layer and a silicon oxynitride sub-layer.
在一些實施例中,所述每個複合層包括多個交替設置的氧化矽子層和氮氧化矽子層。 In some embodiments, each composite layer includes a plurality of alternately arranged silicon oxide sub-layers and silicon oxynitride sub-layers.
在一些實施例中,沿著從所述半導體通道的側壁到所述半導體通道的中心的徑向方向,所述半導體通道包括阻擋層、所述阻擋層上方的所述多個記憶體部分、所述多個記憶體部分上方的穿隧層、所述穿隧層上方的半導體層以及所述半導體層上方的介電芯。 In some embodiments, along the radial direction from the sidewall of the semiconductor channel to the center of the semiconductor channel, the semiconductor channel includes a barrier layer, the plurality of memory portions above the barrier layer, and A tunneling layer above the plurality of memory portions, a semiconductor layer above the tunneling layer, and a dielectric core above the semiconductor layer.
在一些實施例中,該阻擋層包括第一阻擋層和第二阻擋層中的至少一個,第一阻擋層包括氧化鋁(AlO)、氧化鉿(HfO2)、氧化鑭(LaO2)、氧化釔(Y2O3)、氧化鉭(Ta2O5)、其矽酸鹽、其摻氮化合物、或其合金中的至少一種材料,第二阻擋層包括氧化矽、氮氧化矽和氮化矽中的一種或多種材料。在一些實施例中,該記憶體層包括電荷捕獲材料,該電荷捕獲材料包括鎢、鉬、鉭、鈦、鉑、釕、其合金、其奈米顆粒、其矽化物、多晶矽、非晶矽、SiN或SiON中的至少一種材料。在一些實施例中,穿隧層包括SiO、SiN、SiON、介電金屬氧化物、介電金屬氮氧化物、介電金屬矽化物或其合金中的至少一種材料。在一些實施例中,該半導體層可以包括單元素半導體材料、III-V族化合物半導體材料、II-VI族化合物半導體材料或有機半導體材料中的至少一種。在一些實施例中,介電芯包括SiO。 In some embodiments, the barrier layer includes at least one of a first barrier layer and a second barrier layer, and the first barrier layer includes aluminum oxide (AlO), hafnium oxide (HfO 2 ), lanthanum oxide (LaO 2 ), oxide At least one of yttrium (Y 2 O 3 ), tantalum oxide (Ta 2 O 5 ), its silicate, its nitrogen-doped compound, or its alloy. The second barrier layer includes silicon oxide, silicon oxynitride and nitride One or more materials in silicon. In some embodiments, the memory layer includes a charge trapping material. The charge trapping material includes tungsten, molybdenum, tantalum, titanium, platinum, ruthenium, alloys thereof, nano particles, silicides, polysilicon, amorphous silicon, SiN Or at least one of SiON. In some embodiments, the tunneling layer includes at least one of SiO, SiN, SiON, dielectric metal oxide, dielectric metal oxynitride, dielectric metal silicide or alloys thereof. In some embodiments, the semiconductor layer may include at least one of a single element semiconductor material, a group III-V compound semiconductor material, a group II-VI compound semiconductor material, or an organic semiconductor material. In some embodiments, the dielectric core includes SiO.
在一些實施例中,多個導體層均包括W、Co、Al、摻雜矽、矽化物及其組合中的一或多種構成的層結構,源極結構均包括絕緣結構以及在絕緣結構中與基底導電接觸的源極接觸部。該絕緣結構可以包括氧化矽,該源極接觸部包括W、Co、Al、摻雜矽、矽化物及其組合中的一或多種材料。 In some embodiments, each of the plurality of conductor layers includes a layer structure composed of one or more of W, Co, Al, doped silicon, silicide, and combinations thereof, and the source structure includes an insulating structure and in the insulating structure The source contact of the conductive contact of the substrate. The insulating structure may include silicon oxide, and the source contact portion includes one or more materials of W, Co, Al, doped silicon, silicide, and combinations thereof.
對特定實施例的上述說明將展現本案公開內容的一般性質,使得他人在不需要過度實驗和不脫離本案一般概念的情況下,能夠通過運用本領域技術範圍內的知識容易地對此類特定實施例的各種應用進行修改和/或調整。因此,根據本文呈現的教示和指導,此類調整和修改旨在處於本揭露書所公開實施例的等同物的含義和範圍之內。應當理解,本文中的措辭或術語是出於說明 的目的,而不是為了進行限制,所以本說明書的術語或措辭將由技術人士按照所述教示和指導進行解釋。 The above description of specific embodiments will show the general nature of the disclosure of this case, so that others can easily implement such specific implementations by using knowledge within the technical scope of this field without undue experimentation and without departing from the general concept of this case. Examples of various applications are modified and/or adjusted. Therefore, according to the teaching and guidance presented herein, such adjustments and modifications are intended to fall within the meaning and scope of equivalents of the embodiments disclosed in this disclosure. It should be understood that the wording or terminology in this article is for illustration The purpose of this specification is not to limit, so the terms or wording in this specification will be explained by the skilled person in accordance with the teaching and guidance.
上文已經借助於功能區塊描述了本案的實施例,功能區塊例示出了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意定義了這些功能區塊的邊界。可以定義其他的邊界,只要適當執行其指定功能和關係即可。 The embodiments of this case have been described above with the help of functional blocks, and the functional block examples illustrate the implementation of specified functions and their relationships. In this article, the boundaries of these functional blocks are arbitrarily defined for the purpose of convenience of description. Other boundaries can be defined, as long as their designated functions and relationships are appropriately performed.
發明內容和摘要部分可以闡述發明人構思本案的一或多個示範性實施例,但未僅限於此。因此,並非意在通過任何方式限制本案和所附的申請專利範圍。 The summary and abstract part may illustrate one or more exemplary embodiments of the present invention conceived by the inventor, but are not limited to this. Therefore, it is not intended to limit the scope of this case and the attached patent application in any way.
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。 The foregoing descriptions are only preferred embodiments of the present invention, and all equivalent changes and modifications made in accordance with the scope of the patent application of the present invention should fall within the scope of the present invention.
10:基底 10: Base
14:半導體通道 14: Semiconductor channel
16:摻雜區 16: doped area
17:閘極到閘極介電層 17: Gate-to-gate dielectric layer
17-1,17-2:複合層 17-1, 17-2: Composite layer
18:導體層 18: Conductor layer
19:介電芯 19: Dielectric core
101:記憶體 101: memory
120:絕緣結構 120: Insulation structure
121:源極接觸部 121: source contact
131:阻擋層 131: Barrier
132:記憶體層 132: Memory layer
132-1:垂直部位 132-1: vertical part
132-2:橫向部位 132-2: Lateral part
133:通道層 133: Channel layer
134:半導體層 134: Semiconductor layer
173:氣隙 173: air gap
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