TWI717103B - 微機電系統裝置及其形成方法及積體晶片 - Google Patents

微機電系統裝置及其形成方法及積體晶片 Download PDF

Info

Publication number
TWI717103B
TWI717103B TW108141477A TW108141477A TWI717103B TW I717103 B TWI717103 B TW I717103B TW 108141477 A TW108141477 A TW 108141477A TW 108141477 A TW108141477 A TW 108141477A TW I717103 B TWI717103 B TW I717103B
Authority
TW
Taiwan
Prior art keywords
piezoelectric
semiconductor substrate
conductive
movable mass
electrode
Prior art date
Application number
TW108141477A
Other languages
English (en)
Other versions
TW202110734A (zh
Inventor
胡凡
鄭創仁
陳相甫
戴文川
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI717103B publication Critical patent/TWI717103B/zh
Publication of TW202110734A publication Critical patent/TW202110734A/zh

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B81B3/0002—Arrangements for avoiding sticking of the flexible or moving parts
    • B81B3/0013—Structures dimensioned for mechanical prevention of stiction, e.g. spring with increased stiffness
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/04—Networks or arrays of similar microstructural devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00912—Treatments or methods for avoiding stiction of flexible or moving parts of MEMS
    • B81C1/0096—For avoiding stiction when the device is in use, i.e. after manufacture has been completed
    • B81C1/00968—Methods for breaking the stiction bond
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0228—Inertial sensors
    • B81B2201/0235—Accelerometers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/02—Sensors
    • B81B2201/0228—Inertial sensors
    • B81B2201/0242—Gyroscopes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0109—Bridges
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/04—Electrodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/05—Type of movement
    • B81B2203/053—Translation according to an axis perpendicular to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/012—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being separate parts in the same package
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/015—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being integrated on the same substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/03—Electronic circuits for micromechanical devices which are not application specific, e.g. for controlling, power supplying, testing, protecting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0109—Bonding an individual cap on the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/03—Bonding two components
    • B81C2203/033—Thermal bonding
    • B81C2203/035—Soldering
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0785—Transfer and j oin technology, i.e. forming the electronic processing unit and the micromechanical structure on separate substrates and joining the substrates
    • B81C2203/0792—Forming interconnections between the electronic processing unit and the micromechanical structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Micromachines (AREA)

Abstract

本公開的各種實施例涉及一種微機電系統(MEMS)裝置 及其形成方法及積體晶片。所述微機電系統裝置包括第一介電結構，所述第一介電結構設置在第一半導體基底之上，其中第一介電結構至少局部地界定空腔。第二半導體基底設置在第一介電結構之上且包括可移動質量體，其中可移動質量體的相對的側壁設置在空腔的相對的側壁之間。第一壓電防粘連結構設置在可移動質量體與第一介電結構之間，其中第一壓電防粘連結構包括第一壓電結構及設置在第一壓電結構與第一介電結構之間的第一電極。

Description

微機電系統裝置及其形成方法及積體晶片
本發明是有關於一種微機電系統裝置及其形成方法及積體晶片。
微機電系統(microelectromechanical system，MEMS)裝置是對機械元件及電子元件進行整合以感測物理量和/或依據周圍環境進行作用的微觀裝置。近年來，MEMS裝置變得越來越普遍。舉例來說，使用MEMS裝置作為感測裝置(例如，運動感測裝置、壓力感測裝置、加速度感測裝置等)已在許多當今的個人電子設備(例如，智慧型電話、健身電子設備、個人計算裝置)中變得廣泛。MEMS裝置也用於其他應用中，例如車輛應用(例如，用於事故檢測及氣囊展開系統(airbag deployment system))、航空航太應用(例如，用於導航系統)、醫療應用(例如，用於患者監護)等。
本發明實施例提供一種微機電系統裝置，其包括：第一介電結構，設置在第一半導體基底之上，其中所述第一介電結構至少局部地界定空腔；第二半導體基底，設置在所述第一介電結構之上且包括可移動質量體，其中所述可移動質量體的相對的側壁設置在所述空腔的相對的側壁之間；以及第一壓電防粘連結構，設置在所述可移動質量體與所述第一介電結構之間，其中所述第一壓電防粘連結構包括第一壓電結構及設置在所述第一壓電結構與所述第一介電結構之間的第一電極。
本發明實施例提供一種積體晶片，其包括微機電系統以及偏壓電路系統。偏壓電路系統包括：半導體基底；可移動質量體，與所述半導體基底間隔開；空腔，至少局部地設置在所述半導體基底與所述可移動質量體之間，其中所述可移動質量體的相對的側壁設置在所述空腔的相對的側壁之間；以及壓電防粘連結構，設置在所述空腔的表面上，其中所述壓電防粘連結構包括壓電結構及電極。偏壓電路系統電耦合到所述電極，其中所述偏壓電路系統被配置成向所述電極提供第一電壓。
本發明實施例提供一種形成微機電系統裝置的方法，所述方法包括：在下部層間介電結構上形成第一導電層，其中所述下部層間介電結構設置在半導體基底之上；在所述第一導電層上形成第二導電層；在所述第二導電層上形成壓電層；對所述壓電層及所述第二導電層進行蝕刻，以分別形成壓電結構及電極，其 中所述壓電結構設置在所述電極上；對所述第一導電層進行蝕刻，以形成導電線；在所述下部層間介電結構、所述導電線、所述電極及所述壓電結構之上形成上部層間介電結構；在所述上部層間介電結構中形成暴露出所述壓電結構的開口；以及在所述上部層間介電結構之上形成可移動質量體，其中所述可移動質量體被形成為具有設置在所述開口的相對的側壁之間的相對的側壁。
100:微機電系統裝置
102:第一半導體基底
104:半導體裝置
106:層間介電結構
108:內連結構
110:下部介電結構
112:上部介電結構
114:第二半導體基底
116:第三半導體基底
118:空腔
120:上部導電線
122:可移動質量體
124a:第一壓電防粘連結構
124b:第二壓電防粘連結構
124c:第三壓電防粘連結構
124d:第四壓電防粘連結構
126a:第一電極
126b:第二電極
126c:第三電極
126d:第四電極
128a:第一壓電結構
128b:第二壓電結構
128c:第三壓電結構
128d:第四壓電結構
130a:第一導電結構
130b:第二導電結構
130c:第三導電結構
130d:第四導電結構
202a:第一介電結構
202b:第二介電結構
202c:第三介電結構
202d:第四介電結構
502:上部導電通孔
504:第一導電通道
506:接合結構
508:上部接合環
510:下部接合環
512:基底穿孔
514:隔離結構
516:第二導電通道
518:第三導電通道
600:系統
602:偏壓電路系統
604:測量電路系統
606a:第一偏壓訊號
606b:第二偏壓訊號
608a:第一分析訊號
608b:第二分析訊號
610a:第一回應訊號
610b:第二回應訊號
612a:第一狀態指示訊號
612b:第二狀態指示訊號
802:第一導電層
902:第二導電層
904:第一壓電層
906:第三導電層
1202:上部ILD層
1302:第一開口
1902:第二開口
1904:第一罩幕層
2002:第四導電層
2004:第二壓電層
2006:第五導電層
2300:流程圖
2302、2304、2306、2308、2310、2312:動作
D1:第一距離
D2:第二距離
H1:第一高度
H2:第二高度
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出包括壓電防粘連結構的微機電系統(MEMS)裝置的一些實施例的剖視圖。
圖2示出圖1所示MEMS裝置的一些其他實施例的剖視圖。
圖3示出圖1所示MEMS裝置的一些其他實施例的剖視圖。
圖4示出圖1所示MEMS裝置的一些其他實施例的剖視圖。
圖5示出圖1所示MEMS裝置的一些更詳細實施例的剖視圖。
圖6示出包括圖1所示MEMS裝置的一些實施例的系統的一些實施例的視圖。
圖7到圖22示出用於形成圖5所示MEMS裝置的一些實施 例的一系列剖視圖。
圖23示出形成包括壓電防粘連結構的MEMS裝置的方法的一些實施例的流程圖。
以下公開提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相 應地進行解釋。
許多MEMS裝置(例如，加速度計(accelerometer)、陀螺儀(gyroscope)等)包括可移動質量體(movable mass)及固定電極板。可移動質量體具有平的表面，所述平的表面與固定電極板的相對的平的表面平行對齊且與固定電極板的相對的平的表面間隔開。可移動質量體回應於外部刺激(例如，壓力、加速度、重力等)而在空腔(cavity)內部發生位移。此位移會改變可移動質量體與固定電極板之間的距離。距離的變化可通過可移動質量體與固定電極之間的電容性耦合的變化來檢測並通過適當的電路進行分析，以得出與距離變化相關聯的物理量的測量值，例如加速度。
MEMS裝置面臨的設計挑戰之一是防止可移動質量體粘附到MEMS裝置的相鄰的部件(被稱為粘連的效應)。由於這些裝置的規模持續縮小且相鄰的表面之間的間距變得更小，防止非預期粘連成為越來越重要的設計考慮因素。粘連可發生在若干情形中。在製造期間，當例如可移動質量體未從其鄰近的表面完全脫離時可發生粘連。在正常操作期間，當可移動質量體偏斜到可移動質量體與臨近的部件(例如，空腔的表面、停止件(stopper)/凸塊的表面等)接觸的點時，也可發生粘連。
本申請的各種實施例涉及一種具有壓電防粘連結構(piezoelectric anti-stiction structure)的MEMS裝置。所述MEMS裝置包括設置在第一半導體基底之上的層間介電(interlayer dielectric，ILD)結構。ILD結構的上表面至少局部地界定空腔的底部。第二半導體基底設置在ILD結構之上且包括可移動質量體。可移動質量體被配置成回應於外部刺激而在空腔內發生移位。壓電防粘連結構包括壓電結構及電極。此外，壓電防粘連結構設置在可移動質量體與ILD結構的上表面之間。由於壓電防粘連結構設置在可移動質量體與ILD結構的上表面之間，因此壓電防粘連結構可防止/校正粘連。
舉例來說，如果可移動質量體朝空腔的底部偏斜超過給定點(given point)，則壓電防粘連結構將防止可移動質量體接觸空腔的底部及潛在地粘附到ILD結構的上表面。因此，如果可移動質量體粘附到鄰近的部件，則可移動質量體將粘附到壓電防粘連結構。如果可移動質量體粘附到壓電防粘連結構，則可向電極施加足以使壓電結構變形(或振動)的電壓，從而產生可將可移動質量體從其粘附在壓電防粘連結構上的狀態釋放的機械力。
防止/校正粘連的壓電防粘連結構的另一實例可包括具有第一摻雜類型的可移動質量體。在此種實施例中，對電極施加第一電壓，且對可移動質量體施加第二電壓。因此，壓電結構兩端的電壓將基於可移動質量體距電極的距離而有所不同。因此，如果可移動質量體朝空腔的底部偏斜超過給定點(例如，接觸壓電防粘連結構)，則可移動質量體與電極之間的距離將使壓電防粘連結構兩端的電壓足以使壓電結構變形，從而產生可將可移動質量體從其粘附在壓電防粘連結構上的狀態釋放的機械力。
圖1示出包括壓電防粘連結構的微機電系統(MEMS)裝置100的一些實施例的剖視圖。MEMS裝置100可為例如加速度計、陀螺儀或一些其他MEMS裝置。
如圖1中所示，MEMS裝置100包括第一半導體基底102。第一半導體基底102可包括任何類型的半導體本體(例如，單晶矽/互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)塊、矽-鍺(SiGe)、絕緣體上矽(silicon on insulator，SOI)等)。在一些實施例中，在第一半導體基底102上/中可設置有一個或多個半導體裝置104。在另一些實施例中，半導體裝置104可為或可包括例如金屬氧化物半導體(metal-oxide-semiconductor，MOS)場效應電晶體(field-effect transistor，FET)、一些其他MOS裝置或一些其他半導體裝置。在又一些實施例中，第一半導體基底102可被稱為互補金屬氧化物半導體(CMOS)基底。
在第一半導體基底102及半導體裝置104之上設置有層間介電(ILD)結構106。在ILD結構106中嵌置有內連結構108(例如，銅內連)。內連結構108包括多個導電特徵(例如，金屬線、金屬通孔、金屬接觸件等)。在一些實施例中，ILD結構106包括一個或多個堆疊的ILD層，所述一個或多個堆疊的ILD層可分別包含低介電常數介電質(例如，介電常數小於約3.9的介電材料)、氧化物(例如，SiO2)等。在另一些實施例中，ILD結構106包括下部ILD結構110以及設置在下部ILD結構110之上的上部 ILD結構112。在又一些實施例中，所述多個導電特徵可包含例如銅(Cu)、鋁(Al)、鎢(W)、氮化鈦(TiN)、鋁-銅(AlCu)、一些其他導電材料或上述的組合。
在ILD結構106及第一半導體基底102二者之上設置有第二半導體基底114。第二半導體基底114可包括任何類型的半導體本體(例如，單晶矽/CMOS塊、SiGe、SOI等)。在一些實施例中，第二半導體基底114可具有第一摻雜類型(例如，p型/n型)。在另一些實施例中，第二半導體基底114可被稱為MEMS基底。在又一些實施例中，在第二半導體基底114及第一半導體基底102二者之上設置有第三半導體基底116。第三半導體基底116可包括任何類型的半導體本體(例如，單晶矽/CMOS塊、SiGe、SOI等)。在又一些實施例中，第三半導體基底116可被稱為頂蓋基底(cap substrate)。
ILD結構106至少局部地界定空腔118。在一些實施例中，上部ILD結構112、內連結構108、第二半導體基底114及第三半導體基底116界定空腔118。在另一些實施例中，內連結構108的上部導電線120可至少局部地界定空腔118。舉例來說，上部導電線120及上部ILD結構112的上表面可界定空腔118的底表面，且第三半導體基底116的底表面可界定空腔118的上表面。在另一些實施例中，內連結構108的上部導電線120可為內連結構108的最上部導電線(例如，最上部金屬線)。在又一些實施例中，第三半導體基底116至少局部地界定空腔118的上部部分， 且上部ILD結構112至少局部地界定空腔118的下部部分。
第二半導體基底114包括可移動質量體122(例如，檢驗質量體(proof mass))。可移動質量體122是第二半導體基底114的一部分且通過一個或多個繫繩(tether)(未示出)懸掛在空腔118中。在一些實施例中，可移動質量體122具有第一摻雜類型(例如，p型)或與第一摻雜類型相反的第二摻雜類型(例如，n型)。在另一些實施例中，可移動質量體122可具有大於或等於約1×1020cm-3的第一摻雜類型摻雜劑(例如，p型摻雜劑)的第一摻雜濃度，或者大於或等於約1×1020cm-3的第二摻雜類型摻雜劑(例如，n型摻雜劑)的第二摻雜濃度。在又一些實施例中，可移動質量體122的相對的側壁設置在上部ILD結構112的相對的側壁之間。
在空腔118中設置有多個壓電防粘連結構124(本文中的第一壓電防粘連結構124a、第二壓電防粘連結構124b、第三壓電防粘連結構124c及第四壓電防粘連結構124d統稱為壓電防粘連結構124)。舉例來說，在空腔118中設置有第一壓電防粘連結構124a及第二壓電防粘連結構124b且第一壓電防粘連結構124a與第二壓電防粘連結構124b間隔開。在一些實施例中，壓電防粘連結構124設置在上部ILD結構112的上表面與可移動質量體122之間。應理解，在一些實施例中，在空腔118中可僅設置單個壓電防粘連結構。
為清楚起見，可僅參照壓電防粘連結構124中的一者(例如，第一壓電防粘連結構124a)來闡述壓電防粘連結構124的特 徵，且應理解，所述多個壓電防粘連結構124中的每一者也可包括此種特徵。舉例來說，第一壓電防粘連結構124a包括第一電極126a。因此，應理解，第二壓電防粘連結構124b可包括第二電極126b(且任何其他壓電防粘連結構也可包括電極)。
第一壓電防粘連結構124a包括設置在第一電極126a上的第一壓電結構128a。在一些實施例中，在第一壓電結構128a上設置有第一導電結構130a。在另一些實施例中，第一電極126a通過內連結構108電耦合到半導體裝置104中的一者或多者。在另一些實施例中，第一電極126a電耦合到上部導電線120。
第一電極126a可包含例如鉑(Pt)、鈦(Ti)、銅(Cu)、金(Au)、鋁(Al)、鋅(Zn)、錫(Sn)、一些其他導電材料或上述的組合。在一些實施例中，第一壓電結構128a可包含例如鋯鈦酸鉛(lead zirconatetitanate,PZT)、氧化鋅(ZnO)、鈦酸鋇(BaTiO3)、鈮酸鉀(KNbO3)、鎢酸鈉(sodium-tungsten-oxide,Na2WO3)、鈮酸鋇鈉(barium-sodium-niobium-oxide,Ba2NaNb5O5)、鈮酸鉛鉀(lead-potassium-niobium-oxide,Pb2KNb5O15)、矽酸鑭鎵(langasite,La3Ga5SiO14)、磷酸鎵(GaPO4)、鈮酸鋰(lithium-niobium-oxide,LiNbO3)、鉭酸鋰(LiTaO3)、一些其他壓電材料或上述的組合。第一導電結構130a可包含例如Pt、Ti、Cu、Au、Al、Zn、Sn、一些其他導電材料或上述的組合。在一些實施例中，第一電極126a與第一導電結構130a包含相同的材料(例如，Pt)。在其他實施例中，第一電極126a 可包含與第一導電結構130a不同的材料。在另一些實施例中，上部導電線120可為包括第一層(例如，TiN)、設置在第一層之上及第一層上的第二層(例如，AlCu)以及設置在第二層之上及第二層上的第三層(例如，TiN)的多層式結構。
第一電極126a被配置成接收第一電壓。在一些實施例中，第一電壓小於或等於約25伏(volt，V)。更具體來說，第一電壓可介於約15V與約25V之間。在一些實施例中，第一導電結構130a被配置成電浮置的(例如，具有浮置電壓)。在其他實施例中，第一導電結構130a被配置成接收第二電壓。在一些實施例中，第二電壓可小於或等於約5V。在又一些實施例中，可移動質量體122被配置成接收第三電壓。第三電壓可小於或等於約5V。
由於壓電防粘連結構124設置在上部ILD結構112與可移動質量體122之間，因此壓電防粘連結構124可防止/校正粘連。舉例來說，如果可移動質量體122粘附到第一壓電防粘連結構124a，則可向第一電極126a提供第一電壓。通過向第一電極126a提供第一電壓，第一壓電結構128a可因第一壓電結構128a兩端的電壓而從第一形狀變形(或振動)成與第一形狀不同的第二形狀，從而產生可足以校正(或防止)被固定狀態(seized state)(例如，可移動質量體122粘附到第一壓電防粘連結構124a)的機械力。
圖2示出圖1所示MEMS裝置100的一些其他實施例的剖視圖。
如圖2中所示，壓電防粘連結構124可包括分別設置在壓電結構128(本文中的第一壓電結構128a、第二壓電結構128b、第三壓電結構128c及第四壓電結構128d統稱為壓電結構128)上的介電結構202(本文中的第一介電結構202a、第二介電結構202b、第三介電結構202c及第四介電結構202d統稱為介電結構202)。舉例來說，第一壓電防粘連結構124a可包括設置在第一壓電結構128a上的第一介電結構202a，且第二壓電防粘連結構124b可包括設置在第二壓電結構128b上的第二介電結構202b。第一介電結構202a通過第一壓電結構128a及第一電極126a二者與上部ILD結構112隔開。在一些實施例中，第一介電結構202a可包含例如氧化物(例如，SiO2)、氮化物(例如，氮化矽(SiN))、氧氮化物(例如，氮氧化矽(SiOXNY))、一些其他介電材料或上述的組合。
在壓電防粘連結構124分別包括介電結構202的實施例中，可移動質量體122可具有第一摻雜類型且具有第一摻雜濃度，或者具有第二摻雜類型且具有第二摻雜濃度。在此種實施例中，壓電防粘連結構124可通過向可移動質量體122提供第三電壓且對第一電極126a施加第一電壓來防止/校正粘連。在一些實施例中，無論可移動質量體122處於被固定狀態(例如，無法自由移動)還是處於可移動狀態(例如，正常運行狀態)，均可施加第三電壓及第一電壓。通過向第一電極126a提供第一電壓以及向可移動質量體122提供第三電壓，第一壓電結構128a兩端的電壓將基 於可移動質量體122與第一電極126a的距離而有所不同。因此，如果可移動質量體122朝第一壓電防粘連結構124a偏斜超過給定點(例如，接觸/粘附到第一介電結構202a)，則第一壓電結構128a兩端的電壓可足以導致第一壓電結構128a變形，從而產生可足以校正(或防止)被固定狀態的機械力。在另一些實施例中，第一摻雜濃度和/或第二摻雜濃度可使得第一壓電結構128a兩端的電壓不足以使第一壓電結構128a變形，除非可移動質量體122接觸/粘附到第一介電結構202a。
圖3示出圖1所示MEMS裝置100的一些其他實施例的剖視圖。
如圖3中所示，壓電防粘連結構124可設置在可移動質量體122與第三半導體基底116之間。舉例來說，在空腔118中以及在可移動質量體122與第三半導體基底116的底表面之間設置有第三壓電防粘連結構124c及第四壓電防粘連結構124d。由於第三壓電防粘連結構124c設置在可移動質量體122與第三半導體基底116之間，因此第三壓電防粘連結構124c可防止/校正可移動質量體122粘附到設置在可移動質量體122上方的表面(例如，第三半導體基底116的底表面)的粘連。在一些實施例中，設置在可移動質量體122與第三半導體基底116之間的壓電防粘連結構124可被稱為壓電防粘連停止件。在另一些實施例中，設置在可移動質量體122與上部ILD結構112之間的壓電防粘連結構124可被稱為壓電防粘連凸塊。
在一些實施例中，第三壓電防粘連結構124c包括設置在第三壓電結構128c上的第三介電結構202c。第三介電結構202c將第三壓電結構128c及第三電極126c二者與可移動質量體122隔開。在另一些實施例中，第三電極126c可接觸第三半導體基底116及第三壓電結構128c二者。
在一些實施例中，設置在可移動質量體122上方的壓電防粘連結構124可在垂直方向上分別與設置在可移動質量體122下方的壓電防粘連結構124對齊。舉例來說，第三壓電防粘連結構124c可在垂直方向上與第一壓電防粘連結構124a對齊。在其他實施例中，設置在可移動質量體122上方的壓電防粘連結構124可不分別與設置在可移動質量體122下方的壓電防粘連結構124對齊。舉例來說，第三壓電防粘連結構124c可與上部ILD結構112的側壁間隔開第一橫向距離，且第一壓電防粘連結構124a可與上部ILD結構112的側壁間隔開與第一橫向距離不同的第二橫向距離。
圖4示出圖1所示MEMS裝置100的一些其他實施例的剖視圖。
如圖4中所示，壓電防粘連結構124中的一些壓電防粘連結構124可包括介電結構202，且壓電防粘連結構124中的一些其他壓電防粘連結構124可包括導電結構130(本文中的第一導電結構130a、第二導電結構130b、第三導電結構130c及第四導電結構130d統稱為導電結構130)。舉例來說，第一壓電防粘連結構 124a可包括第一導電結構130a，且第三壓電防粘連結構124c可包括第三介電結構202c。
在一些實施例中，第一壓電防粘連結構124a的佈局可大體上呈方形形狀、矩形形狀或類似形狀。在一些實施例中，第一壓電防粘連結構124a的側壁可為實質上垂直的。在其他實施例中，第一壓電防粘連結構124a的側壁可形成角度(angled)(例如，當第一壓電防粘連結構124a的側壁從上部ILD結構112的上表面延伸時向內形成角度)。在另一些實施例中，第一電極126a的側壁可與第一壓電結構128a的側壁實質上對齊。第一壓電結構128a的側壁可與第一導電結構130a的側壁實質上對齊。在又一些實施例中，第三壓電結構128c的側壁可與第三介電結構202c的側壁實質上對齊。
上部ILD結構112的上表面(例如，空腔118的底部)在垂直方向上與上部ILD結構112的最上表面間隔開第一距離D1。第一壓電防粘連結構124a具有第一高度H1。在一些實施例中，第一高度H1介於第一距離D1的約30%與約50%之間。在另一些實施例中，第一距離D1小於或等於約3微米(micrometer，μm)。更具體來說，第一距離D1可介於約2μm與3μm之間。在又一些實施例中，第一高度H1小於或等於約1.5μm。更具體來說，第一高度H1為約1μm。
第三半導體基底116的底表面(例如，空腔118的頂部)在垂直方向上與第三半導體基底116的最底表面間隔開第二距離 D2。第三壓電防粘連結構124c具有第二高度H2。在一些實施例中，第二高度H2介於第二距離D2的約30%與約50%之間。第二距離D2可小於或等於約3μm。更具體來說，第二距離D2可介於約2μm與3μm之間。第二高度H2可小於或等於約1.5μm。更具體來說，第二高度H2可為約1μm。
在一些實施例中，第一高度H1可實質上相同於第二高度H2。在其他實施例中，第一高度H1可不同於第二高度H2。在另一些實施例中，第一距離D1可實質上相同於第二距離D2。在其他實施例中，第一距離D1可不同於第二距離D2。
在一些實施例中，每一壓電防粘連結構124的長度(和/或寬度)可實質上相同。在其他實施例中，壓電防粘連結構124中的一些壓電防粘連結構124的長度(和/或寬度)可不同於壓電防粘連結構124中的一些其他壓電防粘連結構124的長度(和/或寬度)。在另一些實施例中，第一壓電防粘連結構124a的長度可介於第一距離D1的約15%與約50%之間。更具體來說，第一壓電防粘連結構124a的長度可介於約0.5μm與約1μm之間。在又一些實施例中，第一壓電防粘連結構124a的寬度可介於第一距離D1的約15%與約50%之間。更具體來說，第一壓電防粘連結構124a的寬度可介於約0.5μm與約1μm之間。
在一些實施例中，第三壓電防粘連結構124c的長度可介於第二距離D2的約15%與約50%之間。更具體來說，第三壓電防粘連結構124c的長度可介於約0.5μm與約1μm之間。在另一些 實施例中，第三壓電防粘連結構124c的寬度可介於第二距離D2的約15%與約50%之間。更具體來說，第三壓電防粘連結構124c的寬度可介於約0.5μm與約1μm之間。
圖5示出圖1所示MEMS裝置100的一些更詳細實施例的剖視圖。
如圖5中所示，在上部ILD結構112中設置有上部導電通孔502(例如，金屬通孔)。在一些實施例中，上部導電通孔502設置在上部ILD結構112及下部ILD結構110二者中。上部導電通孔502電耦合到內連結構108及第二半導體基底114。在另一些實施例中，上部導電通孔502可包含例如Cu、Al、W或其類似物。
第一導電通道504設置在第二半導體基底114中且在上部導電通孔502與可移動質量體122之間提供電連接。第一導電通道504是具有第一摻雜類型或第二摻雜類型的第二半導體基底114的一部分。在一些實施例中，第三電壓可通過內連結構108、上部導電通孔502及第一導電通道504被施加到可移動質量體122。在另一些實施例中，由於可移動質量體122具有與第一導電通道504相同的摻雜類型，因此第三電壓可被施加到可移動質量體122。在另一些實施例中，第一導電通道504可沿著繫繩(未示出)中的一者或多者從第二半導體基底114的固定部分延伸到具有第一摻雜類型或第二摻雜類型的可移動質量體122的區。在又一些實施例中，第一導電通道504可被稱為第一摻雜區。
在一些實施例中，第三半導體基底116通過接合結構506 (例如，共晶接合結構(eutectic bond structure))接合到第二半導體基底114。接合結構506可包括設置在下部接合環510上的上部接合環508。在一些實施例中，接合結構506是導電的。在另一些實施例中，下部接合環510可包含例如Cu、Al、Au、Sn、Ti、一些其他接合材料或上述的組合。在另一些實施例中，上部接合環508可包含例如Cu、Al、Au、Sn、Ge、一些其他接合材料或上述的組合。上部接合環508可具有圍繞可移動質量體122連續延伸的環形形狀頂部佈局。在又一些實施例中，下部接合環510可具有圍繞可移動質量體122連續延伸的環形形狀頂部佈局。
在第二半導體基底114、上部ILD結構112及下部ILD結構110中設置有基底穿孔(through-substrate via，TSV)512。在一些實施例中，TSV 512設置在下部ILD結構110之上。TSV 512完全延伸穿過第二半導體基底114，以將內連結構108電耦合到接合結構506。在另一些實施例中，TSV 512延伸穿過設置在第二半導體基底114中的隔離結構514(例如，淺溝槽隔離(shallow trench isolation，STI)結構)。在又一些實施例中，TSV 512可包含例如Cu、Al、W或其類似物。
第二導電通道516設置在第三半導體基底116中且在接合結構506與第四電極126d之間提供電連接。第二導電通道516是具有第一摻雜類型或第二摻雜類型的第三半導體基底116的一部分。在一些實施例中，第一電壓可通過內連結構108、TSV 512、接合結構506及第二導電通道516被施加到第四電極126d。在另 一些實施例中，第二導電通道516可被稱為第二摻雜區。
第三導電通道518設置在第三半導體基底116中且在接合結構506與第三電極126c之間提供電連接。第三導電通道518是具有第一摻雜類型或第二摻雜類型的第三半導體基底116的一部分。在一些實施例中，第一電壓可通過內連結構108、TSV 512(或另一TSV)、接合結構506及第三導電通道518被施加到第三電極126c。在另一些實施例中，第三導電通道518可被稱為第三摻雜區。
圖6示出包括圖1所示MEMS裝置100的一些實施例的系統600的一些實施例的視圖。
如圖6中所示，系統600包括MEMS裝置100及偏壓電路系統602。偏壓電路系統602電耦合到MEMS裝置100。偏壓電路系統602被配置成向MEMS裝置100提供一個或多個偏壓訊號606(本文中的第一偏壓訊號606a及第二偏壓訊號606b統稱為偏壓訊號606)，以防止/校正MEMS裝置100(參見例如圖5)的可移動質量體122的粘連。舉例來說，偏壓電路系統602可向壓電防粘連結構124的電極126提供具有第一電壓的第一偏壓訊號606a，且偏壓電路系統602可向可移動質量體122提供具有第三電壓的第二偏壓訊號606b。
在一些實施例中，在MEMS裝置100的操作期間，偏壓電路系統602可向MEMS裝置100持續提供所述一個或多個偏壓訊號606。在其他實施例中，偏壓電路系統602可選擇性地向MEMS 裝置100提供所述一個或多個偏壓訊號606。在另一些實施例中，偏壓電路系統602可選擇性地向壓電防粘連結構124的電極126提供所述一個或多個偏壓訊號606。舉例來說，在一些實施例中，偏壓電路系統602可向第一電極126a僅提供第一偏壓訊號606a。
在一些實施例中，系統600包括電耦合到MEMS裝置100的測量電路系統604。在另一些實施例中，測量電路系統604電耦合到偏壓電路系統602。測量電路系統604被配置成判斷MEMS裝置100是處於可移動狀態(例如，可移動質量體122在空腔118周圍自由移動)還是處於被固定狀態(例如，可移動質量體122無法在空腔118周圍自由移動)。舉例來說，測量電路系統604可向MEMS裝置100提供一個或多個分析訊號608(本文中的第一分析訊號608a及第二分析訊號608b統稱為分析訊號608)。測量電路系統604接收與所述一個或多個分析訊號608對應的一個或多個回應訊號610(本文中的第一回應訊號610a及第二回應訊號610b統稱為回應訊號610)。舉例來說，測量電路系統604可提供第一分析訊號608a及第二分析訊號608b且分別接收第一回應訊號610a及第二回應訊號610b。測量電路系統對所述一個或多個回應訊號610進行分析以判斷可移動質量體122是處於可移動狀態還是被固定狀態(例如，對電壓進行分析以確定可移動質量體122在空腔118中相對於一個或多個固定電極的位置)。
測量電路系統604可判斷MEMS裝置100處於第一被固定狀態還是第二被固定狀態。第一被固定狀態可被稱為觸摸狀態 (touch-down state)且發生在可移動質量體122接觸/粘附到第一壓電防粘連結構124a及第二壓電防粘連結構124b時。第二被固定狀態可被稱為傾斜狀態(tilt state)且發生在可移動質量體122接觸/粘附到第一壓電防粘連結構124a而未接觸/粘附到第二壓電防粘連結構124b時，或反之亦然。在一些實施例中，當第一回應訊號610a及第二回應訊號610b二者均指示可移動質量體122粘附到第一壓電防粘連結構124a及第二壓電防粘連結構124b二者時，測量電路系統604可確定可移動質量體122處於第一被固定狀態。在另一些實施例中，當第一回應訊號610a指示可移動質量體122粘附到第一壓電防粘連結構124a，而第二回應訊號610b指示可移動質量體122未粘附到第二壓電防粘連結構124b時，測量電路系統604可確定可移動質量體122處於第二被固定狀態。
在一些實施例中，測量電路系統604可向偏壓電路系統602提供基於MEMS裝置100的狀態的一個或多個狀態指示訊號612(本文中的第一狀態指示訊號612a及第二狀態指示訊號612b統稱為狀態指示訊號612)。基於所述一個或多個狀態指示訊號612，偏壓電路系統602可(或可不)向MEMS裝置100提供所述一個或多個偏壓訊號606。舉例來說，測量電路系統604可提供指示MEMS裝置處於可移動狀態的一個或多個狀態指示訊號612，且偏壓電路系統602可不向MEMS裝置100提供所述一個或多個偏壓訊號606中的任一者。在其他實施例中，在MEMS裝置100的操作期間，偏壓電路系統602向MEMS裝置100持續提供所述 一個或多個偏壓訊號606。
在一些實施例中，測量電路系統604可向偏壓電路系統602提供第一狀態指示訊號612a及第二狀態指示訊號612b，以指示MEMS裝置100處於第一被固定狀態，且偏壓電路系統602可向MEMS裝置100提供所述一個或多個偏壓訊號606。在此種實施例中，所述一個或多個偏壓訊號606可被提供到壓電防粘連結構124的電極126中的一者或多者。在其他實施例中，測量電路系統604可向偏壓電路系統602提供第一狀態指示訊號612a及第二狀態指示訊號612b，以指示MEMS裝置100處於第二被固定狀態。舉例來說，第一狀態指示訊號612a可指示可移動質量體122粘附到第一壓電防粘連結構124a，且第二狀態指示訊號612b可指示可移動質量體122未粘附到第二壓電防粘連結構124b。在此種實施例中，偏壓電路系統602可向MEMS裝置100提供對應的一個或多個偏壓訊號606。舉例來說，偏壓電路系統602可向第一電極126a提供第一偏壓訊號606a以使第一壓電結構128a變形。在其他此種實施例中，偏壓電路系統602可向MEMS裝置100提供所述一個或多個偏壓訊號606。舉例來說，偏壓電路系統602可向第一電極126a提供第一偏壓訊號606a以使第一壓電結構128a變形，且向第二電極126b提供第二偏壓訊號606b以使第二壓電結構128b變形。
在一些實施例中，積體晶片(integrated chip，IC)包括系統600。在其他實施例中，第一積體晶片可包括MEMS裝置100， 且與第一積體晶片不同的第二積體晶片可包括偏壓電路系統602和/或測量電路系統604。在又一些其他實施例中，第一積體晶片可包括MEMS裝置100，第二積體晶片可包括偏壓電路系統602，且與第一積體晶片及第二積體晶片不同的第三積體晶片可包括測量電路系統604。在一些實施例中，偏壓電路系統602包括所述一個或多個半導體裝置104(參見例如圖5)中的一者或多者。在另一些實施例中，測量電路系統604包括所述一個或多個半導體裝置104中的一者或多者。在又一些實施例中，偏壓電路系統602與測量電路系統604可設置在同一半導體基底(例如，第一半導體基底102)上/之上。
圖7到圖22示出用於形成圖5所示MEMS裝置100的一些實施例的一系列剖視圖。
如圖7中所示，在下部ILD結構110中以及第一半導體基底102之上設置內連結構108的一部分。此外，在第一半導體基底102上/中設置一個或多個半導體裝置104。在一些實施例中，形成圖7中所示的結構的方法包括通過以下製程來形成所述一個或多個半導體裝置104：在第一半導體基底102中形成成對的源極/汲極區(例如，通過離子注入(ion implantation)形成)；之後，在第一半導體基底之上以及所述成對的源極/汲極區之間形成閘極介電質及閘極電極(例如，通過沉積/生長製程及蝕刻製程形成)。接著在所述一個或多個半導體裝置104之上形成第一ILD層，且在第一ILD層中形成接觸件開口。在第一ILD層上及接觸件開口 中形成導電材料(例如，W)。之後，對導電材料執行平坦化製程(例如，化學機械拋光(chemical-mechanical polishing，CMP))以在第一ILD層中形成導電接觸件(例如，金屬接觸件)。
接著在第一ILD層及導電接觸件之上形成第二ILD層，且在第二ILD層中形成第一導電線溝槽。在第二ILD層上及第一導電線溝槽中形成導電材料(例如，Cu)。之後，對導電材料執行平坦化製程(例如，CMP)以在第二ILD層中形成導電線(例如，金屬線)。接著在第二ILD層及導電線之上形成第三ILD層，且在第三ILD層中形成導電通孔開口。在第三ILD層上及導電通孔開口中形成導電材料(例如，Cu)。之後，對導電材料執行平坦化製程(例如，CMP)以在第三ILD層中形成導電通孔(例如，金屬通孔)。可重複進行以上用於形成導電線及導電通孔的製程任意次數。在一些實施例中，可利用例如以下沉積或生長製程形成以上層和/或結構：例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化(thermal oxidation)、濺鍍(sputtering)、電化學鍍覆(electrochemical plating)、無電鍍覆(electroless plating)、一些其他沉積或生長製程或上述的組合。
如圖8中所示，在下部ILD結構110及內連結構108的所述一部分之上形成第一導電層802。在一些實施例中，形成第一導電層802的製程包括在下部ILD結構110及內連結構108的所述一部分上沉積第一導電層802。可通過例如CVD、PVD、ALD、 濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積第一導電層802。在另一些實施例中，第一導電層802可包含例如Cu、Al、TiN、AlCu、一些其他導電材料或上述的組合。
在一些實施例中，第一導電層802包括多個層。舉例來說，第一導電層可包括第一層(例如，TiN)、設置在第一層之上及第一層上的第二層(例如，AlCu)以及設置在第二層之上及第二層上的第三層(例如，TiN)。在此種實施例中，形成第一導電層802的製程可包括在下部ILD結構110及內連結構108的所述一部分上沉積第一層，在第一層上沉積第二層，且在第二層上沉積第三層。
如圖9中所示，在第一導電層802之上形成第二導電層902。在一些實施例中，形成第二導電層902的製程包括在第一導電層802上沉積第二導電層902。可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積第二導電層902。在另一些實施例中，第二導電層902可包含例如Pt、Ti、Cu、Au、Al、Zn、Sn、Ru、一些其他導電材料或上述的組合。
圖9中還示出，在第二導電層902之上形成第一壓電層904。在一些實施例中，形成第一壓電層904的製程包括在第二導電層902上沉積第一壓電層904。可通過例如濺鍍、旋轉塗布製程(spin-on process)、CVD、PVD、ALD、分子束磊晶(molecular-beam epitaxy)、一些其他沉積或生長製程或上述的組合來沉積或生長第 一壓電層904。在另一些實施例中，第一壓電層904可包含例如PZT、ZnO、BaTiO3、KNbO3、Na2WO3、Ba2NaNb5O5、Pb2KNb5O15、La3Ga5SiO14、GaPO4、LiNbO3、LiTaO3、一些其他壓電材料或上述的組合。
圖9中還示出，在第一壓電層904之上形成第三導電層906。在一些實施例中，形成第三導電層906的製程包括在第一壓電層904上沉積第三導電層906。可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積第三導電層906。在另一些實施例中，第三導電層906可包含例如Pt、Ti、Cu、Au、Al、Zn、Sn、Ru、一些其他導電材料或上述的組合。在介電結構202分別設置在壓電結構128上的實施例中，第三導電層906可不形成在第一壓電層904之上。
如圖10中所示，在第一導電層802之上形成第一多個壓電防粘連結構124。在一些實施例中，形成壓電防粘連結構124的製程包括在第三導電層906(參見例如圖9)上形成罩幕層(未示出)(例如，正性/負性光阻)。之後，將第三導電層906、第一壓電層904及第二導電層902(參見例如圖9)暴露到蝕刻劑(例如，濕式/乾式蝕刻劑)。蝕刻劑移除第三導電層906的未被遮罩的部分，從而在第一壓電層904上形成多個導電結構130；蝕刻劑移除第一壓電層904的未被遮罩的部分，從而在第二導電層902上形成多個壓電結構128；且蝕刻劑移除第二導電層902的未被遮罩的部分，從而在第一導電層802上形成多個電極126。隨後，可剝 除罩幕層。應理解，可利用一種或多種蝕刻劑和/或罩幕層來形成壓電防粘連結構124。
如圖11中所示，形成內連結構108的上部導電線120。在一些實施例中，形成上部導電線120的製程包括在第一導電層802上形成罩幕層(未示出)，且所述罩幕層覆蓋壓電防粘連結構124(參見例如圖10)。之後，將第一導電層802暴露到蝕刻劑。蝕刻劑移除第一導電層802的未被遮罩的部分，從而形成上部導電線120。隨後，可剝除罩幕層。
如圖12中所示，在上部導電線120之上及壓電防粘連結構124之上形成上部ILD層1202。上部ILD層1202可被形成有實質上平的上表面。在一些實施例中，形成上部ILD層1202的製程包括在上部導電線120及壓電防粘連結構124上沉積上部ILD層1202。可通過例如CVD、PVD、ALD、濺鍍、一些其他沉積製程或上述的組合來沉積上部ILD層1202。在另一些實施例中，可對上部ILD層1202執行平坦化製程(例如，CMP)，以將上部ILD層1202的上表面平坦化。上部ILD層1202可包含低介電常數介電質(例如，介電常數小於約3.9的介電材料)、氧化物(例如，SiO2)等。應理解，在一些實施例中，上部ILD層1202可包括一個或多個堆疊的ILD層，所述一個或多個堆疊的ILD層可分別包含低介電常數介電質、氧化物等。
圖12中還示出，在上部ILD層1202中形成上部導電通孔502。上部導電通孔502被形成為穿過上部ILD層1202延伸到 上部導電線120。在一些實施例中，形成上部導電通孔502的製程包括在上部ILD層1202上形成罩幕層(未示出)。之後，將上部ILD層1202暴露到蝕刻劑，以移除上部ILD層1202的未被遮罩的部分，從而在上部ILD層1202中形成開口(未示出)。接著在上部ILD層1202上及開口中沉積導電層(未示出)。在一些實施例中，導電層包含例如Cu、Al、W等。在另一些實施例中，可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積導電層。之後，對導電層執行平坦化製程(例如，CMP)，從而形成上部導電通孔502。
如圖13中所示，在下部ILD結構110之上形成上部ILD結構112。在一些實施例中，形成上部ILD結構112的製程包括在上部ILD層1202中形成暴露出壓電防粘連結構124的第一開口1302。在一些實施例中，形成第一開口1302的製程包括在上部ILD層1202及上部導電通孔502上形成罩幕層(未示出)。之後，將上部ILD層1202暴露到蝕刻劑，以移除上部ILD層1202的未被遮罩的部分，從而形成第一開口1302。在另一些實施例中，上部ILD結構112的形成便完成了ILD結構106的形成。
在介電結構202分別設置在壓電結構128上的實施例中，可在形成上部ILD結構112期間或之後形成介電結構202。舉例來說，可在形成上部ILD結構112期間通過選擇性地形成第一開口1302(例如，通過多個罩幕層及蝕刻製程形成)來形成介電結構202，以使上部ILD層1202的一些部分分別保留在壓電結 構128上，作為介電結構202。在另一實例中，可在形成上部ILD結構112之後通過以下方式來形成介電結構202：在被暴露出的壓電結構128上沉積介電層且選擇性地對介電層進行蝕刻以分別在壓電結構128上形成介電結構202。
如圖14中所示，將第二半導體基底114接合到上部ILD結構112。在一些實施例中，將第二半導體基底114接合到上部ILD結構112會形成空腔118的第一下部部分。在另一些實施例中，可通過例如直接接合、混合接合(hybrid bonding)、共晶接合(eutectic bonding)或一些其他接合製程將第二半導體基底114接合到上部ILD結構112。在又一些實施例中，在將第二半導體基底114接合到上部ILD結構112之後，可通過移除(例如，通過研磨或CMP移除)第二半導體基底114的上部部分來使第二半導體基底114薄化。
如圖15中所示，基底穿孔(TSV)512被形成為穿過第二半導體基底114延伸到內連結構108。在一些實施例中，TSV 512被形成為延伸穿過第二半導體基底114、上部ILD結構112及下部ILD結構110的至少一部分。TSV 512可被形成為延伸穿過設置在第二半導體基底114中的隔離結構514。在一些實施例中，在形成TSV 512之前形成隔離結構514。在另一些實施例中，可通過在第二半導體基底114中形成溝槽且接著用介電材料填充所述溝槽來形成隔離結構514。在又一些實施例中，可對介電材料執行平坦化製程(例如，CMP)。
在一些實施例中，形成TSV 512的製程包括在第二半導體基底114上形成罩幕層(未示出)。之後，將第二半導體基底114暴露到蝕刻劑，所述蝕刻劑移除第二半導體基底114的未被遮罩的部分以及上部ILD結構112及下部ILD結構110的下伏部分，從而形成穿過第二半導體基底114延伸到內連結構108的TSV開口。在形成TSV開口之後，在第二半導體基底114上及TSV開口中沉積導電層(未示出)。在一些實施例中，導電層包含例如Cu、Al、W等。在另一些實施例中，可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積導電層。之後，對導電層執行平坦化製程(例如，CMP)，從而形成TSV 512。應理解，在一些實施例中，TSV 512可為通過以上製程形成的多個TSV中的一者。
如圖16中所示，在第二半導體基底114及TSV 512上形成下部接合環510。在一些實施例中，形成下部接合環510的製程包括在第二半導體基底114及TSV 512之上形成罩幕層(未示出)。罩幕層包括暴露出第二半導體基底114及TSV 512的一些部分的多個開口。接著在罩幕層上及所述多個開口中沉積導電層(未示出)。在一些實施例中，導電層包含例如Cu、Al、Au、Sn、一些其他接合材料或上述的組合。在另一些實施例中，可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積導電層。之後，對導電層中執行平坦化製程(例如，CMP)，從而形成下部接合環510。隨後，在一些 實施例中，剝除罩幕層。
如圖17中所示，在第二半導體基底114中形成可移動質量體122。在一些實施例中，形成可移動質量體122的製程包括在第二半導體基底114及下部接合環510上形成罩幕層(未示出)。之後，將第二半導體基底114暴露到蝕刻劑。蝕刻劑移除第二半導體基底114的未被遮罩的部分，從而形成可移動質量體122。隨後，在一些實施例中，剝除罩幕層。
如圖18中所示，在第三半導體基底116上形成上部接合環508。在一些實施例中，上部接合環508被形成為具有與下部接合環510的佈局對應的佈局。在一些實施例中，形成上部接合環508的製程包括在第三半導體基底116之上形成罩幕層(未示出)。罩幕層包括暴露出第三半導體基底116的一些部分的多個開口。接著在罩幕層上及所述多個開口中沉積導電層(未示出)。在一些實施例中，導電層包含例如Cu、Al、Au、Sn、一些其他接合材料或上述的組合。在另一些實施例中，可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積導電層。之後，對導電層執行平坦化製程(例如，CMP)，從而形成上部接合環508。隨後，在一些實施例中，剝除罩幕層。在又一些實施例中，在形成上部接合環508之前，可在第三半導體基底116中形成一個或多個摻雜區(例如，通過離子注入形成)。
如圖19中所示，在第三半導體基底116中形成第二開口1902。在一些實施例中，形成第二開口1902的製程包括在第三半 導體基底116上沉積第一罩幕層1904(例如，負性/正性光阻)，且第一罩幕層1904覆蓋上部接合環508。接著將第三半導體基底116暴露到蝕刻劑。蝕刻劑移除第三半導體基底116的未被遮罩的部分，從而形成第二開口1902。在一些實施例中，可剝除第一罩幕層1904。
如圖20中所示，在第三半導體基底116、上部接合環508及第一罩幕層1904之上形成第四導電層2002。在一些實施例中，第四導電層2002襯於第二開口1902(參見例如圖19)進行。在另一些實施例中，形成第四導電層2002的製程包括在第三半導體基底116及第一罩幕層1904上沉積第四導電層2002。可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積第四導電層2002。在又一些實施例中，第四導電層2002可包含例如Pt、Ti、Cu、Au、Al、Zn、Sn、一些其他導電材料或上述的組合。
圖20中還示出，在第四導電層2002之上形成第二壓電層2004。在一些實施例中，形成第二壓電層2004的製程包括在第四導電層2002上沉積第二壓電層2004。可通過例如濺鍍、旋轉塗布製程、CVD、PVD、ALD、分子束磊晶、一些其他沉積或生長製程或上述的組合來沉積或生長第二壓電層2004。在另一些實施例中，第二壓電層2004可包含例如PZT、ZnO、BaTiO3、KNbO3、Na2WO3、Ba2NaNb5O5、Pb2KNb5O15、La3Ga5SiO14、GaPO4、LiNbO3、LiTaO3、一些其他壓電材料或上述的組合。
圖20中還示出，在第二壓電層2004之上形成第五導電層2006。在一些實施例中，形成第五導電層2006的製程包括在第二壓電層2004上沉積第五導電層2006。可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積第五導電層2006。在另一些實施例中，第五導電層2006可包含例如Pt、Ti、Cu、Au、Al、Zn、Sn、一些其他導電材料或上述的組合。在介電結構202分別設置在壓電結構128上的實施例中，第五導電層2006可不形成在第二壓電層2004之上。
如圖21中所示，在第三半導體基底116之上形成第二多個壓電防粘連結構124。在一些實施例中，壓電防粘連結構124形成在第二開口1902(參見例如圖19)內。在一些實施例中，形成壓電防粘連結構124的製程包括在第五導電層2006(參見例如圖20)上形成第二罩幕層(未示出)。之後，將第五導電層2006、第二壓電層2004及第四導電層2002(參見例如圖20)暴露到蝕刻劑。蝕刻劑移除第五導電層2006的未被遮罩的部分，從而在第二壓電層2004上形成多個導電結構130；蝕刻劑移除第二壓電層2004的未被遮罩的部分，從而在第四導電層2002上形成多個壓電結構128；且蝕刻劑移除第四導電層2002的未被遮罩的部分，從而在第三半導體基底116上形成多個電極126。
如圖22中所示，將第三半導體基底116接合到第二半導體基底114，從而形成空腔118的上部部分。在一些實施例中，空腔118被形成為密封空腔。在另一些實施例中，將第三半導體基 底116接合到第二半導體基底114的製程包括將上部接合環508接合到下部接合環510。可通過例如共晶接合將上部接合環508接合到下部接合環510。應理解，可通過其他接合製程(例如，直接接合、混合接合等)將第三半導體基底116接合到第二半導體基底114。在又一些實施例中，在將第三半導體基底116接合到第二半導體基底114之後，便完成了MEMS裝置100的形成。
圖23示出形成包括壓電防粘連結構的MEMS裝置的方法的一些實施例的流程圖2300。儘管本文中將圖23所示流程圖2300示出並闡述為一系列動作或事件，然而應理解，此類動作或事件的示出次序不應被解釋為具有限制性意義。舉例來說，一些動作可以不同的次序發生和/或與除本文中所示出和/或闡述的動作或事件以外的其他動作或事件同步地發生。此外，可能並非需要所有所示出的動作來實施本文中所作說明的一個或多個方面或實施例，且本文中所繪示動作中的一者或多者可以一個或多個單獨的動作和/或階段施行。
在動作2302處，提供具有設置在第一半導體基底上的下部層間介電(ILD)結構的第一半導體基底。圖7示出與動作2302對應的一些實施例的剖視圖。
在動作2304處，在下部ILD結構及第一半導體基底之上形成多個壓電防粘連結構。圖8到圖10示出與動作2304對應的一些實施例的一系列剖視圖。
在動作2306處，在下部ILD結構及第一半導體基底之上 形成上部ILD結構，其中壓電防粘連結構設置在上部ILD結構的開口中。圖11到圖13示出與動作2306對應的一些實施例的一系列剖視圖。
在動作2308處，將第二半導體基底接合到上部ILD結構，其中第二半導體基底延伸穿過開口以形成空腔，且其中壓電防粘連結構設置在空腔中。圖14示出與動作2308對應的一些實施例的剖視圖。
在動作2310處，在第二半導體基底中及壓電防粘連結構上之形成可移動質量體。圖15到圖17示出與動作2310對應的一些實施例的一系列剖視圖。
在動作2312處，將第三半導體基底接合到第二半導體基底。圖18到圖22示出與動作2312對應的一些實施例的一系列剖視圖。
在一些實施例中，本申請提供一種微機電系統(MEMS)裝置。所述MEMS裝置包括第一介電結構，所述第一介電結構設置在第一半導體基底之上，其中所述第一介電結構至少局部地界定空腔。第二半導體基底設置在所述第一介電結構之上且包括可移動質量體，其中所述可移動質量體的相對的側壁設置在所述空腔的相對的側壁之間。第一壓電防粘連結構設置在所述可移動質量體與所述第一介電結構之間，其中所述第一壓電防粘連結構包括第一壓電結構及設置在所述第一壓電結構與所述第一介電結構之間的第一電極。
在一些實施例中，在上述微機電系統裝置中，所述第一壓電防粘連結構包括：第一導電結構，設置在所述第一壓電結構上，其中所述第一壓電結構將所述第一電極與所述第一導電結構隔開。
在一些實施例中，在上述微機電系統裝置中，所述第一電極與所述第一導電結構包含相同的化學組成。
在一些實施例中，在上述微機電系統裝置中，所述第一壓電防粘連結構包括：第二介電結構，設置在所述第一壓電結構上，其中所述第一壓電結構將所述第一電極與所述第二介電結構隔開。
在一些實施例中，在上述微機電系統裝置中，所述可移動質量體具有大於約1×1020cm-3的摻雜劑濃度。
在一些實施例中，在上述微機電系統裝置中，其中所述第二介電結構包含氧化物。
在一些實施例中，在上述微機電系統裝置中，所述第一介電結構的上表面至少局部地界定所述空腔的底表面；所述第一介電結構的所述上表面與所述第一介電結構的最上表面間隔開一距離；以及所述第一壓電防粘連結構的高度介於所述距離的約30%與約50%之間。
在一些實施例中，在上述微機電系統裝置中，所述距離介於約2微米與約3微米之間。
在一些實施例中，在上述微機電系統裝置中，更包括： 第三半導體基底，設置在所述第一半導體基底及所述第二半導體基底二者之上，其中所述第三半導體基底界定所述空腔的上部部分。
在一些實施例中，在上述微機電系統裝置中，更包括：第二壓電防粘連結構，設置在所述可移動質量體與所述第三半導體基底的底表面之間，其中所述第二壓電防粘連結構包括第二壓電結構及設置在所述第二壓電結構與所述第三半導體基底的所述底表面之間的第二電極，且其中所述第三半導體基底的所述底表面至少局部地界定所述空腔的上表面。
在一些實施例中，在上述微機電系統裝置中，所述第二壓電防粘連結構包括：第二導電結構，設置在所述第二壓電結構上，其中所述第二壓電結構將所述第二電極與所述第二導電結構隔開。
在一些實施例中，在上述微機電系統裝置中，其中所述第二壓電防粘連結構包括：第三介電結構，設置在所述第二壓電結構上，其中所述第二壓電結構將所述第二電極與所述第三介電結構隔開。
在一些實施例中，在上述微機電系統裝置中，更包括：內連結構，設置在所述第一介電結構中，其中所述內連結構的導電特徵局部地界定所述空腔，且其中所述第一電極電耦合到所述內連結構的所述導電特徵。
在一些實施例中，在上述微機電系統裝置中，所述內連 結構的所述導電特徵是所述內連結構的最上部金屬線。
在一些實施例中，本申請提供一種積體晶片(IC)。所述積體晶片包括微機電系統(MEMS)。所述MEMS包括：半導體基底；可移動質量體，與所述半導體基底間隔開；空腔，至少局部地設置在所述半導體基底與所述可移動質量體之間，其中所述可移動質量體的相對的側壁設置在所述空腔的相對的側壁之間；以及壓電防粘連結構，設置在所述空腔的表面上，其中所述壓電防粘連結構包括壓電結構及電極。偏壓電路系統電耦合到所述電極，其中所述偏壓電路系統被配置成向所述電極提供第一電壓。
在一些實施例中，在上述積體晶片中，更包括：摻雜區，設置在所述可移動質量體中，其中所述偏壓電路系統電耦合到所述摻雜區且被配置成向所述摻雜區提供與所述第一電壓不同的第二電壓。
在一些實施例中，在上述積體晶片中，所述壓電防粘連結構：在所述可移動質量體與所述壓電防粘連結構間隔開時，具有第一形狀；以及在所述可移動質量體接觸所述壓電防粘連結構時，具有與所述第一形狀不同的第二形狀。
在一些實施例中，在上述積體晶片中，更包括：測量電路系統，被配置成判斷所述可移動質量體是處於可移動狀態還是被固定狀態，其中：當所述可移動質量體處於所述被固定狀態時，所述偏壓電路系統向所述電極提供所述第一電壓；以及當所述可移動質量體處於所述可移動狀態時，所述偏壓電路系統不向所述 電極提供所述第一電壓。
在一些實施例中，本申請提供一種形成微機電系統(MEMS)裝置的方法。所述方法包括在下部層間介電(ILD)結構上形成第一導電層，其中所述下部ILD結構設置在半導體基底之上。在所述下部ILD結構上形成第一導電層。在所述第一導電層上形成第二導電層。在所述第二導電層上形成壓電層。對所述第一壓電層及所述第二導電層進行蝕刻，以分別形成壓電結構及電極，其中所述壓電結構設置在所述電極上。對所述第一導電層進行蝕刻，以形成導電線。在所述下部ILD結構、所述導電線、所述電極及所述壓電結構之上形成上部ILD結構。在所述上部ILD結構中形成暴露出所述壓電結構的開口。在所述上部ILD結構之上形成可移動質量體，其中所述可移動質量體被形成為具有設置在所述開口的相對的側壁之間的相對的側壁。
在一些實施例中，在上述方法中，更包括：在對所述壓電層或所述第二導電層進行蝕刻之前，在所述壓電層上形成第三導電層；以及對所述第三導電層進行蝕刻，以形成導電結構，其中所述導電結構設置在所述壓電結構上且通過所述壓電結構而與所述電極間隔開。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本 文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
100:微機電系統裝置
102:第一半導體基底
104:半導體裝置
106:層間介電結構
108:內連結構
110:下部介電結構
112:上部介電結構
114:第二半導體基底
116:第三半導體基底
118:空腔
120:上部導電線
122:可移動質量體
124a:第一壓電防粘連結構
124b:第二壓電防粘連結構
126a:第一電極
126b:第二電極
128a:第一壓電結構
128b:第二壓電結構
130a:第一導電結構
130b:第二導電結構

Claims (10)

  1. 一種微機電系統裝置，包括：第一介電結構，設置在第一半導體基底之上，其中所述第一介電結構至少局部地界定空腔；第二半導體基底，設置在所述第一介電結構之上且包括可移動質量體，其中所述可移動質量體的相對的側壁設置在所述空腔的相對的側壁之間；以及第一壓電防粘連結構，設置在所述可移動質量體與所述第一介電結構之間，其中所述第一壓電防粘連結構包括第一壓電結構及設置在所述第一壓電結構與所述第一介電結構之間的第一電極，且所述第一壓電結構覆蓋所述第一電極的上表面。
  2. 如申請專利範圍第1項所述的微機電系統裝置，其中所述第一壓電防粘連結構包括：第一導電結構，設置在所述第一壓電結構上，其中所述第一壓電結構將所述第一電極與所述第一導電結構隔開。
  3. 如申請專利範圍第1項所述的微機電系統裝置，其中所述第一壓電防粘連結構包括：第二介電結構，設置在所述第一壓電結構上，其中所述第一壓電結構將所述第一電極與所述第二介電結構隔開。
  4. 如申請專利範圍第1項所述的微機電系統裝置，更包括：第三半導體基底，設置在所述第一半導體基底及所述第二半導體基底二者之上，其中所述第三半導體基底界定所述空腔的上 部部分。
  5. 如申請專利範圍第1項所述的微機電系統裝置，更包括：內連結構，設置在所述第一介電結構中，其中所述內連結構的導電特徵局部地界定所述空腔，且其中所述第一電極電耦合到所述內連結構的所述導電特徵。
  6. 一種積體晶片，包括：微機電系統，包括：半導體基底；可移動質量體，與所述半導體基底間隔開；空腔，至少局部地設置在所述半導體基底與所述可移動質量體之間，其中所述可移動質量體的相對的側壁設置在所述空腔的相對的側壁之間；以及壓電防粘連結構，設置在所述空腔的表面上，其中所述壓電防粘連結構包括壓電結構及電極，且所述壓電結構接觸所述電極；以及偏壓電路系統，電耦合到所述電極，其中所述偏壓電路系統被配置成向所述電極提供第一電壓。
  7. 如申請專利範圍第6項所述的積體晶片，更包括：摻雜區，設置在所述可移動質量體中，其中所述偏壓電路系統電耦合到所述摻雜區且被配置成向所述摻雜區提供與所述第一電壓不同的第二電壓。
  8. 如申請專利範圍第6項所述的積體晶片，更包括： 測量電路系統，被配置成判斷所述可移動質量體是處於可移動狀態還是被固定狀態，其中：當所述可移動質量體處於所述被固定狀態時，所述偏壓電路系統向所述電極提供所述第一電壓；以及當所述可移動質量體處於所述可移動狀態時，所述偏壓電路系統不向所述電極提供所述第一電壓。
  9. 一種形成微機電系統裝置的方法，所述方法包括：在下部層間介電結構上形成第一導電層，其中所述下部層間介電結構設置在半導體基底之上；在所述第一導電層上形成第二導電層；在所述第二導電層上形成壓電層；對所述壓電層及所述第二導電層進行蝕刻，以分別形成壓電結構及電極，其中所述壓電結構設置在所述電極上；對所述第一導電層進行蝕刻，以形成導電線；在所述下部層間介電結構、所述導電線、所述電極及所述壓電結構之上形成上部層間介電結構；在所述上部層間介電結構中形成暴露出所述壓電結構的開口；以及在所述上部層間介電結構之上形成可移動質量體，其中所述可移動質量體被形成為具有設置在所述開口的相對的側壁之間的相對的側壁。
  10. 如申請專利範圍第9項所述的方法，更包括： 在對所述壓電層或所述第二導電層進行蝕刻之前，在所述壓電層上形成第三導電層；以及對所述第三導電層進行蝕刻，以形成導電結構，其中所述導電結構設置在所述壓電結構上且通過所述壓電結構而與所述電極間隔開。
TW108141477A 2019-09-03 2019-11-15 微機電系統裝置及其形成方法及積體晶片 TWI717103B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/558,539 2019-09-03
US16/558,539 US11365115B2 (en) 2019-09-03 2019-09-03 Piezoelectric anti-stiction structure for microelectromechanical systems

Publications (2)

Publication Number Publication Date
TWI717103B true TWI717103B (zh) 2021-01-21
TW202110734A TW202110734A (zh) 2021-03-16

Family

ID=74680879

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108141477A TWI717103B (zh) 2019-09-03 2019-11-15 微機電系統裝置及其形成方法及積體晶片

Country Status (3)

Country Link
US (3) US11365115B2 (zh)
CN (1) CN112441553A (zh)
TW (1) TWI717103B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11346855B2 (en) * 2020-09-25 2022-05-31 Apple Inc. System for freeing stuck accelerometers
US20230232159A1 (en) * 2022-01-18 2023-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Top notch slit profile for mems device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713314B2 (en) * 2002-08-14 2004-03-30 Intel Corporation Hermetically packaging a microelectromechanical switch and a film bulk acoustic resonator
US9365416B2 (en) 2011-08-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for motion sensor
US20130307857A1 (en) * 2012-05-17 2013-11-21 Qualcomm Mems Technologies, Inc. Using a piezo-electric layer to mitigate stiction of a movable element
US9114977B2 (en) * 2012-11-28 2015-08-25 Invensense, Inc. MEMS device and process for RF and low resistance applications
US9630832B2 (en) * 2013-12-19 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing
US10150664B2 (en) * 2014-12-15 2018-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectromechanical systems (MEMS) stopper structure for stiction improvement
US9738516B2 (en) * 2015-04-29 2017-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Structure to reduce backside silicon damage
US9975757B2 (en) * 2015-06-03 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer Level Hermetic Seal Process for microelectromechanical systems (MEMS) devices
JP2017063080A (ja) * 2015-09-24 2017-03-30 ミツミ電機株式会社 圧電素子及びその製造方法、圧電アクチュエータ
US9884758B2 (en) * 2016-01-15 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Selective nitride outgassing process for MEMS cavity pressure control
US9884755B2 (en) * 2016-01-26 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Rough anti-stiction layer for MEMS device
US9828234B2 (en) * 2016-04-29 2017-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor MEMS structure and manufacturing method thereof
DE102017102545B4 (de) * 2017-02-09 2018-12-20 Infineon Technologies Ag Halbleitervorrichtung, Drucksensor, Mikrofon, Beschleunigungssensor und Verfahren zum Bilden einer Halbleitervorrichtung
US10562763B2 (en) 2017-08-28 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fence structure to prevent stiction in a MEMS motion sensor
US10294098B2 (en) 2017-09-27 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a MEMS device by first hybrid bonding a CMOS wafer to a MEMS wafer

Also Published As

Publication number Publication date
US20230373780A1 (en) 2023-11-23
US11365115B2 (en) 2022-06-21
TW202110734A (zh) 2021-03-16
US20220306452A1 (en) 2022-09-29
US20210061641A1 (en) 2021-03-04
CN112441553A (zh) 2021-03-05
US11834325B2 (en) 2023-12-05

Similar Documents

Publication Publication Date Title
US11407636B2 (en) Inter-poly connection for parasitic capacitor and die size improvement
CN109553065B (zh) 微机电系统装置与微机电系统的封装方法
TWI571428B (zh) 積體電路與感測裝置之積體電路的形成方法
US10273140B2 (en) Substrate structure, semiconductor structure and method for fabricating the same
TWI511190B (zh) 製造及封裝微電機系統之晶圓級結構及方法
US20230373780A1 (en) Piezoelectric anti-stiction structure for microelectromechanical systems
US20160119722A1 (en) Method for the integration of a microelectromechanical systems (mems) microphone device with a complementary metal-oxide-semiconductor (cmos) device
US11932534B2 (en) MEMS device having a metallization structure embedded in a dielectric structure with laterally offset sidewalls of a first portion and a second portion
US11713242B2 (en) MEMS device with dummy-area utilization for pressure enhancement
US20230382712A1 (en) Microelectromechanical systems device having a mechanically robust anti-stiction/outgassing structure
CN104051385B (zh) 堆叠式半导体结构及其形成方法
US10184951B2 (en) Three-axis monolithic MEMS accelerometers and methods for fabricating same
US9593008B2 (en) MEMS sensor including an over-travel stop and method of manufacture
US20220348454A1 (en) Inter-poly connection for parasitic capacitor and die size improvement
KR20130142530A (ko) 멤스 패키지 및 그 제조 방법