TWI714838B - 記憶體系統與其記憶體裝置以及其寫入和讀出記憶體的方法 - Google Patents

記憶體系統與其記憶體裝置以及其寫入和讀出記憶體的方法 Download PDF

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Abstract

一記憶體系統包含一記憶體裝置、一通道，及一記憶體控制裝置，該記憶體裝置包括一記憶體陣列，該記憶體陣列具有一讀取延遲，及一較長於該讀取延遲的寫入延遲，一緩衝暫存器用以與該記憶體陣列成為雙向資料傳輸，及一收發器用以與該緩衝暫存器成為雙向資料傳輸，該記憶體控制裝置透過該通道與該收發器成為雙向資料傳輸，該記憶體控制裝置以一寫入頻寬傳送寫入資料給該收發器接收，該收發器以一大於該寫入頻寬的讀取頻寬傳送讀取資料給該記憶體控制裝置接收。

Description

記憶體系統與其記憶體裝置以及其寫入和讀出記憶體的方法
本發明是有關於一種記憶體系統，特別是指一種可進行非對稱雙向資料傳輸的記憶體系統及其一記憶體裝置及一記憶體裝置之寫入與讀取的方法。
一個傳統的記憶體系統因為包含一具有非對稱寫入與讀取延遲的記憶體陣列而導致資料傳輸效能低的缺點。
因此，本發明揭露一個可以緩解先前技術缺點的記憶體系統及其一記憶體裝置，及一記憶體裝置之寫入與讀取的方法。
根據該揭露內容的一方面，該記憶體系統包含一記憶體裝置、一通道，及一記憶體控制裝置。該記憶體裝置包括一記憶體陣列、一緩衝暫存器，及一收發器。該記憶體陣列具有一讀取延遲，及一較長於該讀取延遲的寫入延遲，該緩衝暫存器電連接該記憶體陣列用以與該記憶體陣列成為雙向資料傳輸，該收發器電連接該緩衝暫存器，用以與該緩衝暫存器成為雙向資料傳輸，該通道電連接該收發器，該記憶體控制裝置電連接該通道，且經由該通道與該收發器成為雙向資料資料傳輸。當該記憶體控制裝置是要寫入一寫入資料到該記憶體裝置時，該記憶體控制裝置以一寫入頻寬傳送該寫入資料給該收發器接收。當該憶體控制裝置是要從該記憶體裝置讀取一讀取資料時，該收發器以一大於該寫入頻寬的讀取頻寬傳送該讀取資料給該記憶體控制裝置接收。
根據該揭露內容的另一方面，該記憶體裝置用來電連接一通道，該通道電連接一記憶體控制裝置，該記憶體裝置包括一記憶體陣列、一緩衝記憶體，及一收發器，該記憶體陣列具有一讀取延遲，及一較長於該讀取延遲的寫入延遲，該緩衝暫存器電連接該記憶體陣列，用以與該記憶體陣列成為雙向資料傳輸，該收發器電連接該緩衝暫存器，用以與緩衝暫存器成為雙向資料傳輸，及該收發器更進一步地電連接該通道，且經由該通道與該記憶體控制裝置成為雙向資料傳輸。當該記憶體控制裝置是要寫入一寫入資料到該記憶體裝置時，該收發器以一寫入頻寬從該記憶體控制裝置接收該寫入資料。當該記憶體控制裝置是要從該記憶體裝置讀取一讀取資料時，該收發器以一大於該寫入頻寬的讀取頻寬傳送該讀取資料到該記憶體控制裝置。
再根據該揭露內容的另一方面，本發明提供該方法為使用一記憶體控制裝置來寫入及讀取一記憶體裝置。該記憶體裝置包括一記憶體陣列，該記憶體陣列具有一讀取延遲，及一較長於該讀取延遲的寫入延遲，該方法包含以下步驟:當該記憶體控制裝置是要寫入一寫入資料到該記憶體裝置時，該記憶體控制裝置以一寫入頻寬傳送該寫入資料到該記憶體裝置，當該記憶體控制裝置是要從該記憶體裝置讀取一讀取資料時，該記憶體控制裝置以一大於該寫入頻寬的讀取頻寬從該記憶體裝置接收該讀取資料。
在本發明被詳細描述前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖1，本發明之一第一實施例的一記憶體系統包含一記憶體裝置1、一通道2，及一記憶體控制裝置3。該記憶體裝置1包括一記憶體陣列11、一緩衝暫存器12，及一收發器13，該記憶體陣列11具有一讀取延遲Q奈秒，及一較該長於該讀取延遲的寫入延遲P奈秒(換言之，P＞Q)，該緩衝暫存器12電連接該記憶體陣列11，用以與該記憶體陣列11成為雙向資料傳輸，該收發器13電連接該緩衝暫存器12，用以與該緩衝暫存器12成為雙向資料傳輸，該通道2電連接該收發器13，該記憶體控制裝置3電連接該通道2，且經由該通道2與該收發器13成為雙向資料傳輸。當該記憶體控制裝置3是要寫入一寫入資料到該記憶體裝置1時，該記憶體控制裝置3以一寫入頻寬BWw百萬位元組/秒(MB/s)傳送該寫入資料給該收發器接收。當該記憶體控制裝置3是要從該記憶體裝置1讀取一讀取資料時，該收發器13以一大於該寫入頻寬之讀取頻寬BWr MB/s(換言之，BWr＞BWw)傳送該讀取資料給該記憶體控制裝置3接收，在此實施例中，該寫入延遲至少是該讀取延遲的兩倍(換言之，P³2´Q)，及該讀取頻寬至少是該寫入頻寬的兩倍(換言之，BWr³2´BWw)，例如，該記憶體陣列11可以是一非及快閃記憶體(NAND flash memory)陣列 (在此，該寫入與該讀取的一延遲比可以是大於等於10(換言之，P/Q³10))、一磁阻式隨機存取記憶體(Magnetoresistive random access memory, MRAM)陣列(在此，該寫入與該讀取的延遲比可以是大於等於3(換言之，P/Q³3))、一相位改變記憶體(Phase change memory, PCM)陣列(在此，該寫入與該讀取的延遲比可以是大於等於2(換言之，P/Q³2))、一電阻式隨機存取記憶體(Resistive random access memory, ReRAM)陣列(在此，該寫入與該讀取的延遲比可以是大於等於5(換言之，P/Q³5))，或其他類似記憶體陣列，而該讀取與該寫入的一頻寬比(換言之，BWr/BWw)可以是以下情況之一:二、大於二且小於三、三、大於三且小於四，及等等。
在此實施例中，該通道2包括一M位元寬的平行共同匯排流21，而M是一大於1的整數(換言之，M＞1)，且該寫入資料與該讀取資料都是透過該平行匯流排21來傳送。也就是說，該寫入資料與該讀取資料分別都是以一次M位元的方式傳送。此外，該記憶體控制裝置3以一寫入頻率Fw MHz(換言之，Fw=BWw´8/M)來傳送該寫入資料，及該收發器13以一至少為兩倍寫入頻率的讀取頻率Fr MHz(換言之，Fr=BWr´8/M)來傳送該讀取資料(換言之，Fr³2´Fw)。
此外，該記憶體控制裝置3更進一步地傳送一寫入時脈信號與一讀取時脈信號供該收發器13接收，該記憶體控制裝置3使用單倍資料率(Single Data Rate, SDR) 傳訊、雙倍資料率 (Double Data Rate , DDR) 傳訊、及四倍資料率(Quad Data Rate, QDR)傳訊的其中一種，以該寫入時脈信號來同步地傳送該寫入資料。以及，該收發器13使用SDR傳訊、DDR傳訊，及QDR傳訊的其中一種，以該讀取時脈信號來同步地傳送該讀取資料。當該記憶體控制裝置3採用SDR 傳訊時，該寫入時脈信號的頻率等於該寫入資料頻率，當該記憶體控制裝置3採用DDR 傳訊時，該寫入時脈信號的頻率只有該寫入資料頻率的一半，當該記憶體控制裝置3採用QDR 傳訊時，該寫入時脈信號的頻率等於該寫入資料頻率的四分之一。當該收發器13採用SDR 傳訊時，該讀取時脈信號的頻率等於該讀取資料頻率，當該收發器13採用DDR 傳訊時，該讀取時脈信號的頻率只有該讀取資料頻率的一半，當該收發器13採用QDR 傳訊時，該讀取時脈信號的頻率等於該讀取資料頻率的四分之一。
應該注意的是，記憶體控制裝置3與收發器13可以使用單端(single-ended)傳訊或差動(differential)傳訊來傳送該寫入資料與該讀取資料。當記憶體控制裝置3與收發器13採用單端傳訊時，該平行共同匯流排21具有M個導線(圖未示)，及當記憶體控制裝置3與收發器13採用差動傳訊時，該平行共同匯流排21具有M對導線(圖未示)。此外，該通道2可以進一步地包括一導線22，並經由該導線22傳送該寫入時脈信號與該讀取時脈信號，如圖1所示，另一方面，該通道2可以進一步地包括兩導線23，並經由該兩導線23分別傳送該寫入時脈信號與該讀取時脈信號，如圖2所示。
參考圖2及圖3，在該第一實施例中的一範例實現中，M=8，該導線23分別傳送該寫入時脈信號CLKw及該讀取時脈信號CLKr。該記憶體控制裝置3使用SDR傳訊以該寫入時脈信號CLKw來同步地傳送該寫入資料，及該記憶體裝置1使用SDR傳訊以該讀取時脈信號CLKr來同步地傳送該讀取資料。此外，該記憶體控制裝置3包含一時脈產生器30、兩個除頻器31,32、兩個輸出單元33,34、一微調偏移單元35、一粗調偏移單元36、一介面37、一讀取緩衝暫存器38、一寫入緩衝暫存器39，及一處理器40。
該時脈產生器30產生一時脈信號CLK。
該除頻器31電連接該時脈產生器30用以接收從該時脈產生器產生的該時脈信號CLK，及對該時脈信號CLK之一頻率除以一數字x，用以產生一時脈信號CLKw’。
該除頻器32電連接該時脈產生器30用以接收從該時脈產生器產生的該時脈信號CLK，及對該時脈信號CLK之該頻率除以一可變數字y，該可變數字y最多為數字x的一半(換言之，y£0.5´x)，用以產生一時脈信號CLKr’’，應該注意的是圖3所示為y=3的一情況。
該輸出單元33電連接該除頻器31用以接收該時脈信號CLKw’，並進一步地接收一具有一數位邏輯位階的致能信號ENw，該致能信號ENw可以在數位邏輯高位階與數位邏輯低位階之間切換，及該輸出單元33更近一步地電連接多個導線23中之一第一個(也可稱為第一導線23)。該輸出單元33根據該時脈信號CLKw’及該致能信號ENw產生該寫入時脈信號CLKw，該記憶體裝置1經由該第一導線23接收該寫入時脈信號CLKw，當該致能信號ENw是在數位邏輯高位階時，該寫入時脈信號CLKw本質上與輸入之該時脈信號CLKw’是相同的，當該致能信號ENw是在數位邏輯低位階時，該寫入時脈信號CLKw是在數位邏輯高位階。
該輸出單元34電連接該除頻器32用以接收該時脈信號CLKr’’，並進一步地接收一具有一數位邏輯位階的致能信號ENr，該致能信號ENr可以在數位邏輯高位階與數位邏輯低位階之間切換，該輸出單元34根據該時脈信號CLKr’’及該致能信號ENr產生一時脈信號CLKr’，當該致能信號ENr是在數位邏輯高位階時，該時脈信號CLKr’本質上與該時脈信號CLKr’’是相同，當該致能信號ENr是在數位邏輯低位階時，該時脈信號CLKr’是在數位邏輯高位階。
該微調偏移單元35電連接該輸出單元34用以接收該時脈信號CLKr’，該微調偏移單元35更進一步地電連接該多個導線23中之一第二導線(也可稱為第二導線23)。該微調偏移單元35藉由一可變的微調偏移T1(該微調偏移T1為大於或等於零且少於一相對於該時脈信號CLKr’’的區間T(換言之，0£T1＜T))來延遲該時脈信號CLKr’用以產生該讀取時脈信號CLKr，該記憶體裝置1藉由該讀取時脈信號CLKr經由該第二導線23用以接收資料，應該注意的是如圖3所示為T1¹0的一情況。
該粗調偏移單元36電連接該除頻器32用以接收該時脈信號CLKr’’，且更進一步地接收該致能信號ENr，該粗調偏移單元36藉由一可變的粗調偏移T2(該粗調偏移T2等於s´T，其中s指示一從零到三的範圍內的整數)來產生一致能信號EN’，及經由該致能信號ENr及該致能信號EN’做邏輯交集AND操作的一結果來產生一致能信號EN，應該注意的是如圖3所示為T2=3´T的一情況。
該介面37電連接至例如一主機(圖未示)用以與該主機成為雙向資料傳輸。例如，該介面37可為一串列先進技術附接(Serial advanced technology attachment, SATA)3.0介面、一通用串列匯流排(Universal serial bus, USB)介面，或者其他類似介面。
該讀取緩衝暫存器38電連接該介面37用以傳送資料，該讀取緩衝暫存器38更進一步地電連接該平行共用匯流排21用以接收從該記憶體裝置1傳來的該讀取資料，該讀取緩衝暫存器38更進一步地電連接該除頻器32與該粗調偏移單元36，分別接收該時脈信號CLKr’’與該致能信號EN。當該致能信號EN在該數位邏輯高位階時，該讀取緩衝暫存器38會在該時脈信號CLKr’’的下降緣鎖存該讀取資料。換句話說，當該致能信號EN在該數位邏輯高位階時，在每一個該時脈信號CLKr’’下降緣處，該讀取緩衝暫存器38會對該讀取資料作取樣並儲存該取樣資料。
該寫入緩衝暫存器39電連接該介面37用以接收來自該介面的資料，該寫入緩衝暫存器39更進一步地電連接該輸出單元33用以接收該寫入時脈信號CLKw，及該寫入緩衝暫存器39更進一步地電連接該平行共用匯流排21。該寫入緩衝暫存器39經由該平行共同匯流排21以該寫入時脈信號CLKw來同步地傳送該寫入資料給該記憶體裝置1接收。
應該注意的是，在其他第一實施例的實現方法中，該讀取緩衝暫存器38與該寫入緩衝暫存器39可以為一整合的單一緩衝暫存器。
該處理器40電連接該除頻器32、該輸出單元33,34、該微調偏移單元35、該粗調偏移單元36，及該讀取緩衝暫存器38。該處理器40產生該致能信號ENw給該輸出單元33接收，該處理器40產生該致能信號ENr給該輸出單元34及該粗調偏移單元36接收，且控制分別被該除頻器32、該微調偏移單元35，及該粗調偏移單元36使用的該數字y、該微調偏移T1、及該粗調偏移T2。當該記憶體控制裝置3是要寫入該寫入資料到該記憶體裝置1時，該處理器40切換該致能信號ENw到該數位邏輯高位階。當該寫入動作完成後，該處理器40切換該致能信號ENw回到該數位邏輯低位階。當該記憶體控制裝置3是要從記憶體裝置1讀取該讀取資料時，該處理器40切換該致能信號ENr到該數位邏輯高位階。當該讀取動作完成後，該處理器40切換該致能信號ENr回到該數位邏輯低位階。
參閱圖2、圖3，及圖4，該讀取時脈信號CLKr的頻率取決於該數字y。當該致能信號ENr是在數位邏輯高位階時，讀取傳輸被該讀取時脈信號CLKr的每一個下降緣所觸發，實際上，該讀取資料的傳輸發生在經過該讀取延遲後的每一次觸發之該瞬間，此時該致能信號ENr依舊是在數位邏輯高位階。對於每次該讀取資料的傳輸，當該致能信號EN是在數位邏輯高位階時，該讀取緩衝暫存器38在一對應該時脈信號CLKr’’的下降緣時鎖存該讀取資料。對於該讀取緩衝暫存器38鎖存該讀取資料的每一瞬間，從該相對應之該讀取時脈信號CLKr下降緣處算起，到該相對應的該讀取資料的傳輸被觸發的一偏移量T3是取決於該微調偏移T1與該粗調偏移T2 (比方說，T3=T2-T1)，對於該讀取時脈信號CLKr的頻率與該偏移量T3之多個設定，該處理器40執行一如圖4所示之方法從該多個設定選擇出其中一個，該設定的選擇是取決於要使得該鎖存的讀取資料有一小到不具影響的錯誤率，及使該讀取資料傳輸達到最快速度。該處理器40也會以讓讀取時脈信號CLKr的該頻率及該微調偏移T3與該選擇設定一致的方式，來控制該數字y、該微調偏移T1，及該粗調偏移T2。舉例來說，該收發器13接收該讀取資料，該讀取資料是原始讀取資料經錯誤更正之編碼後產生的，若該讀取資料的該錯誤率少於一預定值(比方說，1´10-4 )且該預定值沒有超過該錯誤更正編碼之一可更正的錯誤率(比方說，3´10-3 )的情況下，則該讀取資料的該錯誤率是小到不具影響的。
在步驟50，該處理器40判斷是否已經從該多個設定中選出一最佳設定，若是，該流程繼續走到步驟51，否則，該流程跳到步驟54。剛開始執行本流程時，該處理器40會判斷該最佳設定尚未被選出。
在步驟51，該處理器40判斷該記憶體控制裝置3是否是要從該記憶體裝置1讀取該讀取資料，若是，該流程繼續走到步驟52，否則，該流程跳到步驟51。
在步驟52，該處理器40使用該被選出的最佳設定啟動該讀取資料的讀取動作。該處理器40先使該致能信號ENr的邏輯位階切換到該高邏輯位階以開始讀取該讀取資料，同時，該處理器40控制該y、該微調偏移T1，及該粗調偏移T2用以使該讀取時脈信號CLKr的頻率及該偏移量T3與該選出的最佳設定一致。之後，當該讀取資料的讀取動作完成後，該處理器40使該致能信號ENr的邏輯位階切換到該低邏輯位階。
在步驟53，該處理器40判斷該讀取資料的該讀取動作是否成功，若是，該流程跳回到步驟51，否則，該流程跳到步驟55。
在步驟54，該處理器40判斷該記憶體控制裝置3是否要從該記憶體裝置1讀取該讀取資料，若是，該流程繼續走到步驟55，否則，該流程跳到步驟56。
在步驟55，該處理器40使用該多個設定中的一預定的設定啟動該讀取資料的讀取動作。首先，該處理器40使該致能信號ENr的邏輯位階切換到該高邏輯位階以開始讀取該讀取資料，同時，該處理器40控制該數字y、該微調偏移T1，及該粗調偏移T2用以使該讀取時脈信號CLKr的頻率及該偏移量T3與該預定的設定一致。然後，當該讀取資料的讀取動作完成後，該處理器40使該致能信號ENr的邏輯位階切換到該低邏輯位階，在步驟55後，該流程跳回到步驟54。
在步驟56，該處理器40使用該多個設定中的一設定值啟動一預定資料型樣的讀取動作，該預定資料型樣是預存於該記憶體裝置的該緩衝暫存器12(參閱圖1)內，且該預定資料型樣對於該處理器40而言是已知的。首先，該處理器40使該致能信號ENr的邏輯位階切換到該高邏輯位階以開始讀取該資料型樣，同時，該處理器40控制該數字y、該微調偏移T1，及該粗調偏移T2用以使該讀取時脈信號CLKr的頻率及該偏移量T3與該多個設定的其中之一設定一致。之後，當該預設資料型樣的讀取動作完成後，該處理器40使該致能信號ENr的邏輯位階切換到該低邏輯位階。
在步驟57，該處理器40藉由與該預設資料型樣相互比較，計算鎖存於該讀取緩衝暫存器38的該資料型樣之一錯誤率。
在步驟58，該處理器40判斷是否還有該多個設定的任一設定尚未被使用到，若是，該流程跳回到步驟54，否則，該流程繼續走到步驟59。
在步驟59，該處理器40從該多個設定中選擇至少一設定，該至少一設定之每一設定之相對應的錯誤率是較少於該預定值(換言之，1´10-4 )，且該處理器40從該至少一設定選擇一具有最高的頻率的設定，做為該最佳設定，然後，該流程跳回到步驟51。
參閱圖5，本發明記憶體系統之一第二實施例為該第一實施例的一修改態樣，該第二實施例與該第一實施例不同的地方在於該通道2的組態不同，以及該記憶體控制裝置3與該收發器13在操作上不同。
在該第二實施例中，該通道2包括M個串列共同匯排流21’，該多個串列共同匯排流21’用以取代該平行共同匯排流21，M是一大於或等於1的整數(換言之，M³1)。此外，該記憶體控制裝置3使用SDR傳訊以該寫入時脈信號來同步地傳送該寫入資料，也就是說，該寫入時脈信號的頻率等於該寫入頻率，且該讀取時脈信號的頻率等於該讀取頻率。
應該注意的是，若該記憶體控制裝置3及該收發器13使用單端傳訊時，每一串列共同匯流排21’具有一導線(圖未示)，而若該記憶體控制裝置3及該收發器13使用差動傳訊時，每一串列共同匯流排21’具有一對導線(圖未示)。
應該注意的是，該記憶體控制裝置3取得該寫入資料，該寫入資料可以是由原始寫入資料進行編碼而成，該收發器13取得該讀取資料，該讀取資料也可以是由原始讀取資料進行編碼而成。例如，每一該寫入資料及每一讀取資料的每十位元中的兩位元可被保留用於編碼，以及在那樣的情況下，該原始寫入資料將以一0.8´BWw的有效寫入頻寬被傳送，及該原始讀取資料將以一0.8´BWr的有效讀取頻寬被傳送。
應該注意的是，在該第二實施例的一修改態樣中，該記憶體控制裝置3可藉由自同步(self-clocking)來傳送該寫入資料，以及該收發器13可藉由自同步來傳送該讀取資料。在此例中，該記憶體控制裝置3仍然可經由該導線22傳送該寫入時脈信號與該讀取時脈信號。另一種方式，則該導線22、該寫入時脈信號傳輸，及該讀取時脈信號傳輸可被省略。
參閱圖6，本發明記憶體系統之一第三實施例為該第一實施例的一修改態樣，該第三實施例與該第一實施例不同的地方在於該通道2的組態不同，及該記憶體控制裝置3與該收發器13在操作方式上的不同。
在該第三實施例中，該通道2包括M個串列寫入匯排流24，及N個串列讀取匯排流25，其中，M及N分別是一大於或等於1的整數(換言之，M³1及N³1)，該讀取資料經由該多個串列讀取匯排流25被傳送，而該寫入資料經由該多個串列寫入匯排流24被傳送。也就是說，該寫入資料一次被傳送M位元，該讀取資料一次被傳送N位元。此外，該讀取頻率至少是該寫入頻率的(2´M/N)倍。
在本實施例的一範例實現中，M可以是1，N可以是2，該讀取頻率可以等於該寫入頻率，及該讀取頻寬可以是該寫入頻寬的兩倍。在本實施例的另一範例實現中，M可以是1，N可以是2，該讀取頻率可以是該寫入頻率的兩倍，及該讀取頻寬可以是該寫入頻寬的四倍。在其他實施例中，M可以是2，N可以是3，該讀取頻率可以等於該寫入頻率，及該讀取頻寬可以是該寫入頻寬的1.5倍。
此外，該記憶體控制裝置3使用SDR傳訊以該寫入時脈信號來同步地傳送該寫入資料，及該收發器13使用SDR傳訊以該讀取時脈信號來同步地傳送該讀取資料。也就是說，該寫入時脈信號的頻率等於該寫入頻率，及該讀取時脈信號的頻率等於該讀取頻率。
應該注意的是，當該記憶體控制裝置3使用單端傳訊時，每一串列寫入匯排流24具有一導線(圖未示)，當該記憶體控制裝置3使用差動傳訊時，每一串列寫入匯排流24具有一對導線(圖未示)。當該收發器13使用單端傳訊時，每一串列讀取匯排流25具有一導線(圖未示)，當該收發器13使用差動傳訊時，每一串列讀取匯排流25具有一對導線(圖未示)。
應該注意的是，在該第三實施例的一修改態樣中，該記憶體控制裝置3可使用自同步來傳送該寫入資料，且該收發器13可使用自同步來傳送該讀取資料。在此例中，該記憶體控制裝置3可仍然經由該導線22來傳送該寫入時脈信號與該讀取時脈信號。另一種方式，則該導線22、該寫入時脈信號傳輸，及該讀取時脈信號傳輸可被省略。
參閱圖7，本發明記憶體系統之一第四實施例為該第三實施例的一修改態樣，該第四實施例與該第三實施例不同的地方在於該通道2的組態不同，及該記憶體控制裝置3與該收發器13在操作方式上的不同。
在該第四實施例中，該通道2包括一M位元寬的平行寫入匯排流24’用來取代該多個串列寫入匯排流24(參閱圖6)，及該通道2更進一步地包括一N位元寬的平行讀取匯排流25’ 用來取代該多個串列讀取匯排流25(參閱圖6)，其中，M及N分別是一大於1的整數(換言之，M＞1及N＞1)。
此外，該記憶體控制裝置3使用SDR傳訊、DDR傳訊，及QDR傳訊的其中一種方式，且以該寫入時脈信號來同步地傳送該寫入資料。該收發器13使用SDR傳訊、DDR傳訊，及QDR傳訊的其中一種方式，且以該讀取時脈信號來同步地傳送該讀取資料。也就是說，當該記憶體控制裝置3使用SDR傳訊時，該寫入時脈信號的頻率等於該寫入頻率，當該記憶體控制裝置3使用DDR傳訊時，該寫入時脈信號的頻率為該寫入頻率的一半，當該記憶體控制裝置3使用QDR傳訊時，該寫入時脈信號的頻率為該寫入頻率的四分之一。當該收發器13使用SDR傳訊時，該讀取時脈信號的頻率等於該讀取頻率，當該收發器13使用DDR傳訊時，該讀取時脈信號的頻率為該讀取頻率的一半，當該收發器13使用QDR傳訊時，該讀取時脈信號的頻率為該讀取頻率的四分之一。
應該注意的是，當該記憶體控制裝置3使用單端傳訊時，該平行寫入匯排流24’具有M個導線(圖未示)，當該記憶體控制裝置3使用差動傳訊時，該平行寫入匯排流24’具有M對導線(圖未示)。當該收發器13使用單端傳訊時，該平行讀取匯排流25’具有N個導線(圖未示)，當該收發器13使用差動傳訊時，該平行讀取匯排流25’具有N對導線(圖未示)。
參閱圖8，本發明記憶體系統之一第五實施例為該第三實施例的一修改態樣，該第五實施例與該第三實施例不同的地方在於該通道2的組態不同，及該收發器13在操作方式上的不同。
在該第五實施例中，該通道2包括一N位元寬的平行讀取匯排流25’用來取代該多個串列讀取匯排流25(參閱圖6)，其中，N為一大於1的整數(換言之，N＞1)。
此外，該收發器13使用SDR傳訊、DDR傳訊，及QDR傳訊的其中一種方式，且以該讀取時脈信號來同步地傳送該讀取資料。也就是說，當該收發器13使用SDR傳訊時，該讀取時脈信號的頻率等於該讀取頻率，當該收發器13使用DDR傳訊時，該讀取時脈信號的頻率為該讀取頻率的一半，當該收發器13使用QDR傳訊時，該讀取時脈信號的頻率為該讀取頻率的四分之一。
應該注意的是，當該記憶體控制裝置3使用單端傳訊時，每一串列寫入匯排流24具有一導線(圖未示)，當該記憶體控制裝置3使用差動傳訊時，每一串列寫入匯排流24具有一對導線(圖未示)。當該收發器13使用單端傳訊時，該平行讀取匯排流25’具有N個導線(圖未示)，當該收發器13使用差動傳訊時，該平行讀取匯排流25’具有N對導線(圖未示)。
應該注意的是，在該第五實施例的一修改態樣中，該記憶體控制裝置3可使用自同步來傳送該寫入資料，在此例中，該記憶體控制裝置3仍然可經由該導線22傳送該寫入時脈信號。另一種方式，則該寫入時脈信號傳輸可被省略。
參閱圖9，本發明記憶體系統之一第六實施例為該第三實施例的一修改態樣，該第六實施例與該第三實施例不同的地方在於該通道2的組態不同，及記憶體控制裝置3在操作方式上的不同。
在該第六實施例中，該通道2包括一M位元寬的平行寫入匯排流24’用來取代該多個串列寫入匯排流24(參閱圖6)，其中，M為一大於1的整數(換言之，M＞1)。
此外，該記憶體控制裝置3使用SDR傳訊、DDR傳訊，及QDR傳訊的其中一種方式，且以該寫入時脈信號來同步地傳送該寫入資料。也就是說，當該記憶體控制裝置3使用SDR傳訊時，該寫入時脈信號的頻率等於該寫入頻率，當該記憶體控制裝置3使用DDR傳訊時，該寫入時脈信號的頻率為該寫入頻率的一半，當該記憶體控制裝置3使用QDR傳訊時，該寫入時脈信號的頻率為該寫入頻率的四分之一。
應該注意的是，當該記憶體控制裝置3使用單端傳訊時，該平行寫入匯排流24’具有M個導線(圖未示)，當該記憶體控制裝置3使用差動傳訊時，該平行寫入匯排流24’具有M對導線(圖未示)。以及，當該收發器13使用單端傳訊時，每一串列讀取匯排流25具有一導線(圖未示)，當該收發器13使用差動傳訊時，每一串列讀取匯排流25具有一對導線(圖未示)。
應該注意的是，在該第六實施例的一修改態樣中，該收發器13可使用自同步來傳送該讀取資料，在此例中，該記憶體控制裝置3仍然可經由該導線22傳送該讀取時脈信號。另一種方式，則該讀取時脈信號傳輸可被省略。
參閱圖10，本發明記憶體系統之一第七實施例為該第三實施例的一修改態樣，該第七實施例與該第三實施例不同的地方在於該通道2的組態不同，及記憶體控制裝置3在操作方式上的不同。
在該第七實施例中，該通道2包括(M-L)個 串列寫入匯排流24(替代M個串列寫入匯排流)及(N-L)個 串列讀取匯排流25(替代N個串列讀取匯排流)，及該通道2進一步包括L個 串列共同匯排流21’，其中，L為一大於或等於1的整數(換言之，L³1)，M及N分別為一大於L的整數(換言之，M＞L且N＞L)。該寫入資料經由該多個串列寫入匯排流24及該多個串列共同匯排流21’被傳送，而該讀取資料經由該多個串列讀取匯排流25及該多個串列共同匯排流21’被傳送。
應該注意的是，若該記憶體控制裝置3及該收發器13使用單端傳訊，每一串列寫入匯排流24、每一串列讀取匯排流25，及每一串列共同匯排流21’皆具有一導線(圖未示)。若該記憶體控制裝置3及該收發器13使用差動傳訊，每一串列寫入匯排流24、每一串列讀取匯排流25，及每一串列共同匯排流21’皆具有一對導線(圖未示)。
應該注意的是，在該第七實施例的一修改態樣中，M與N的其中之一可能等於L。也就是說，該多個串列寫入匯排流24可被省略，或該多個串列讀取匯排流25可被省略。
應該注意的是，在該第三實施例到第七實施例的每一修改態樣中，該讀取頻寬可以是大於該寫入頻寬且小於兩倍該寫入頻寬(換言之，BWw＜BWr＜2´BWw)，也就是說，該讀取頻率可以是大於(M/N)倍的該寫入頻率且小於(2´M/N)倍的該寫入頻率。
應該注意的是，對於該第一實施例至該第七實施例的每一實施方式，該記憶體陣列11、該緩衝暫存器12，及該收發器13可以是被整合在一單晶片上，或者是多個各自分開的晶片。此外，該記憶體裝置1及該記憶體控制裝置3可以是被整合在一單晶片上，或者是多個各自分開的晶片。再者，該記憶體裝置1可以是一原始記憶體裝置(raw memory device)，資料的讀取與寫入是根據該記憶體陣列11的一實體位址。或者，該記憶體裝置1可以是一受管理的記憶體裝置(managed memory device)，資料的讀取與寫入是根據該記憶體陣列的一轉換的(邏輯的)位址。該受管理的記憶體裝置可以類似一嵌入式多媒體記憶卡(Embedded multimediacard, EMMC)晶片、一通用快閃記憶體儲存(Universal flash storage, UFS)晶片、一球柵封裝陣列(Ball grid array, BGA)的固態硬碟(solid state drive, SSD)晶片、一M.2接口的固態硬碟卡，或只要該讀取頻寬為大於該寫入頻寬之類似的記憶體裝置。
應該注意的是，對於該第一實施例至該第七實施例的每一實施方式，該寫入頻寬及該讀取頻寬分別是指一傳輸資料的瞬時頻寬(而非指一平均頻寬)。該瞬時頻寬是指傳輸被寫入到該記憶體陣列11的資料或從該記憶體陣列11讀取資料(而非指傳輸指令或位址)。此外，該收發器13可能可支援在不同頻寬下接收該寫入資料，該多個頻寬中的一最高頻寬為該寫入頻寬，且該收發器13可能可支援在不同頻寬下傳送該讀取資料，該多個頻寬中的一最高頻寬為該讀取頻寬。
應該注意的是，對於該第一實施例至該第七實施例的每一實施方式，至少一其他記憶體裝置(圖未示)可被加入並與該記憶體裝置1分享該通道2。
應用上，該第一實施例至該第七實施例的每一實施方式所提到的該記憶體系統可被使用於一SSD、一手機、一通用電腦，及一嵌入式系統或類似系統。該記憶體控制裝置3可以是一SSD控制器、一手機處理器、一計算機處理器，及一嵌入式處理器或類似單元。
綜上所述，對比於以該寫入頻寬等於該讀取頻寬的一記憶體系統來傳送該讀取資料，藉由該第一實施例至該第七實施例的每一實施方式中所述之本發明記憶體系統以該讀取頻寬大於該寫入頻寬的方式傳送該讀取資料，可具有相對較高的傳送效率。
惟以上所述者，僅為本發明的實施例而已，當不能以此限定本發明實施的範圍，凡是依本發明申請專利範圍及專利說明書內容所作的簡單的等效變化與修飾，皆仍屬本發明專利涵蓋的範圍內。
1‧‧‧記憶體裝置11‧‧‧記憶體陣列12‧‧‧緩衝暫存器13‧‧‧收發器2‧‧‧通道21‧‧‧M位元寬的平行共同匯流排21’‧‧‧串列共同匯流排22‧‧‧導線23‧‧‧導線24‧‧‧串列寫入匯排流24’‧‧‧M位元寬的平行寫入匯排流25‧‧‧串列讀取匯排流25’‧‧‧N位元寬的平行讀取匯排流3‧‧‧記憶體控制裝置30‧‧‧時脈產生器31‧‧‧除頻器32‧‧‧除頻器33‧‧‧輸出單元34‧‧‧輸出單元35‧‧‧微調偏移單元36‧‧‧粗調偏移單元37‧‧‧介面38‧‧‧讀取緩衝暫存器39‧‧‧寫入緩衝暫存器40‧‧‧處理器50~59‧‧‧資料處理步驟CLK‧‧‧時脈信號CLKw‧‧‧寫入時脈信號CLKw’‧‧‧時脈信號CLKr‧‧‧讀取時脈信號CLKr’‧‧‧時脈信號CLKr’’‧‧‧時脈信號EN‧‧‧致能信號EN’‧‧‧致能信號EN r‧‧‧致能信號EN w‧‧‧致能信號DATA‧‧‧資料
本發明之其他的特徵與優點將於參照圖式的實施方式中清楚地呈現，其中： 圖 1是一方塊圖，說明本發明第一實施例的一記憶體系統； 圖 2是一電路方塊圖，說明該第一實施例的一範例實現； 圖 3是一時序圖，說明該第一實施例的一範例實現之操作； 圖 4是一流程圖，說明該第一實施例的一範例實現之一方法表現； 圖 5是一方塊圖，說明本發明第二實施例中的一記憶體系統； 圖 6是一方塊圖，說明本發明第三實施例中的一記憶體系統； 圖 7是一方塊圖，說明本發明第四實施例中的一記憶體系統； 圖 8是一方塊圖，說明本發明第五實施例中的一記憶體系統； 圖 9是一方塊圖，說明本發明第六實施例中的一記憶體系統；及 圖 10是一方塊圖，說明本發明第七實施例中的一記憶體系統。
1‧‧‧記憶體裝置
11‧‧‧記憶體陣列
12‧‧‧緩衝暫存器
13‧‧‧收發器
2‧‧‧通道
21‧‧‧M位元寬的平行共同匯流排
22‧‧‧導線
3‧‧‧記憶體控制裝置

Claims (26)

  1. 一種記憶體系統，包含：一記憶體裝置，包括一記憶體陣列，具有一讀取延遲，與一較長於該讀取延遲的寫入延遲，一緩衝暫存器，電連接該記憶體陣列，用以與該記憶體陣列成為雙向資料傳輸，及一收發器，電連接該緩衝暫存器，用以與該緩衝暫存器成為雙向資料傳輸；一通道，電連接該收發器；及一記憶體控制裝置，電連接該通道，用以經由該通道與該收發器成為雙向資料傳輸；其中，該收發器支援從該記憶體控制裝置以一個或多個不同的第一頻寬接收一寫入資料，該等第一頻寬的其中之一最高頻寬為一寫入頻寬，該收發器支援以多個不同的第二頻寬傳送一讀取資料到該記憶體控制裝置，該等第二頻寬的其中一最高頻寬為一讀取頻寬，該讀取頻寬大於該寫入頻寬。
  2. 如請求項1所述的記憶體系統，其中，該寫入延遲至少是該讀取延遲的兩倍，及該讀取頻寬至少是該寫入頻寬的兩倍。
  3. 如請求項2所述的記憶體系統，其中： 該通道包含一平行共同匯排流，該平行共同匯排流為M位元寬，而M是一大於1的整數；該記憶體控制裝置操作在一寫入頻率經由該平行共同匯流排來傳送該寫入資料；及該收發器操作在至少兩倍於該寫入頻率的一讀取頻率經由該平行共同匯流排來傳送該讀取資料。
  4. 如請求項3所述的記憶體系統，其中：該記憶體控制裝置更進一步地傳送一寫入時脈信號與一讀取時脈信號供該收發器接收；該記憶體控制裝置使用單倍資料率傳訊、雙倍資料率傳訊、及四倍資料率傳訊的其中一種，同步於該寫入時脈信號來傳送該寫入資料；及該收發器使用單倍資料率傳訊、雙倍資料率傳訊，及四倍資料率傳訊的其中一種，同步於該讀取時脈信號來傳送該讀取資料。
  5. 如請求項4所述的記憶體系統，其中，該記憶體控制裝置有多個設定，用於設定該讀取時脈信號的一頻率，及設定該記憶體控制裝置根據該讀取時脈信號之時脈邊緣鎖存該讀取資料的一時間偏移量；該記憶體控制裝置會從該多個設定中選擇一設定，該設定選擇是要使得鎖存該讀取資料具有較低的錯誤率、及讓該讀取資料的傳輸速率更高；該記憶體控制裝置基於該選擇出的設定來產生該讀取時脈信號和鎖存該讀取資料。
  6. 如請求項2所述的記憶體系統，其中： 該通道包含了M個串列共同匯流排，M是一大於或等於1的整數；該記憶體控制裝置操作在一寫入頻率經由該串列共同匯流排來傳送該寫入資料；及該收發器操作在至少兩倍於該寫入頻率的一讀取頻率經由該串列共同匯流排來傳送該讀取資料。
  7. 如請求項6所述的記憶體系統，其中：該記憶體控制裝置更進一步地傳送一寫入時脈信號與一讀取時脈信號供該收發器接收；該記憶體控制裝置使用單倍資料率傳訊以同步於該寫入時脈信號的時序來傳送該寫入資料；及該收發器使用單倍資料率傳訊以同步於該讀取時脈信號的時序來傳送該讀取資料。
  8. 如請求項6所述的記憶體系統，其中，該收發器藉由使用自同步傳送該讀取資料。
  9. 如請求項1所述的記憶體系統，其中：該通道包含M個串列寫入匯流排與N個串列讀取匯流排，M和N分別是一大於或等於1的整數；該記憶體控制裝置操作在一寫入頻率經由該串列寫入匯流排來傳送該寫入資料；及該收發器操作在大於(M/N)倍寫入頻率的一讀取頻率經由該串列讀取匯流排傳送該讀取資料。
  10. 如請求項9所述的記憶體系統，其中： 該記憶體控制裝置更進一步地傳送一寫入時脈信號與一讀取時脈信號供該收發器接收；該記憶體控制裝置使用單倍資料率傳訊以同步於該寫入時脈信號的時序來傳送該寫入資料；及該收發器使用單倍資料率傳訊以同步於該讀取時脈信號的時序來傳送該讀取資料。
  11. 如請求項9所述的記憶體系統，其中，該收發器藉由使用自同步傳送該讀取資料。
  12. 如請求項1所述的記憶體系統，其中：該通道包含M位元寬之一平行寫入匯流排，以及N位元寬之一平行讀取匯流排，其中M和N分別是一大於1的整數；該記憶體控制裝置操作在一寫入頻率經由該平行寫入匯流排來傳送該寫入資料；及該收發器操作在大於(M/N)倍該寫入頻率的一讀取頻率經由該平行讀取匯流排來傳送該讀取資料。
  13. 如請求項12所述的記憶體系統，其中：該記憶體控制裝置更進一步地傳送一寫入時脈信號與一讀取時脈信號供該收發器接收；該記憶體控制裝置使用單倍資料率傳訊、雙倍資料率傳訊，及四倍資料率傳訊的其中一種方式，同步於該寫入時脈信號來傳送該寫入資料；及 該收發器使用單倍資料率傳訊、雙倍資料率傳訊、及四倍資料率傳訊的其中一種方式，同步於該讀取時脈信號來傳送該讀取資料。
  14. 如請求項1所述的記憶體系統，其中：該通道包含M個串列寫入匯流排，以及一N位元寬之平行讀取匯流排，其中M是一大於或等於1的整數，而N是一大於1的整數；該記憶體控制裝置操作在一寫入頻率經由該串列寫入匯流排來傳送該寫入資料；及該收發器操作在大於(M/N)倍該寫入頻率的一讀取頻率經由該平行讀取匯流排來傳送該讀取資料。
  15. 如請求項1所述的記憶體系統，其中：該通道包含一M位元寬之平行寫入匯流排，以及N個串列讀取匯流排，其中M是一大於1的整數，而N是一大於或等於1的整數；該記憶體控制裝置操作在一寫入頻率經由該平行寫入匯流排來傳送該寫入資料；及該收發器操作在大於(M/N)倍該寫入頻率的一讀取頻率經由該串列讀取匯流排來傳送該讀取資料。
  16. 如請求項1所述的記憶體系統，其中：該通道包含(M-L)個串列寫入匯流排、(N-L)個串列讀取匯流排，及L個串列共同匯流排，其中，L為一大於或等於1的整數，且M及N分別為一大於L的整數； 該記憶體控制裝置操作在一寫入頻率經由該串列寫入匯流排及該串列共同匯流排來傳送該寫入資料；及該收發器操作在大於(M/N)倍該寫入頻率的一讀取頻率經由該串列讀取匯流排及該串列共同匯流排來傳送該讀取資料。
  17. 如請求項1所述的記憶體系統，其中，該記憶體裝置是一原始記憶體裝置，資料的讀取與寫入是根據該記憶體陣列的一實體位址。
  18. 如請求項1所述的記憶體系統，其中，該記憶體裝置是一受管理的記憶體裝置，資料的讀取與寫入是根據該記憶體陣列的一邏輯位址。
  19. 一記憶體裝置用來電連接一通道，該記憶體裝置包含：一記憶體陣列，具有一讀取延遲，與一較長於該讀取延遲的寫入延遲；一緩衝暫存器，電連接該記憶體陣列，用以與該記憶體陣列成為雙向資料傳輸；及一收發器，電連接該緩衝暫存器，用以與該緩衝暫存器成為雙向資料傳輸，及該收發器更進一步地電連接該通道且經由該通道成為雙向資料傳輸；其中，該收發器支援經由該通道以一個或多個不同的第一頻寬接收一寫入資料，該等第一頻寬的其中之一最高頻寬為一寫入頻寬， 該收發器支援經由該通道以多個不同的第二頻寬傳送一讀取資料，該等第二頻寬的其中一最高頻寬為一讀取頻寬，該讀取頻寬大於該寫入頻寬。
  20. 如請求項19所述的記憶體裝置，其中，該寫入延遲至少是該讀取延遲的兩倍，及該讀取頻寬至少是該寫入頻寬的兩倍。
  21. 如請求項20所述的記憶體裝置，其中，該收發器以一寫入頻率一次接收M位元個該寫入資料，及該收發器以至少兩倍於該寫入頻率的一讀取頻率一次傳送M位元個該讀取資料，其中M是一大於或等於1的整數。
  22. 如請求項20所述的記憶體裝置，其中，該收發器操作在一寫入頻率，一次接收M位元個該寫入資料，及該收發器操作在至少(2×M/N)倍該寫入頻率的一讀取頻率，一次傳送N位元個該讀取資料，其中M和N分別是一大於或等於1的整數。
  23. 一個使用一記憶體控制裝置用以寫入資料到一記憶體裝置或從一記憶體裝置讀取資料的方法，該記憶體裝置包含一記憶體陣列，該方法包含多個步驟：當該記憶體控制裝置是要寫入一寫入資料到該記憶體裝置時，使用該記憶體控制裝置以一寫入頻寬將該寫入資料傳送到該記憶體裝置，該記憶體陣列具有一讀取延遲及較長於該讀取延遲的一寫入延遲；以及 當該記憶體控制裝置是要從該記憶體裝置讀取一讀取資料時，使用該記憶體控制裝置以大於該寫入頻寬的一讀取頻寬從該記憶體裝置接收該讀取資料。
  24. 如請求項23所述的方法，其中該寫入延遲至少是該讀取延遲的兩倍，該讀取頻寬至少是該寫入頻寬的兩倍。
  25. 如請求項24所述的方法，其中，該寫入資料是以一寫入頻率一次傳送M位元的方式進行，及該讀取資料是以至少兩倍於該寫入頻率的一讀取頻率一次接收M位元的方式進行，其中M是一大於或等於1的整數。
  26. 如請求項24所述的方法，其中，該寫入資料是以一寫入頻率一次傳送M位元的方式傳送，及該讀取資料是以至少(2×M/N)倍於該寫入頻率的一讀取頻率一次接收N位元的方式進行，其中M與N分別是一大於或等於1的整數。
TW107110437A 2016-10-01 2018-03-27 記憶體系統與其記憶體裝置以及其寫入和讀出記憶體的方法 TWI714838B (zh)

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