TWI705651B - 無回饋參考的準共振谷值鎖定 - Google Patents

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TWI705651B
TWI705651B TW106129712A TW106129712A TWI705651B TW I705651 B TWI705651 B TW I705651B TW 106129712 A TW106129712 A TW 106129712A TW 106129712 A TW106129712 A TW 106129712A TW I705651 B TWI705651 B TW I705651B
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史蒂芬妮 凱恩特爾
克里斯多福 貝索
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美商半導體組件工業公司
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Abstract

一種控制一電力供應器的方法，其包括偵測該電力供應器至不連續導電模式(DCM)的一轉變，並在偵測該轉變後鎖定該電力供應器的一操作點。當一計時器逾時或當一回饋電壓斜率超過一臨限時，能解鎖該操作點。

Description

無回饋參考的準共振谷值鎖定
本揭露相關於電力轉換器電路，且更具體來說是相關於無回饋參考的準共振谷值鎖定(valley lockout)。
電子裝置通常需要用於正確操作之適當位準的直流(DC)電壓。電子裝置的製造商提供將連接至該電子裝置的電力信號，其用於對該電子裝置的半導體封裝及其他電組件供電。在許多情形中，所提供的電力信號係在與操作該電子裝置的獨立組件所需之電壓不同的電壓電位。製造商通常會提供電力轉換電路以產生在可由該電子裝置使用的電壓電位的穩定DC電壓信號。由於效率的優點，切換模式電力供應器(SMPS)是常見的。
SMPS可位於電子裝置內，或位於電子裝置外部並藉由纜線連接至該電子裝置。在一些實施例中，該纜線係使用可拆卸插頭耦接至該電子裝置。例如，當電子裝置係行動電話、平板電腦、或其他行動裝置時，該插頭可包括電力線及資料線二者，且電力係藉由通用串列匯流排(USB)介面提供。在一些實施例中，電子裝置遵循USB電力輸送(USB-PD)協定以針對藉由外部SMPS的電力輸送商議電壓電位。
SMPS藉由重複導通及關斷輸入電力信號來操作，以產生相對高頻的 電力信號。所切換的電力信號係經由變壓器或電感器路由，且接著經整流及濾波以產生穩定的DC電力信號。輸出電力信號通常藉由一或多個二極體整流，或將電晶體用於同步整流。
圖1中繪示用於返馳式SMPS 100之一個例示性實施例的電路圖。SMPS 100係藉由設置在電路板、印刷電路板、或其他基材101上的組件形成。在一些實施例中，SMPS 100跨越多個基材101拆分。SMPS 100劃分為主級側102與副級側104，彼等藉由變壓器105描繪。在非隔離式拓撲中，使用電感器而非變壓器105。變壓器105包括作為主級側102之部分的主級繞組106與作副級側104之部分的副級繞組108。SMPS 100的主級側102係由電連接至主級繞組106的組件構成。SMPS 100的副級側104係由電連接至副級繞組108的組件構成。變壓器105在主級側102與副級側104之間提供DC隔離。藉由磁耦合將通過主級繞組106的交流(AC)信號轉移至副級繞組108，而實質上地忽略任何DC偏移。
主級側102包括在體電壓(VBULK)節點110的電力輸入。在一些實施例中，VBULK節點110接收由電力公用事業提供的例如110或230伏特AC之已整流的AC電力信號。AC電信號係藉由輸電線路由至住宅、商用辦公大樓、或其他處所，且係藉由將包括SMPS 100的電子裝置插入至牆面插座而輸入至該裝置。二極體電橋或其他整流器電路整流輸入的AC主信號以在VBULK節點110包括正電壓值。在其他實施例中，電力信號係藉由其他構件提供至VBULK節點110，例如，從太陽能電池或電池組套組。將電容器111耦接在VBULK節點110與接地節點113之間以進一步濾波輸入電力信號。接地節點113操作為用於主級側102之電氣組件的接地參考電壓。
藉由主級MOSFET 112導通及關斷從VBULK節點110通過主級繞組106 至接地節點113的電流。主級MOSFET 112包括耦接至與VBULK節點110相對之主級繞組106的汲極端子115、在電路節點114(DRV)耦接至主級返馳式控制器120的閘極端子、及在電流感測(CS)節點119耦接至電流感測電阻器118的源極端子。主級MOSFET 112的源極端子及汲極端子係導電端子，且閘極端子係控制端子。控制器120經由耦接至該控制器之驅動輸出的DRV節點114藉由在主級MOSFET 112的閘極端子提供正電壓電位而導通該MOSFET，或致能通過該MOSFET的電導通。在一些實施例中，將額外驅動器電路系統耦接在控制器120與MOSFET 112的閘極之間。當主級MOSFET 112導通時，電流通過串聯的主級繞組106、主級MOSFET 112、及電阻器118從VBULK節點110流至接地節點113。控制器120藉由輸出接地電壓電位至主級MOSFET 112的閘極而關斷主級MOSFET 112。在主級MOSFET 112係關斷的同時，沒有顯著的電流從VBULK節點110通過主級繞組106流動。
在理想情形中，當n-通道MOSFET的閘極具有正電壓電位時，n-通道MOSFET呈現零電阻，且當其閘極在接地電位時，呈現無限電阻。MOSFET 112係操作為開關的n-通道MOSFET，該開關藉由來自在DRV節點114耦接至該MOSFET的閘極端子之控制器120的控制信號打開及閉合。開關(例如，MOSFET 112)閉合亦被稱為開關「導通(on)」，因為電流能夠在開關之導電端子之間流動。打開開關被稱為「關斷(off)」，因為電流未在開關之導電端子之間顯著地流動。在將SMPS 100的主級開關繪示為n-通道MOSFET的同時，在其他實施例中使用其他種類的電控制開關，例如，雙載子接面電晶體(BJT)、p-通道MOSFET、砷化鎵電晶體、接面閘極場效電晶體、其他種類的場效電晶體(FET)、及其他種類的電開 關。FET包括源極端子及汲極端子，其等是導電端子且閘極端子作為控制端子。BJT包括發射極及集極端子，其等是導電端子，且基極端子作為控制端子。
控制器120藉由觀察通過主級繞組106之電流的量值來判定何時切換主級MOSFET 112。當電流流過電阻器118時，該電阻器在接地節點113與CS節點119之間產生電壓電位差。如在CS節點119所觀察到的，橫跨電阻器118的電壓電位大約與通過主級繞組106的電流成比例。CS節點119係耦接至控制器120的電流感測輸入插腳。控制器120觀察CS節點119的電壓電位，以判定通過主級繞組106的電流量值。
在控制器120已導通主級MOSFET 112的同時，通過主級繞組106的電流大約線性地增加並磁化變壓器105。當控制器120關斷主級MOSFET 112時，實質地停止通過主級繞組106的電流。在MOSFET 112關斷的同時，將在MOSFET 112導通時儲存在變壓器105中的磁能輸出為通過副級繞組108的電流，在相對於接地節點126的電壓輸出(VOUT)節點124產生正電壓電位。接地節點126操作為用於副級側104之電氣組件的接地參考電壓。SMPS 100係一隔離式拓撲，其意指使用一分開的主級側接地節點113及副級側節點126。允許接地節點126的電壓電位相對於接地節點113浮動。
VOUT節點124的電壓電位充電電容器128，且對作為負載之連接至SMPS 100的電子裝置的額外電路組件供電。當控制器120導通主級MOSFET 112以再度磁化變壓器105時，該週期重複。在主級MOSFET 112導通的同時，電容器128提供電力至VOUT節點124，且變壓器105被磁化。在變壓器105被來自主級側102之磁化的同時，二極體130經由減少通過副級繞組108從VOUT節點124流至接地節點126的電流而整流通過副級繞 組108的電流。
回饋係藉由齊納二極體154及光耦合器155從副級側104提供至主級側102。光耦合器155包括LED 156及光電晶體158。若在VOUT節點124的電壓電位超過與LED 156的電壓降相加之齊納二極體154的齊納電壓，電流從VOUT節點124通過串聯的齊納二極體154及LED 156流至接地節點126。由LED 156發射的光子撞擊光電晶體158，其導通光電晶體並增加回饋(FB)節點160至接地節點113的耦接。FB節點160係耦接至控制器120的回饋輸入插腳或端子。電容器159濾波在FB節點160的電壓電位。當通過LED 156的電流增加時，FB節點160經由光電晶體158至接地節點113的耦合增加，且FB節點160的電壓電位進一步減少。
在FB節點160的電壓電位隨SMPS 100上的負載減少而增加，指示較少電力需要通過變壓器105從主級側102轉移至副級側104。當SMPS 100上的負載減少時，控制器120將供電週期之間的導通MOSFET 112延遲達較長的時間期間。當SMPS 100上的負載充份地減少時，SMPS 100從連續導電模式(CCM)轉變至不連續導電模式(DCM)。在CCM中，儲存在變壓器105中的能量在各供電週期並未完全地放電。當電流仍通過副級繞組108從接地節點126流至VOUT節點124的同時，將MOSFET 112導通以開始充電變壓器105。
在DCM中，將儲存在變壓器105中的磁能實質地放電，且通過副級繞組108的電流實質地停止。二極體130變為反向偏壓的，以限制經由副級繞組108從VOUT節點124至接地節點126的電流。在MOSFET 112保持關斷，且大約零電流流過副級繞組108的同時，主級繞組106的電感與MOSFET 112的輸出電容共振。該共振在MOSFET 112的汲極端子115產 生電壓電位波動。SMPS 100的效率係藉由在MOSFET 112的汲極電壓大約在也稱為電壓電位谷值之最小值的同時將MOSFET 112切換回導通而增加。導通在汲極電壓電位谷值中的MOSFET 112藉由在切換期間減少橫跨MOSFET 112之導電端子的電壓電位而減少與導通MOSFET 112關聯的切換損耗。
在經典固定頻率的SMPS 100中，MOSFET 112在藉由在FB節點160的電壓電位所判定的時間返回導通，而與在MOSFET 112之汲極端子115的電壓電位無關。因為切換MOSFET 112的時序改變，SMPS 100的效率隨輸出電力而改變。若MOSFET 112恰巧接近電壓谷值導通，整體效率較高，而若MOSFET 112接近電壓峰導通，該效率將較低。
圖2a繪示接近MOSFET 112汲極電壓的峰導通MOSFET 112。圖表200繪示隨時間經過的MOSFET 112的汲極對源極電壓(VDS)。在圖2a中的時間0與時間1之間，MOSFET 112係導通的，且由於汲極端子115經由MOSFET 112及電阻器118耦接至接地節點113，VDS大約係零。在時間1，控制器120關斷MOSFET 112，且VDS在將變壓器105中的能量轉移至副級側104時係正的。在時間2的開始，儲存在變壓器105中的磁能實質地耗盡，且沒有顯著電流流過副級繞組108。在具有峰於其間的時間3及4，主級繞組106與MOSFET 112之間的共振使VDS至最小值(或谷值)。在時間5，VDS接近峰，且MOSFET 112返回導通。當MOSFET 112在時間5導通時，由於VDS接近最大值，MOSFET 112的切換損耗顯著地增加。
圖2b中的圖表210繪示在時間4的谷值期間導通MOSFET 112的VDS。SMPS 100之略高的輸出電力意謂著控制器120稍早些地導通MOSFET 112以提供轉移至副級側104的所需電力。在電壓谷值導通MOSFET 112係藉 由減少MOSFET 112的切換損耗而增加效率。圖2c中的圖表220繪示SMPS 100在一輸出電力範圍中的效率。當輸出電力波動時，SMPS 100將從在谷值中的切換改變至在峰中的切換。如圖2a所示，效率最小值224說明在VDS峰導通MOSFET 112的電力輸出位準。如圖2b所示，效率最大值226說明在VDS谷值導通MOSFET 112的電力輸出位準。
切換模式電力供應器的設計者尋求將SMPS 100的效率最大化。用於增加效率的一種方法企圖一直在VDS谷值中導通MOSFET 112。控制器120觀察VDS並將導通MOSFET 112延遲直到偵測到谷值為止。一些控制器等待由回饋電壓指定的特定時間期間，且接著當偵測到之後的次一谷值時，導通MOSFET 112。不幸地，簡單地延遲直到觀察到谷值為止產生不穩定性。當控制器120在谷值中切換時，瞬間切換週期與由控制器之內部時脈所強加的切換週期不同。該頻率變異藉由調整峰電流影響輸出電力及回饋迴路反應。回饋迴路調整在與先前電力週期不同的谷值中、在該先前谷值之前或之後導致新的切換事件。所產生的不穩定性產生聲波雜訊且係非所欲的。
為增加穩定性，一些谷值鎖定系統已將磁滯加至FB節點160比較中。一旦谷值切換在特定谷值內開始，輸出電力必須在相對方向上顯著地移動以返回在該先前谷值中的切換。使用磁滯以實施谷值鎖定改善穩定性，但需要實施在控制器120之半導體晶粒上的額外比較器，其增加裝置大小。再者，谷值切換發生的輸出電力位準取決於各種設計元素，例如，輸入電壓、切換頻率、寄生電感等。因此，對基於FB節點160精準地預測谷值數目應對所有使用情形改變的電力位準存在困難性。對無需依賴FB節點160操作的谷值鎖定機制存在需求。
100:SMPS
101:基材
102:主級側
104:副級側
105:變壓器
106:主級繞組
108:副級繞組
110:VBULK節點
111:電容器
112:主級MOSFET
113:接地節點
114:電路節點
115:汲極端子
118:電流感測電阻器
119:電流感測(CS)節點
120:主級返馳式控制器
124:電壓輸出(VOUT)節點
126:接地節點
128:電容器
130:二極體
154:齊納二極體
155:光耦合器
156:LED
158:光電晶體
159:電容器
160:回饋(FB)節點
200:圖表
210:圖表
220:圖表
224:效率最小值
226:效率最大值
240:零電流偵測(ZCD)節點
242:ZCD邏輯
246:準共振(QR)時脈信號；QR時脈
250:振鈴
251:峰
252:谷值
252a:第一谷值
252b:第二谷值
252c-252e:谷值
252f:第六谷值
252h:第八谷值
253:高原
254:脈衝
260:擷取計數器
262:擷取致能(EN)輸入
264:重設(RST)輸入
266:擷取輸出
270:QR計數器
272:QR致能輸入
274:QR重設輸入
276:QR輸出
280:比較器
282:脈衝產生器
284:QR設定
300:低速時脈
302:設定-重設(SR)鎖存器
304:DCM脈衝
306:脈衝產生器
308:DCM信號
310:DCM偵測方塊
320:主時脈
322:脈衝寬度調變(PWM)方塊
324:延遲電路
330:內部計時器信號
350:CS重設信號
360:「及」閘
364:反相器
368:電路
370:谷值鎖定逸出信號
372:電容器
374:電阻器
375:電路節點
376:電阻器
378:電容器
379:電路節點
380:比較器
382:負電壓臨限
384:比較器
386:正電壓臨限
390:「或」閘
400:SR鎖存器
402:「或」閘
404:「及」閘
406:「及」閘
408:反相器
410:VCO
420:低通濾波器(LPF)
422:開關
圖1繪示返馳式切換模式電力供應器(SMPS)的例示性電路圖；圖2a-2c繪示在汲極電壓峰與谷值中的切換之間的效率差；圖3繪示所儲存的谷值數目與瞬間谷值數目之間的數位比較；圖4繪示來自切換MOSFET之汲極端子的電壓電位之準共振時脈信號的產生；圖5a-5b繪示參考谷值數目的獲得；圖6a-6b繪示追蹤用於與參考谷值數目比較的瞬間谷值數目；圖7繪示用於過早地終止谷值鎖定的回饋斜率偵測；且圖8繪示使用低通濾波器的回饋迴路減速。
下面參考圖式描述一或多個實施例，其中相似數字表示相同或類似元件。在該等圖式係就用於達成特定目的之最佳模式描述的同時，本描述意圖涵蓋其可包括在本揭露之精神及範圍內的替代方案、修改、及等效物。
圖3繪示用於鎖定用於切換MOSFET 112之谷值數目而無需參考FB節點160的電路。在啟動時，或在瞬時狀況期間，諸如輸入電壓或負載電流的突然變化，SMPS 100自由地操作且不使用圖3中的谷值鎖定電路。SMPS 100可在CCM或DCM中操作。一旦SMPS 100在DCM中到達穩定操作點，使用擷取計數器(acquisition counter)260以取得及儲存操作狀況的快照。該快照係SMPS 100操作的谷值數目，儲存在擷取計數器260中。圖3中的谷值鎖定電路致使SMPS 100繼續在當將快照儲存在擷取計數器 260中時藉由操作狀態預測的谷值中操作。週期地獲取新的快照，並更新擷取計數器260。
零電流偵測(ZCD)節點240係至耦接至變壓器105的輔助繞組之控制器120的輸入。輔助繞組反映通過副級繞組108的電流，但其與副級側104電隔離。ZCD節點240允許控制器120偵測變壓器105的去磁化何時發生。ZCD邏輯242基於從ZCD節點240接收的信號產生準共振(QR)時脈信號246。QR時脈246係用於時控後續邏輯元件以及汲極端子115上的共振振盪。
圖4繪示在變壓器105去磁化後在汲極節點115的振鈴250，及QR時脈246的產生。振鈴250包括峰251及谷值252。MOSFET 112在時間1關斷，且汲極端子115係在正電壓電位。在時間1與時間2之間，變壓器105不僅在副級繞組108，也在連接至ZCD節點240的輔助繞組感應電流。在變壓器105在時間1與時間2之間去磁化的同時，來自輔助繞組的感應電流將ZCD節點240保持在高原253。在時間2，變壓器105中的磁能已實質地排放。從時間2開始，主級繞組106及MOSFET 112的輸出電容開始共振，在汲極端子115上產生振鈴250。振鈴250表現為ZCD節點240上的一系列脈衝254。
汲極端子115上振鈴250包括一系列的峰251及谷值252。控制器120藉由使MOSFET 112在谷值252內返回導通而改善SMPS 100的效率。控制器120可在振鈴250的第一谷值252a、第二谷值252b、或任何後續谷值期間導通MOSFET 112。在圖4中，控制器120在第八谷值252h期間導通MOSFET 112。控制器120在哪個谷值導通MOSFET 112通常取決於SMPS 100的電力輸出。若需要將較大的電力從主級側102轉移至副級側104，控 制器120較早地導通MOSFET 112以較早地開始充電變壓器105。若將較小的電力從SMPS 100輸出至負載，控制器120等待之後的谷值252以導通MOSFET 112以延長電力週期之間的時間。
ZCD邏輯242藉由比較ZCD節點240與電壓電位臨限而產生QR時脈246。當ZCD節點240接近零伏特時，QR時脈246係邏輯零值，且當ZCD節點240係顯著的正伏特時，該QR時脈係邏輯一值。QR時脈246包括大約在振鈴250之谷值252的負轉變，例如，在圖4中的時間3、4、5、6、7、8、9、及10。負轉變係指二元信號從邏輯一轉變至邏輯零。正轉變係指二元信號從邏輯零轉變至邏輯一值。將QR時脈246的負轉變使用為時脈輸入之控制器120中的循序邏輯能在汲極端子115觀察到的各谷值252操作。
返回圖3，擷取計數器260具體來說由QR時脈246所時控。擷取計數器260也包括擷取致能(EN)輸入262及重設(RST)輸入264。擷取計數器260在確立擷取致能262時在QR時脈246的各負邊緣遞增，並在擷取輸出266輸出代表在致能時發生在汲極端子115上的谷值之數目的二元值。確立擷取重設輸入264將在擷取輸出266的值重設為零。QR計數器270也係以QR時脈246時控，且該QR計數器包括QR致能輸入272及QR重設輸入274。QR輸出276包括代表在確立QR致能輸入272時發生在汲極端子115上的谷值之數目的二元值。確立QR重設輸入274將在QR輸出276的值重設為零。
使用擷取計數器(ACQ計數器)260來計數在控制器120基於FB節點160導通MOSFET 112之前發生的谷值的數目。參考圖5a-5b於下文更加詳細地解釋擷取致能262的產生，但其大致上係基於相對低速的時脈信號以週期地取得新的谷值計數。在一實施例中，擷取計數器260每1至2微秒(ms)對一 個電力週期重設及致能。一旦將值鎖存至擷取計數器260中，控制器120在指示於擷取計數器260中的谷值內而非基於FB輸入160切換。控制器120持續在儲存於擷取計數器260中的谷值切換，直到低速時脈再度觸發擷取計數器260計數汲極節點115的谷值以判定在其中切換的新谷值。在如下文描述或依需要的其他情況中，控制器120停止在指示於擷取計數器260中的谷值中切換。
一旦擷取計數器260已鎖存值，QR計數器270計數汲極端子115上之振鈴250的谷值252。比較器280比較儲存在擷取計數器260中的谷值數目與QR計數器270，且當輸出266等於輸出276時，確立信號至脈衝產生器282。脈衝產生器282在來自比較器280之信號上觀察到的各正轉變上在QR設定284輸出短暫的信號脈衝。因為QR計數器270中的瞬間谷值數目等於擷取計數器260中儲存的谷值數目，QR設定284的脈衝致使MOSFET 112在由擷取計數器260指示的谷值內導通。再者，QR時脈246在谷值252期間觸發QR計數器270，且因此QR設定284的脈衝在期望的谷值內發生。然後當QR計數器將再度開始計數谷值時，QR計數器270為了準備次一電力週期而重設，且當QR計數器270中的值再度到達擷取計數器260中的值時，QR計數器觸發MOSFET 112導通。
控制器120藉由比較QR計數器270與擷取計數器260而繼續操作SMPS 100，並在每次QR計數器270中的值到達擷取計數器260中的值時繼續開始另一電力週期。一旦致能擷取計數器260的低速時脈再度發生，控制器120將再度基於FB節點160而非藉由比較QR計數器270與擷取計數器260導通MOSFET 112。重設擷取計數器260並再度計數谷值直到控制器120基於FB節點160導通MOSFET 112。在將新的谷值數目儲存在擷取 計數器260中之後，當QR計數器270等於儲存在擷取計數器260中的新值時，MOSFET 112的導通係由谷值數目決定。
MOSFET 112在其中導通的谷值數目係在相對低速時脈上重取得。谷值數目的低頻擷取藉由將雜訊貶謫至不產生顯著聲波雜訊的受控週期(例如，1-2ms)而減少不穩定性的影響。比較器280在儲存於擷取計數器260中的參考谷值數目與儲存在QR計數器270中的瞬間谷值數目之間提供數位比較。輸出266及276一般具有相同的位元數目，並能以任何寬度製造以支持用於切換的所欲最大谷值。鎖定期間的谷值選擇獨立於FB節點160發生。
圖5a繪示用於以相對於MOSFET 112之切換的相對低頻率控制擷取計數器260的方塊圖。將低速時脈300耦接至擷取計數器260的重設輸入264。低速時脈300在將儲存在擷取計數器260中的值重設至零之低速時脈的每個週期包括一短暫脈衝。低速時脈300的頻率可基於FB節點160係可變的。為迅速地反應瞬時負載位準，低速時脈300的頻率可增加以跟隨回饋電壓的突然變化。若FB節點160的電壓電位充份地增加，控制器120強制最大切換頻率，例如，65千赫茲(kHz)。
擷取致能信號262係由設定-重設(SR)鎖存器302產生。SR鎖存器包括當在該SR鎖存器的設定(S)輸入接收到邏輯一時從邏輯零轉變至邏輯一值，及當在該SR鎖存器的重設(R)輸入接收到邏輯一時從邏輯一轉變至邏輯零值的資料輸出(Q)。否則，SR鎖存器的Q輸出維持在該Q輸出的先前值。SR鎖存器302在每次來自DCM偵測方塊310的DCM信號308從邏輯零值轉變至邏輯一值時從脈衝產生器306接收DCM脈衝304。當SMPS 100係在DCM中時，DCM偵測方塊310將DCM信號308確立為邏輯一值，所以 SR鎖存器302在每次SMPS 100進入DCM時設定。
DCM偵測方塊310接收ZCD節點240、DRV信號114、及低速時脈300作為輸入。與QR時脈246的產生相似，DCM偵測方塊310比較ZCD節點240與臨限，但係比較ZCD節點240與較高的電壓電位臨限。因此，DCM偵測方塊310辨認恰在QR時脈246的下降邊緣之前的汲極端子115的下降電壓電位。當ZCD節點240落在MOSFET 112關斷時(亦即，DRV信號114係邏輯零值時)的電壓電位之下時，DCM偵測方塊310辨認SMPS 100係在DCM中。在CCM下，ZCD節點240一般僅當將MOSFET 112導通以將汲極端子115經由電阻器118連接至接地節點113時在電壓臨限之下。然而，在DCM中，ZCD節點240的電壓電位係基於振鈴250而非MOSFET 112切換而下降。MOSFET 112在振鈴250期間維持關斷，且落在相關臨限之下的ZCD節點240設定確立DCM信號308之DCM偵測方塊310中的鎖存器。當DCM信號308經受正轉變時，脈衝產生器306在DCM脈衝304產生邏輯一脈衝、設定SR鎖存器302、並致能擷取計數器260。
DCM偵測區域310也包括作為輸入的低速時脈300。在計時器逾時後，低速時脈300的脈衝係在MOSFET 112下主級導通時發生。低速時脈300的脈衝致使DCM偵測方塊310脫離DCM，並解除確立DCM信號308。當振鈴250下主級在汲極端子115上發生時，DCM偵測方塊310辨認DCM並再度確立DCM信號308，其從脈衝產生器306導致再度致能擷取計數器260的另一DCM脈衝304。因此，在SMPS 100最初進入DCM時，及之後每次低速時脈300的脈衝發生時，將擷取計數器260致能。
將擷取致能信號262維持為高直到主時脈320在SR鎖存器302的重設輸入係邏輯一。主時脈320係通常導通MOSFET 112之SMPS 100的主時 脈。主時脈320在DCM信號308係邏輯零值時導通MOSFET 112，亦即當SMPS 100在CCM中操作或針對低速時脈300確立後的電力週期操作時。QR設定284在DCM信號308係邏輯一值時導通MOSFET 112。主時脈320能以固定頻率操作(例如，65kHz)，或以電壓控制振盪器(VCO)模式操作。在一些實施例中，使用低通濾波器(LPF)減速VCO控制迴路以確保穩定回應。脈衝寬度調變(PWM)方塊322比較CS節點119的電壓電位與FB節點160的電壓電位，以判定何時使用主時脈320關斷MOSFET 112，且接著維持MOSFET 112關斷達由FB節點160決定的時間量。PWM方塊322包括具有耦接至FB節點160之輸入及產生主時脈320之輸出的VCO。FB節點160的較體電壓電位意謂著VOUT節點124的電壓電位已下降，且MOSFET 112應停留在關斷達較短的時間期間。若FB節點160係在較低的電壓電位，在副級側104需要較少電力，且MOSFET 112能保持關斷達較長的時間期間。
當MOSFET 112正常地基於FB節點160導通時，將擷取致能信號262重設至邏輯零值。當控制器120導通MOSFET 112時，清除擷取致能信號262鎖定儲存在擷取計數器260中的目前谷值數目。將延遲電路324耦接在PWM方塊322與SR鎖存器302的重設輸入之間，以確保QR時脈246的最終負轉變在主時脈320重設SR鎖存器302之前遞增擷取計數器260。然後擷取計數器260包含在MOSFET 112由PWM方塊322導通前發生之谷值252的數目。擷取計數器260記憶並輸出計數的谷值的數目，直到再度確立低速時脈300以重設擷取計數器260並設定擷取致能信號262。
圖5b描繪圖5a中之電路的時序圖。在時間0，將擷取計數器輸出266設定在六，指示SMPS 100在最後低速時脈300脈衝的電力輸出使得 MOSFET 112應在第六谷值252f導通。在時間0，內部計時器信號330也係邏輯一值。計時器信號330係邏輯一指示應對SMPS 100的次一電力週期確立低速時脈300。將計時器330實施為數位計數器或類比計時器，例如，基於RC時間常數。當該計時器實施為類比計時器時，比較器比較電容器的電壓電位與當該電容器充電時的臨限。計時器信號330係在電壓斜坡超過臨限時確立。
在圖5b中的時間1，QR時脈246基於進入谷值252的汲極端子115轉變至邏輯零值。因為儲存在擷取計數器260中的值等於儲存在QR計數器270中的值，已跳過預定的谷值數目，並藉由DRV信號114導通MOSFET 112以開始次一電力週期。當計時器330及DRV 114二者均係邏輯一值時，組合地確立低速時脈300。因此，低速時脈300回應於MOSFET 112在計時器330為高時導通而在時間1轉變至邏輯值一值。
低速時脈300的脈衝在時間1開始觸發DCM偵測方塊310以降低DCM信號308。低速時脈300的脈衝也清除計時器330並重設基本計時機制。計時器330的負轉變依次清除低速時脈300。因此，低速時脈300的脈衝恰好對通過清除計時器330所需的組合邏輯，然後返回以清除低速時脈300之信號的傳播持續足夠長的時間。
在時間2，MOSFET 112係由比較CS節點119與FB節點160的PWM方塊322關斷。主時脈320從邏輯一值轉變至邏輯零值，其在DRV信號114中導致相似轉變。因為關斷MOSFET 112使高原253開始，QR時脈246轉變至邏輯一。在時間2與時間3之間，變壓器105將儲存的磁能排放為通過副級繞組108感應的電流。當變壓器105恰好在時間3之前去磁化時，振鈴250開始。
最初，比較ZCD節點240與高於QR時脈246的該臨限之臨限的DCM偵測方塊310在QR時脈246的下降邊緣之前確立DCM信號308。DCM脈衝304設定SR鎖存器302以針對QR時脈246的負轉變在ZCD節點240充分地下降之前而時脈確立擷取致能信號262。QR時脈246在第一谷值252在時間3到達時轉變至邏輯零，並遞增擷取輸出266。QR時脈246在時間4、5、6、及7的後續負轉變也遞增擷取計數器260，其在時間7到達五的值。
在圖5b中的時間7，因為低速時脈300使DCM偵測方塊310脫離DCM，PWM方塊322確立控制用於目前電力週期之DRV信號114的主時脈320。PWM方塊322導通MOSFET 112的時序係由SMPS 100的輸出電力控制，藉由觀察FB節點160而判定。導通MOSFET 112將汲極端子115經由電阻器118連接至接地節點113，且QR時脈246係在彼時間而非基於振鈴250到達谷值252變為邏輯零值。導致DRV信號114在時間7確立的主時脈320係經由延遲電路324路由，並恰好在時間7之後重設SR鎖存器302，清除擷取致能信號262。延遲電路324確保QR時脈246的負轉變在將擷取計數器停用之前在時間7遞增擷取計數器260。MOSFET 112在跳過四個谷值252之後由PWM方塊322導通，且擷取計數器260在電力週期於時間7完成之後儲存值五。五少於儲存在擷取計數器260中的先前值六，所以SMPS 100的電力輸出已因為低速時脈300的先前脈衝而增加。
如圖5a-5b所繪示在參考谷值數目的擷取之後，SMPS 100藉由在由擷取計數器260指示的谷值中切換而操作直到低速時脈300的另一脈衝。圖6a繪示用於控制QR計數器270以計數用於藉由比較器280與擷取計數器260比較的振鈴250之谷值252的方塊圖。QR計數器270在每電力週期藉由路由至QR計數器之重設輸入274的CS重設信號350重設。CS重設350係來 自基於比較CS節點119與FB節點160而關斷MOSFET 112之PWM方塊322的脈衝。CS重設350在每個電力週期重設QR計數器270，使得QR計數器對該電力週期從零開始計數谷值252。
QR致能信號272係由「及」閘360產生。只要DCM信號308係邏輯一值且擷取致能信號262係邏輯零值，就將QR計數器270致能。只要SMPS 100係在DCM中且不取得擷取計數器260中的新的參考谷值數目，QR計數器270在QR時脈246的各負轉變上遞增。反相器364將用於輸入至「及」閘360的擷取致能信號262反相。在其他實施例中，SR鎖存器302包括係擷取致能信號262之反相的Q-bar輸出，所以不需要分開反相器364。
圖6b繪示與擷取計數器260比較以判定何時導通MOSFET 112之QR計數器270的時序圖。如圖5b中所繪示的，擷取計數器260在低速時脈300的先前脈衝之後儲存值五。QR輸出276在時間0以值五開始，因為QR計數器在MOSFET 112在最末電力週期導通時停止計數。在時間1，PWM方塊322藉由脈衝CS重設350而關斷MOSFET 112。變壓器105從時間1至時間2去磁化，且振鈴250在時間2開始。谷值252a-252e在時間2、3、4、5、及6導致QR時脈246的負轉變。QR時脈246的各負轉變遞增QR計數器270直到輸出276在時間6遞增至值五為止。在時間6，當QR計數器270遞增至五時，比較器280觀察到輸出276等於輸出266並在QR設定284上觸發來自脈衝產生器282的脈衝。DRV信號114係藉由QR設定284脈衝確立以導通MOSFET 112。因為QR時脈246的負轉變在谷值期間發生，MOSFET 112在谷值252導通。當再度脈衝CS重設350以關斷MOSFET 112時，藉由DRV信號114將MOSFET 112從時間6導通至時間7。QR計數器270係藉由CS重設350的脈衝重設。
一旦QR計數器270中的值到達儲存在擷取計數器260中的值，控制器120繼續在各電力週期導通MOSFET 112。SMPS 100的峰電流免於波動，且控制器120繼續以相同的谷值數目切換。在谷值鎖定期間，控制器120選擇用於獨立於FB節點160之電壓電位而導通MOSFET 112的谷值。針對切換而選擇的谷值數目僅取決於比較數位計數器。增加用於切換的最大谷值數目僅需要增加用於擷取計數器260及QR計數器270之位元的數目。將一個位元加至各計數器使用於切換的最大谷值數目加倍，然而基於FB節點160臨限的谷值切換對每個額外谷值需要多個比較器。
如上文討論的，基於低速時脈300的擷取頻率可基於FB節點160上的電壓電位調整。圖7繪示用於偵測FB節點160之回饋電壓的改變率何時超過臨限的電路368。回饋電壓之超過臨限的移動(其或許由於SMPS 100的突然負載變化或輸入電壓的改變)導致電路368確立谷值鎖定逸出信號370。谷值鎖定逸出信號370導致控制器120立即重取得新的谷值以在其中切換，而非等待低速時脈300的次一脈衝。在一些實施例中，低速時脈300的頻率也在逸出信號370的確立之後增加。
電路368接收作為輸入的FB節點160。FB節點160係經由電容器372及電阻器374連接至接地節點113。電容器372允許回饋電壓中的改變作為電流流過該電容器。電阻器374比例於回饋電壓的改變率在電路節點375將通過電容器372的電流轉換成電壓電位。電阻器376及電容器378在電路節點375與電路節點379之間產生低通濾波器。將電路節點379路由至比較器380及比較器384。
比較器380比較電路節點379的電壓電位與負電壓臨限382。電路節點379代表回饋電壓在FB節點160的改變率。若電路節點379的電壓電位下降 至低於負電壓臨限382的負電壓電位，FB節點160的回饋電壓以高於期望臨限的速率下降。將比較器380至「或」閘390的輸出確立，並藉由「或」閘390確立逸出信號370。
比較器384比較電路節點379的電壓電位與正電壓臨限386。若電路節點379的電壓電位增加至高於電壓臨限386的電壓電位，FB節點160的回饋電壓以高於期望臨限的速率增加。確立比較器384的輸出，並藉由「或」閘390確立逸出信號370。電路368允許控制器120在回饋電壓突然改變時反應而無需等待至次一低速時脈300確立。擷取計數器260係在逸出信號370確立之後立即重設及致能，而非等待計時器信號330確立低速時脈300。在將電路368繪示為以類比比較器實施的同時，在其他實施例中，逸出信號370可使用數位值及數位比較器產生。
圖8繪示藉由SR鎖存器400產生至MOSFET 112的DRV信號114。SR鎖存器400在每個電力週期係由「或」閘402結合「及」閘404或「及」閘406中的一者設定。DCM信號308判定可操作哪個「及」閘404-406以設定SR鎖存器400。當SMPS 100以CCM或VCO模式操作時，DCM信號308係由反相器408所反相並在「及」閘404接收為邏輯一。主時脈320的狀態經由「及」閘404及「或」閘402控制SR鎖存器400的設定輸入。「及」閘406從DCM信號308接收邏輯零，並不論QR設定284的狀態為何保持解除確立之「及」閘406的輸出。
在SMPS 100在DCM中操作時，將DCM信號308確立至「及」閘406。QR設定284經由「及」閘406及「或」閘402控制SR鎖存器400的設定輸入。反相器408輸出邏輯零，所以「及」閘404不論主時脈320的狀態為何輸出邏輯零。因此，當QR設定284在DCM中係高時，設定SR鎖存器 400並導通MOSFET 112，或當SMPS 100不在DCM中時，當主時脈320係高時設定SR鎖存器400。
VCO 410基於在FB節點160的回饋信號產生主時脈320。將低通濾波器(LPF)420電耦接在FB節點160與VCO節點410之間以減速VCO控制迴路。將LPF 420繪示為電阻器-電容器(RC)濾波器，但在其他實施例中使用其他LPF拓撲。在一個實施例中，將數位LPF用於LPF 420。LPF 420包括通常係打開的開關422，但當逸出信號370由電路368確立時其係閉合的。當偵測到FB節點160的改變率為高於臨限時，逸出信號370閉合，或導通。閉合開關422使LPF 420短路，使得VCO 410沒有LPF 420的延遲而接收來自FB節點160的回饋信號。
藉由CS重設350重設SR鎖存器400以在每個電力週期關斷MOSFET 112。如就圖6a描述的，CS重設350係藉由CS節點119與FB節點160之間的比較產生。
在已詳細地繪示及描述一或多個實施例的同時，所屬技術領域中具有通常知識者將理解可不脫離本揭露的範圍而對彼等實施例進行修改及改寫。下文列舉複數個例示性實施例，而其他實施例也係可能的。
在第一實施例中，一種控制電力供應器的方法包含以下之步驟：偵測該電力供應器至不連續導電模式(DCM)的一轉變，及在偵測該轉變後鎖定該電力供應器之一操作點。
在第二實施例中，如該第一實施例之方法進一步包括以下之步驟：當該電力供應器之一回饋信號的一改變率超過一臨限時，解鎖該操作點。
在第三實施例中，如該第一實施例之方法進一步包括以下之步驟：開始一計時器，及當該計時器逾時時解鎖該操作點。
在第四實施例中，如該第一實施例之方法，其中鎖定該操作點獨立於該電力供應器的一回饋信號。
在第五實施例中，如該第一實施例之方法進一步包括使用電壓控制振盪器(VCO)切換該電力供應器的一主級電晶體，及提供耦接在該電力供應器的一回饋信號與該VCO之間的一低通濾波器(LPF)。
在第六實施例中，如該第一實施例之鎖定該操作點的步驟包括在偵測到該轉變後判定用於切換該電力供應器的一參考谷值數目、使用數位計數器計數該電力供應器的共振谷值、及比較該數位計數器與該參考谷值數目。
在第七實施例中，如該第六實施例之方法進一步包括將該參考谷值數目儲存為一數位參考值的步驟。
在第八實施例中，如該第七實施例之方法進一步包括當該數位計數器的一值等於該數位參考值時導通該電力供應器的一主級電晶體的步驟。
在第九實施例中，一種控制一電力供應器的方法包含以下步驟：提供包括一主級電晶體之一電力供應器、計數該電力供應器之共振電壓電位谷值的一第一數目、及當所計數之共振電壓電位谷值的第一數目到達一第一臨限時導通該主級電晶體。
在第十實施例中，如該第九實施例之方法進一步包括以下步驟：計數共振電壓電位谷值的一第二數目，以判定該第一臨限。
在第十一實施例中，如該第十實施例之計數共振電壓電位谷值之該第二數目的步驟包括以下步驟：提供一計數器、及當該電力供應器進入不連續導電模式(DCM)時致能該計數器。
在第十二實施例中，如該第十一實施例之方法進一步包括當一計時 器逾時時重設該計數器的步驟。
在第十三實施例中，如該第十二實施例之方法進一步包括週期地判定該第一臨限的步驟。
在第十四實施例中，如該第九實施例之方法進一步包括當該電力供應器之一回饋信號的一改變率超過一第二臨限時，判定該第一臨限的步驟。
在第十五實施例中，如該第九實施例之計數共振電壓電位谷值之該第一數目的步驟包括以下步驟：提供一計數器、及當該主級電晶體關斷時重設該計數器。
在第十六實施例中，一種電力供應器控制器包含一第一計數器，其經組態以取得一參考谷值數目。一第二計數器經組態以判定一瞬間谷值數目。將一比較器耦接至該第一計數器的一輸出及該第二計數器的一輸出。
在第十七實施例中，如該第十六實施例之電力供應器控制器進一步包括一回饋電路節點。一低通濾波器(LPF)經耦接至該回饋電路節點。通過該LPF一電壓控制振盪器(VCO)經耦接至該回饋電路節點。一「或」閘包括耦接至該VCO的一第一輸入及耦接至該比較器的一第二輸入。
在第十八實施例中，如該第十六實施例之電力供應器控制器進一步包括一斜率偵測電路，其耦接至該電力供應器控制器的一回饋輸入並經組態以重設該第一計數器。
在第十九實施例中，如該第十六實施例之電力供應器控制器進一步包括一計時器，其經組態以重設該第一計數器。
在第二十實施例中，如該第十六實施例之電力供應器控制器進一步包括一脈衝產生器，其耦接至該比較器的一輸出。
240‧‧‧零電流偵測(ZCD)節點
242‧‧‧ZCD邏輯
246‧‧‧準共振(QR)時脈信號；QR時脈
260‧‧‧擷取計數器
262‧‧‧擷取致能(EN)輸入
264‧‧‧重設(RST)輸入
266‧‧‧擷取輸出
270‧‧‧QR計數器
272‧‧‧QR致能輸入
274‧‧‧QR重設輸入
276‧‧‧QR輸出
280‧‧‧比較器
282‧‧‧脈衝產生器
284‧‧‧QR設定

Claims (12)

  1. 一種在一不連續導電模式(DCM)控制一電力供應器的方法，其包含：關閉一主級電晶體以停止一主級繞組中之電流；在該主級電晶體之一汲極端子計數共振電壓電位谷值的一第一數目；比較共振電壓電位谷值之該第一數目以及該共振電壓電位谷值之一第二數目；及未參照該電力供應器之一回饋節點，當所計數之共振電壓電位谷值的該第一數目達到該共振電壓電位谷值之該第二數目時導通該主級電晶體。
  2. 如請求項1之方法，其進一步包括計數該共振電壓電位谷值的該第二數目。
  3. 如請求項2之方法，其中計數該共振電壓電位谷值的該第二數目包括：當該電力供應器進入該不連續導電模式(DCM)時，啟用一擷取計數器。
  4. 如請求項3之方法，其進一步包括當一計時器逾時時，重設該擷取計數器。
  5. 如請求項1之方法，其進一步包括週期性地判定該共振電壓電位谷值之該第二數目。
  6. 如請求項1之方法，其進一步包括當該電力供應器之一回饋信號的一改變率超過一第二臨限值時，判定該共振電壓電位谷值之該第二數目。
  7. 如請求項1之方法，其中計數該共振電壓電位谷值的該第一數目包括：藉由準共振計數器而計數；及當將該主級電晶體關斷時，重設該計數器。
  8. 一種電力供應器控制器，其包含：一電力切換電晶體；一第一計數器，其經組態以計數共振谷值之一第一數目以建立一第一臨界值；一第二計數器，其經組態以計數共振谷值之一第二數目，其中該等共振谷值發生在該電力切換電晶體之一導電端子；及一比較器，其經耦接至該第一計數器的一輸出端及該第二計數器的一輸出端，當共振谷值的該第二數目達到共振谷值的該第一數目時該比較器經組態以提供一致能輸出信號。
  9. 如請求項8之電力供應器控制器，其進一步包括： 一回饋電路節點；一低通濾波器(LPF)，其經耦接至該回饋電路節點；一電壓控制振盪器(VCO)，其經由該LPF而耦接至該回饋電路節點；及一或(OR)閘，其包括經耦接至該VCO的一第一輸入端及經耦接至該比較器的一第二輸入端。
  10. 如請求項8之電力供應器控制器，其進一步包括一斜率偵測電路，該斜率偵測電路經耦接至該電力供應器控制器的一回饋輸入端且經組態以重設該第一計數器。
  11. 如請求項8之電力供應器控制器，其進一步包括一計時器，該計時器經組態以重設該第一計數器。
  12. 如請求項8之電力供應器控制器，其進一步包括耦接至該比較器之一輸出之一脈衝產生器。
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