TWI705259B - 高準確性時間測量裝置 - Google Patents

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Abstract

一種用於測量延遲單元的延遲測量裝置，包括：時脈；時脈計數器，其計算時脈週期；數位訊號源，其不相關於時脈；第一偵測器，以偵測進入延遲單元的數位訊號的轉態；第一累加器，以基於第一偵測器的輸出，累加時脈計數器現行值；第二偵測器，以偵測離開延遲單元的數位訊號的轉態；第二累加器，以基於第二偵測器的輸出，累加時脈計數器現行值；測量計數器，以計算通過延遲單元的數位訊號的轉態數目；及計算裝置，以基於第一累加器、第二累加器及測量計數器，計算在數位訊號的轉態通過延遲單元的期間所花費的時脈週期的平均數目。

Description

高準確性時間測量裝置
本發明是關於用於高準確性時間測量的方法及裝置。特別地，本發明是關於用於晶片整合的時間測量電路。
延遲元件經常被用於電路(數位及類比均有)，以延遲經過電路的訊號傳遞。取決於電路的目的，在許多例子中，延遲元件的精準度尚且適當。然而，對於高準確性計時，延遲元件的生產差異化(亦即製造容許度)可能導致不可預期的操作，或需要修正或補償的操作。在極高速度下，當延遲元件降低至最小可能延遲時，這些問題就變得特別相關。例如，一定數目的串聯的反相器可被使用為簡單延遲單元，而各反相器引進約10皮秒(picoseconds)的延遲。這種延遲單元可用於延遲線，其中延遲線的各分接頭代表原始訊號的延遲版本。需要這種延遲線及延遲單元處理吉赫(Gigahertz)/兆赫(Terahertz)範圍的訊號。
當生產差異化導致明顯的計時不精準時，就變得必須精準地測量延遲單元的延遲時間。一旦精準地知道延遲時間，即可對於降低時間變異施以其他修正或補償技術。
對於較大的延遲元件的傳統延遲測量技術是測量測試訊號通過延遲元件所花費的時脈週期數目。在極高頻之下，對於極短延遲，由於延遲接近(或落在)一個時脈週期的長度，計時測量變得困難。計時精準度因此極其有限。
根據本發明的第一觀點，茲提供一種用於測量延遲單元的延遲測量裝置，包括：時脈；時脈計數器，其計算時脈週期；數位訊號源，其不相關於時脈；第一偵測器，經配置以偵測進入延遲單元的數位訊號的轉態(transitions)；第一累加器，經配置以基於第一偵測器的輸出，累加時脈計數器現行值；第二偵測器，經配置以偵測離開延遲單元的數位訊號的轉態；第二累加器，經配置以基於第二偵測器的輸出，累加時脈計數器現行值；測量計數器，經配置以計算通過延遲單元的數位訊號的轉態數目；及計算裝置，經配置以基於第一累加器、第二累加器及測量計數器，計算在數位訊號的轉態通過延遲單元的期間所花費的時脈週期的平均數目。
當各轉態通過延遲單元時，就在其進入延遲單元之前，其觸發脈衝現行值被加入第一累加器，而就在其離開延遲單元之後，其觸發脈衝現行值被加入第二累加器。因此第一及第二累加器之間的差值代表通過延遲單元所需的時間。在一定數目的轉態已通過後，第一及第二累加器將累加出許多時間戳記的總和，而它們之間的差值代表延遲測量的累加，各測量將是最接近的時脈週期。同時，測量計數器記錄已通過的轉態數目，而因此所累加的差值除以轉態數目將提供平均轉態時間。通過延遲單元的單一轉態的測量僅對於最接近的時脈週期是精準的。然而，只要數位訊號源(亦即轉態的計時)充分地不相關 於時脈，重複測量將導致測量相差一個時脈週期，亦即測量的某一比例將是N個時脈週期，而其餘者將是N+1個時脈週期。透過大量重複且不相關的測量，各這些測量的比例將精準地反映在平均輸出中，因此提供延遲單元的延遲的更精準的測量。
數位訊號源在數值上(亦即在振幅上)是數位的，以便提供陡峭的轉態，以準確且可靠地定義往來延遲單元的進入時間及離開時間。數位訊號源較佳是時間上連續的，以便轉態可發生在任何時間，而非僅在可能相關於時脈的離散時間點。
延遲單元可為單一延遲電路，或其可為一串較小的延遲電路，例如串聯的一串反相器(或其他短延遲)。延遲單元可為可控式或可調式延遲單元。測量這種單元的延遲可用於回饋機制，以達成調整的高精準度。
第一累加器可經配置以將時脈計數器接收值加入其現行儲存值，而第二累加器可經配置以將時脈計數器接收值加入其現行儲存值。計算裝置可包括減法器，經配置以自第二累加器值減去第一累加器值。
測量計數器可經配置以計算第一或第二偵測器所偵測的轉態數目。此計數器的目的是記錄所進行的測量數目，且在測量中的延遲之前或之後均可被感測。
若延遲單元具有比轉態之間的間隔更長的延遲，則在給定的時間中，可能有許多轉態通過延遲單元。為了確保精準的測量，必須確保各轉態進入及離開所需的時間，亦即對於各轉態，離開時間必須納入考慮，因為進入時間已納入考慮。此透過確保在測量開始之前，在延遲單元中沒有轉態，且在測量結束前，所有轉態已離開延遲單元即可完成。此透過停止或中斷數位訊號源，並等待比延遲單元的延遲更長的時間即可完成。或者，可同時計算進入及離開的轉態數目，並作檢查以確保其計數相同。
若可在正常使用的期間，以不中斷延遲單元的操作及使用的方式進行測量，則是特別有利的。不中斷操作將難以確保當測量開始時，沒有轉態正在通過延遲單元。
延遲測量裝置因此較佳更包括：輸入轉態計數器，經配置以計算進入延遲單元的轉態；及輸出轉態計數器，經配置以計算離開延遲單元的轉態。
透過計算第一及第二偵測器所偵測的轉態，裝置可記錄有多少轉態在延遲單元中。只要當啟動時(當沒有轉態在延遲單元中時)執行重置操作，二轉態計數器可接著記錄進入及離開延遲單元的轉態數目。
測量計數器較佳包括第一測量計數器，經配置以計算對於進入延遲單元的轉態所進行的測量數目，及第二測量計數器，經配置以計算對於離開延遲單元的轉態所進行的測量數目。這些測量計數器是分開自轉態計數器的，並記錄已在特別測量期間所進行的測量數目，而轉態計數器計算自最後重置操作以來的所有轉態。
延遲測量裝置較佳更包括：控制器，經配置以比較輸入轉態計數器與輸出轉態計數器，並使用比較結果控制第二測量計數器及第二累加器的操作。控制器可經配置以觸發將輸入轉態計數器現行值儲存在儲存裝置，以比較輸出轉態計數器現行值與儲存裝置中的儲存值，並當該些值相等時，啟用第二測量計數器。透過如此比較轉態計數器的值，控制器可確保測量是對於相同轉態進行的。當測量被啟動時，可隨即開始測量進入延遲單元的轉態。然而，測量離開延遲單元的轉態必須匹配那些已在輸入端所測量的轉態。由於轉態計數器將記錄所有轉態，僅當輸出轉態計數器已到達輸入轉態計數器在測量開始之初就具有的值時，才應該在離開端進行測量。第二測量計數器及累加器即是如此控制，以便它們僅計算及測量相同轉態，如同已在延遲單元之前所計算及測量者。
在某些較佳實施例中，該或各測量計數器是經配置以倒數自預設值。預設條件可由控制器設定(並可透過軟體由使用者調整)，或其可內建於電路。較佳地，該或各測量計數器是經配置以當其計數到達零時，發出零偵測訊號。提供計數器倒數至零是特別有效率的設定，因為其避免與目標值作比較。與目標值作比較是計算密集的。反之，簡單透過對於計數器的所有位元施以邏輯或(OR)，可使零偵測變得簡單且快速。僅當計數器到達零時，OR將輸出零。對於測量時間上彼此接近的轉態，速度是非常重要的。
數位訊號源可為任何適合的不相關於時脈的轉態源。然而，只要相關性被充分移除，時脈訊號可被使用。因此數位訊號源可為具有額外雜訊的時脈。將足量雜訊(在時域中)加入時脈訊號將破壞相關性，使得測量將不被影響。
在某些特別較佳實施例中，數位訊號源可取得自低功率雷達的發送或接收訊號，例如超寬頻(UWB)雷達。低功率雷達典型地發出大量低功率脈衝，當被接收並被結合時，其提供可偵測訊號(亦即結合以供處理增益者)。儘管這些脈衝是使用系統時脈產生的，雜訊經常被加入訊號，而此雜訊充分移除相關性，以便利用訊號測量延遲單元。此外，雜訊將透過背向散射物體的表面及其他雜訊源而被引進至反射訊號。背向散射訊號通常受到物體表面紋理高度影響，亦與其他環境表面(例如附近的牆壁等)的反射混合。
根據另一觀點，本發明提供一種低功率雷達，包括上述一或多個延遲單元及一或多個延遲測量裝置，其亦選擇性地包括上述任何較佳特徵。
根據再一觀點，本發明提供一種測量延遲單元的延遲的方法，包括：計算時脈計數器中的時脈的時脈週期；使數位訊號通過延遲單元，數位訊號不相關於時脈；偵測進入延遲單元的轉態；基於輸入轉態偵測，將時脈計數器現行值加入第一累加器；偵測離開延遲單元的轉態；基於離開轉態偵測，將 時脈計數器現行值加入第二累加器；計算所偵測的已通過延遲單元的轉態數目；基於第一累加器中的值、第二累加器中的值及所計算的已通過延遲單元的轉態數目，計算在數位訊號的轉態通過延遲單元的期間所花費的時脈週期的平均數目。
關於裝置的上述較佳特徵同樣適用於方法。
測量方法可在延遲單元使用期間，亦即當轉態通過延遲單元時，亦即進入及離開之間被啟動。
第一累加器可將時脈計數器值加入其現行儲存值。第二累加器可將時脈計數器值加入其現行儲存值。計算裝置可包括減法器，其自第二累加器值減去第一累加器值。測量計數器可計算第一偵測器所偵測的轉態數目。方法較佳更包括：計算進入延遲單元的轉態；及計算離開延遲單元的轉態。
測量計數器可包括第一測量計數器，其計算對於進入延遲單元的轉態所進行的測量數目，及第二測量計數器，其計算對於離開延遲單元的轉態所進行的測量數目。方法可更包括：比較輸入轉態計數與輸出轉態計數，並使用比較結果控制第二測量計數器及第二累加器的操作。方法可包括：儲存輸入轉態計數現行值，比較輸出轉態計數現行值與儲存值；並當該些值相等時，啟用第二測量計數器。
該或各測量計數器可倒數自預設值。當其計數到達零時，該或各測量計數器可發出零偵測訊號。
數位訊號源可為一具有額外雜訊的時脈。數位訊號源可取得自低功率雷達的發送或接收訊號。
以下將描述本發明的多個較佳實施例，僅作為例子，並請參考附圖，其中：
100:延遲單元
110:時脈
120:時脈計數器
121:輸出
122:重置輸入
130:訊號源
140:時脈域橋接器
141、142:分接頭
145、146:輸出
147:重置輸入
150、160:累加器
151、161:啟用輸入
152、162:輸入
153、163:輸出
154、164:重置輸入
170:減法器
171、172:輸入
173:輸出
180:測量計數器
181:啟用輸入
182:重置輸入
183:輸出
210、220:轉態計數器
211、221:重置輸入
215:暫存器
225:比較器
230:控制邏輯
231:輸出
232:「開始計算1」輸出
233:「開始計算2」輸出
234:輸入
235:「儲存」輸出
250、260:測量計數器
251、261:預設接腳
268:預設值
圖1顯示時間測量裝置的第一實施例。
圖2顯示時間測量裝置的第二實施例。
圖1顯示根據本發明第一實施例的延遲單元100的時間測量的電路示意圖。
時脈110提供主要計時機制於裝置。可理解的是，在某些實施例中，可使用一定數目的不同時脈，但為了電力效率，較佳使用單一時脈於所有功能。時脈110較佳是快速時脈(在應用中實際上盡可能快速)，因為它是某些邏輯元件，像是下述累加器及減法器的操作的限制因素。
時脈110直接饋入時脈計數器120，其簡單連續計數，每時脈週期遞增一次。計數器可採用任何形式，例如二進位計數器或環形計數器或兩者的組合，取決於所需的操作速度。
訊號源130產生訊號，其將用於測量訊號傳遞經過延遲元件100所需的時間。訊號源130可為專用源，以產生測試訊號，或其可為裝置的一部分，例如外部訊號接收器，例如天線(及選擇性地相關的放大器)的輸出。無論何者，訊號源130必須不相關於時脈110。若訊號源130以某種方式相關於時脈110，例如若其是由時脈110驅動，則只要具有足夠的雜訊，使得訊號源130的訊號實質上不相關於時脈110，其仍可被使用。為了此目的，可視需要特地將雜訊引進至訊號。
訊號S(t)是具有定義良好的轉態的數位訊號，其在通過延遲單元100之前或之後，均可被可靠地偵測。
訊號S(t)被饋入延遲單元100。訊號S(t)恰自分接頭141分接在延遲單元100之前，並被饋入時脈域橋接器140。時脈域橋接器140偵測訊號S(t)的轉態。此可為上升轉態或下降轉態。儘管理論上上升或下降轉態均可，實際上這些處理將典型地不對稱而將減損可靠性，故較佳是單一轉態類型。當時脈域橋接器140在分接頭141偵測延遲單元100之前的S(t)的轉態時，其閂住並啟動第一累加器150上的啟用輸入151。同理，當時脈域橋接器140在分接頭142偵測延遲單元100之後的S(t)的轉態時，其閂住並啟動第二累加器160上的啟用輸入161。時脈域橋接器140將其輸出閂住一個時脈週期，亦即足夠久以供累加器150、160執行它們的功能。
計數器120的輸出121連接至第一及第二累加器150、160的輸入152、162。當被啟用時，一旦接收到時脈訊號，累加器150、160將它們的匯流排輸入(bus in)152、162上的值加入它們的現行儲存值。現行儲存值可供第一累加器匯流排輸出(bus out)153及第二累加器匯流排輸出(bus out)163使用。這些匯流排輸出153、163連接至第一減法器輸入171及第二減法器輸入172。一旦接收到時脈訊號，減法器170自輸入172上的值A減去輸入171上的值B。輸出x=A-B可供減法器輸出173使用。
由於第一累加器150記錄自延遲元件100之前所接收的計數器值的總和，而第二累加器160記錄自延遲元件100之後所接收的計數器值的總和，它們同時記錄對於延遲單元100所累加的進入及離開計數器值之間的差值。對於任何單一測量(亦即傳遞經過延遲單元100的單一轉態)，差值是在整個所花費的時脈週期中測量的。然而，當透過平均許多測量而獲得累加差值時，將以一個時脈週期的分數增進精準度。因此，透過執行多個測量並平均結果，可以比時脈110單獨所容許者更大的精準度測量延遲單元100的延遲。
為了執行平均，亦必須記錄平均後的測量數目。此相等於已通過延遲單元100的轉態數目。假設在延遲單元100中沒有轉態遺失，此可同時等同於進入延遲單元的轉態數目(亦即分接頭141上所偵測的轉態數目)及離開延遲單元100的轉態數目(亦即分接頭142上所偵測的轉態數目)。圖1中的測量計數器180是簡單計數器，當其啟用輸入181為高態時，其增加其計數一次。啟用輸入181方便地連接至時脈域橋接器140的輸出145，其在分接頭141上偵測到進入延遲單元100之前的S(t)的轉態之後被閂住。
計數器120、時脈域橋接器140、第一累加器150、第二累加器160及測量計數器180各具有重置(reset)輸入(分別是122、147、154、164、182)，其將值重置至零，並清除任何閂住的輸入及輸出。在進行任何測量以前及在任何相繼的測量之間都需要完整的重置。在重置操作期間，訊號源130亦應該被禁止傳輸任何訊號經過延遲單元100，以便確保在進行重置的期間，沒有轉態仍正在傳遞經過延遲單元100。
因此使用整合在晶片上的時間測量電路可完成連續時間延遲單元的高準確性測量。
對於在延遲單元100之前及之後的數位週期或非週期訊號(S(t))，測量過程實質上產生時間戳記，以當數位訊號邊緣(轉態)傳遞經過延遲單元100時，對應到它。傳遞時間是透過自彼此減去時間戳記而計算的。
在習知的方案中，測量準確性受限於時脈(clk)的週期。然而，透過建設性地使用擾動雜訊及/或不相關的訊號，重複測量將給出更高準確性。
為了在處理中提供可靠的測量，欲獲得足夠測量所需的重複訊號(亦即重複轉態)可在許多例子中透過作為整體電路設計的一部分的重複法獲得。例如，許多應用使用重複訊號以供處理增益。此特別例子可為低功率雷達(例如超寬頻(Ultra Wide Band)雷達)，其在低功率(例如低到符合標準者) 下發送大量數目的相同訊號，以便接收器可累加(個別可能低於雜訊層次的)所接收的許多訊號，並因此產生比雜訊更突出的所累加的接收訊號。各重複測量可通過延遲單元100，並提供其延遲的單一測量。
測量過程是使用標準數位區塊的時域方案，因此允許簡單整合於標準數位技術，像是CMOS。裝置運作成時間至數位轉換器(TDC)。然而，不像是上述方案，雜訊被用於建設性地結合處理增益，以供高準確性測量。值得注意的特徵是延遲單元100的任何期間：長延遲、短延遲直到零延遲(例如實質上缺少延遲單元100)均可以此裝置測量。再一優點在於，倘若使用雙向延遲線，即可測量各方向的訊號。
為了確保本文所述實施例的適當操作，應該滿足下述條件：
1、S(t)訊號的訊號觸發轉態之間的時間差(亦即脈衝重複頻率)必須大於clk週期。這是因為累加器是時脈式裝置。因此若二轉態在單一時脈週期的間隔中到達延遲單元100，第一累加器150僅將為它們之一加上時間戳記。
2、S(t)及clk應該不相關及/或足夠的擾動雜訊必須出現於S(t)訊號，使得其實質上不相關於clk。S(t)必須是重複訊號(亦即在S(t)訊號中必須具有統計上顯著的進入轉態數目，以觸發統計上顯著的延遲單元100的測量數目)。然而，S(t)不必是週期性的，亦即其不必規律或甚至半規律地產生轉態。相繼的轉態之間的時間週期可能變化很大。
3、累加器及減法器應該具有一定數目的位元以匹配所需的解析度以供所需的x的測量品質。例如，儘管第一及第二累加器150、160中的值的環繞式處理(wrap around)不影響結果，各累加器中的位元數目仍必須充分到第一累加器150及第二累加器160的值之間的差值在測量中是唯一的。若位元數目太小，在減去值x中將發生具有含糊度的頻疊效應(aliasing effect)。
4、應該沒有轉態遺失在延遲元件中。轉態遺失將導致第一累加器150將時間戳記加入進入時間，但第二累加器160不將對應的時間戳記加入離開時間，因此導致測量結果錯誤。
配合更寬的(亦即更大的位元數目的)累加器及計數器，將增進時間測量裝置的基本原理。如上所述，只要位元數目高於目標解析度，環繞式處理就是可容許的，且將不影響測量準確性。累加器/計數器中的位元數目必須足以測量通過測量中的延遲元件的接連的邊緣之間的距離。此是由在實際應用中所預測的時脈速度及最大時間距離決定。除了測量計數器(N)不可容許環繞式處理之外，所有累加器及計數器確實容許不遺失測量品質的環繞式處理。
假設時脈clk是以表示為fc的頻率運行。本實施例的適合的測量過程可如下所述：
1、停用S(t)訊號。
2、重置計數器120、180、累加器150、160及時脈域橋接器140。
步驟1及2提供初始同步，而在後續測量中並非必要。
3、在給出所需測量精準度的測量時間中，重複地施以S(t)訊號。或者，可以預定測量數目(N)進行測量過程。在前者的例子中，當時脈計數器120已到達指定值時，可進行測量。在後者的例子中，當測量計數器180已到達指定值，可進行測量。
4、讀取二進位字x(自減法器輸出173)及N(自測量計數器輸出183)作為結果。所測量的延遲時間
Figure 105125682-A0305-02-0013-3
接著被計算為：
Figure 105125682-A0305-02-0013-1
在高數位訊號頻率下將出現動態雜訊(擾動)。然而，此擾動雜訊可用於增進測量準確性。在許多實作中，S(t)訊號將被重複(儘管不必週期性 地)以供增進處理增益。假設是高斯雜訊分佈，處理增益可因此以正比於
Figure 105125682-A0305-02-0014-4
的因子增進計時準確性，其中N是重複數目。
儘管時脈及測量訊號S(t)之間較佳是真正缺少相關性，在本發明的其他實施例中，當訊號是相關的，但彼此充分差異化時，仍可達成增進測量精準度。訊號之間缺少相關性或擴大去同步化將導致測量的差異化。換句話說，S(t)中的轉態及時脈邊緣之間的相關計時在一個時脈週期中分散(差異化)。例如，若測量訊號的頻率是f(S(t))，而時脈頻率是fc，f(S(t))：fc的比值應該使得大量轉態發生於二訊號的相關相位重複的瞬間之間的S(t)。此確保延遲單元100的測量關於時脈訊號將在時間上的差異化，而因此每個個別測量將可能測量不同數目的時脈週期，以透過許多測量提供整體更佳的精準度。
為了最佳的測量品質，clk訊號及S(t)訊號之間的相位應該是偏斜的(skewed)。透過選擇clk及S(t)訊號之間的頻率比值，以確保比值的約分(fc/f(S(t)))的分子及分母都是大數目(例如較佳>100)，將達成增進測量效能。對於較小的分子/分母值(<100)，倘若fc僅稍微大於訊號頻率，只要此連同其他雜訊提供S(t)及clk的充分差異化，其仍可能獲得良好的結果。
運作比值的典型例子可為fc=2.11*f(S(t))。此可表示為分數211/100，亦即其分子及分母都
Figure 105125682-A0305-02-0014-5
100。產生S(t)及clk自相同參考源一般而言將無法運作，除非大型擾動出現在S(t)訊號中，否則二訊號之間將沒有足夠的差異化及/或去相關性。較佳地，二訊號(clk及S(t))是產生自分開的來源，例如自分開的晶體振盪器。為了盡可能增進精準度，在此較佳仍具有S(t)訊號上的擾動雜訊。
某些延遲元件可容許訊號以二種方向傳遞。應該注意的是，訊號可以兩種方向傳遞經過圖1的延遲單元100。延遲元件可因此為雙向式，或其甚至 可具有未知傳遞方向。改變訊號經過延遲元件100的方向僅改變減法結果的正負號。
影子時間(shadow time)測量
以下將描述本發明的第二實施例，請參考圖2。
關於圖1所描述的時間測量過程的第一實施例需要控制訊號路徑(亦即S(t)的開始/停止)。在某些關鍵應用中，訊號中斷可能是不合需要的或甚至是不可接受的。然而，配合某些額外電路，完全透明的測量過程以供不中斷的時間測量是可行的。在本文中，此稱為影子時間測量。為此，必須記錄測量中的延遲之前及之後的訊號轉態數目。透過計算預設數目的轉態將實現實際時間測量。
完全影子時間測量架構如圖2所示。第一轉態計數器210及第二轉態計數器220是直接設置在時脈域橋接器140之後，以計算通過測試中的延遲單元100的轉態數目。第一轉態計數器210計算已進入延遲單元100的轉態數目，而第二轉態計數器220計算已離開延遲單元100的轉態數目。
透過重置輸入211、221啟動轉態計數器210、220成開機。當開機時必須如此，以便確保在延遲單元100中沒有轉態。任何後續重置必須確保在轉態計數器210、220均被重置的期間，在延遲單元100中沒有轉態。同時，時脈域橋接器140亦被重置，以便清除其輸出145、146的閂住/未閂住狀態，並適當地設定任何內部記憶體元件的狀態(在開機之後，其可能是任意狀態)。如同第一實施例，為了適當操作，沒有轉態應該遺失在延遲單元100中。轉態計數器210、220的主要目的是在(如下所述)前延遲及後延遲遞減測量計數器250、260之間找到時間上的適當初始偏移量。透過閂住暫存器215的前延遲計數器210的值，並等到比較器225將此值匹配於後延遲計數器220者，將找到此偏移量。控制邏輯區 塊230透過連接至暫存器215的「儲存」輸出235啟動此閂鎖。比較器220發出匹配訊號至控制邏輯230的輸入234。
遞減測量計數器250、260被啟動成具有預設測量計數(N)，由預設值268提供(此可為硬體編碼值，或可為儲存元件，例如記憶體單元，其具有例如可透過軟體設定的變數值)。預設條件(preset)應該根據所需的測量精準度設定之。更高值的N將產生更佳的精準度。控制邏輯區塊230經由連接至預設接腳251、261的輸出231而透過觸發自預設268的載入動作，在測量之初開始遞減計數器250、260。遞減測量計數器250、260經由連接至第一測量計數器250的「開始計算1」輸出232及連接至第二測量計數器260的「開始計算2」輸出233而透過控制邏輯區塊230，開始以時間上的適當偏移量倒數。
只要遞減計數器具有大於零的值，(來自時脈計數器120的)時脈計數器值就會在第一150及第二160累加器中分別累加，而所測量的實際時間可以如上所述關於第一實施例的相同計算過程找到。
用於此第二實施例的適合的測量過程可如下所述：
1、將預設值載入第一測量計數器250及第二測量計數器260及重置時脈計數器120及第一及第二累加器150、160。
2、閂住第二轉態計數器210，將其值儲存在暫存器215中，並開始第一測量計數器250。
3、當第二轉態計數器260到達儲存值(亦即來自第一轉態計數器210而儲存在暫存器215中的值)，開始測量計數器2。
4、在各第一及第二測量計數器250、260正在倒數，且它們尚未到達零的期間，透過分別在第一及第二累加器150、160中累加時脈計數器值，繼續測量轉態。當各測量計數器到達零時，停止各測量累加器。
5、讀取二進位字x及N作為結果。
如同前例，所測量的延遲時間
Figure 105125682-A0305-02-0017-6
接著被計算為：
Figure 105125682-A0305-02-0017-2
欲進行的測量數目是預設於預設值268，且在測量時間及測量精準度之間取捨。預設值268可由使用者在軟體中或基於所需的測量的類型/精準度而設定。若基於某些理由，轉態計數器210、220失去同步，只要訊號傳遞經過測量中的延遲單元100暫時被停止，它們可被重置。否則即可沒有訊號干擾地實現計時測量。
由於遞減測量計數器250、260被啟動成具有相同值，它們必須測量相同數目的轉態。當轉態計數器被啟動成開機，並記錄已通過延遲單元100的所有轉態時，使用暫存器215及比較器225將確保第一測量計數器250所測量的轉態相同於第二測量計數器260所測量者。
測量計數器250、260可為遞增計數器，以取代遞減計數器。取代預載預設值並將計數器與零作比較，各計數器將被啟動成零並與預設值作比較。然而，與預設值作比較通常計算緩慢。此處較佳是遞減計數器，因為與零比較可快速且有效率地完成，例如透過將暫存器的所有位元OR起來。在高時脈速率下，對於極短延遲的測量，這種計時議題變得非常重要。
在上述兩種實施例中，延遲單元100是「數位」的，亦即其提供訊號轉態在兩種方向上傳遞。各種延遲單元均可被測量。典型的延遲單元是數位閘，像是反相器或NAND閘。在需要校準時間常數的應用中，測量過程可結合可調式延遲單元以供校準。回饋過程可被使用，藉以使用兩種上述過程測量可調式延遲單元的延遲，則延遲單元被調整以調整延遲至所需的值。這些步驟可重複，直到完成所需延遲。
多種可調式元件可被使用，例如：
●多工器式數位閘
●電容負載數位延遲線
●電阻負載數位閘
●數位閘的背閘極(基板偏壓)調諧
●電流受限(current-starved)數位閘
●用於高速操作的LC調諧延遲線
●慢波共平面波導
只要延遲元件產生陡峭的轉態，任何或所有這些類型的延遲元件都可被使用。
時脈域橋接器是電路的重要元件，以確保適當操作。其主要功能是產生適合的脈衝，以供各正或反(但一般而言不同時)邊緣/轉態行經延遲元件。許多選擇性可用於此功能，包括：
●欲取樣的邊緣/轉態可透過使用邊緣觸發式單擊(one shot)產生脈衝。
●邊緣/轉態可觸發邊緣觸發雙態(toggle)正反器。
●邊緣/轉態可觸發時脈式D正反器。
只要啟用輸出維持到測量/累加器動作完成，任何設計都可被使用。
CDB的邊緣至脈衝轉換必須確保對於訊號的各邊緣產生脈衝，意味著所產生的脈衝寬度必須不超過測量中的邊緣之間的時間。
時脈域橋接器一般而言不同時監視正及負轉態，因為它們通常不對稱，而因此在續行處理中對於確保一致的處理造成困難。
累加器被選擇成具有足夠長度以供所需的精準度及在指定時脈速度下運作。許多選擇性可用於累加器，包括：
●平行暫存器維持最後閂住值(LLV)，平行加法器將現行輸入值與LLV加總至分開的輸出暫存器，而其中接著一個時脈週期，總和(輸出暫存器的值)被傳輸至LLV暫存器。當自時脈域橋接器140接收到脈衝時，此配置將被觸發。透過此配置，由於累加器具有此功能，而將加總值閂住直到時脈脈衝將新的值移動至LLV暫存器為止，時脈域橋接器不必提供持續的(閂住的)輸出。用於輸入及輸出轉態的分開的結構提供輸入至減法器，以測量所計算的欲自外出邊緣的輸出EN讀取的邊緣之間的差值。
●加/減區塊可使用成具有來自連接至加法輸入的進入邊緣的EN訊號及來自連接至減法輸入的外出邊緣的EN訊號。當自外出邊緣接收到EN訊號時，值是有效的。
減法器是平行2-補數(2-complement)全加法器，其具有進入邊緣的互補或反相輸入。(來自二累加器150、160的)二輸入及減法器輸出173(x)具有相同位元數目。各輸入允許溢位/環繞式處理，而減法器170因此亦可溢位/環繞式處理。因此溢位/環繞式處理在減法器170中是可接受的，而可被忽略。
所有計數器可實現為在系統時脈clk的操作速度下的基本增量器。
可理解的是，上述實施例僅是例子，在不出於申請專利範圍所定義的本發明的範圍，均可進行修飾。

Claims (24)

  1. 一種用於測量一延遲單元的延遲測量裝置，包括：一時脈；一時脈計數器，其計算時脈週期；一數位訊號源，其不相關於該時脈；一第一偵測器，經配置以偵測進入該延遲單元的數位訊號的轉態；一第一累加器，經配置以基於該第一偵測器的輸出，累加時脈計數器現行值；一第二偵測器，經配置以偵測離開該延遲單元的數位訊號的轉態；一第二累加器，經配置以基於該第二偵測器的輸出，累加時脈計數器現行值；一測量計數器，經配置以計算經過該延遲單元的數位訊號的轉態數目；及一計算裝置，經配置以基於該第一累加器、該第二累加器及該測量計數器，計算在數位訊號的一轉態通過該延遲單元的期間所花費的時脈週期的一平均數目。
  2. 如請求項1所述之延遲測量裝置，其中該第一累加器是經配置以將一時脈計數器接收值加入其現行儲存值，其中該第二累加器是經配置以將一時脈計數器接收值加入其現行儲存值，且其中該計算裝置包括一減法器，經配置以自該第二累加器值減去該第一累加器值。
  3. 如請求項1所述之延遲測量裝置，其中該測量計數器是經配置以計算該第一偵測器所偵測的轉態數目。
  4. 如請求項1所述之延遲測量裝置，更包括：一輸入轉態計數器，經配置以計算進入該延遲單元的轉態；及 一輸出轉態計數器，經配置以計算離開該延遲單元的轉態。
  5. 如請求項4所述之延遲測量裝置，其中該測量計數器包括一第一測量計數器，經配置以計算對於進入該延遲單元的轉態所進行的一測量數目，及一第二測量計數器，經配置以計算對於離開該延遲單元的轉態所進行的一測量數目。
  6. 如請求項5所述之延遲測量裝置，更包括：一控制器，經配置以比較該輸入轉態計數器與該輸出轉態計數器，並使用比較結果控制該第二測量計數器及該第二累加器的操作。
  7. 如請求項6所述之延遲測量裝置，其中該控制器是經配置以觸發將該輸入轉態計數器現行值儲存在一儲存裝置，以比較該輸出轉態計數器現行值與該儲存裝置中所儲存的該輸入轉態計時器現行值，並當該輸出轉態計數器現行值與該輸入轉態計時器現行值相等時，啟用該第二測量計數器。
  8. 如請求項1所述之延遲測量裝置，其中該測量計數器是經配置以倒數自一預設值。
  9. 如請求項8所述之延遲測量裝置，其中該測量計數器是經配置以當其計數到達零時，發出一零偵測訊號。
  10. 如請求項1所述之延遲測量裝置，其中該數位訊號源是一具有額外雜訊的時脈。
  11. 如請求項1所述之延遲測量裝置，其中該數位訊號源是取得自一低功率雷達的發送或接收訊號。
  12. 一種低功率雷達，包括如請求項1至11任一項所述之一或多個延遲單元及一或多個延遲測量裝置。
  13. 一種測量一延遲單元的延遲的方法，包括：計算一時脈計數器中的一時脈的時脈週期； 使一數位訊號通過該延遲單元，該數位訊號不相關於該時脈；偵測進入該延遲單元的轉態；基於該進入轉態偵測，將一時脈計數器現行值加入一第一累加器；偵測離開該延遲單元的轉態；基於該離開轉態偵測，將一時脈計數器現行值加入一第二累加器；計算所偵測的已通過該延遲單元的轉態數目；基於該第一累加器中的值、該第二累加器中的值及所計算的已通過該延遲單元的轉態數目，計算在數位訊號的一轉態通過該延遲單元的期間所花費的時脈週期的一平均數目。
  14. 如請求項13所述之方法，其中該測量方法是在該延遲單元使用期間啟動。
  15. 如請求項13所述之方法，其中該第一累加器將時脈計數器值加入其現行儲存值，其中該第二累加器將時脈計數器值加入其現行儲存值，且其中該計算裝置包括一減法器，其自該第二累加器值減去該第一累加器值。
  16. 如請求項13所述之方法，其中一測量計數器計算一第一偵測器所偵測的轉態數目。
  17. 如請求項13所述之方法，更包括：計算進入該延遲單元的轉態；及計算離開該延遲單元的轉態。
  18. 如請求項17所述之方法，其中更包括：經由一測量計數器計算偵測到的通過該延遲單元的轉態的數量，該測量計數器包括一第一測量計數器，其計算對於進入該延遲單元的轉態所進行的一測量數目，及一第二測量計數器，其計算對於離開該延遲單元的轉態所進行的一測量數目。
  19. 如請求項18所述之方法，更包括： 比較輸入轉態計數與輸出轉態計數，並使用比較結果控制該第二測量計數器及該第二累加器的操作。
  20. 如請求項19所述之方法，包括：儲存輸入轉態計數現行值，比較輸出轉態計數現行值與該儲存值；及當該輸出轉態計數現行值與該儲存值相等時，啟用該第二測量計數器。
  21. 如請求項13所述之方法，其中更包括：經由一測量計數器計算偵測到的通過該延遲單元的轉態的數量，該測量計數器倒數自一預設值。
  22. 如請求項21所述之方法，其中當其計數到達零時，該測量計數器發出一零偵測訊號。
  23. 如請求項13至22任一項所述之方法，其中該數位訊號是一具有額外雜訊的時脈訊號。
  24. 如請求項13至22任一項所述之方法，其中該數位訊號取得自一低功率雷達的發送或接收訊號。
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