TWI701841B - 太陽能電池、其表面鈍化結構及其表面鈍化方法 - Google Patents

Abstract

本發明公開一種太陽能電池、其表面鈍化結構及其表面鈍化方法。太陽能電池的表面鈍化結構位於一半導體基板的正面以及背面中的至少其中一者。表面鈍化結構包括一主要鈍化層以及一輔助鈍化疊層，主要鈍化層位於半導體基板與輔助鈍化疊層之間，輔助鈍化疊層內包括多個膜層，且表面鈍化結構具有至少三個異質介面。在太陽能電池的表面鈍化方法中，在形成主要鈍化層與輔助鈍化疊層的步驟之後，執行一退火處理，以鈍化半導體基板的表面或者內部缺陷。

Description

太陽能電池、其表面鈍化結構及其表面鈍化方法

本發明涉及一種太陽能電池、其表面鈍化結構及其表面鈍化方法，特別是涉及一種具有良好鈍化效果的太陽能電池、其表面鈍化結構及其表面鈍化方法。

太陽能電池是用以將光能轉換為電能的元件。太陽能電池的光電轉換效率由數個因素影響，包括入射光被太陽能電池基板吸收的比例，以及太陽能電池中載子的復合速率。每次電子-電洞對復合會排除電荷載體(carriers)，而降低太陽能電池之光電轉換效率。

載子復合與存在於矽基板內或矽基板表面上缺陷有關。矽原子上的懸垂鍵(未中止化學鍵)即是矽基板表面上缺陷的一種。此外，與矽基板表面相鄰接之介電層或鈍化層中，如果存在有過量的電荷(舉例為正電荷)，將會在太陽能電池矽基板(舉例為p型矽)表面累積過量的負電荷而形成分流電流，因而造成載體(carriers)壽命降低而降低太陽能電池之效率。

為了提升太陽能電池的光電轉換效率，可藉由導入一鈍化層，以降低表面的載子復合速率。其中一種改善鈍化層之鈍化效果的方式是使鈍化層中具有足夠的氫(H)源，以用於矽基板內與表面的鈍化。另一種改善鈍化層功能之方式是，使鈍化層具有有利於鈍化矽基板的電荷或降低 不欲電荷數量，以避免形成分流電流。

業界普遍採用的鈍化層通常是氧化矽或氮化矽的單層鈍化薄膜。為同時提高矽基板的光吸收量，亦常在上述單層鈍化膜加上一結構膜形成氧化矽/氮化矽、氧化矽/氮氧化矽、氮氧化矽/氮化矽等雙層鈍化結構膜結構。然而，上述單層鈍化膜實際上無法提供足量的氫(H)源，也無法將足量的氫(H)源趨入矽基板內，以鈍化矽基板內與表面的缺陷。另外，現有的鈍化層中無法提供有利電荷或使鈍化層內的不欲電荷數量減少。

以射極鈍化背電極(Passivated Emitter and Rear Cell，PERC)太陽能電池為例。在PERC太陽能電池中，通常以氧化鋁/氮化矽或氮氧化矽/氮化矽做為雙層結構背面鈍化層，之後，對背面鈍化層局部開孔，再塗布鋁漿以及執行燒結，而形成局部背面電場。背面鈍化層除了用以鈍化太陽能電池基板(通常為矽)之外，還需能夠在燒結時，阻擋鋁漿進入破壞底層鈍化層及/或與太陽能電池基板進行反應。

然而，在利用現有技術形成背面鈍化層時，通常在背面鈍化層內部會形成微孔(pinhole)，且微孔會隨著背面鈍化層的厚度增加而持續延伸。在後續的燒結製程中，位於背面鈍化層上的鋁漿可能會通過微孔，而接觸破壞背面鈍化層及/或與太陽能電池基板進行反應。也就是說，即使將背面鈍化層增厚，也難以阻擋鋁漿由微孔滲入，且也會增加製程成本。

因此，需要一種改善矽基板表面鈍化層之結構與方法，以提供足量的氫(H)源，或者可將足量的氫(H)源驅入並鈍化矽基板內與表面的缺陷，並減少鈍化膜中不欲電荷的數量。此外，該鈍化層結構需要減少內部微孔(pinhole)及/或避免內部微孔連續，以阻擋後續金屬電極燒結製程的燒穿，如：鋁漿燒結。

本發明所要解決的技術問題在於，針對現有技術的不足提供一種太陽能電池、其表面鈍化結構及表面鈍化的方法，以進一步提高太陽能電池基板內部及表面的鈍化效果，而提高太陽能電池的光電轉換效率。

為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種太陽能電池，其包括一半導體基板、一表面鈍化結構、一正面電極層以及一背面電極層。半導體基板具有一正面以及一背面，且半導體基板具有連接於正面的一正面射極層。表面鈍化結構位於半導體基板的正面以及背面的至少其中一者上。正面電極層設置於半導體基板的正面，並電性連接於正面射極層。背面電極層設置於半導體基板的背面並電性連接於半導體基板。表面鈍化結構包括主要鈍化層以及輔助鈍化疊層，主要鈍化層設置於半導體基板與輔助鈍化疊層之間。輔助鈍化疊層包括多個膜層，且表面鈍化結構內具有至少三個異質介面。

為了解決上述的技術問題，本發明所採用的另外一技術方案是，提供一種太陽能電池的表面鈍化結構，其用以設置於一半導體基板的一正面或一背面。表面鈍化結構包括：一主要鈍化層以及一輔助鈍化疊層。主要鈍化層設置於半導體基板與輔助鈍化疊層之間，且輔助鈍化疊層包括多個膜層，且表面鈍化結構內具有至少三個異質介面。

為了解決上述的技術問題，本發明所採用的另外一技術方案是，提供一種太陽能電池的表面鈍化方法，其包括：提供經摻雜的一半導體基板，且半導體基板具有一初始正面射極層；形成一表面鈍化結構於半導體基板的正面及背面的至少其中一者上。表面鈍化結構包括一主要鈍化層以及一輔助鈍化疊層，主要鈍化層位於半導體基板與輔助鈍化疊層之間，且輔助鈍化疊層內包括多個膜層，且表面鈍化結構具有至少三個異質介面；以及 在形成表面鈍化結構的步驟之後，執行一退火處理。

本發明的其中一有益效果在於，本發明所提供的太陽能電池、其表面鈍化結構及其表面鈍化方法，其能通過“表面鈍化結構包括一主要鈍化層以及一輔助鈍化疊層。主要鈍化層設置於半導體基板與輔助鈍化疊層之間，輔助鈍化疊層包括多個膜層，且表面鈍化結構內具有至少三個異質介面”以及“在形成表面鈍化結構的步驟之後，執行一退火處理”的技術方案，以提升對半導體基板的內部及表面鈍化效果，而提高太陽能電池的轉換效率。

更具體而言，本發明係藉由提供包括多個膜層的輔助鈍化疊層在太陽能電池的正面和/或背面來提升鈍化效果，而結合後續執行一退火處理，可促使更大部分的氫原子擴散進入半導體基板內，並減少不欲電荷數量，將使鈍化效果更進一步提升，同時經由形成具有多個膜層的表面鈍化結構來最大化半導體基板的光吸收，進而改善太陽能電池的光電轉換效能。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。

S1、S2:太陽能電池

1、1’:半導體基板

1a:正面

1b:背面

10’:初始基底區

10:基底區

11’:初始正面射極層

11:正面射極層

12、12’:PN接面

13:局部背電場

14:背面電場層

2’:初始正面鈍化結構層

2:正面鈍化結構層

3’:初始正面電極層

3:正面電極層

4’、4:表面鈍化結構

H1:開口圖案

41:主要鈍化層

411:第一子層

412:第二子層

42:輔助鈍化疊層

420:第一膜層

421:第二膜層

422:第三膜層

5’:初始背面電極層

5:背面電極層

圖1為本發明一實施例的太陽能電池的表面鈍化方法的流程圖。

圖2為本發明一實施例的太陽能電池在製造流程中的示意圖。

圖3為本發明一實施例的太陽能電池在製造流程中的示意圖。

圖3A為圖3的IIIA部分的放大示意圖。

圖3B為本發明另一實施例的表面鈍化結構的局部放大示意圖。

圖4為本發明一實施例的太陽能電池在製造流程中的示意圖。

圖5至圖6為本發明一實施例的太陽能電池在製造流程中的示意 圖。

圖7為本發明第一實施例的太陽能電池的剖面示意圖。

圖8為本發明第二實施例的雙面太陽能電池的剖面示意圖。

以下是通過特定的具體實施例來說明本發明所公開有關“太陽能電池、其表面鈍化結構及其表面鈍化方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。

應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種材料層，但這些材料層不應受這些術語的限制。這些術語主要是用以區分一材料層與另一材料層。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。

請參閱圖1，本發明一實施例提供一種太陽能電池的表面鈍化方法，其至少包括下列幾個步驟。

詳細而言，在步驟S100中，提供經摻雜的一半導體基板，且經摻雜的半導體基板具有一初始正面射極層。在步驟S110中，形成一表面鈍化結構於半導體基板的正面以及背面的至少其中一者上。在一實施例中，於半導體基板的正面或者背面上形成表面鈍化結構。在另一實施例中，在半 導體基板的正面以及背面上都會形成表面鈍化結構。此時，可以依序或者反序在半導體基板的正面以及背面分別形成兩個表面鈍化結構。

表面鈍化結構包括一主要鈍化層以及一輔助鈍化疊層，且主要鈍化層設置於半導體基板與輔助鈍化疊層之間。輔助鈍化疊層包括多個膜層。整體而言，表面鈍化結構具有至少三個異質介面。之後，在步驟S120中，執行一退火處理。

本發明所提供的太陽能電池的表面鈍化方法可整合於太陽能電池的製造流程中。請參照圖2至圖7，以下以製造鈍化射極與背面太陽能電池(passivated emitter and rear cell,PERC)為例，進一步說明各步驟的流程細節。

需先說明的是，在本實施例中，表面鈍化結構是背面鈍化結構，且形成於半導體基板的背面。

請配合參照圖1中的步驟S100以及圖2。如圖2所示，經摻雜的半導體基板1’具有一正面1a以及一背面1b。在圖2中，半導體基板1’的正面1a已被粗糙化(或制絨處理)，而具有一粗糙結構。

在一實施例中，半導體基板1’為矽基板，且已先被摻雜第一導電型摻雜，而形成第一導電型基板。舉例而言，半導體基板1’原本為p型矽基板。之後，可利用氣體擴散或離子佈植等方式，在半導體基板1’內形成與半導體基板1’的正面1a連接的初始正面射極層11’。初始正面射極層11’內包含第二導電型摻雜，例如是n型摻雜，而具有與半導體基板1’相反的導電型。

也就是說，初始正面射極層11’為第二導電型初始正面射極層11’。值得注意的是，半導體基板1’中，未形成初始正面射極層11’的其他區域為第一導電型的初始基底區10’。初始正面射極層11’與初始基底區10’之間形成PN接面12’。

另外，在圖2中，在半導體基板1’的正面1a已形成一初始正面鈍 化結構層2’。初始正面鈍化結構層2’可用以鈍化初始正面射極層11’的表面(即半導體基板1’的正面1a)，以降低載子再復合的機率，並可作為抗反射層。進一步而言，初始正面鈍化結構層2’可以是多層膜(圖2未繪示)。初始正面鈍化結構層2’的材料可以是氧化矽(SiO_x)、氮氧化矽(SiON)、氧化鋁(AlO_x)、氮化鋁(AlN)、氮化矽(SiN_x)，或其任意組合。

值得說明的是，在一實施例中，形成初始正面鈍化結構層2’步驟也可以在執行圖1的步驟S110以及步驟S120之後執行。也就是說，先在半導體基板1’的背面1b形成表面鈍化結構以及進行退火處理之後，再於半導體基板1’的正面1a形成初始正面鈍化結構層2’，亦可達到本發明之目的。

請參照圖1中的步驟S110、圖3以及圖3A。在本實施例中，在半導體基板1’的背面1b形成表面鈍化結構4’。表面鈍化結構4’可利用電漿化學氣相沉積(PECVD)製程來製備。

如圖3所示，在本實施例中，表面鈍化結構4’包括一主要鈍化層41以及一輔助鈍化疊層42。主要鈍化層41是位於半導體基板1’與輔助鈍化疊層42之間。也就是說，主要鈍化層41與輔助鈍化疊層42會依序地被形成於半導體基板1’的背面1b。

在一實施例中，主要鈍化層41可包括一第一子層411以及一第二子層412，其中第一子層411是設置於背面1b。在一實施例中，主要鈍化層41的總厚度約1nm至150nm，其中，第一子層411的厚度是1nm至15nm。

本實施例中，是針對第一導電型(p型)的初始基底區10’的表面(即背面1b)進行鈍化，若主要鈍化層41內所帶的正電荷過多，可能會誘使負電荷累積在背面1b，而形成n型反轉層(inversion layer)。也就是說， 在背面1b所產生的電子數量多過電洞的數量。反轉層內的電子可能會在背面形成分流電流，甚至可能移動到背面1b的接點，而與電洞復合，導致太陽能電池的轉換效率降低。

須說明的是，在現有技術中，針對p型的初始基底區10’，通常會選擇具有負電荷的材料，如：氧化鋁(AlO_x)，以減少上述問題。然而，具有負電荷的材料只對於p型基底區有鈍化效果，但是對n型基底區的鈍化效果較差。據此，在本發明中，主要鈍化層41的材料未刻意選擇具有負電荷的材料，而是選擇製程簡單且成本較低，但較不帶電或者帶正電荷較少的材料。不論對於初始基底區10’為p型或者n型，本發明中的主要鈍化層41配合輔助鈍化疊層42的結構以及後續的退火處理，都可有效地鈍化背面1b，此部分功效將於後文中詳細說明。

在本實施例中，第一子層411為氧化矽(SiO_x)層，而第二子層412為氮氧化矽(SiO_xN_y)層或氧化矽(SiO_x)層。詳細而言，在本發明中，利用電漿化學氣相沉積(PECVD)製程製備主要鈍化層41時，在初始階段利用一氧化二氮(N₂O)電漿，以在半導體基板1’背面1b形成氧化矽層(第一子層411)。之後，再利用混合氣體電漿，在第一子層411上形成第二子層412。

當第二子層412為氮氧化矽層時，前述的混合氣體電漿包括甲矽烷(SiH₄)、一氧化二氮(N₂O)以及氨氣(NH₃)電漿。當第二子層412為氧化矽層時，前述的混合氣體電漿包括甲矽烷(SiH₄)以及一氧化二氮(N₂O)電漿。也就是說，在同一沉積製程中，在不同的時間提供不同的氣體電漿，可以連續地形成不同材料的第一子層411與第二子層412。

輔助鈍化疊層42包括多個膜層，並具有至少一異質介面。在一實施例中，多個膜層中的任兩相鄰接的膜層的材料不相同。在本實施例中，多個膜層包括第一膜層420以及第二膜層421，其中，第一膜層420與 第二膜層421的材料不同且相互連接，以形成至少一異質介面。在一實施例中，每一膜層的厚度是介於1nm至150nm。

進一步而言，在本實施例中，多個膜層包括多個第一膜層420(圖3A繪示兩個為例)與多個第二膜層421(圖3A繪示兩個為例)。多個第一膜層420與多個第二膜層421是以交替堆疊的方式形成輔助鈍化疊層42。而在本實施例中，所述主要鈍化層41與輔助鈍化疊層42可利用電漿化學氣相沉積(PECVD)製程製備，並通過在不同的時間點供應不同的氣體電漿，以依序形成主要鈍化層41與輔助鈍化疊層42。

在一實施例中，第一膜層420的氫含量會大於第二膜層421的氫含量。另外，須說明的是，在形成主要鈍化層41與輔助鈍化疊層42的過程中，在任兩相鄰的第一膜層420與第二膜層421之間所形成的異質介面會形成較多的懸垂鍵(dangling bonds)，而可與較多的氫原子鍵結。因此，異質介面可做為儲氫區，而儲存較多的氫原子。

也就是說，在異質介面的氫含量會大於在其兩側的第一膜層420或者第二膜層421內的氫含量。據此，在第一膜層420與第二膜層421之間的異質介面為儲氫異質介面。

據此，輔助鈍化疊層42包括多個膜層形成的多個儲氫異質介面，相較於傳統單層或雙層鈍化結構而言，可提供更多的氫源。氫原子在後續製程中，可擴散至半導體基板1’，並進入半導體基板1’內，以鈍化半導體基板1’基板內部及表面的缺陷。

除此之外，輔助鈍化疊層42包括至少兩種交替堆疊的膜層，可以避免在其內部形成連續的微孔(pinhole)。詳細而言，利用電漿化學氣相沉積(PECVD)製程製備單一膜層時，通常會在該膜層內部形成微孔，微孔會隨著單一膜厚增加而繼續延伸。但若交替地形成異質膜層時，可阻擋 微孔繼續延伸。因此，每一層膜層內的微孔可能只會延伸至相鄰膜層之間的異質介面。如此，在後續燒結製程中，輔助鈍化疊層42可更有效地避免金屬漿料由微孔滲入，而破壞主要鈍化層41及/或與半導體基板1’反應。

另外，多層第一膜層420(或者多層第二膜層421)的厚度以及折射率不一定要相同，而可以根據實際需求調整。舉例而言，若第一膜層420為含氫的氮化矽層(SiN_x：H)，可以通過調整氮化矽層中的矽/氮原子的比例，來改變氮化矽層的折射率以及氫含量，以最大化半導體基板的光吸收及提供較多氫源，進而改善太陽能電池的光電轉換效能。當氮化矽層內的矽/氮原子比例越高，氮化矽層的折射率越高，且氫含量也越高。在一實施例中，較靠近主要鈍化層41(或半導體基板1’)的第一膜層420的折射率及氫含量，會高於較遠離主要鈍化層41的第一膜層420的折射率及氫含量。

另一方面，相較於矽/氮比例較高的氮化矽層而言，矽/氮比例較低的氮化矽層在後續燒結製程中，較不容易與金屬(如：鋁)反應。因此，將矽/氮比例較低的氮化矽層設置在外側(遠離主要鈍化層41的一側)，可使輔助鈍化疊層42在後續燒結製程中，提供較好的保護效果。

第二膜層421可以是氮氧化矽層、氧化鋁層或者氧化矽層，第一膜層420可以是氮化矽層或者碳化矽層。在一較佳實施例中，第一膜層420是含氫的氮化矽層(SiN_x：H)，而第二膜層421為氮氧化矽層。也就是說，輔助鈍化疊層42具有SiN_x/SiOxNy/SiN_x/SiOxNy的堆疊結構。

然而，在其他實施例中，其中任一層氮氧化矽層也可以被替換為氧化鋁層或氧化矽層。舉例而言，輔助鈍化疊層42也可具有SiN_x/SiO_x/SiN_x/SiOxNy的堆疊結構，或者SiN_x/AlO_x/SiN_x/SiOxNy的堆疊結構。

請參照圖3B，顯示本發明另一實施例的表面鈍化結構的局部放 大示意圖。在本實施例中，多個膜層還包括一第三膜層422，且第三膜層422的材料不同於第一膜層420與第二膜層421的材料。在一實施例中，第一膜層420的氫含量會大於第二膜層421以及第三膜層422的氫含量。第三膜層422可以是氮氧化矽層、氧化鋁層或者氧化矽層。第三膜層422是鄰接於第一膜層420或第二膜層421，以形成異質介面。進一步而言，多個第一膜層420、多個第二膜層421與多個第三膜層422可依序堆疊在半導體基板1’的背面1b。

然而，只要表面鈍化結構4具有多個異質介面，本發明中並沒有限定輔助鈍化疊層42中的第一膜層420、第二膜層421或第三膜層422的堆疊順序。可以將圖3A中所示的輔助鈍化疊層42中，任意一個第二膜層421替換為第三膜層422，也可達到本發明之目的。在一較佳實施例中，表面鈍化結構4的異質介面的數量是5至15個。

在一實施例中，第一膜層420的材料也可與其所連接的第二子層412的材料不相同，而可形成其中一異質介面。具體而言，若第二子層412為氮氧化矽層，則第一膜層420可以是含氫的氮化矽層(SiNx：H)。另外，第二膜層421可以是氮氧化矽層、氧化鋁層或者氧化矽層。然而，本發明並不限於前述舉例。

請參照圖1中的步驟S120以及圖4。在步驟S120中，執行一退火處理。須說明的是，本階段的退火處理，與現有技術中塗佈金屬漿料之後的燒結製程不同。一般執行燒結製程的時間通常不會超過2分鐘，而本發明實施例中，在執行退火處理時，退火溫度大於500℃，並且持溫至少5分鐘。

通過執行退火處理，可以驅使原本位於輔助鈍化疊層42內的氫擴散至半導體基板1內，以鈍化半導體基板1的表面或者內部缺陷。值得說明的是，在不具多個異質介面的背面鈍化層中，氫原子也可能朝向遠離半導體基板1的方向擴散，而導致鈍化效果不如預期。

但是，在本發明實施例中，由於輔助鈍化疊層42具有多個異質介面，且較靠近半導體基板1’的第一膜層420以及異質介面的氫含量，會高於較遠離半導體基板1’的第一膜層420以及異質介面的氫含量。原本存在於最靠近半導體基板1’的異質介面以及膜層內的氫原子，會較傾向於往半導體基板1’的方向擴散，而使大部分的氫原子可進入半導體基板1’內，可提供半導體基板1’更好的鈍化效果。

前述的退火處理可以在真空、氮氣、氧氣、氫氣或是氮氫合成氣體(forming gas)等環境下執行。在一較佳實施例中，可在氫氣或是氮氫合成氣體的環境下實施退火處理。

除此之外，執行退火處理也可使主要鈍化層41與輔助鈍化疊層42中的各膜層更加緻密，而可在後續的燒結製程中，避免金屬漿料燒結而破壞主要鈍化層41及/或與半導體基板1反應。

另一方面，在執行退火處理之後，可進一步減少原本存在於表面鈍化結構4’內的正電荷，而可避免負電荷累積在半導體基板1’的背面1b。如此，可減少載子被復合的機率，提高太陽能電池的光電轉換效率。

也就是說，在本發明實施例的表面鈍化結構4’中，主要鈍化層41配合輔助鈍化疊層42的結構以及執行退火處理，除了可提供足量氫源及減少表面鈍化結構4’中不欲電荷數量而有效地鈍化半導體基板1，還可有效地阻擋金屬漿料燒結而破壞主要鈍化層41及/或與半導體基板1反應。

另外，參照圖3與圖4，在本實施例中，在執行退火處理之後，初始正面射極層11’內的第二導電型摻雜的摻雜輪廓，其包含摻雜濃度與深度，將重新被調整，而改變半導體基板1內的PN接面12的位置。具體而言，在執行退火處理之後，圖4中的PN接面12會比圖3中的PN接面12’更遠離半導體基板1的正面1a。由於PN接面12的深度增加，而更遠離正面1a， 可減少後續電極燒結後造成的金屬誘導載子復合。另外，在正面射極層11中，靠近表面1a的摻雜濃度可被降低，從而降低載子表面復合速度。

請進一步參照圖5以及圖6，形成正面電極層3與背面電極層5。詳細而言，請參照圖5，移除一部分表面鈍化結構4’，以形成具有開口圖案H1的表面鈍化結構4。換言之，通過對表面鈍化結構4’執行局部開孔製程，以使表面鈍化結構4具有開口圖案H1。開孔製程例如是利用雷射開孔，或是以蝕刻膠(etching paste)來形成圖形化開孔，但本發明並不限制。

值得說明的是，在一實施例中，先執行局部開孔製程，之後，再對表面鈍化結構4執行前述的退火處理，也可達到本發明之目的。也就是說，退火處理可以在局部開孔製程之後執行。在另一實施例中，退火處理也可以在局部開孔製程之前執行。因此，本發明並不限制執行退火處理與局部開孔製程的順序。

請參照圖6，在初始正面鈍化結構層2’上形成初始正面電極層3’，以及在表面鈍化結構4上形成一初始背面電極層5’。

初始正面電極層3’的結構可以根據實際需求調整。舉例而言，初始正面電極層3’可以是柵狀電極層，其包括至少一匯流排以及多個連接於匯流排的指狀電極。

另外，初始背面電極層5’通過表面鈍化結構4的開口圖案H1，而與半導體基板1的背面1b接觸。初始正面電極層3’與初始背面電極層5’可以都是金屬漿料層，並且可通過網印而分別形成於初始正面鈍化結構層2’與表面鈍化結構4上。在一實施例中，初始正面電極層3’可以是銀漿，而初始背面電極層5’可以是鋁漿。在其他實施例中，初始正面電極層3’與初始背面電極層5’也可以通過、蒸鍍、濺鍍或電鍍等方式來形成。

之後，通過執行一燒結製程，以在半導體基板1的正面1a形 成與射極區11電性連接的正面電極層3，以及在半導體基板1的背面1b形成與基底區10電性連接的背面電極層5。

詳細而言，在燒結製程中，初始正面電極層3’穿過正面鈍化結構層2，而電性連接於正面射極層11。另外，位於開口圖案H1內的一部分初始背面電極層5’會與半導體基板1反應，而與半導體基板1的基底區10電性連接。另外，初始背面電極層5’內的一部分金屬原子(如：鋁)會在燒結製程中，擴散進入半導體基板1內，而形成局部背電場13。

請參照圖7，顯示本發明第一實施例的太陽能電池的剖面示意圖。太陽能電池S1包括半導體基板1、正面鈍化結構層2、正面電極層3、表面鈍化結構4以及背面電極層5。

半導體基板1具有一正面1a以及與正面1a相反的背面1b。在本實施例中，半導體基板1的正面1a為粗糙表面。半導體基板1包括第一導電型的基底區10以及第二導電型的正面射極層11。基底區10與正面射極層11在半導體基板1內形成一PN接面12。

在一實施例中，第一導電型的基底區10為p型基底區，而第二導電型的正面射極層11為n型正面射極層。另外，基底區10與正面射極層11是分別連接於半導體基板1的背面1b與正面1a。

正面鈍化結構層2位於半導體基板1的正面1a，可包括鈍化膜與抗反射膜。鈍化膜與抗反射膜的材料可以是氧化矽(SiO_x)、氮氧化矽(SiON)、氧化鋁(AlO_x)、氮化鋁(AlN)或氮化矽(SiN_x)或其任意組合，本發明並不限制。在一實施例中，正面鈍化結構層2可包括氧化矽膜以及氮化矽膜。在另一實施例中，正面鈍化結構層2可包括氧化鋁膜以及氮化矽膜。

正面電極層3設置於半導體基板1的正面1a，且正面電極層3穿過正面鈍化結構層2以電性連接於半導體基板1。如前所述，正面電極層 3會電性連接於射極區11。

表面鈍化結構4設置於半導體基板1的背面1b，且表面鈍化結構4具有一開口圖案H1。可配合參照圖3A以及圖3B，在本實施例中，表面鈍化結構4包括一主要鈍化層41以及一輔助鈍化疊層42。主要鈍化層41設置於半導體基板1與輔助鈍化疊層42之間。

在一實施例中，主要鈍化層41的總厚度約1nm至150nm。主要鈍化層41可以是單層膜或者多層膜。在一實施例中，主要鈍化層41為單層膜，如：氧化矽層或氮氧化矽層。當主要鈍化層41為多層膜時，可包括第一子層411與第二子層412，其中第一子層411是設置於背面1b，且第一子層411的厚度是1nm至15nm。具體而言，第一子層411為氧化矽層，第二子層412為氮氧化矽層。

輔助鈍化疊層42包括多個膜層，以形成異質介面。進一步而言，在圖3A的實施例中，多個膜層包括第一膜層420以及第二膜層421，其中，第一膜層420與第二膜層421的材料不同且相互連接，以形成至少一異質介面。在一實施例中，每一膜層的厚度是介於1nm至150nm。

進一步而言，多個膜層可包括交替堆疊的多個第一膜層420(圖3A繪示兩個為例)與多個第二膜層421(圖3A繪示兩個為例)，其是以電漿化學氣相沉積(PECVD)以交替堆疊的方式依序於同一沉積製程中形成輔助鈍化疊層42。

在一較佳實施例中，第一膜層420是含氫的氮化矽層(SiN_x：H)，而第二膜層421為氮氧化矽層。當第二膜層421為氮氧化矽層時，在後續的燒結製程中，對於鋁漿的阻擋性較好。在其他實施例中，其中任一層氮氧化矽層也可以被替換為氧化鋁層或氧化矽層。

在圖3B的實施例中，多個膜層還包括一第三膜層422，且第三 膜層422的材料不同於第一膜層420與第二膜層421的材料。第三膜層422可以是氮氧化矽層、氧化鋁層或者氧化矽層。

第三膜層422連接於第一膜層420或第二膜層421，以形成異質介面。進一步而言，多個第一膜層420、多個第二膜層421與多個第三膜層422可依序堆疊在半導體基板1’的背面1b。

然而，只要表面鈍化結構4包括至少三個異質介面，本發明中並沒有限定輔助鈍化疊層42中的第一膜層420、第二膜層421或第三膜層422的堆疊順序。舉例而言，將圖3A中所示的輔助鈍化疊層42中，任意一個第二膜層421替換為第三膜層422，也可達到本發明之目的。在一較佳實施例中，表面鈍化結構4的異質介面的數量是5至15個。

背面電極層5設置於表面鈍化結構4上，且背面電極層5通過開口圖案H1而電性連接於半導體基板1的基底區10。詳細而言，背面電極層5的多個部份會進入半導體基板1的背側表層。另外，半導體基板1的背側表層內並具有分別對應於這些部分的局部背電場13。

請參照圖8，顯示本發明第二實施例的太陽能電池的剖面示意圖。本實施例的太陽能電池S2與前一實施例相同或相似的元件具有相同的標號，且相同的部分不再贅述。

本實施例的太陽能電池S2為雙面太陽能電池(bifacial solar cell)。也就是說，本實施例的太陽能電池S2在正面1a與背面1b皆可受光，以提升發電功率。因此，本實施例的太陽能電池S2的正面1a與背面1b都經過粗糙化處理，而具有粗糙化結構。

太陽能電池S2的半導體基板1除了具有基底區10與正面射極層11之外，還包括第一導電型背面電場層14。基底區10是位於正面射極層11與背面電場層14之間。在本實施例中，基底區10與背面電場層14具有相同的導 電型，而基底區10與正面射極層11具有相反的導電型。因此，正面射極層11具有第二導電型。舉例而言，基底區10與背面電場層14可皆包含n型摻雜，而正面射極層11包含p型摻雜。

換言之，基底區10與背面電場層14分別為n型基底區以及n型背面電場層14，而正面射極層11為p型正面射極層。據此，基底區10與正面射極層11之間也會形成一PN接面12。另外，本實施例中，正面電極層3是穿過正面鈍化結構層2電性連接於正面射極層11，而背面電極層5是穿過表面鈍化層4電性連接於背面電場層14。

在本實施例中，表面鈍化結構4包括一主要鈍化層41以及一輔助鈍化疊層42。另外，本實施例的正面鈍化結構層2可具有與表面鈍化結構4相同的結構，也就是可包括主要鈍化層與輔助鈍化疊層。

換言之，本發明實施例的表面鈍化結構4可設置於半導體基板1的正面1a及/或背面1b，用以鈍化半導體基板1的正面1a及/或背面1b，而降低載子的復合速度，並提高太陽能電池S2的光電轉換效率。

也就是說，本發明實施例的表面鈍化結構(包括主要鈍化層以及輔助鈍化疊層)並不只限於應用在本發明所舉例的太陽能電池中，而可應用於任何需要表面鈍化的太陽能電池。

[實施例的有益效果]

本發明所提供的太陽能電池、其表面鈍化結構及表面鈍化方法中，其能通過“表面鈍化結構4包括一主要鈍化層41以及一輔助鈍化疊層42，以形成至少三個異質介面。主要鈍化層41設置於半導體基板1與輔助鈍化疊層42之間，且輔助鈍化疊層42包括多個膜層”以及“在形成表面鈍化結構4’的步驟之後，執行一退火處理”的技術方案，以提升對半導體基板1的表面鈍化效果。

更進一步來說，在輔助鈍化疊層42的任兩相鄰的第一膜層420與第二膜層421之間所形成的異質介面為儲氫異質介面。其次，輔助鈍化疊層42的多個異質介面可減緩氫原子向外(也就是朝遠離半導體基板1的方向)擴散。因此，相較於現有技術中的背面鈍化層，本發明實施例的表面鈍化結構4合併後續退火處理可促使更多的氫原子擴散進入半導體基板1內，並減少表面鈍化結構4內的不欲電荷數量而有更好的鈍化效果，並提高太陽能電池S1、S2的光電轉換效率。

此外，輔助鈍化疊層42包括至少兩種交替堆疊的膜層，可以避免在其內部形成連續的微孔(pinhole)。如此，在後續燒結製程中，背面鈍化結構4可更有效地避免金屬漿料由微孔滲入破壞主要鈍化層41及/和半導體基板1反應。

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

S100~S120:流程步驟

Claims (19)

1. 一種太陽能電池的表面鈍化結構，其用以設置於一半導體基板的一正面或一背面，所述表面鈍化結構包括：一主要鈍化層以及一輔助鈍化疊層，所述主要鈍化層設置於所述半導體基板與所述輔助鈍化疊層之間，且所述輔助鈍化疊層包括多個膜層，且所述表面鈍化結構具有至少三個異質介面，且較靠近於所述半導體基板的所述異質介面的氫含量，大於較遠離所述半導體基板的另一所述異質介面的氫含量。
2. 如申請專利範圍第1項所述的表面鈍化結構，其中，多個膜層包括至少第一膜層以及連接於所述第一膜層的一第二膜層，以形成其中一所述異質介面，且所述第一膜層的氫含量大於所述第二膜層的氫含量。
3. 如申請專利範圍第2項所述的表面鈍化結構，其中，多個膜層還包括一第三膜層，所述第三膜層鄰接於所述第一膜層或所述第二膜層，以形成另一所述異質介面。
4. 如申請專利範圍第1項所述的表面鈍化結構，其中，多個膜層包括多個交替堆疊的多個第一膜層以及多個第二膜層，且其中一所述第一膜層連接所述主要鈍化層。
5. 如申請專利範圍第1項所述的表面鈍化結構，其中，主要鈍化層的總厚度約1nm至150nm，且所述輔助鈍化疊層的每一個所述膜層的厚度是介1nm至150nm。
6. 如申請專利範圍第1項所述的表面鈍化結構，其中，所述主要 鈍化層為一單層膜，且所述主要鈍化層為一氧化矽層或一氮氧化矽層。
7. 如申請專利範圍第1項所述的表面鈍化結構，其中，所述主要鈍化層至少包括一第一子層以及一第二子層，所述第一子層位於所述半導體基板以及所述第二子層之間，所述第一子層為一氧化矽層，所述第二子層為一氮氧化矽層，且所述第一子層的厚度是介於1nm至15nm。
8. 一種太陽能電池，其包括：如申請專利範圍第1至7項中的任一項所述的表面鈍化結構。
9. 一種太陽能電池的表面鈍化方法，其包括：提供經摻雜的一半導體基板，且所述半導體基板具有一初始正面射極層；以及形成一表面鈍化結構於所述半導體基板的一正面及一背面的至少其中一者上，其中，所述表面鈍化結構包括一主要鈍化層以及一輔助鈍化疊層，所述主要鈍化層位於所述半導體基板與所述輔助鈍化疊層之間，所述輔助鈍化疊層內包括多個膜層，且所述表面鈍化結構具有至少三個異質介面。
10. 如申請專利範圍第9項所述的表面鈍化方法，其中，多個膜層包括至少一第一膜層以及連接於所述第一膜層的一第二膜層，以形成其中一所述異質介面，且所述第一膜層的氫含量大於所述第二膜層的氫含量。
11. 如申請專利範圍第10項所述的表面鈍化方法，其中，多個膜層 還包括一第三膜層，所述第三膜層鄰接於所述第一膜層或所述第二膜層，以形成另一所述異質介面。
12. 如申請專利範圍第9項所述的表面鈍化方法，其中，多個膜層包括多個交替堆疊的多個第一膜層以及多個第二膜層，且其中一個所述第一膜層連接所述主要鈍化層，且較靠近於所述半導體基板的所述異質介面的氫含量，大於較遠離所述半導體基板的另一所述異質介面的氫含量。
13. 如申請專利範圍第9項所述的表面鈍化方法，其中，主要鈍化層的總厚度約1nm至150nm，且所述輔助鈍化疊層的每一個膜層的厚度是介1nm至150nm。
14. 如申請專利範圍第9項所述的表面鈍化方法，其中，所述主要鈍化層為一單層膜，且所述主要鈍化層為一氧化矽層或一氮氧化矽層。
15. 如申請專利範圍第9項所述的表面鈍化方法，其中，所述表面鈍化結構是利用電漿化學氣相沉積製程所形成，且形成所述主要鈍化層的步驟包括：利用一氧化二氮(N₂O)電漿，以在所述半導體基板上形成一第一子層，所述第一子層為氧化矽層，且所述第一子層的厚度是介於1nm至15nm；以及利用混合氣體電漿，在所述第一子層上形成一第二子層，所述第二子層為氮氧化矽層或氧化矽層。
16. 如申請專利範圍第9項所述的表面鈍化方法，其中，在形成所 述表面鈍化結構的步驟中，依序或反序在所述半導體基板的所述正面以及所述背面分別形成兩個所述表面鈍化結構。
17. 如申請專利範圍第9項所述的表面鈍化方法，其中，在形成所述表面鈍化結構的步驟之後，執行一退火處理。
18. 如申請專利範圍第17項所述的表面鈍化方法，其中，所述表面鈍化結構被形成於所述半導體基板的所述背面，且所述表面鈍化方法還進一步包括：執行一局部開孔製程，以形成具有一開口圖案的一表面鈍化結構；其中，所述退火處理在所述局部開孔製程之前或之後執行。
19. 如申請專利範圍第17項所述的表面鈍化方法，其中，在執行所述退火處理時，退火溫度大於500℃，並持溫5分鐘以上。

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