TWI698918B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI698918B
TWI698918B TW108120026A TW108120026A TWI698918B TW I698918 B TWI698918 B TW I698918B TW 108120026 A TW108120026 A TW 108120026A TW 108120026 A TW108120026 A TW 108120026A TW I698918 B TWI698918 B TW I698918B
Authority
TW
Taiwan
Prior art keywords
source
drain structure
region
concentration
dopant
Prior art date
Application number
TW108120026A
Other languages
English (en)
Other versions
TW202002012A (zh
Inventor
劉書豪
陳文彥
陳國儒
王立廷
陳亮吟
張惠政
王英郎
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202002012A publication Critical patent/TW202002012A/zh
Application granted granted Critical
Publication of TWI698918B publication Critical patent/TWI698918B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在此揭露的實施例關於使用在奈秒級下進行的佈植製程和熔融退火製程，以同時達到高表面濃度（表面堆積）摻質輪廓和逆行摻質輪廓。在一實施例中，此方法包含在基底上的主動區中形成源極/汲極結構，源極/汲極結構包含第一區，第一區包含鍺，將第一摻質佈植至源極/汲極結構的第一區中以在源極/汲極結構的至少第一區中形成非晶區，將第二摻質佈植至包含第一摻質的非晶區中，以及加熱源極/汲極結構以至少將非晶區液化並轉換成結晶區，結晶區包含第一摻質和第二摻質。

Description

半導體結構及其製造方法
本發明是關於半導體製造技術，特別是有關於源極/汲極結構及其製造方法。
隨著半導體產業已進展至奈米技術製程節點(node)以追求更高的裝置密度、更高的效能和更低的成本，來自製造和設計兩方面的挑戰導致了三維設計的發展，例如鰭式場效電晶體(Fin Field Effect Transistors，FinFETs)。鰭式場效電晶體裝置通常包含具有高深寬比(aspect ratios)的半導體鰭片，並且在這些半導體鰭片中形成通道和源極/汲極區。在鰭片結構的上方並且沿著鰭片結構的側邊(例如包裹(wrapping))形成閘極，其利用增加通道表面積的優點，以產生更快、更可靠以及更好控制的半導體電晶體裝置。
鰭式場效電晶體裝置通常包含用於形成源極區和汲極區的半導體區。金屬矽化物通常接著形成於這些半導體區的表面上以減少接觸電阻。然而，隨著尺寸微縮，產生了新的挑戰。
根據本發明的一些實施例，提供半導體結構的製造方法。此方法包含：在基底上的主動區中形成源極/汲極結構，源極/汲極結構包含第一區，第一區包含鍺；將第一摻質佈植至源極/汲極結構的第一區以至少在源極/汲極結構的第一區中形成非晶區；將第二摻質佈植至包含第一摻質的非晶區；以及加熱源極/汲極結構以至少將非晶區液化並轉換成結晶區，結晶區包含第一摻質 和第二摻質。
根據本發明的另一些實施例，提供半導體結構的製造方法。此方法包含在基底上的主動區中形成源極/汲極結構，源極/汲極結構包含具有第一鍺濃度的第一區以及具有第二鍺濃度的第二區，第一鍺濃度大於第二鍺濃度；在主動區上方形成介電層；形成開口穿過介電層以至少露出源極/汲極結構的上表面；將第一摻質佈植至露出的源極/汲極結構，第一摻質包含鎵或鍺；在佈植第一摻質之後，將至少第二摻質佈植至包含第一摻質的露出的源極/汲極結構中，第二摻質包含p型摻質；使包含第一摻質和至少第二摻質的佈植的源極/汲極結構經歷第一退火製程，第一退火製程加熱佈植的源極/汲極結構；在露出的源極/汲極結構的上表面形成矽化物區；以及在開口中形成導電部件至源極/汲極結構的上表面。
根據本發明的又另一些實施例，提供半導體結構。此半導體結構包含：主動區，位於基底上，主動區包含源極/汲極結構，源極/汲極結構具有矽化物層設置於其上，源極/汲極結構包含第一區，接近源極/汲極結構的頂表面且與矽化區的至少一部分重疊，第一區包含p型摻質的第一濃度輪廓和鍺的第二濃度輪廓，其中第一濃度輪廓包含位於頂表面的第一表面濃度，第一濃度輪廓從第一表面濃度增加至第一峰值濃度，且第一濃度輪廓以遠離源極/汲極結構的頂表面的方向從第一峰值濃度降低；以及第二區，設置於第一區和基底之間，第二區具有鍺的第三濃度輪廓，第三濃度輪廓以遠離源極/汲極結構的頂表面的方向從位於第一區和第二區之間的界面上的第二濃度輪廓降低；介電層，位於主動區上方；以及導電部件，穿過介電層至矽化物層。
210:金屬層
213:第一區
214:矽化物層
215:頂表面
217:第二區
219:非晶區
220:界面介電質
221:摻雜區
222:閘極介電層
223:結晶區
224:順形層
226:閘極填充導電材料
228a、228b:取代閘極結構
230:第二層間介電質
231:預非晶化佈植製程
232:開口
233、1404、1406、1412、1416、1420、1430、1434:熔融退火製程
234:導電部件
251:虛設閘極結構
253:溝槽
270:基底
274:鰭片
278:隔離區
280:界面介電質
282:虛設閘極
284:遮罩
286:閘極間隔物
292:源極/汲極結構
293:摻質佈植製程
296:接觸蝕刻停止層
297:第一層間介電質
813:界面
890、891:插圖
896:第一物質
897:鍺原子
898:第二物質
1112、1212、1312:第一輪廓
1114、1216、1316:第二輪廓
1218、1318:第三輪廓
1402、1414、1422、1428、1436:快速熱退火製程
1408、1410、1418、1424、1426、1432:毫秒退火製程
A-A、B-B:剖面
T1:垂直深度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照 比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據一些實施例繪示對應製造的不同階段的中間階段的各個中間結構的透視示意圖。
第2至9圖是根據一些實施例之對應製造的不同階段的各個中間結構的剖面示意圖。
第10圖是根據一些實施例之繪示第9圖的磊晶源極/汲極結構的不同摻質輪廓的曲線圖。
第11和12圖是根據一些實施例之繪示磊晶源極/汲極結構的不同摻質輪廓的曲線圖。
第13圖是根據一些實施例之示範結構的一部分的剖面示意圖。
第14A~14G圖根據不同實施例繪示源極/汲極結構的熱處理。
以下內容提供了許多不同的實施例或範例，用於實施所提供之標的之不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個(些)元件或部件與另一個 (些)元件或部件之間的關係。這些空間相對用語包含使用中或步驟中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
以下描述的各種實施例整體而言係關於使用在奈秒(nanosecond)級上進行的佈植製程和熔融退火製程，以同時達到高表面摻質濃度(表面堆積(pile up))摻質輪廓和逆行(retrograde)摻質輪廓，其中表面堆積輪廓和逆行輪廓的濃度均高於磊晶源極/汲極區的原始總體濃度(bulk concentration)。具體而言，可以操縱源極/汲極結構中的鍺濃度和非晶度(例如，由非晶化佈植造成)，以容許在暴露於奈秒熔融退火製程時優先熔化源極/汲極結構。由於奈秒熔融退火製程可以使源極/汲極結構的頂部熔化，可以藉由位於源極/汲極結構頂部的熔化矽鍺的冷卻/固化期間的固液界面(位於熔融矽鍺和結晶矽鍺之間)的移動，將源極/汲極結構中較深的佈植摻質和鍺帶至源極/汲極結構的頂表面。結果，可以達到接近源極/汲極結構的頂表面處具有高濃度摻質和鍺，藉此降低與源極/汲極結構的接觸電阻。
前文廣泛地概述在此描述的實施例的一些面向。可預期本發明實施例的概念可實施於平面電晶體裝置或實施於三維電晶體裝置，例如在本發明實施例中描述的鰭式場效電晶體(fin field effect transistors，FinFET)。可以實施在此描述的面向的一些示範裝置，包含水平的全繞式閘極(Horizontal Gate All Around，HGAA)場效電晶體、垂直的全繞式閘極(Vertical Gate All Around，VGAA)場效電晶體、奈米線通道場效電晶體、應變(strained)半導體裝置、絕緣體上覆矽(silicon-on-insulator，SOI)裝置、具有冠狀上的鰭片的鰭式場效電晶體(例如第13圖繪示的結構)或非冠狀結構的鰭式場效電晶體。
第1圖以三維示意圖繪示中間結構的範例。第1圖也繪示用於後續 圖式的參考剖面。鰭片274形成於半導體基底270(又稱為基底)上。半導體基底270可以是或包含塊體(bulk)半導體基底、絕緣體上覆半導體(SOI)基底或類似的基底，其可以被摻雜(例如使用p型或n型摻質)或不摻雜。在一些實施例中，半導體基底270的半導體材料可以包含元素半導體，其包含矽(Si)或鍺(Ge)；化合物半導體；合金半導體；或前述之組合。每個鰭片274提供主動區，一或多個裝置形成於此或將形成於此。可以使用對半導體基底270進行的合適製程來製造鰭片274，包含遮罩、光微影(photolithograph)及/或蝕刻製程，以在基底270中形成溝槽253，使鰭片從基底270向上延伸。可以藉由任何合適的方法將鰭片274圖案化。舉例來說，鰭片274的圖案化可以使用一或多道光微影製程，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程結合光微影和自對準(self-aligned)製程，舉例來說，相較於使用單一、直接的光微影製程可獲得的節距(pitch)，雙重圖案化或多重圖案化製程容許產生節距更小的圖案。舉例來說，在一些實施例中，在基底上方形成犧牲層，並且使用光微影製程將犧牲層圖案化。使用自對準製程沿著圖案化犧牲層形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物將鰭片274圖案化以及形成溝槽253。
然後可以用絕緣材料填充溝槽253，絕緣材料例如氧化物(例如氧化矽)、氮化物、類似的材料或前述之組合。絕緣材料可以是凹陷的，例如藉由使用合適的蝕刻製程，以形成隔離區278。凹蝕絕緣材料使得鰭片274從相鄰的隔離區278之間突出並突出於隔離區278之上。
在鰭片274上形成虛設(dummy)閘極結構251。虛設閘極結構251在鰭片274上方並垂直於鰭片274延伸。每個虛設閘極結構251可以包含界面介電質280、界面介電質280上方的虛設閘極282以及虛設閘極282上方的遮罩284。用於虛設閘極結構251的界面介電質280、虛設閘極282和遮罩284的形成 可以藉由按順序地形成各自的膜層，然後將這些膜層圖案化成虛設閘極結構251。舉例來說，用於界面介電質280的膜層可以包含或是氧化矽、氮化矽、類似的材料或前述之多層結構。用於虛設閘極282的膜層可以包含或是矽(例如多晶矽(polysilicon))或其他材料。用於遮罩284的膜層可以包含或是氮化矽、氮氧化矽(silicon oxynitride)、氮碳化矽(silicon carbon nitride)、類似的材料或前述之組合。可以藉由任何合適的沉積技術形成或沉積這些膜層。然後可以例如使用光微影和一或多道蝕刻製程將界面介電質280、虛設閘極282和遮罩284的膜層圖案化，以形成用於每個虛設閘極結構251的界面介電質280、虛設閘極282和遮罩284。
第1圖中的剖面A-A位於沿著例如相對的源極/汲極結構292之間的鰭片274中的通道之平面中。剖面B-B位於垂直於剖面A-A的平面中，並且橫跨相鄰的鰭片274中的源極/汲極結構292。
第2至9圖是對應於第1圖中的剖面A-A並對應於各個製造階段的相應中間結構的剖面示意圖。第2圖繪示在鰭片274上方並沿著虛設閘極結構251的側壁(例如界面介電質280、虛設閘極282和遮罩284的側壁)形成的閘極間隔物286。舉例來說，閘極間隔物286的形成可以藉由順應性地(conformally)沉積用於閘極間隔物286的一或多層膜層並且非等向性地(anisotropically)蝕刻上述一或多層膜層。上述用於閘極間隔物286的一或多層膜層的材料可以不同於用於虛設閘極結構251的材料。在一些實施例中，閘極間隔物286可以包含或是介電材料，例如氮化矽、氮氧化矽、氮碳化矽、類似的材料、前述之多層結構或前述之組合，並且閘極間隔物286的沉積可以藉由任何合適的沉積技術。
如第3圖所示，在形成閘極間隔物286之後，可以在虛設閘極結構251的兩側上的鰭片274中形成磊晶源極/汲極結構292(又稱為源極/汲極結 構)。在一些範例中，可以使用虛設閘極結構251和閘極間隔物286作為遮罩，在鰭片274中蝕刻出凹槽，並且可以在凹槽中磊晶生長材料以形成磊晶源極/汲極結構292。額外地或替代地，源極/汲極結構292的形成可以藉由使用虛設閘極結構251作為遮罩，佈植摻質進入鰭片274及/或磊晶源極/汲極結構292。
取決於電晶體的導電類型，磊晶源極/汲極結構292的材料可以選擇為包含或是矽鍺(SixGe1-x，其中x可以在約0和1之間)、碳化矽(silicon carbide)、矽磷(silicon phosphorous)、矽碳磷(silicon carbon phosphorus)、鍺、III-V族化合物半導體、II-VI化合物半導體或類似的材料。舉例來說，用於形成III-V族化合物半導體的材料可以包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似的材料。在一些範例中，用於p型裝置(p型鰭式場效電晶體(p-FET))的磊晶源極/汲極結構292可以包含矽鍺(SiGe)或矽，而用於n型裝置(n型鰭式場效電晶體(n-FET))的磊晶源極/汲極結構292可以包含SiCP或SiP。這些磊晶源極/汲極結構292可以設計成產生應變效應，藉此增強載子向n型鰭式場效電晶體通道或p型鰭式場效電晶體通道的遷移率。磊晶源極/汲極結構292可以比鰭片274高，並且可以具有晶面(facet)，其可以對應於半導體基底270的結晶面(crystalline planes)。
在此討論的各種實施例可以為磊晶源極/汲極結構提供高表面摻質濃度，藉此改善裝置效能。雖然本揭露中的實施例聚焦於p型裝置，但可預期此概念同樣適用於n型裝置。在一些實施例中，用於p型裝置的磊晶源極/汲極結構292是矽鍺(SixGe1-x)，並且矽鍺中的鍺濃度在約0原子百分比(at.%)至約100原子百分比的範圍，例如約20原子百分比至約60原子百分比，舉例來說，約40原子百分比。在矽鍺中具有高濃度的鍺(例如20原子百分比或更多)可以將應變導入電晶體通道，藉此增加電洞的遷移率和通道驅動電流。鍺部分的濃度可以是沿著磊晶源極/汲極結構292的厚度的梯度。舉例來說，磊晶源極/ 汲極結構292朝向磊晶源極/汲極結構292的頂表面215的部分可以具有在磊晶源極/汲極結構292中的最大鍺濃度，並且隨著磊晶源極/汲極結構292中的深度增加，遠離頂表面215的鍺濃度可以降低。在一些實施例中，磊晶源極/汲極結構292可以至少具有高鍺濃度區和低鍺濃度區。在第3圖所示的實施例中，用於p型裝置的磊晶源極/汲極結構292在磊晶源極/汲極結構292的頂表面215處或附近具有第一區213，並且具有設置於第一區213以外或下方的第二區217。在一些範例中，從頂表面215測量，第一區213的垂直深度可以在約25奈米至約30奈米的範圍。從第一區213和第二區217之間的界面測量，第二區217的垂直深度可以在約10奈米至約20奈米的範圍。鍺的濃度從第一區213降低至第二區217。在一些範例中，第一區213是Si1-xGex並且鍺濃度可以在約20原子百分比至約100原子百分比的範圍，例如約25原子百分比至約80原子百分比，例如約40原子百分比至約60原子百分比。此外，在一些範例中，第二區217也是Si1-yGey，並且鍺濃度可以在約0原子百分比至約25原子百分比的範圍，例如約5原子百分比至約15原子百分比。
藉由在製程期間以恆定的含矽前驅物氣流改變含鍺前驅物氣體流速，可以獲得不同的鍺濃度。舉例來說，在形成第二區217期間，鍺濃度可以在約5原子百分比至約15原子百分比的範圍變化。在形成第一區213期間，鍺濃度可在約25原子百分比至約80原子百分比的範圍變化。合適的含矽前驅物氣體可以是或包含具有實驗式SixH(2x+2)的矽烷(silane，SiH4)或更高碳數的矽烷，例如二矽烷(disilane，Si2H6)、三矽烷(trisilane，Si3H8)、四矽烷(tetrasilane，Si4H10)或前述之任何組合。合適的含鍺前驅物氣體可以包含或是鍺烷(germane，GeH4)、二鍺烷(digermane，Ge2H6)或前述之任何組合。磊晶形成磊晶源極/汲極結構292可以使用化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、減壓化學氣相沉積(reduced pressure chemical vapor deposition，RPCVD)或類似的方式。
參照第4圖，使用任何合適的沉積技術在磊晶源極/汲極結構292的表面、閘極間隔物286的側壁和頂表面、遮罩284的頂表面和隔離區278的頂表面上按順序地形成接觸蝕刻停止層(contact etch stop layer，CESL)296和第一層間介電質(interlayer dielectric，ILD)297。順應性地沉積接觸蝕刻停止層296並且可以包含或是氮化矽、氮碳化矽、氮化碳、類似的材料或前述之組合。第一層間介電質297可以包含或是四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、二氧化矽、低介電常數介電材料(例如具有低於二氧化矽的介電常數的材料)或類似的材料。然後可以進行化學機械研磨(chemical mechanical planarization，CMP)製程將第一層間介電質297和接觸蝕刻停止層296平坦化，並移除虛設閘極結構251的遮罩284，藉此使第一層間介電質297和接觸蝕刻停止層296的頂表面與虛設閘極282的頂表面平整。
然後使用一或多道蝕刻製程移除虛設閘極結構251。在移除虛設閘極結構251時，即在移除虛設閘極結構251的閘極間隔物286之間形成凹槽，並且經由這些凹槽露出鰭片274的通道區。然後，如第4圖所示，在移除虛設閘極結構251的凹槽中形成取代閘極結構228a、228b。取代閘極結構228a、228b可以各自包含界面介電質220、閘極介電層222、一或多層可選擇性的順形層224和閘極填充導電材料226。界面介電質220沿著通道區形成於鰭片274的頂表面上。界面介電質220可以是藉由鰭片274的熱或化學氧化形成的氧化物(例如氧化矽)及/或使用任何合適的沉積技術的氧化物(例如氧化矽)、氮化物(例如氮化矽)及/或其他介電層。
閘極介電層222可以順應性地沉積於移除虛設閘極結構251的凹槽中(例如在界面介電質220上以及閘極間隔物286的側壁上)以及沉積於第一層 間介電質297、接觸蝕刻停止層296和閘極間隔物286的頂表面上。閘極介電層222可以是或包含氧化矽、氮化矽、高介電常數介電材料、前述之多層結構或其他介電材料。高介電常數介電材料可以包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的金屬氧化物或金屬矽酸鹽(silicate)、前述之多層結構或前述之組合。
上述一或多層可選擇性的順形層224可以包含一或多層阻障(barrier)層及/或蓋(capping)層以及一或多層功函數(work-function)調整層。一或多層阻障層及/或蓋層可以包含氮化鉭(tantalum nitride)、氮化鈦(titanium nitride)、類似的材料或前述之組合。一或多層功函數調整層可以包含或是碳化鋁鈦(aluminum titanium carbide)、氧化鋁鈦(aluminum titanium oxide)、氮化鋁鈦(aluminum titanium nitride)、類似的材料或前述之組合。選擇用於上述一或多層功函數調整層、阻障層及/或蓋層的材料使得電晶體達到想要的臨界電壓(threshold voltage，Vt)，此電晶體可以是p型場效電晶體(pFET)或n型場效電晶體(nFET)。閘極填充導電材料226形成於一或多層順形層224(如果實施的話)及/或閘極介電層222上方。閘極填充導電材料226可以填充移除虛設閘極結構251的剩餘凹槽。閘極填充導電材料226可以包含或是含金屬的材料，例如鎢、鈷、鋁、釕、銅、前述之多層結構、前述之組合或類似的材料。
平坦化製程(例如化學機械研磨)可以移除第一層間介電質297、接觸蝕刻停止層296和閘極間隔物286的頂表面上方的閘極填充導電材料226、一或多層順形層224和閘極介電層222的部分。因此，可以形成如第4圖所示之取代閘極結構228a、228b，其各自包含閘極填充導電材料226、一或多層順形層224、閘極介電層222和界面介電質220。
第4圖進一步繪示在閘極填充導電材料226、一或多層順形層224 以及閘極介電層222、第一層間介電質297、閘極間隔物286和接觸蝕刻停止層296上方形成的第二層間介電質230。第二層間介電質230可以包含或是二氧化矽、低介電常數介電材料、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、有機矽酸鹽玻璃(organosilicate glass，OSG)、SiOxCy、矽碳材料、前述之化合物、前述之複合物、類似的材料或前述之組合。
如第4圖的範例所示，在形成第二層間介電質230之後，形成源極/汲極接觸開口232(又稱為開口)穿過第二層間介電質230、第一層間介電質297和接觸蝕刻停止層296，以露出至少部分磊晶源極/汲極結構292。舉例來說，可以使用微影和一或多道蝕刻製程，以開口232將第二層間介電質230、第一層間介電質297和接觸蝕刻停止層296圖案化。源極/汲極接觸開口232容許與電晶體的磊晶源極/汲極結構292形成電接觸。
在形成源極/汲極接觸開口232之後，進行預非晶化佈植(pre-amorphization implantation，PAI)製程231以將露出的磊晶源極/汲極結構292的一部分非晶化，並在此處形成矽化物區。如第5圖所示，預非晶化佈植製程將雜質物質佈植至磊晶源極/汲極結構292以形成非晶區219。在一些範例中，從磊晶源極/汲極結構292的頂表面測量，非晶區219的深度可以是約1奈米至約20奈米。在一實施例中，預非晶化佈植製程231是離子佈植製程，其將第一物質導入露出的磊晶源極/汲極結構292，使得至少磊晶源極/汲極結構292的頂部轉換成非晶結構。非晶區219可以防止隨後佈植的摻質/雜質擴散通過晶格結構之間的空間並達到大於所需的深度。因此，隨後的摻質/雜質可以被限制在非晶區219內的區域及/或接近磊晶源極/汲極結構292的頂表面。結果，可以大幅減少 相應的磊晶源極/汲極結構292和隨後形成於磊晶源極/汲極結構292上的導電部件之間的接觸電阻。
待佈植的第一物質可以是電惰性(electrically inactive)物質，例如矽、鍺、碳、氮、氙(xenon)、氬及/或其他合適的電惰性物質。在一些實施例中，第一物質是矽。在一些實施例中，第一物質是鍺。在一些實施例中，第一物質包含大於磊晶源極/汲極結構292的材料(例如矽鍺)的原子及/或分子。在一範例中，第一物質是鎵(Ga69)。因為鎵通常在鍺基的(germanium-based)源極/汲極結構中的固溶度高於其他摻質物質(例如硼)，使用鎵作為第一物質的預非晶化佈植製程在一些應用中可以具有優勢。舉例來說，在具有較高濃度鍺的區域(例如第一區213)中，鎵的固溶度高於硼。因此，利用鎵佈植可以達到較高的摻質活化。此外，相較於其他佈植物質(例如矽、碳或氮)，由於鎵在原子尺度上具有較大尺寸，鎵會損害並導致矽鍺的晶格結構的較大變形，藉此在佈植區增加晶體結構的非晶性。如以下更詳細討論的，藉由使用鎵的預非晶化佈植製程和在第一區213的高鍺濃度而達到的較高非晶性可有助於降低磊晶源極/汲極結構292中的佈植區的熔點，其有助於隨後的自選(self-selected)退火製程優先熔化佈植區，並容許在接近磊晶源極/汲極結構292的頂表面215處產生高摻質濃度。
可以使用第二層間介電質230、第一層間介電質297及/或接觸蝕刻停止層296共同作為佈植遮罩，對半導體基底270進行預非晶化佈植製程231，使得在暴露於源極/汲極接觸開口232的磊晶源極/汲極結構292中形成非晶區219。非晶區219通常具有隨機分布於其中的第一物質。在一些實施例中，預非晶化佈植製程231可以在磊晶源極/汲極結構292的晶格中產生第一物質的高斯(Gaussian)分布，其中原子的峰值或最高濃度接近磊晶源極/汲極292的頂表面215，並且較低的濃度深入磊晶源極/汲極結構292。在一些範例中，在垂直深 度為約4至約20奈米處，第一物質的峰值濃度可在約1×1019cm-3至約1×1021cm-3的範圍或更大，並且第一物質的濃度梯度可以以每約4奈米至約8奈米約十倍的速率降低。
在一示範實施例中，第一物質的佈植使用的能量在約1千電子伏特(keV)至約20keV的範圍，例如約3keV至約10keV，劑量範圍為約1×1013cm-2至約1×1015cm-2。在預非晶化佈植製程期間，半導體基底270的溫度可以保持在約-100℃至約500℃的溫度範圍。在第一物質是鎵的範例中，在預非晶化佈植製程期間，半導體基底270的溫度保持在約-60℃。可以採用從垂直方向約0度和約60度之間的傾斜角傾斜佈植第一物質。
應理解的是，雖然非晶區219被繪示為限制在第一區213的邊界內，但在一些實施例中，非晶區219可以超出第一區213。可以根據應用改變非晶區219的深度，並且可以藉由改變佈植能量/劑量、基底溫度及/或傾斜角來控制非晶區219的深度。
在非晶區219形成於露出的磊晶源極/汲極結構292中之後，可進行摻質佈植製程293以將第二物質(例如摻質)導入露出的磊晶源極/汲極結構292。摻質佈植製程293被設計為增加矽化物/摻雜區界面處的摻雜濃度，因此可以降低相應的磊晶源極/汲極結構292與隨後形成的導電部件之間的接觸電阻。在第一物質使用鎵的情況下，由於存在大量懸鍵(dangling bonds)以及在非晶區219中隨機分布的大尺寸鎵，大部分的第二物質可以被抓住或被限制於非晶區219內。結果，可以改善磊晶源極/汲極結構292表面處的摻質活化，藉此降低裝置的接觸電阻。
對於p型裝置，第二物質可以包含硼、鋁、鎵、銦或前述之任何組合。在一實施例中，第二物質是硼。在一些情況下，第二物質還可以包含n型摻質，例如磷、砷、銻等。摻質佈植製程可以是可選擇性的，舉例來說，如 果預非晶化佈植製程中使用的第一物質提供裝置想要的及/或合適的導電性。
如第6圖所示，使用離子佈植製程將第二物質佈植至與第一物質大致上相同的區域中，藉此在露出的磊晶源極/汲極結構292中形成摻雜區221。摻雜區221可以重疊非晶區219，使得第二物質可以隨機分布於包含第一物質的非晶區219中。在一些實施例中，摻質佈植製程可以在非晶區219內產生第二物質的分布，其中第二物質的峰值或最高濃度接近磊晶源極/汲極結構292的頂表面215，並且較低濃度更深入非晶區219(或磊晶源極/汲極結構292)。在一實施例中，在垂直深度為約1奈米至約10奈米的範圍，第二物質的峰值濃度在約1×1021cm-3至約2×1022cm-3的範圍，並且在磊晶源極/汲極結構292中的第二物質的濃度以遠離磊晶源極/汲極結構292的頂表面215的方向，從第二物質的峰值濃度降低。可以藉由改變佈植能量/劑量、基底溫度及/或傾斜角度控制摻雜區221的深度。雖然非晶區219通常在磊晶源極/汲極結構292內具有比摻雜區221更大、更深的分布，但在一些實施例中，摻雜區221可以延伸超過非晶區219的邊界到達非晶區219的邊界和第一區213的邊界之間的區域。在一些實施例中，摻雜區221可以進一步延伸至第二區217中。在大多數情況下，可以藉由隨後的退火進一步增加摻質擴散。
在一示範實施例中，第二物質(例如硼)的佈植使用的能量在約0.5keV至約10keV的範圍，劑量在約1×1013cm-2至約1×1016cm-2的範圍，例如約2×1015cm-2。如果需要，可以採用從垂直方向約0度和約30度之間的傾斜角傾斜佈植p型摻質。
在可選擇性的摻質佈植製程之後，進行熔融退火(melting anneal，MLA)製程233以活化磊晶源極/汲極結構292中的摻質。如第7圖所示，熔融退火製程233還可以將原為非晶的磊晶源極/汲極結構再結晶，藉此將非晶區219轉變為無缺陷的結晶區223。在不同實施例中，在奈秒 (nanosecond，ns)級下進行熔融退火製程233。在一些應用中，在奈秒範圍進行熔融退火製程233可以具有優勢，因為即使在高退火溫度(例如850℃或更高)下，可以活化摻質而不使摻質擴散出磊晶源極/汲極結構292或使摻質的擴散降至最低。由於在最少擴散的情況下活化磊晶源極/汲極結構292中的摻質，可以防止短通道效應(short channel effect)。另外，磊晶源極/汲極結構292，特別是磊晶源極/汲極結構292的頂部，由於其較低的熔化溫度，在這種極短的退火製程中可以優先熔化。如前所述，磊晶源極/汲極結構292的頂部包含具有約40原子百分比或更大的鍺濃度的第一區213以及具有高度非晶性的非晶區219。由於鍺的熔點通常低於矽的熔點，因此具有高濃度鍺的第一區213可以具有較低的熔點。高濃度鍺和非晶區219的高非晶性一起可以使磊晶源極/汲極結構292的頂部成為熔點低於基底的其他區域的區域。因此，當半導體基底270暴露於熔融退火製程233時，磊晶源極/汲極結構292的頂部可以優先熔化或退火(例如自選退火)。
可以預期的是，藉由至少改變磊晶源極/汲極結構292的第一區213中的鍺的原子百分比及/或分布，可以達到半導體基底270的想要的區域(例如磊晶源極/汲極結構292的頂部)的選擇性或優先熔化。舉例來說，可以增加第一區213中的鍺濃度以降低磊晶源極/汲極結構292的熔點。在一些實施例中，藉由改變非晶區219的非晶度，也可以達到磊晶源極/汲極結構292的想要的區域選擇性或優先熔化。舉例來說，可以增加佈植能量及/或第一物質(例如鎵或鍺)的劑量以提高非晶區219的非晶性。因為第一物質會損壞或改變磊晶源極/汲極結構292中原子的鍵結結構，所以佈植第一物質可以降低磊晶源極/汲極結構292的熔點。可以由非晶對結晶組件的重量比定義非晶區的非晶性。在一些範例中，非晶區219的非晶性可以在約1：5(結晶：非晶)至約1：1000(結晶：非晶)的範圍，例如約1：30(結晶：非晶)至約1：100(結晶：非晶)。
具體而言，已觀察到在奈秒範圍進行的熔融退火製程233可以提供摻質的表面堆積輪廓和逆行輪廓。在一些範例中，逆行輪廓位於表面堆積之後，表面堆積接近磊晶源極/汲極結構292的頂表面215。將在以下的第11圖更詳細討論示範逆行輪廓。表面堆積輪廓可能是由於短退火造成磊晶源極/汲極結構的頂部熔化或液化，而磊晶源極/汲極結構的其餘部分通常保持固相。由於雜質傾向於集中在凝固磊晶源極/汲極結構的液體及/或固液界面(例如熔融矽鍺和結晶矽鍺之間)，在熔化的矽鍺凝固期間，佈植的摻質(例如第一和第二物質)和磊晶源極/汲極結構中較深的鍺可以藉由與固液界面一起移動而被帶到靠近磊晶源極/汲極結構的頂表面215的區域。結果，磊晶源極/汲極結構292的上部(例如第一區213和非晶區219)中的佈植摻質和鍺可以向上移動並且在接近(例如約1奈米)磊晶源極/汲極結構292的頂表面215的區域堆積，將第二物質(例如硼)的原始高斯分布轉換成表面堆積輪廓和逆行輪廓。因為硼的固溶度隨著鍺濃度越高而越低，硼逆行輪廓的來源是由於鍺元素的表面堆積。相較於佈植/磊晶(as-IMP/as-EPI)，逆行輪廓提供較高的塊體摻質濃度，其將為裝置提供較佳導電性。
第7圖中的插圖890是磊晶源極/汲極結構292的一部分的放大局部示意圖，其根據一些實施例繪示結晶區223。在一實施例中，在熔融退火製程之後，在磊晶源極/汲極結構292的頂表面215下方的垂直深度T1內堆積第一物質896、第二物質898和鍺原子897。在一範例中，垂直深度T1在約0.5奈米至約6奈米的範圍。在一些實施例中，結晶區223可以包含低於垂直深度T1的濃度梯度，其中第一物質896、第二物質898和鍺原子897的混合物的峰值濃度位於磊晶源極/汲極結構292的頂表面215及/或接近磊晶源極/汲極結構292的頂表面215處，結晶區223的較深處(例如朝向遠離頂表面215的方向)具有鍺原子897和第一物質896的較低濃度(例如低於峰值濃度一個數量級)。在一範例中，結 晶區223是具有第二物質(例如硼)的逆行摻質分布的矽鍺。在第一物質是鎵/鍺而第二物質是硼的情況下，結晶區223可以包含鎵摻雜及/或硼摻雜的矽鍺，其中鍺濃度為約60原子百分比或更高，例如約82原子百分比。
此外，因為藉由奈秒熔融退火製程達到摻質的表面堆積輪廓，例如當第一區213中的初始鍺濃度在約40原子百分比至約60原子百分比的範圍時，磊晶源極/汲極結構292的頂部中的鍺濃度可以增加至65原子百分比，或甚至約80原子百分比。因此，即使磊晶源極/汲極結構292中的鍺濃度保持相同，奈秒熔融退火製程也可以藉由從磊晶源極/汲極結構292的下部(例如第二區217)將鍺原子移動至磊晶源極/汲極結構292的頂部，而使第一區213的鍺濃度增加。在第一區213中的初始鍺濃度越低，在第一區213中的熔點可以越高。這容許在不同製程中有更大的空間發生高溫製程，因此可以降低對裝置製造的總熱預算(thermal budget)的影響。
熔融退火製程可以利用任何合適的電磁能量來達到奈秒範圍的退火時間，例如光輻射源、電子束源或微波能量源。在一實施例中，熔融退火製程藉由使用雷射的光輻射源進行。在這種情況下，可以藉由來自能量源的雷射光束掃描磊晶源極/汲極結構292的露出表面上來進行雷射退火製程。在一些實施例中，可以將雷射光束施加到整個半導體基底270或部分的半導體基底270。在任何情況下，當半導體基底270相對於傳遞到目標區的能量(或反之亦然)被平移或掃描時，可以將雷射光束傳遞到目標區。舉例來說，雷射光束可以使第一裝置的半導體基底的第一部分(例如磊晶源極/汲極結構的露出表面)退火，然後可以移動半導體基底270及/或雷射光束，並且雷射光束可以使第二裝置的半導體基底的第二部分(例如磊晶源極/汲極結構的露出表面)退火。
能量源可以是任何類型的雷射，例如氣體雷射、準分子(excimer)雷射、固態雷射、光纖雷射、半導體雷射等。雷射光束可以具有恆 定的能量通量。在一些實施例中，雷射光束的波長可以在約200奈米至約20微米的範圍，例如約280奈米至約1200奈米，例如約300奈米至約1000奈米，並且雷射光束可以傳遞的能量密度能夠熔化露出的磊晶源極/汲極結構292或小於熔化露出的磊晶源極/汲極結構292所需的能量密度。在一些範例中，可以傳遞的能量密度在約0.01焦耳/平方公分(J/cm2)至約5J/cm2的範圍。雷射光束的停留(dwell)時間可以在約1奈秒至約1000奈秒的範圍，例如約10奈秒至約500奈秒，例如約20奈秒至約200奈秒。
在此討論的參數可以根據應用而改變。在一些實施例中，進行雷射退火製程，使得具有雷射光束入射在其上的每個部分可以瞬間升高至接近或高於被退火材料的熔點的溫度。因此，可以根據待退火材料的熔點改變退火溫度。在磊晶源極/汲極結構292由矽鍺形成的範例中，鍺濃度在約30原子百分比至約60原子百分比的範圍，退火溫度可以是約850℃或更高，例如在約920℃至約1250℃的範圍。此溫度可以熔化或近熔化(sub-melt)退火區。當退火區的材料被加熱到材料的攝氏熔化溫度的約80%或更高的溫度時，例如約90%，更具體而言，約97%，退火區可以變為近熔化。
在第14A圖繪示的實施例中，可以在熔融退火製程233(在第14A圖中標記為1404)之前進行快速熱退火(rapid thermal anneal，RTA)製程1402。在此實施例中，因為在磊晶源極/汲極結構292中佈植鎵或鍺，快速熱退火製程可以再結晶或修復非晶區219的晶格結構。然後，隨後的熔融退火製程233可以用前述的方法活化並使佈植的摻質和鍺向上移動至接近磊晶源極/汲極結構292的頂表面215的區域。結果，在磊晶源極/汲極結構292內得到逆行硼輪廓和表面堆積鍺輪廓。可以藉由使用燈(例如鹵素燈或閃光燈陣列)加熱第7圖的中間結構來進行快速熱退火製程。使用鹵素燈退火製程的示範實施例可以包含加熱第7圖的中間結構並將其保持在約300℃或更高的溫度，例如在約 400℃至約900℃的範圍。然後，鹵素燈的光照射在第7圖的中間結構的露出表面上約1秒至約600秒的範圍，例如約1秒至約180秒，以進一步將第7圖的中間結構的表面(例如磊晶源極/汲極結構292的頂表面215)加熱至約400℃至約800℃的溫度範圍，例如約550℃至約700℃。在一些實施例中，可以在熔融退火製程233之後進行快速熱退火製程。
在一些實施例中，可以進一步進行毫秒退火(millisecond annealing，MSA)製程以減少退火製程的副作用。毫秒退火製程可以利用雷射退火或閃光退火(flash anneal)製程達到毫秒範圍的退火時間。毫秒退火製程提供較低的熱預算，因此可用於進一步控制或調變摻質分布，藉此增強摻質活化。可以採用任何順序將毫秒退火添加至前述的退火製程中。在第14B圖繪示的實施例中，在熔融退火製程1406之後進行毫秒退火製程1408(例如熔融退火-毫秒退火)。在第14C圖繪示的實施例中，在毫秒退火製程1410之後進行熔融退火製程1412(例如毫秒退火-熔融退火)。在第14D圖繪示的另一實施例中，在快速熱退火製程1414和熔融退火製程1416之後進行毫秒退火製程1418(例如快速熱退火-熔融退火-毫秒退火)。在第14E圖繪示的又一實施例中，在熔融退火製程1420和快速熱退火製程1422之後進行毫秒退火製程1424(例如熔融退火-快速熱退火-毫秒退火)。如果需要，可以在快速熱退火製程1428和熔融退火製程1430之前進行毫秒退火製程1426(例如第14F圖繪示的毫秒退火-快速熱退火-熔融退火)。或者，可以在熔融退火製程1434和快速熱退火製程1436之前進行毫秒退火製程1432(例如第14G圖繪示的毫秒退火-熔融退火-快速熱退火)。用於進行毫秒退火製程的示範腔室是可從加利福尼亞州聖克拉拉市的應用材料公司(Applied Materials,Inc.of Santa Clara,California)獲得的動態表面退火(Dynamic surface anneal，Astra DSA®)腔室。可預期的是，可以使用閃光燈退火製程或任何先進製程，其使用合適的光輻射，在非常短的時間內(例如在 奈秒或毫秒時間尺度上)進行退火。
類似於熔融退火製程，可以藉由來自能量源的雷射光束掃描磊晶源極/汲極結構292的露出表面或閃爍整個晶圓來進行毫秒退火製程。在一些實施例中，可以將雷射光束施加到整個半導體基底270或部分的半導體基底270。在任何情況下，相對於傳遞到目標區的能量(或反之亦然)，當平移或掃描半導體基底270時，可以將雷射光束傳遞到目標區。同樣地，能量源可以是任何類型的雷射，例如氣體雷射、準分子雷射、固態雷射、光纖雷射、半導體雷射等。雷射光束或閃光燈的波長可以在約200奈米到約20微米的範圍，例如約300奈米至約1200奈米，例如約400奈米至約1000奈米。退火溫度可以在約500℃至約1200℃的範圍，例如約800℃至約1000℃。毫秒退火的停留時間可以在約0.01毫秒至約10毫秒的範圍，例如約0.1毫秒至約5毫秒，例如0.2毫秒至2毫秒。
在熔融退火製程(以及在一些情況下的快速熱退火及/或毫秒退火製程)之後，在磊晶源極/汲極結構292上形成矽化物層。形成矽化物層以進一步降低裝置的接觸電阻。在一些實施例中，可以藉由至少在磊晶源極/汲極結構292的露出表面上形成金屬(例如鈦或鉭)，並且退火使金屬與磊晶源極/汲極結構292的材料反應以形成矽化物層。
在一實施例中，如第8圖所示，在露出的磊晶源極/汲極結構292、第一層間介電質297和接觸蝕刻停止層296的表面上形成順形的金屬層210。金屬層210可以是單層或多層堆疊。在金屬層210為單層的情況下，金屬層210可以是或包含鈦、鉭或類似的材料。在金屬層210為多層堆疊(例如雙層)的情況下，第一層可以是或包含鈦、鉭或類似的材料，並且第二層可以是或包含氮化鈦、氧化鈦、氮化鉭、氧化鉭或類似的材料。第一層可以形成於第二層上，反之亦然。金屬層210的沉積可以藉由原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、化學 氣相沉積或任何合適的沉積技術。在使用雙層的一些情況下，可以藉由物理氣相沉積形成第一層，並且可以藉由原子層沉積形成第二層。在一些實施例中，金屬層210是鈦層。在另一實施例中，金屬層210是具有在鈦層上形成的氮化鈦層的膜層堆疊。
如第8圖所示，在金屬沉積之後，進行退火製程以使磊晶源極/汲極結構292的上部與金屬層210反應，藉此形成矽化物層214。加熱基底270使得在金屬層210與磊晶源極/汲極結構292接觸的任何地方都發生矽化反應。矽化反應可以發生在磊晶源極/汲極結構292和金屬層210之間的界面，以及在磊晶源極/汲極結構292和金屬層210之間的界面周圍及/或超出的區域。退火製程可以使佈植的摻質和鍺原子在整個矽化物層214中重新分布。在一些金屬層210為膜層堆疊(例如鈦/氮化鈦(Ti/TiN))的情況下，底層(例如鈦)可以與磊晶源極/汲極結構292反應並完全轉換成矽化物層214的一部分。矽化物層214的此部分可以與結晶區223重疊。第8圖的插圖891是放大的局部示意圖，其繪示在磊晶源極/汲極結構292和金屬層210之間的界面處形成的矽化物層214的範例。在金屬層210是鈦/氮化鈦層堆疊的範例中，矽化物層214可以是鈦矽化物(TiSiGe)。可以看出，矽化物層214可以包含先前被帶出並在靠近磊晶源極/汲極結構292的頂表面的區域堆積的第一物質896(例如鎵)、第二物質898(例如硼)和鍺原子897及/或被其環繞。
在一些實施例中，第一物質896、第二物質898和鍺原子897可以在矽化物區892中具有最大濃度。在一些實施例中，第一物質896、第二物質898和鍺原子897還可以沿著矽化物層214和結晶區223之間的界面813隨機分布。在一些範例中，第一和第二物質896、898和鍺原子897的濃度可以沿著磊晶源極/汲極結構292的厚度逐漸降低，其峰值濃度位於及/或接近磊晶源極/汲極結構292的頂表面215，並且較低濃度(例如低於峰值濃度至少一個數量級)更 深入至磊晶源極/汲極結構292。在進一步的範例中，第二物質(例如硼)可以在表面堆積之後具有逆行輪廓，在一定距離處(從頂表面測量)大於峰值濃度。逆行輪廓沿著磊晶源極/汲極結構292的厚度，從較低濃度增加到次峰值(sub-peak)濃度。以下參照第11和12圖更詳細地討論表面堆積和逆行輪廓。在完成矽化製程時，矽化物層214及/或磊晶源極/汲極結構292與金屬層210之間的界面可以具有最大濃度的鍺和最大濃度的佈植摻質(例如鎵和硼物質)，其可改善受到短通道效應(short channel effect，SCE)和汲極引發能障降低(drain-induced barrier lowering，DIBL)效應影響的裝置效能。
舉例來說，在矽化物形成期間使用的退火製程可以是快速熱退火(rapid thermal anneal，RTP)，其在約400℃至約650℃的溫度下進行，例如約500℃，持續時間為約5秒至約60秒的範圍。舉例來說，矽化物層214的厚度可以在約2奈米至約20奈米的範圍。在一些範例中，可以藉由選擇性蝕刻製程移除未反應的金屬層210，選擇性蝕刻製程攻擊未反應的金屬層210但不攻擊矽化物層214。選擇性蝕刻製程可以是任何合適的濕式蝕刻或乾式蝕刻製程。在一些範例中，未反應的金屬層210可用於形成黏著層及/或阻障層。
第9圖繪示在源極/汲極接觸開口232中形成到磊晶源極/汲極結構292的導電部件234。舉例來說，每個導電部件234可以包含形成於源極/汲極接觸開口232的露出表面中的順形黏著層、黏著層上的阻障層和阻障層上的導電材料。黏著層可以是或包含鈦、鉭、類似的材料或前述之組合，並且黏著層的沉積可以藉由原子層沉積、化學氣相沉積或其他沉積技術。阻障層可以是或包含氮化鈦、氧化鈦、氮化鉭、氧化鉭、類似的材料或前述之組合，並且阻障層的沉積可以藉由原子層沉積、化學氣相沉積或其他沉積技術。導電材料可以沉積於阻障層上並且填充源極/汲極接觸開口。導電材料可以是或包含鎢、鈷、銅、釕、鋁、金、銀、前述之合金、類似的材料或前述之組合，並且導電材料 的沉積可以藉由化學氣相沉積、原子層沉積、物理氣相沉積或其他沉積技術。在沉積導電材料之後，可以藉由使用平坦化製程(例如化學機械研磨)移除多餘的導電材料、阻障層和黏著層。因此，導電部件和第二層間介電質230的頂表面可以共平面。導電部件234可稱為接觸件、插塞等。
第10圖根據一些實施例繪示第9圖的磊晶源極/汲極結構292(沒有預非晶化佈植製程、摻質佈植和任何其他熱處理)的硼和鍺輪廓的曲線圖。此曲線圖：(1)以原子百分比(at.%)繪示鍺以及(2)以原子每立方公分(atoms per cubic centimeter)繪示硼的摻質濃度，作為磊晶源極/汲極結構292中的位置函數。在沒有預非晶化佈植製程、摻質佈植和任何其他熱處理的情況下實驗獲得第10圖繪示的曲線圖。為了說明的目的，磊晶源極/汲極結構292的摻質和本質(intrinsic)材料分別是硼和矽鍺。可以使用其他材料和摻質，例如前文討論的第二物質，並且可以具有相應的部件。
第一輪廓1112表示磊晶源極/汲極結構292中的鍺濃度。第二輪廓1114表示磊晶源極/汲極結構292中的硼濃度。第一輪廓1112繪示鍺在第一區213中的近表面峰值濃度為約53原子百分比，此濃度接下來在磊晶源極/汲極結構292的第一區213中大致上保持恆定。第一輪廓1112的濃度在第一區213與第二區217之間的界面處以第一速率降低至約30原子百分比，並且接下來第一輪廓1112的濃度以小於第一速率的第二速率通過第二區217的剩餘深度，降低至約24原子百分比。
類似地，第二輪廓1114繪示硼摻質在磊晶源極/汲極結構292的頂表面215處的表面濃度為約4.7×1020cm-3，此濃度接下來在第一區213中大致上保持恆定。第二輪廓1114的濃度在第一區213與第二區217之間的界面處降低至約3.3×1020cm-3，並且此濃度在第二區217中大致上保持恆定。
藉由進行如上所述的預非晶化佈植製程、摻質佈植和熔融退火製 程來實驗性地獲得第11和12圖。此曲線圖根據一些實施例繪示磊晶源極/汲極結構(例如第9圖的磊晶源極/汲極結構292)中的不同摻質輪廓。第11圖中的曲線圖以深度(例如垂直深度)為函數繪示每立方公分的硼原子濃度，舉例來說，從磊晶源極/汲極結構292的頂表面215進入磊晶源極/汲極結構292。為了說明的目的，在這些範例中，磊晶源極/汲極結構292的摻質和本質材料分別是硼和矽鍺。可以使用其他材料和摻質，例如前文討論的第二物質，並且可以具有相應的部件。
第一輪廓1212繪示在預非晶化佈植製程、摻質佈植製程和毫秒退火製程之後獲得的硼濃度輪廓。第一輪廓1212在磊晶源極/汲極結構292的頂表面215處具有約1.1×1022cm-3的峰值表面堆積濃度，然後濃度在第一區213中隨著深度增加而降低至約4.7×1020cm-3，並且此濃度在第一區213的剩餘部分大致上保持恆定。第一輪廓1212的摻質輪廓與第二區217的第二輪廓1114大致上相同。相較於第二輪廓1114，第一輪廓1212顯示如果進行預非晶化佈植和摻質佈植製程，表面摻質濃度較高。
第二輪廓1216繪示在預非晶化佈植製程、摻質佈植製程和使用能量密度為約1.584J/cm2的雷射光束的熔融退火製程之後獲得的硼濃度輪廓。第二輪廓1216在磊晶源極/汲極結構292的頂表面215處具有約2.62×1022cm-3的峰值表面堆積濃度。然後，第二輪廓1216的濃度隨著距離增加而從近表面峰值降低至約1×1021cm-3，然後濃度在第一區213中增加至約1.8×1021cm-3的次峰值濃度。然後，第二輪廓1216的濃度從在第一區213與第二區217之間的界面處/附近的次峰值濃度降低至約4.5×1020cm-3。然後，第二輪廓1216在第二區217中的濃度降低至約3.3×1020cm-3，並且此濃度在整個第二區217的剩餘深度大致上保持恆定。第二輪廓1216顯示如果進行熔融退火製程，可以在磊晶源極/汲極結構292同時獲得接近頂表面215的高表面濃度(表面堆積)輪廓和在表面堆積之後 的逆行輪廓。
第三輪廓1218繪示在預非晶化佈植製程、摻質佈植製程和使用能量密度為約1.716J/cm2的雷射光束的熔融退火製程之後獲得的硼濃度輪廓。類似於第二輪廓1216，第三輪廓1218在磊晶源極/汲極結構292的頂表面215處具有約2.63×1022cm-3的峰值表面濃度(表面堆積)。然後，第三輪廓1218的濃度隨著深度增加而從近表面峰值濃度降低至約6.4×1020cm-3，然後濃度在第一區213與第二區217之間的界面處/附近具有增加至約2.1×1021cm-3的次峰值濃度。然後，第三輪廓1218的濃度在第二區217降低至約3.3×1020cm-3，並且此濃度在第二區217的剩餘深度大致上保持恆定。第三輪廓1218顯示如果進行熔融退火製程，可以在磊晶源極/汲極結構292同時獲得在接近頂表面215處的高表面濃度(表面堆積)輪廓和表面堆積之後的逆行輪廓。
第12圖中的曲線圖以深度(例如垂直深度)為函數繪示鍺濃度的原子百分比(at.%)，舉例來說，從磊晶源極/汲極結構292的頂表面215進入磊晶源極/汲極結構292。第一輪廓1312繪示在預非晶化佈植製程、摻質佈植製程和毫秒退火製程之後獲得的鍺濃度輪廓。第一輪廓1312在磊晶源極/汲極結構292的頂表面215具有50原子百分比至53原子百分比的近表面峰值濃度，此濃度接下來在第一區213大致上在約53原子百分比保持恆定。第一輪廓1312的濃度在第一區213與第二區217之間的界面處以第一速率降低至約30原子百分比，並且第一輪廓1312的濃度接下來以小於第一速率的第二速率通過第二區217的剩餘深度，降低至約24原子百分比。第一輪廓1312顯示鍺輪廓將保持與第一輪廓1112幾乎相同，或者僅在預非晶化佈植、摻質佈植和毫秒退火製程中發生很小的表面擴散。
第二輪廓1316繪示在預非晶化佈植製程、摻質佈植製程和使用能量密度為約1.584J/cm2的雷射光束的熔融退火製程之後獲得的鍺濃度輪廓。第 二輪廓1316在磊晶源極/汲極結構292的頂表面215具有約82原子百分比的峰值表面濃度(堆積)。第二輪廓1316的峰值濃度比沒有進行熔融退火製程的表面濃度(例如第一輪廓1312)的峰值濃度高約1.5至1.8倍。然後，第二輪廓1316的濃度隨著深度增加而從近表面峰值濃度降低至約36原子百分比，然後在第一區213與第二區217之間的界面增加濃度，回到約53原子百分比的原始總體濃度。第二輪廓1316的濃度以第一速率從53原子百分比的總體濃度降低至約30原子百分比，並且接下來第二輪廓1316通過第二區217的剩餘深度以小於第一速率的第二速率降低至約24原子百分比。第二輪廓1316顯示如果進行熔融退火製程，可以在接近磊晶源極/汲極結構292的頂表面215處獲得高表面濃度(堆積)輪廓。
第三輪廓1318繪示在預非晶化佈植製程、摻質佈植製程和使用能量密度為約1.716J/cm2的雷射光束的熔融退火製程之後獲得的鍺濃度輪廓。類似於第二輪廓1316，第三輪廓1318在磊晶源極/汲極結構292的頂表面215處具有約79原子百分比的峰值表面濃度(堆積)。近表面峰值濃度約1.5倍高於未進行熔融退火製程的表面濃度(例如第一輪廓1312)。第三輪廓1318的濃度隨著深度增加而降低至第一區213與第二區217之間的界面處的約28原子百分比。然後，第三輪廓1318的濃度在第二區217中以較小的速率降低至約24原子百分比。同樣地，第三輪廓1318顯示如果進行熔融退火製程，可以在靠近磊晶源極/汲極結構292的頂表面215處獲得高表面濃度。
第11圖繪示的第二和第三輪廓1216、1218以及第12圖繪示的第二和第三輪廓1316、1318顯示可以使用熔融退火製程獲得高表面濃度(堆積)和硼的逆行輪廓以及鍺的高表面濃度(堆積)輪廓。此外，利用預非晶化佈植製程和熔融退火製程，硼和鍺都可以被向上帶並且在磊晶源極/汲極結構292的頂表面215處堆積，其可降低蕭特基(Schottky)能障高度，藉此降低磊晶源極/汲 極結構的接觸電阻，因此降低接觸件的接觸電阻。此外，相較於進行快速熱退火製程而不進行預非晶化佈植製程和毫秒退火製程的第一輪廓1212，預非晶化佈植製程和熔融退火製程還可以在磊晶源極/汲極結構292的塊體(以虛線圓圈顯示)中達到較高的摻質(例如硼)濃度。磊晶源極/汲極結構的塊體中較高的硼濃度可有助於降低磊晶源極/汲極結構與隨後形成的導電部件之間的接觸電阻。
雖然可以在不同的實施例中改變結構，但可以預期本揭露中的各種實施例可用於具有位於冠狀結構上的鰭片的鰭式場效電晶體。第13圖根據一些實施例繪示結構的一部分的剖面示意圖。第13圖的結構可被稱為「冠狀」結構，而例如第1圖的結構可被稱為「非冠狀」結構。如第13圖所示，隔離區278的下表面可以處於不同的水平。可以在形成鰭片274的圖案化半導體基底270期間獲得上述結構，例如藉由兩個或更多道圖案化和蝕刻製程。
可以在一或多個實施例達到不同優點。舉例來說，藉由使用在奈秒級進行的佈植製程和熔融退火(MLA)製程，可以在源極/汲極結構的頂表面處獲得佈植的摻質(例如硼)的高表面濃度和逆行輪廓以及來自源極/汲極結構的本質材料的鍺的高表面濃度，其可降低用於p型裝置的矽化物接觸件的接觸電阻。即使在高退火溫度(例如850℃或更高)下，奈秒熔融退火製程也容許活化摻質而不使摻質擴散出源極/汲極結構或使摻質的擴散降至最低，藉此防止短通道效應。此外，可以操縱源極/汲極結構中的鍺百分比和非晶度，以在磊晶源極/汲極結構中具有較低的熔點，其可以在暴露於奈秒熔融時能夠優先熔化源極/汲極結構。這種自選退火為後續製程中的高溫製程提供更大的空間，因此降低了對裝置製造的總熱預算的影響。
在一實施例中，提供一種用於半導體製程的方法。此方法包含在基底上的主動區中形成源極/汲極結構，此源極/汲極結構包含第一區，此第一 區包含鍺，將第一摻質佈植至源極/汲極結構的第一區中以在至少在源極/汲極結構的第一區中形成非晶區，將第二摻質佈植至包含第一摻質的非晶區，以及加熱源極/汲極結構以至少將非晶區液化並轉換成結晶區，此結晶區包含第一摻質和第二摻質。在一些實施例中，源極/汲極結構的加熱係藉由雷射退火製程進行，其使用具有約1奈秒至約1000奈秒的停留時間的雷射。在一些實施例中，此方法更包含在加熱源極/汲極結構之後，使結晶區經歷毫秒退火製程，其使用具有約0.01毫秒至約10毫秒的停留時間的雷射光束或閃光燈以及約500℃至約1200℃的退火溫度。在一些實施例中，此方法更包含在加熱源極/汲極結構之前，使源極/汲極結構經歷快速熱退火製程，其具有約1秒至約180秒的持續時間以及約400℃至約800℃的退火溫度。在一些實施例中，此方法更包含在使源極/汲極結構經歷快速熱退火製程之前，使源極/汲極結構經歷毫秒退火製程，其使用具有約0.01毫秒至約10毫秒的停留時間的雷射光束或閃光燈以及約500℃至約1200℃的退火溫度。在一些實施例中，此方法更包含在加熱源極/汲極結構之前，使源極/汲極結構經歷毫秒退火製程，其使用具有約0.01毫秒至約10毫秒的停留時間的雷射光束或閃光燈以及約500℃至約1200℃的退火溫度。在一些實施例中，此方法更包含在加熱源極/汲極結構之後，使源極/汲極結構經歷快速熱退火製程，其具有約1秒至約180秒的持續時間以及約400℃至約800℃的退火溫度。在一些實施例中，源極/汲極結構更包含第二區，此第二區包含鍺，在第一區中的鍺濃度大於在第二區中的鍺濃度。在一些實施例中，第一摻質包含鎵(Ga)、鍺、矽或前述之組合。在一些實施例中，第二摻質為p型摻質。
在另一實施例中，提供一種用於半導體製程的方法。此方法包含在基底上的主動區中形成源極/汲極結構，此源極/汲極結構包含具有第一鍺濃度的第一區和具有第二鍺濃度的第二區，第一鍺濃度大於第二鍺濃度，在主動區上方形成介電層，形成開口穿過介電層以露出源極/汲極結構的上表面的至少 一部分，將包含鎵或鍺的第一摻質佈植至露出的源極/汲極結構，在佈植第一摻質之後，將包含p型摻質的至少第二摻質佈植至包含第一摻質的露出的源極/汲極結構中，使包含第一摻質和至少第二摻質的佈植的源極/汲極結構經歷第一退火製程，此第一退火製程加熱佈植的源極/汲極結構，在露出的源極/汲極結構的上表面形成矽化物區，以及在開口中形成導電部件至源極/汲極結構的上表面。在一些實施例中，第一退火製程係雷射退火製程，其使用具有約1奈秒至約1000奈秒的停留時間的雷射。在一些實施例中，第一退火製程使第一摻質和至少第二摻質移至源極/汲極結構的上表面。在一些實施例中，至少第二摻質包含硼，且第一退火製程使佈植的源極/汲極結構形成：具有表面堆積輪廓的鍺濃度輪廓，其中峰值濃度接近源極/汲極結構的上表面，且濃度隨著進入源極/汲極結構的深度增加而從峰值濃度降低；以及具有表面堆積輪廓的硼濃度輪廓，其中峰值濃度接近源極/汲極結構的上表面。在一些實施例中，第一鍺濃度在大於或等於約25原子百分比的範圍且第二鍺濃度在小於或等於約25原子百分比的範圍。
在又一實施例中，提供一種結構。此結構包含位於基底上的主動區，此主動區包含源極/汲極結構，此源極/汲極結構具有矽化物層設置於其上，在主動區上方的介電層，以及穿過介電層至矽化物層的導電部件。源極/汲極結構包含第一區，第一區接近源極/汲極結構的頂表面並與矽化物層的至少一部分重疊，上述第一區包含p型摻質的第一濃度輪廓和鍺的第二濃度輪廓，以及第二區設置於第一區和基底之間，上述第二區具有鍺的第三濃度輪廓，上述第三濃度輪廓以遠離源極/汲極結構的頂表面的方向從位於第一區與第二區之間的界面上的第二濃度輪廓降低。第一濃度輪廓包含位於頂表面的第一表面濃度，第一濃度輪廓從第一表面濃度增加至第一峰值濃度，且第一濃度輪廓以遠離源極/汲極結構的頂表面的方向從第一峰值濃度降低。在一些實施例中，第二 濃度輪廓包含在頂表面上的第二表面濃度，第二表面濃度從第二表面濃度增加至第二峰值濃度，且第二濃度輪廓以遠離源極/汲極結構的頂表面的方向從第二峰值濃度降低。在一些實施例中，第二峰值濃度大於或等於約25原子百分比，且在接近第一區與第二區之間的界面的第二區中的鍺濃度小於或等於約25原子百分比。在一些實施例中，第一峰值濃度和第二峰值濃度在低於頂表面約6奈米的深度內。在一些實施例中，第一區更包含鎵摻質。
以上概述數個實施例之部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。
213‧‧‧第一區
214‧‧‧矽化物層
217‧‧‧第二區
220‧‧‧界面介電質
222‧‧‧閘極介電層
223‧‧‧結晶區
224‧‧‧順形層
226‧‧‧閘極填充導電材料
228a、228b‧‧‧取代閘極結構
230‧‧‧第二層間介電質
234‧‧‧導電部件
270‧‧‧基底
274‧‧‧鰭片
286‧‧‧閘極間隔物
292‧‧‧源極/汲極結構
296‧‧‧接觸蝕刻停止層
297‧‧‧第一層間介電質

Claims (9)

  1. 一種半導體結構的製造方法，包括：在一基底上的一主動區中形成一源極/汲極結構，該源極/汲極結構包含一第一區，該第一區包括鍺；將一第一摻質佈植至該源極/汲極結構的該第一區以至少在該源極/汲極結構的該第一區中形成一非晶區；將一第二摻質佈植至包含該第一摻質的該非晶區；以及加熱該源極/汲極結構以至少將該非晶區液化並轉換成一結晶區，該結晶區包含該第一摻質和該第二摻質。
  2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該源極/汲極結構的加熱係藉由雷射退火製程進行，其使用具有約1奈秒至約1000奈秒的停留時間的雷射。
  3. 如申請專利範圍第1或2項所述之半導體結構的製造方法，更包括：在加熱該源極/汲極結構之後，使該結晶區經歷毫秒退火製程，其使用具有約0.01毫秒至約10毫秒的停留時間的雷射光束或閃光燈以及約500℃至約1200℃的退火溫度。
  4. 如申請專利範圍第1或2項所述之半導體結構的製造方法，更包括：在加熱該源極/汲極結構之前，使該源極/汲極結構經歷快速熱退火製程，其具有約1秒至約180秒的持續時間以及約400℃至約800℃的退火溫度；以及在使該源極/汲極結構經歷該快速熱退火製程之前，使該源極/汲極結構經歷毫秒退火製程，其使用具有約0.01毫秒至約10毫秒的停留時間的雷射光束或閃光燈以及約500℃至約1200℃的退火溫度。
  5. 如申請專利範圍第1或2項所述之半導體結構的製造方法，更包括：在加熱該源極/汲極結構之前，使該源極/汲極結構經歷毫秒退火製程，其使用具有約0.01毫秒至約10毫秒的停留時間的雷射光束或閃光燈以及約500℃至約1200℃的退火溫度；以及在加熱該源極/汲極結構之後，使該源極/汲極結構經歷快速熱退火製程，其具有約1秒至約180秒的持續時間以及約400℃至約800℃的退火溫度。
  6. 一種半導體結構的製造方法，包括：在一基底上的一主動區中形成一源極/汲極結構，該源極/汲極結構包含具有一第一鍺濃度的一第一區以及具有一第二鍺濃度的一第二區，該第一鍺濃度大於該第二鍺濃度；在該主動區上方形成一介電層；形成一開口穿過該介電層以至少露出該源極/汲極結構的一上表面；將一第一摻質佈植至該露出的源極/汲極結構，該第一摻質包括鎵或鍺；在佈植該第一摻質之後，將至少一第二摻質佈植至包含該第一摻質的該露出的源極/汲極結構中，該第二摻質包括p型摻質；使包含該第一摻質和至少該第二摻質的該佈植的源極/汲極結構經歷一第一退火製程，該第一退火製程加熱該佈植的源極/汲極結構，其中該第一退火製程使該第一摻質和至少該第二摻質移至該源極/汲極結構的該上表面；在該露出的源極/汲極結構的該上表面形成一矽化物區；以及在該開口中形成一導電部件至該源極/汲極結構的該上表面。
  7. 如申請專利範圍第6項所述之半導體結構的製造方法，其中至少該第二摻質包括硼，且該第一退火製程使該佈植的源極/汲極結構形成：具有表面堆積輪廓的鍺濃度輪廓，其中一峰值濃度接近該源極/汲極結構的 該上表面，且濃度隨著進入該源極/汲極結構的深度增加而從該峰值濃度降低；以及具有表面堆積輪廓的硼濃度輪廓，其中一峰值濃度接近該源極/汲極結構的該上表面。
  8. 一種半導體結構，包括：一主動區，位於一基底上，該主動區包括一源極/汲極結構，該源極/汲極結構具有一矽化物層設置於其上，該源極/汲極結構包括：一第一區，接近該源極/汲極結構的一頂表面且與該矽化區的至少一部分重疊，該第一區包括p型摻質的一第一濃度輪廓和鍺的一第二濃度輪廓，其中該第一濃度輪廓包括位於該頂表面的一第一表面濃度，該第一濃度輪廓從該第一表面濃度增加至一第一峰值濃度，且該第一濃度輪廓以遠離該源極/汲極結構的該頂表面的一方向從該第一峰值濃度降低；一第二區，設置於該第一區和該基底之間，該第二區具有鍺的一第三濃度輪廓，該第三濃度輪廓以遠離該源極/汲極結構的該頂表面的該方向從位於該第一區與該第二區之間的界面上的該第二濃度輪廓降低；一介電層，位於該主動區上方；以及一導電部件，穿過該介電層至該矽化物層。
  9. 如申請專利範圍第8項所述之半導體結構，其中該第二濃度輪廓包括在該頂表面上的一第二表面濃度，該第二表面濃度從該第二表面濃度增加至一第二峰值濃度，且該第二濃度輪廓以遠離該源極/汲極結構的該頂表面的該方向從該第二峰值濃度降低。
TW108120026A 2018-06-27 2019-06-11 半導體結構及其製造方法 TWI698918B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/020,443 US10658510B2 (en) 2018-06-27 2018-06-27 Source/drain structure
US16/020,443 2018-06-27

Publications (2)

Publication Number Publication Date
TW202002012A TW202002012A (zh) 2020-01-01
TWI698918B true TWI698918B (zh) 2020-07-11

Family

ID=68989547

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108120026A TWI698918B (zh) 2018-06-27 2019-06-11 半導體結構及其製造方法

Country Status (3)

Country Link
US (4) US10658510B2 (zh)
CN (1) CN110648918B (zh)
TW (1) TWI698918B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11450571B2 (en) * 2018-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
US10763328B2 (en) * 2018-10-04 2020-09-01 Globalfoundries Inc. Epitaxial semiconductor material grown with enhanced local isotropy
US11735630B2 (en) * 2019-01-03 2023-08-22 Intel Corporation Integrated circuit structures with source or drain dopant diffusion blocking layers
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants
CN112151376B (zh) * 2019-06-28 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11133223B2 (en) * 2019-07-16 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selective epitaxy
US11935793B2 (en) * 2020-05-29 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual dopant source/drain regions and methods of forming same
US20210408275A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Source or drain structures with high surface germanium concentration
US20220051905A1 (en) * 2020-08-12 2022-02-17 Tokyo Electron Limited Formation of low-temperature and high-temperature in-situ doped source and drain epitaxy using selective heating for wrap-around contact and vertically stacked device architectures
US11646377B2 (en) * 2020-08-21 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
KR20220080543A (ko) * 2020-12-07 2022-06-14 삼성전자주식회사 반도체 장치
KR20220083437A (ko) 2020-12-11 2022-06-20 삼성전자주식회사 집적회로 소자
US20230087399A1 (en) * 2021-09-23 2023-03-23 Intel Corporation Low temperature, high germanium, high boron sige:b pepi with a silicon rich capping layer for ultra-low pmos contact resistivity and thermal stability
US20230197817A1 (en) * 2021-12-21 2023-06-22 Debaleena Nandi Low temperature, high germanium, high boron sige:b pepi with titanium silicide contacts for ultra-low pmos contact resistivity and thermal stability
CN116207035B (zh) * 2022-09-23 2024-02-23 北京超弦存储器研究院 存储器的形成方法及存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201347010A (zh) * 2012-05-11 2013-11-16 Taiwan Semiconductor Mfg 半導體元件及其製造方法
TW201428874A (zh) * 2007-11-08 2014-07-16 Applied Materials Inc 脈衝序列退火方法及其設備
TW201448053A (zh) * 2013-03-15 2014-12-16 Globalfoundries Us Inc 半導體設備製造中低的熱預算方案
US20170213889A1 (en) * 2016-01-22 2017-07-27 International Business Machines Corporation Low Resistance Source Drain Contact Formation
TW201738943A (zh) * 2016-02-03 2017-11-01 台灣積體電路製造股份有限公司 半導體結構及其製作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320236B1 (en) * 1999-10-06 2001-11-20 Advanced Micro Devices, Inc. Optimization of logic gates with criss-cross implants to form asymmetric channel regions
US7118980B2 (en) * 2004-10-25 2006-10-10 Texas Instruments Incorporated Solid phase epitaxy recrystallization by laser annealing
TWI300962B (en) * 2006-03-31 2008-09-11 United Microelectronics Corp Method of forming a mos transistor
US7812370B2 (en) * 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
US8236659B2 (en) * 2010-06-16 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain feature profile for improving device performance and method of manufacturing same
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8835936B2 (en) * 2012-11-15 2014-09-16 Globalfoundries Inc. Source and drain doping using doped raised source and drain regions
US9490345B2 (en) * 2014-01-17 2016-11-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9893189B2 (en) * 2016-07-13 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing contact resistance in semiconductor structures
US10304957B2 (en) * 2016-09-13 2019-05-28 Qualcomm Incorporated FinFET with reduced series total resistance
US10026840B2 (en) * 2016-10-13 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure of semiconductor device with source/drain structures
US10319722B2 (en) * 2017-03-22 2019-06-11 International Business Machines Corporation Contact formation in semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201428874A (zh) * 2007-11-08 2014-07-16 Applied Materials Inc 脈衝序列退火方法及其設備
TW201347010A (zh) * 2012-05-11 2013-11-16 Taiwan Semiconductor Mfg 半導體元件及其製造方法
TW201448053A (zh) * 2013-03-15 2014-12-16 Globalfoundries Us Inc 半導體設備製造中低的熱預算方案
US20170213889A1 (en) * 2016-01-22 2017-07-27 International Business Machines Corporation Low Resistance Source Drain Contact Formation
TW201738943A (zh) * 2016-02-03 2017-11-01 台灣積體電路製造股份有限公司 半導體結構及其製作方法

Also Published As

Publication number Publication date
TW202002012A (zh) 2020-01-01
US20230197852A1 (en) 2023-06-22
US10658510B2 (en) 2020-05-19
US11594636B2 (en) 2023-02-28
US20200006545A1 (en) 2020-01-02
US11955553B2 (en) 2024-04-09
US20200279944A1 (en) 2020-09-03
CN110648918A (zh) 2020-01-03
US11257952B2 (en) 2022-02-22
US20220173239A1 (en) 2022-06-02
CN110648918B (zh) 2022-12-02

Similar Documents

Publication Publication Date Title
TWI698918B (zh) 半導體結構及其製造方法
US10868178B2 (en) Field effect transistor contact with reduced contact resistance using implantation process
US11211455B2 (en) Formation of dislocations in source and drain regions of FinFET devices
US11855146B2 (en) Melt anneal source and drain regions
US10461190B2 (en) Method for reducing contact resistance in semiconductor structures
US11830947B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
TWI764292B (zh) 半導體元件及其製造方法
US11791410B2 (en) Semiconductor device and manufacturing method thereof