TWI695267B - 記憶體系統、記憶體模組及其操作方法 - Google Patents

記憶體系統、記憶體模組及其操作方法 Download PDF

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Abstract

一種記憶體系統可以包括：資料匯流排，適用於傳送資料；控制匯流排，適用於傳送包括CAL的指令和位址；第一記憶體元件和第二記憶體元件，第一記憶體元件和第二記憶體元件共同耦接至資料匯流排和控制匯流排；以及控制器，適用於透過資料匯流排和控制匯流排來控制第一記憶體元件和第二記憶體元件，其中，第一記憶體元件和第二記憶體元件具有不同值的CAL，以及其中，CAL值的差大於或等於tRCD。

Description

記憶體系統、記憶體模組及其操作方法
本申請案主張2015年4月14日提交的申請號為10-2015-0052427的韓國專利申請案的優先權，透過在此併入其全部參考內容。
本發明關於一種記憶體系統和記憶體模組。
在大部分情況下，單個控制器用於控制多個記憶體元件。
如圖1(a)中所示，當控制器100與記憶體元件110_0之間的控制匯流排CMD/ADDR_BUS0和資料匯流排DATA_BUS 0與控制器100與記憶體元件110_1之間的控制匯流排CMD/ADD_BUS1和資料匯流排DATA_BUS0分離時，控制器100能夠單獨地控制記憶體元件110_0和110_1。指令和位址透過控制匯流排來傳輸。例如，當記憶體元件110_0執行讀取操作時，記憶體元件110_1可以執行寫入操作。
如圖1(b)中所示，當控制匯流排CMD/ADDR_BUS和資料匯流排DATA_BUS由記憶體元件110_0和110_1共用時，設置用於傳輸用來區分記憶體元件110_0和110_1的訊號CS0和CS1的訊號線。為相應的記憶體元件110_0和110_1單獨地設置用於傳輸控制匯流排CMD/ADDR_BUS的訊號之中的訊號CS0和CS1的訊號線。在這種情況下，在記憶體元件110_0和110_1之間由訊號CS0和CS1選中的記憶體元件可以回應於透過控制匯流排 CMD/ADDR_BUS傳送來的指令來執行操作，並且透過資料匯流排DATA_BUS與控制器100交換訊號。訊號CS0和CS1是被傳輸至控制匯流排CMD/ADD_BUS的指令訊號，但是與透過控制匯流排CMD/ADDR_BUS傳輸的其他通用指令訊號不同，訊號CS0和CS1被獨立地分配至記憶體元件110_0和110_1。因此，在圖1中單獨地圖示了訊號CS0和CS1。
隨著耦接至控制器的記憶體元件的數量增大，所需要的訊號線的數量增大。這導致增大系統設計上的困難以及增大製造成本。
各種實施例是針對包括控制器的記憶體系統，該控制器能夠在減少控制器與記憶體元件之間的訊號線的數量時單獨地存取記憶體元件。
在實施例中，一種記憶體系統可以包括：資料匯流排，適用於傳送資料；控制匯流排，適用於傳送包括指令位址延遲(CAL)的指令和位址；第一記憶體元件和第二記憶體元件，共同地耦接至資料匯流排和控制匯流排；以及控制器，適用於透過資料匯流排和控制匯流排來控制第一記憶體元件和第二記憶體元件，其中，第一記憶體元件和第二記憶體元件具有不同值的CAL，以及其中，CAL值的差大於或等於RAS至CAS延遲時間(tRCD)。
CAL值的差小於列預充電時間(tRP)。
在實施例中，一種記憶體模組可以包括：第一資料匯流排，適用於傳送資料；控制匯流排，適用於傳送包括指令位址延遲(CAL)的指令和位址；多個第一揮發性記憶體元件，共同地耦接至第一資料匯流排和控制匯流排；一個或更多個非揮發性記憶體元件；以及控制器，適用於在觸發條件被滿足時，透過控制匯流排和第一資料匯流排來提供指令和位址以將多個第一揮發 性記憶體元件的資料儲存在非揮發性記憶體元件中，其中，當觸發條件被滿足時，控制器控制多個第一揮發性記憶體元件中的特定一個第一揮發性記憶體元件以具有第一值的CAL，並且控制多個第一揮發性記憶體元件中的其他第一揮發性記憶體元件以具有第二值的CAL。
當控制器存取多個第一揮發性記憶體元件中的特定一個第一揮發性記憶體元件時，指令和位址可以包括第一值的CAL。
記憶體模組還可以包括：第二資料匯流排，適用於傳送資料；以及多個第二揮發性記憶體元件，共同地耦接至第二資料匯流排和控制匯流排，其中，當觸發條件被滿足時，控制器還透過控制匯流排和第二資料匯流排來提供指令和位址以將多個第二揮發性記憶體元件的資料儲存在非揮發性記憶體元件中，以及其中，當觸發條件被滿足時，控制器控制多個第二揮發性記憶體元件中的特定一個第二揮發性記憶體元件以具有第一值的CAL，並且控制多個第二揮發性記憶體元件中的其他第二揮發性記憶體元件以具有第二值的CAL。
當控制器存取多個第二揮發性記憶體元件中的特定一個第二揮發性記憶體元件時，指令和位址可以包括第一值的CAL。
在實施例中，提供一種記憶體模組的操作方法，該記憶體模組包括第一揮發性記憶體組至第N揮發性記憶體組，第一揮發性記憶體組至第N揮發性記憶體組中的每個包括一個或更多個揮發性記憶體元件、一個或更多個非揮發性記憶體元件和控制器。該操作方法可以包括：在第一揮發性記憶體組至第N揮發性記憶體組與主機的記憶體控制器之間交換資料；當滿足觸發條件時，透過控制器控制第一揮發性記憶體組至第N揮發性記憶體組中的特定一個揮發性記憶體組以具有第一值的指令位址延遲(CAL)，並且控制第一揮發性記 憶體組至第N揮發性記憶體組中的其他揮發性記憶體組以具有第二值的CAL；以及當滿足觸發條件時，提供包括第一值的CAL的指令和位址以將第一揮發性記憶體組至第N揮發性記憶體組中的特定一個揮發性記憶體組的資料儲存在非揮發性記憶體元件中。
該操作方法還可以包括：當滿足恢復條件時，透過控制器控制第一揮發性記憶體組至第N揮發性記憶體組中的特定一個揮發性記憶體組以具有第三值的CAL，並且控制第一揮發性記憶體組至第N揮發性記憶體組中的其他揮發性記憶體組以具有第四值的CAL；以及當滿足恢復條件時，提供包括第三值的CAL的指令和位址以將非揮發性記憶體元件的資料恢復至第一揮發性記憶體組至第N揮發性記憶體組中的特定一個揮發性記憶體組中。
9‧‧‧主機的記憶體控制器
10‧‧‧緊急供電單元
100‧‧‧控制器
110_0‧‧‧記憶體元件
110_1‧‧‧記憶體元件
201‧‧‧時間點
202‧‧‧時間點
203‧‧‧時間點
301‧‧‧時間點
302‧‧‧時間點
303‧‧‧時間點
304‧‧‧時間點
305‧‧‧時間點
306‧‧‧時間點
400‧‧‧控制器
410_0‧‧‧記憶體元件
410_1‧‧‧記憶體元件
510‧‧‧操作步驟
511‧‧‧進入PDA模式
512‧‧‧將第一記憶體元件的CAL設置為0
513‧‧‧將第二記憶體元件的CAL設置為3
514‧‧‧結束PDA模式
520‧‧‧操作步驟
521‧‧‧透過在CAL=0時施加CMD/ADDR來存取第一記憶體元件
522‧‧‧透過在CAL=3時施加CMD/ADDR來存取第二記憶體元件
601‧‧‧時間點
602‧‧‧時間點
603‧‧‧時間點
604‧‧‧時間點
701‧‧‧時間點
702‧‧‧時間點
703‧‧‧時間點
704‧‧‧時間點
705‧‧‧時間點
706‧‧‧時間點
707‧‧‧時間點
708‧‧‧時間點
709‧‧‧時間點
710‧‧‧時間點
711‧‧‧時間點
712‧‧‧時間點
801‧‧‧時間點
802‧‧‧時間點
803‧‧‧時間點
804‧‧‧時間點
805‧‧‧時間點
806‧‧‧時間點
807‧‧‧時間點
808‧‧‧時間點
900‧‧‧記憶體模組
911‧‧‧揮發性記憶體元件(VM)
912‧‧‧揮發性記憶體元件(VM)
913‧‧‧揮發性記憶體元件(VM)
914‧‧‧揮發性記憶體元件(VM)
921‧‧‧揮發性記憶體元件(VM)
922‧‧‧揮發性記憶體元件(VM)
923‧‧‧揮發性記憶體元件(VM)
924‧‧‧揮發性記憶體元件(VM)
930‧‧‧非揮發性記憶體元件(NVM)
940‧‧‧控制器
950‧‧‧暫存器
960‧‧‧電源故障檢測器
1101‧‧‧多工器(MUX)
1102‧‧‧多工器(MUX)
1103‧‧‧多工器(MUX)
1104‧‧‧多工器(MUX)
1105‧‧‧多工器(MUX)
1106‧‧‧多工器(MUX)
1107‧‧‧多工器(MUX)
1108‧‧‧多工器(MUX)
ACT‧‧‧啟動指令
ACTIVE‧‧‧啟動
ADDR‧‧‧位址
AL‧‧‧附加延遲
AREF‧‧‧更新
CAL‧‧‧指令位址延遲
CAS‧‧‧行位址選通訊號
CK‧‧‧時脈
CMD/ADDR‧‧‧指令/位址
CMD‧‧‧指令
CS‧‧‧晶片選擇訊號
CWL‧‧‧CAS寫入延遲
DATA‧‧‧資料
DQ‧‧‧資料焊墊
EMG_VDD‧‧‧緊急電源
EMG_VSS‧‧‧緊急電源
HOST VDD‧‧‧主機電源
HOST VSS‧‧‧主機電源
MRS‧‧‧模式暫存器組
NOP‧‧‧非操作狀態
PCG‧‧‧預充電指令
PDA‧‧‧每個DARM可定址能力
PRECHARGE‧‧‧預充電
RAS‧‧‧列位址選通訊號
RD‧‧‧讀取指令
READ‧‧‧讀取
READ illegal‧‧‧非法讀取
REFRESH‧‧‧更新
S1010‧‧‧第一揮發性記憶體元件和第二揮發性記憶體元件與主機的記憶體控制器通訊
S1020‧‧‧觸發條件被滿足
S1030‧‧‧對第一揮發性記憶體元件和第二揮發性記憶體元件的控制從主機的記憶體控制器切換至控制器
S1041‧‧‧備份第一揮發性記憶體組的資料
S1042‧‧‧備份第二揮發性記憶體組的資料
S1043‧‧‧備份第三揮發性記憶體組的資料
S1044‧‧‧備份第四揮發性記憶體組的資料
S1050‧‧‧恢復條件被滿足
S1061‧‧‧恢復第一揮發性記憶體組的資料
S1062‧‧‧恢復第二揮發性記憶體組的資料
S1063‧‧‧恢復第三揮發性記憶體組的資料
S1064‧‧‧恢復第四揮發性記憶體組的資料
S1070‧‧‧對第一揮發性記憶體元件和第二揮發性記憶體元件的控制從控制器切換至主機的記憶體控制器
tCAL‧‧‧指令位址延遲時間
tMRD_PDA‧‧‧模式暫存器組指令週期時間
tRCD‧‧‧延遲時間
tRP‧‧‧列預充電時間
WL‧‧‧寫入延遲
WRITE‧‧‧寫入
WRITE illegal‧‧‧非法寫入
WT‧‧‧寫入指令
〔圖1〕係圖示在傳統記憶體系統中耦接在控制器與記憶體元件之間的匯流排的示意圖。
〔圖2〕係圖示在記憶體元件中的PDA模式期間根據MRS的操作時序圖。
〔圖3〕係圖示記憶體元件的指令位址延遲(CAL)的示意圖。
〔圖4〕係圖示根據本發明的實施例的記憶體系統的方塊圖。
〔圖5〕係圖示圖4的記憶體系統的操作流程示意圖。
〔圖6〕係圖示圖5的步驟512和步驟513的時序圖，〔圖7〕係圖示圖5的步驟521和步驟522的時序圖。
〔圖8〕係圖示記憶體元件之間的CAL差(dCAL)、RAS至CAS延遲時間 (tRCD)和列預充電時間(tRP)的示意圖。
〔圖9〕係圖示根據本發明的一個實施例的記憶體模組的方塊圖。
〔圖10〕係圖示圖9中圖示的記憶體模組的操作流程示意圖。
〔圖11〕係圖示根據本發明的另一個實施例的記憶體模組的方塊圖。
以下將參照圖式更詳細地描述各種實施例。然而，本發明可以用不同的形式實施並且不應當被解釋為局限於本文所闡述的實施例。更確切地說，提供這些實施例，使得本發明之揭露將是徹底和完整的，並且將本發明的範圍充分地傳達給本領域技術人員。在本發明中，相同的圖式符號在各個圖式和實施例中代表相同的部分。
在描述本發明的實施例之前，記憶體元件的每個DARM可定址能力(PDA，Per DRAM Addressability)模式和指令位址延遲(CAL)將描述如下。
圖2是圖示在記憶體元件中在PDA模式期間根據模式暫存器組(MRS)的操作時序圖。
在PDA模式期間，記憶體元件可以被致能以執行單獨的MRS操作。當PDA模式被設置時，所有MRS指令的有效性能夠根據第零資料焊墊DQ0的訊號位準來確定。當在從MRS指令被施加的時間點的寫入延遲WL(其為附加延遲(AL)與CAS寫入延遲(CWL)之和)之後第零資料焊墊DQ0的訊號位準是“0”時，被施加的MRS指令可以被確定為有效。當在從MRS指令被施加的時間點的寫入延遲WL之後第零資料焊墊DQ0的訊號位準是“1”時，被施加的MRS指令可以被確定為無效，然後被忽略。
參照圖2，在時間點201處，MRS指令MRS可以被施加至記憶體元件。在時間點202或時間點201之後的寫入延遲(WL=AL+CWL)處，第零資料焊墊DQ0的訊號位準可以在預定時段期間轉變為“0”。因此，在時間點201處施加的MRS指令MRS可以被確定為有效，並且可以在從時間點203的MRS指令週期時間tMRD_PDA期間執行記憶體元件的設置操作，該設置操作使用與MRS指令一起輸入的位址(未示出)。
當在時間點202處第零資料焊墊DQ0的訊號位準被持續保持為“1”時，在時間點201處施加的MRS指令MRS可以被確定為無效並且被忽略。即，可以不執行記憶體元件的設置操作。
圖3是圖示記憶體元件的CAL的示意圖。
CAL指示被傳輸至控制匯流排CMD/ADDR_BUS的控制訊號的晶片選擇訊號與其他控制訊號之間的時序差。當CAL被設置時，記憶體元件可以得到在致能晶片選擇訊號CS之後的CAL輸入的有效控制訊號。CAL的值可以由MRS來設置。
圖3圖示當CAL被設置為3個時脈週期時的。晶片選擇訊號CS可以在時間點301和305處被低致能。在從時間點301已經過去三個時脈的時間點302處，除了晶片選擇訊號CS以外，指令CMD和位址ADDR可以被施加至記憶體元件。然後，記憶體元件可以識別在時間點302處施加的指令CMD和位址ADDR是有效的。雖然在與時間點301相同的時間點處或在從時間點301已經過去一個或兩個時脈的時間點處指令CMD和位址ADDR被施加至記憶體元件，但是記憶體元件可以識別指令CMD和位址ADDR是無效的。
由於指令CMD和位址ADDR在時間點304和306處或在時間 點303和305之後的三個時脈的CAL處被施加，因此記憶體元件可以識別在時間點304和306處施加的指令CMD和位址ADDR是有效的。
圖4是圖示根據本發明的實施例的記憶體系統的方塊圖。
參照圖4，記憶體系統可以包括控制器400、第一記憶體元件410_0、第二記憶體元件410_2、控制匯流排CMD/ADDR_BUS和資料匯流排DATA_BUS。
透過控制匯流排CMD/ADDR_BUS，控制訊號可以從控制器400傳送至記憶體元件410_0和410_1。控制訊號可以包括指令CMD、位址ADDR和時脈CK。指令CMD可以包括多個訊號。例如，指令可以包括啟動指令ACT、列位址選通訊號RAS、行位址選通訊號CAS和晶片選擇訊號CS。雖然晶片選擇訊號CS被包括在指令CMD中，但是圖4單獨地圖示晶片選擇訊號CS以指示記憶體元件410_0和410_1共用同一晶片選擇訊號CS。位址ADDR可以包括多個訊號。例如，位址ADDR可以包括多位元記憶庫位址(multi-bit bank group address)、多位元記憶庫位址(multi-bit bank address)和多位元正常位址(multi-bit normal address)。為了記憶體元件的同步操作，時脈CK可以從控制器400傳輸至記憶體元件410_0和410_1。可以透過差分方法來傳輸包括主時脈CK_t和透過反相主時脈CK_t而得到的子時脈CK_c的時脈CK。
資料匯流排DATA_BUS可以在控制器400與記憶體元件410_0和410_1之間傳送多位元資料DATA0至DATA3。記憶體元件410_0和410_1中的每個可以包括耦接至資料匯流排DATA_BUS的資料訊號線DATA0至DATA3的資料焊墊DQ0至DQ3。記憶體元件410_0和410_1可以共用資料匯流排DATA_BUS，但是可以用不同的資料焊墊DQ0至DQ3來耦接至資料匯流 排DATA_BUS。例如，記憶體元件410_0和410_1的資料焊墊DQ0至DQ3之中的資料焊墊DQ0可以分別耦接至不同的資料訊號線DATA0和DATA1。特定資料焊墊DQ0可以用於設置用來識別控制匯流排CMD/ADDR_BUS的控制訊號的延遲。
控制器400可以透過控制匯流排CMD/ADDR_BUS來控制記憶體元件410_0和410_1，並且透過資料匯流排DATA_BUS與記憶體元件410_0和410_1交換資料。控制器400可以被包括在處理器(諸如，中央處理單元(CPU)、圖形處理單元(GPU)或應用處理器(AP))中，或者存在於記憶體模組(諸如，雙列直插式記憶體模組(DIMM))上。此外，控制器400可藉由各種類型存在。例如，控制器400可以存在於包括記憶體元件的系統(例如，計算設備或行動電話)中的單獨的晶片上。控制器400可以設置具有不同值的延遲，在該延遲處記憶體元件410_0和410_1識別控制匯流排CMD/ADDR_BUS上的訊號。然後，控制器400可以使用延遲來存取記憶體元件410_0和410_1之間的期望的記憶體元件。上述操作方式將參照圖5至圖7來詳細說明。
第一記憶體元件410_0和第二記憶體元件410_1可以共用控制匯流排CMD/ADDR_BUS和資料匯流排DATA_BUS。第一記憶體元件410_0和第二記憶體元件410_1也可以共用用於晶片選擇訊號CS的訊號線。第一記憶體元件410_0和第二記憶體元件410_1可以具有不同的延遲以控制透過控制匯流排CMD/ADDR_BUS傳輸的訊號。延遲可以指示控制匯流排CMD/ADDR_BUS的訊號的晶片選擇訊號CS與其他訊號CMD和ADDR之間的時序差。由於對控制匯流排CMD/ADDR_BUS設置不同的延遲，因此能夠透過控制器400獨立地存取第一記憶體元件410_0和第二記憶體元件410_1。上述操作方式將參照圖5 至圖7來詳細說明。
如圖4中所示，當控制器400能夠單獨地存取第一記憶體元件410_0和第二記憶體元件410_1時，用於第一記憶體元件410_0和第二記憶體元件410_1中的每個的單獨的訊號傳輸訊號線可以不被分配至第一記憶體元件410_0和第二記憶體元件410_1。在下文中，將說明上述操作方式。
圖5是圖示參照圖4描述的記憶體系統的操作的流程示意圖。
參照圖5，記憶體系統的操作可以包括操作步驟510和操作步驟520，在操作步驟510中，控制器400不同地設置用於透過第一記憶體元件410_0和第二記憶體元件410_1的控制匯流排CMD/ADDR_BUS傳輸的控制訊號的延遲，在操作步驟520中，控制器400單獨地存取第一記憶體元件410_0和第二記憶體元件410_1。操作步驟510可以包括步驟511至步驟514，並且操作步驟520可以包括步驟521和步驟522。
在步驟511處，控制器400可以透過施加與MRS相對應的指令CMD以及透過施加與進入PDA模式相對應的位址ADDR來控制第一記憶體元件410_0和第二記憶體元件410_1進入PDA模式。
在步驟512處，控制器400可藉由例如透過施加與MRS相對應的指令CMD、透過施加與被設置為“0”的CAL相對應的位址ADDR以及透過施加與第一記憶體元件410_0的第零資料焊墊DQ0相對應的第零資料訊號線DATA0的訊號來將對應於第一記憶體元件410_0的控制匯流排CMD/ADDR_BUS的指令位址延遲(CAL)設置為“0”。在指令CMD被施加的時間點之後的寫入延遲(WL=AL+CWL)，第零資料訊號線DATA0的訊號可以具有位準“0”。參照圖6，可以在時間點601處設置用於將CAL設置為“0”位準 的指令/位址CMD/ADDR，並且在從時間點601已經過去之寫入延遲WL的時間點602處的資料訊號線DATA0可以具有位準“0”。由於資料訊號線DATA1在時間點602處具有位準“1”，因此第二記憶體元件410_1可以忽略在時間點601處施加的指令。
在步驟513處，可以透過施加與MRS相對應的指令CMD、透過施加與被設置為“3”的CAL相對應的位址ADDR以及透過施加與第二記憶體元件410_1的第零資料焊墊DQ0相對應的第一資料訊號線DATA1的訊號來將與第二記憶體元件410_0的控制匯流排CMD/ADDR_BUS相對應的延遲(即，CAL)設置為“3”。在指令CMD被施加的時間點之後的寫入延遲(WL=AL+CWL)，第一資料訊號線DATA1的訊號可以具有位準“0”。參照圖6，可以在時間點603處設置用於將CAL設置為位準“3”的指令/位址CMD/ADDR，並且在從時間點603已經過去之寫入延遲WL的時間點604處的資料訊號線DATA1可以具有位準“0”。由於資料訊號線DATA0在時間點604處具有位準“1”，因此第一記憶體元件410_1可以忽略在時間點603處施加的指令。當記憶體元件410_0和410_1的延遲設置完成時，在步驟514處之PDA模式可以結束。
由於第一記憶體元件410_0和第二記憶體元件410_1的CAL被不同地設置，因此在步驟521處，控制器400可以透過在致能晶片選擇訊號CS時施加指令/位址CMD/ADDR來存取第一記憶體元件410_0，以及在步驟522處，透過在從致能晶片選擇訊號CS的三個時脈之後施加指令/位址CMD/ADDR來存取第二記憶體元件410_1。
圖7係為參照圖5描述的步驟521和步驟522的時序圖。參照圖7，第一記憶體元件410_0可以接收在與晶片選擇訊號CS的致能時間點相同 的時間點701、703、705、707、709和711處施加的指令，並且可以開始操作。此外，第二記憶體元件410_1可以接收在晶片選擇訊號CS的致能時間點之後三個時脈的時間點702、704、706、708、710和712處施加的指令，並且可以開始操作。在圖7中，NOP表示其中沒有操作指令被下達的非操作狀態。在時間點701、702、703、704、707、708、709和710處，控制器400可以存取第一記憶體元件410_0和第二記憶體元件410_1中的一個。然而，在時間點705、706、711和712處，控制器400可以透過在致能晶片選擇訊號CS時施加有效指令CMD以及在致能晶片選擇訊號CS之後的三個時脈處施加有效指令CMD來存取第一記憶體元件410_0和第二記憶體元件410_1二者。在圖7中，AREF表示下達更新REFRESH指令。
根據實施例，記憶體元件410_0和410_1可以共用控制匯流排CMD/ADDR_BUS和資料匯流排DAT_BUS，但是具有用於控制匯流排CMD/ADDR_BUS的不同的延遲。此外，控制器400可以透過改變被施加至控制匯流排CMD/ADDR_BUS的訊號的延遲來存取記憶體元件410_0和410_1中的一個。因此，不需要添加任何更多的訊號線以單獨地控制記憶體元件410_0和410_1。
在上述實施例中，已經描述了控制器400控制記憶體元件410_0和410_1以具有用於控制匯流排CMD/ADDR_BUS的不同的延遲，但這只是示例。記憶體元件410_0和410_1可以被編程以永久地具有不同的延遲。例如，當記憶體元件410_0和410_1被製造時，可以設置用於控制匯流排CMD/ADDR_BUS的延遲。可替代地，在記憶體元件410_0和410_1被製造之後，可以透過保險絲電路來永久地設置記憶體元件410_0和410_1的用於控制 匯流排CMD/ADDR_BUS的延遲。
記憶體元件410_0和410_1之間的CAL差可以大於或等於RAS至CAS延遲時間(tRCD)。此外，記憶體元件410_0和410_1之間的CAL差可以小於列預充電時間(tRP)。即，可以建立以下關係：CAL差(dCAL)
Figure 104127649-A0202-12-0012-12
tRCD且dCAL<tRP。圖8是圖示第一記憶體元件410_0與第二記憶體元件410_1之間的CAL差(dCAL)、RAS至CAS延遲時間(tRCD)和列預充電時間(tRP)的示意圖。在圖8中，假設記憶體元件410_0的CAL差(dCAL)被設置為0，記憶體元件410_1的CAL被設置為3，CAL差(dCAL)被設置為3，RAS至CAS延遲時間(tRCD)被設置為3，以及列預充電時間(tRP)被設置為4。
參照圖8，在時間點801處，晶片選擇訊號CS可以被致能，並且啟動指令ACT可以透過指令/位址CMD/ADDR來傳送。然後，在時間點801。處，記憶體元件410_0可以回應於啟動指令ACT來執行啟動操作。
在時間點802處，晶片選擇訊號CS可以被致能，並且讀取指令RD可以透過指令/位址CMD/ADDR來傳送。然後，在時間點802處，記憶體元件410_0可以回應於讀取指令RD來執行讀取操作。此外，在時間點802(其是晶片選擇訊號CS的致能時間點801之後的三個時脈)處，記憶體元件410_1可以識別指令/位址CMD/ADDR的讀取指令RD。然而，由於記憶體元件410_1從未執行過啟動操作，因此記憶體元件410_1可以將透過指令/位址CMD/ADDR下達的讀取指令RD無效化，而不執行讀取操作。當CAL差(dCAL)小於列預充電時間tRP時，可能發生故障。例如，記憶體元件410_1可以識別為記憶體元件410_0下達的啟動指令ACT。然而，當CAL差(dCAL)大於或等於RAS至CAS延遲時間tRCD時，可以防止這種故障。此外，在時間點803(其是晶 片選擇訊號CS的致能時間點802之後的三個時脈)處，記憶體元件410_1可以識別指令/位址CMD/ADDR的讀取指令RD。然而，由於記憶體元件410_1從未執行過啟動操作，因此記憶體元件410_1可以將透過指令/位址CMD/ADDR下達的讀取指令無效化，而不執行讀取操作。
在時間點804處，晶片選擇訊號CS可以被致能，並且預充電指令PCG可以透過指令/位址CMD/ADDR來下達。然後，在時間點804處，記憶體元件410_0可以回應於預充電指令PCG來執行預充電操作。此外，在時間點805(其是晶片選擇訊號CS的致能時間點804之後的三個時脈)處，記憶體元件410_1可以識別指令/位址CMD/ADDR的預充電指令PCG，並且執行預充電操作。預充電操作可以被執行而不管先前啟動操作是否被執行。因此，記憶體元件410_1也能夠執行預充電操作。
在時間點806處，晶片選擇訊號CS可以被致能，並且啟動指令ACT可以透過指令/位址CMD/ADDR來下達。然後，在時間點806處，記憶體元件410_0可以回應於啟動指令ACT來執行啟動操作。當CAL差(dCAL)被，設置為大於tRP時，可能發生故障。例如，記憶體元件410_1可以從時間點806回應於透過指令/位址CMD/ADDR下達的啟動指令ACT來執行啟動操作。然而，由於CAL差(dCAL)小於列預充電時間tRP，因此可以防止這種故障。
在時間點807處，晶片選擇訊號CS可以被致能，並且寫入指令WT可以透過指令/位址CMD/ADDR來下達。然後，在時間點807處，記憶體元件410_0可以回應於寫入指令WT來執行寫入操作。此外，在時間點807(其是晶片選擇訊號CS的致能時間點806之後的三個時脈)處，記憶體元件410_1可以識別指令/位址CMD/ADDR的寫入指令WT。然而，由於記憶體元件410_1 從未執行過啟動操作，因此記憶體元件410_1可以將透過指令/位址CMD/ADDR下達的寫入指令WT視為非法的而無效化，而不執行讀取操作。此外，在時間點808(其是晶片選擇訊號CS的致能時間點807之後的三個時脈)處，記憶體元件410_1可以識別指令/位址CMD/ADDR的寫入指令WT。然而，記憶體元件410_1可以將透過指令/位址CMD/ADDR下達的寫入指令WT無效化，而不執行讀取操作。
如參照圖8所述，記憶體元件410_0和410_1的CAL可以被設置為滿足dCAL
Figure 104127649-A0202-12-0014-13
tRCD且dCAL<tRP的關係，這使防止記憶體元件410_0和410_1的故障成為可能。
圖9是圖示根據本發明的實施例的記憶體模組900的方塊圖。圖9圖示其中用於透過不同地設置記憶體元件(其共用資料匯流排和控制匯流排)的CAL來單獨地存取該記憶體元件的方案被施加至記憶體模組900的示例。除了記憶體模組900之外，圖9還圖示記憶體控制器9和緊急供電單元10。記憶體模組900可以包括NVDIMM(非揮發性雙列直插式記憶體模組)。當主機的電源不穩定時，NVDIMM可以備份揮發性記憶體元件的資料，從而在電源故障期間防止資料遺失。
參照圖9，記憶體模組900可以包括多個第一揮發性記憶體元件911至914、多個第二揮發性記憶體元件921至924、非揮發性記憶體元件930、控制器940、暫存器950、電源故障檢測器960、第一資料匯流排DATA_BUS1、第二資料匯流排DATA_BUS2、控制匯流排CMD/ADDR_BUS、多個第三資料匯流排DATA_BUS3_1至DATA_BUS3_4以及多個第四資料匯流排DATA_BUS4_1至DATA_BUS4_4。
當主機電源HOST_VDD和HOST_VSS正常時，暫存器950可以緩衝透過主機控制匯流排HOST_CMD/ADDR_BUS從主機的記憶體控制器9提供的指令、位址和時脈，並且透過控制匯流排CMD/ADDR_BUS來將緩衝的指令、位址和時脈提供給第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924。當主機電源HOST_ADD和HOST_VSS正常時，第一揮發性記憶體元件911至914可以透過第三資料匯流排DATA_BUS3_1至DATA_BUS3_4之中的對應的第三資料匯流排來與主機的記憶體控制器9交換資料，並且第二揮發性記憶體元件921至924可以透過第四資料匯流排DATA_BUS4_1至DATA_BUS4_4之中的對應的第四資料匯流排來與主機的記憶體控制器9交換資料。即，當主機電源HOST_VDD和HOST_VSS正常時，第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924可以透過第三資料匯流排DATA_BUS3_1至DATA_BUS3_4和第四資料匯流排DATA_BUS4_1至DATA_BUS4_4之中的對應的資料匯流排來與主機的記憶體控制器9通訊。
當檢測到主機電源HOST_VDD和HOST_VSS的故障或者檢測到形成主機電源HOST_VDD和HOST_VSS的電壓的位準不穩定時，電源故障檢測器960可以切斷主機電源HOST_VDD和HOST_VSS的供應，並且使用緊急供電單元10的緊急電源EMG_VDD和MEG_VSS來操作記憶體模組900。緊急供電單元10可以用具有大電容的電容器(例如，超級電容)來實施。在將第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的資料備份在非揮發性記憶體元件930中時，緊急供電單元10可以供應緊急電源EMG_VDD和EMG_VSS。圖9示例性地圖示了緊急供電單元10被設置在記憶 體模組900的外部。然而，緊急供電單元10可以被設置在記憶體模組900中。當檢測到主機電源HOST_VDD和HOST_VSS的故障時，電源故障檢測器960可以將該故障通知控制器940。
當從電壓故障檢測器960通知了主機電源HOST_VDD和HOST_VSS的故障時，對第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的控制可以從主機的記憶體控制器9切換至控制器940。暫存器950可以緩衝從控制器940(代替主機的記憶體控制器9)提供的指令、位址和時脈，並且可以透過控制匯流排CMD/ADDR_BUS來將緩衝的指令、位址和時脈提供至第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924。第一揮發性記憶體元件911至914可以透過第一資料匯流排DATA_BUS1與控制器940交換資料，而第二揮發性記憶體元件921至924可以透過第二資料匯流排DATA_BUS2與控制器940交換資料。控制器940可以透過控制匯流排CMD/ADDR_BUS、第一資料匯流排DATA_BUS1和第二資料匯流排DATA_BUS2來讀取第一揮發性記憶體元件9211至924和第二揮發性記憶體元件921至924的資料，並且將讀取資料備份在非揮發性記憶體元件930中。
當主機電源HOST_ADD和HOST_VSS的故障發生時備份在非揮發性記憶體元件930中的第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的資料可以在主機電源HOST_VDD和HOST_VSS恢復之後被傳輸至第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924。這種恢復操作可以根據控制器940的控制來執行。在恢復操作完成之後，對第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的控制可以從控制器940切換至主機的記憶體控制器9。
在控制器940與第一揮發性記憶體元件911至914之間僅設置控制匯流排CMD/ADDR_BUS和第一資料匯流排DATA_BUS1。即，第一揮發性記憶體元件911至914可以共用用於與控制器940通訊的同一控制匯流排和資料匯流排。類似地，在控制器940與第二揮發性記憶體元件921至924之間僅設置控制匯流排CMD/ADDR_BUS和第二資料匯流排DATA_BUS2。即，第二揮發性記憶體元件921至924可以共用用於與控制器940通訊的同一控制匯流排和資料匯流排。然而，控制器940能夠獨立地存取第一揮發性記憶體元件911至914，並且獨立地存取第二揮發性記憶體元件921至924。上述操作方式將參照圖10來詳細說明。
第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924可以包括DRAM或不同類型的揮發性記憶體元件。非揮發性記憶體元件930可以包括NAND快閃記憶體(NAND FLASH)。然而，非揮發性記憶體元件930不局限於此，可以包括所有類型的非揮發性記憶體元件，例如，NOR快閃記憶體(NOR FLASH)、電阻式RAM(RRAM)、相變RAM(PRAM)、磁性RAM(MRAM)或自旋力矩傳輸MRAM(STT-MARM)。
圖9中圖示的記憶體模組900之內的元件可以彼此集成或彼此分離。例如，控制器940、暫存器950和電源故障檢測器960可以被實施為單個晶片或被實施為多個晶片。包括在記憶體模組900中的第一揮發性記憶體元件911至914、第二揮發性記憶體元件921至924和非揮發性記憶體元件930的數量可以改變。
圖10是圖示參照圖9描述的記憶體模組900的操作流程示意圖。
參照圖10，在步驟S1010處，第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924可以與主機的記憶體控制器9通訊。由於第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924共用同一控制匯流排CMD/ADDR_BUS，因此第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924可以執行相同的操作。然而，由於為相應的揮發性記憶體元件911至914和921至924設置了單獨的資料匯流排DATA_BUS3_1至DATA_BUS3_4和DATA_BUS4_1至DATA_BUS4_4，因此主機的記憶體控制器9能夠與揮發性記憶體元件911至914和921至924中的每個交換不同的資料。
在步驟S1020處，觸發條件可以被滿足。觸發條件可以指示用於將第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的資料備份在非揮發性記憶體元件930中的條件。例如，當檢測到主機電源HOST_VDD和HOST_VSS的故障時，故障檢測可以滿足觸發條件。可替代地，當透過主機的記憶體控制器9的指令來執行備份操作時，主機的記憶體控制器9的備份操作指令可以滿足觸發條件。
在步驟S1030處，對第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的控制可以從主機的記憶體控制器9切換至控制器940。此外，由記憶體模組900使用的電源可以從主機電源HOST_VDD和HOST_VSS切換至由緊急供電單元10供應的緊急電源EMG_VDD和EMG_VSS。此外，根據控制器940的控制，由第一揮發性記憶體元件911至914使用的資料匯流排可以從第三資料匯流排DATA_BUS3_1至DATA_BUS3_4切換至第一資料匯流排DATA_BUS1，並且由第二揮發性記憶體元件921至924使用的資料 匯流排可以從第四資料匯流排DATA_BUS4_1至DATA_BUS4_4切換至第二資料匯流排DATA_BUS2。第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924中的每個可以包括八個資料焊墊DQ0至DQ7。在資料焊墊DQ0至DQ7之中，四個資料焊墊DQ0至DQ3可以耦接至第一資料匯流排DATA_BUS1和第二資料匯流排DATA_BUS2，而其他四個資料焊墊DQ4至DQ7可以耦接至第三資料匯流排DATA_BUS3_1至DATA_BUS3_4和第四資料匯流排DATA_BUS4_1至DATA_BUS4_4。由第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924使用的資料匯流排可以回應於控制器940的指令而改變。第一揮發性記憶體元件911至914的第零資料焊墊DQ0可以耦接至第一資料匯流排DATA_BUS1的不同的資料訊號線，並且第二揮發性記憶體元件921至924的第零資料焊墊DQ0可以耦接至第二資料匯流排DATA_BUS2的不同的資料訊號線。透過該配置，第一揮發性記憶體元件911至914可以獨立地進入PDA模式，並且第二揮發性記憶體元件921至924可以獨立地進入PDA模式。
在步驟S1041處，第一揮發性記憶體元件911和第二揮發性記憶體元件921(以下被稱為第一揮發性記憶體組)的資料可以被備份在非揮發性記憶體元件930中。該步驟S1041可以被執行如下。首先，第一揮發性記憶體組911和921的CAL可以被設置為第一值(例如，“0”)，而其他揮發性記憶體元件912至914和922至924的CAL可以被設置為與第一值不同的第二值(例如，“3”)。然後，控制器940可以使用第一值的CAL從第一揮發性記憶體組911和921讀取資料，並且將讀取資料儲存在非揮發性記憶體元件930中。
在步驟S1042處，第一揮發性記憶體元件912和第二揮發性記 憶體元件922(以下被稱為第二揮發性記憶體組)的資料可以被備份在非揮發性記憶體元件930中。該步驟S1042可以被執行如下。首先，第二揮發性記憶體組912和922的CAL可以被設置為第一值(例如，“0”)，而其他揮發性記憶體元件911、913和914以及921、923和924的CAL可以被設置為第二值(例如，“3”)。然後，控制器940可以使用第一值的CAL從第二揮發性記憶體組912和922讀取資料，並且將讀取資料儲存在非揮發性記憶體元件930中。
在步驟S1043處，第一揮發性記憶體元件913和第二揮發性記憶體元件923(以下被稱為第三揮發性記憶體組)的資料可以被備份在非揮發性記憶體元件930中。該步驟S1043可以被執行如下。首先，第三揮發性記憶體組913和923的CAL可以被設置為第一值(例如，“0”)，而其他揮發性記憶體元件911、912和914以及921、922和924的CAL可以被設置為第二值(例如，“3”)。然後，控制器940可以使用第一值的CAL從第三揮發性記憶體組913和923讀取資料，並且將讀取資料儲存在非揮發性記憶體元件930中。
在步驟S1044處，第一揮發性記憶體元件914和第二揮發性記憶體元件924(以下被稱為第四揮發性記憶體組)的資料可以被備份在非揮發性記憶體元件930中。該步驟S1044可以被執行如下。首先，第四揮發性記憶體組914和924的CAL可以被設置為第一值(例如，“0”)，而其他揮發性記憶體元件911至913和921至923的CAL可以被設置為第二值(例如，“3”)。然後，控制器940可以使用第一值的CAL從第四揮發性記憶體組914和924讀取資料，並且將讀取資料儲存在非揮發性記憶體元件930中。透過步驟S1044可以完成備份操作。
可以參照圖4至圖7來理解本發明之操作方法，在該操作方法 中，於步驟S1041至步驟S1044處，控制器940以各種方式來設置第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的CAL並且僅存取具有特定CAL的第一揮發性記憶體元件和第二揮發性記憶體元件。此外，如參照圖9所述，CAL的第一值與第二值之間的CAL差(dCAL)可以被設置為滿足dCAL
Figure 104127649-A0202-12-0021-17
tRCD且dCAL<tRP的關係。
在備份操作完成之後，在步驟S1050處，恢復條件可以被滿足。恢復條件可以指示用於將備份在非揮發性記憶體元件930中的資料恢復至第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的條件。例如，當主機電源HOST_VDD和HOST_VSS被恢復正常時，其可以滿足恢復條件。可替代地，當恢復操作回應於主機的記憶體控制器9的指令來執行時，主機的記憶體控制器9的恢復操作指令可以滿足恢復條件。由於主機電源HOST_VDD和HOST_VSS被恢復正常，因此可以使用主機電源HOST_VDD和HOST_VSS來執行以下恢復操作。
在步驟S1061處，可以恢復第一揮發性記憶體組911和921的資料。該步驟S1061可以被執行如下。首先，第一揮發性記憶體組911和921的CAL可以被設置為第三值(例如，“0”)，而其他揮發性記憶體元件912至914和922至924的CAL可以被設置為與第三值不同的第四值(例如，“3”)。然後，控制器940可以從非揮發性記憶體元件930讀取資料，並且將讀取資料寫入至第一揮發性記憶體組911和921。
在步驟S1062處，可以恢復第二揮發性記憶體組912和922的資料。該步驟S1062可以被執行如下。首先，第二揮發性記憶體組912和922的CAL可以被設置為第三值，而其他揮發性記憶體元件911、913和914以及 921、923和924的CAL可以被設置為第四值。然後，控制器940可以從非揮發性記憶體元件930讀取資料，並且將讀取資料寫入至第二揮發性記憶體組912和922。
在步驟S1063處，可以恢復第三揮發性記憶體組913和923的資料。該步驟S1063可以被執行如下。首先，第三揮發性記憶體組913和923的CAL可以被設置為第三值，而其他揮發性記憶體元件911、912和914以及921、922和924的CAL可以被設置為第四值。然後，控制器940可以從非揮發性記憶體元件930讀取資料，並且將讀取資料寫入至第三揮發性記憶體組913和923。
在步驟S1064處，可以恢復第四揮發性記憶體組914和924的資料。該步驟S1064可以被執行如下。首先，第四揮發性記憶體組914和924的CAL可以被設置為第三值，而其他揮發性記憶體元件911至913和921至923的CAL可以被設置為第四值。然後，控制器940可以從非揮發性記憶體元件930讀取資料，並且將讀取資料寫入至第四揮發性記憶體組914和924。透過步驟S1064可以完成恢復操作。
在恢復操作完成之後，在步驟S1070處，對第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924的控制可以從控制器940切換至主機的記憶體控制器9。此外，由第一揮發性記憶體元件911至914使用的資料匯流排可以從第一資料匯流排DATA_BUS1切換至第三資料匯流排DATA_BUS3_1至DATA_BUS3_4，並且由第二揮發性記憶體元件921至924使用的資料匯流排可以從第二資料匯流排DATA_BUS2切換至第四資料匯流排DATA_BUS4_1至DATA_BUS4_4。
如上所述，第一揮發性記憶體元件911至914可以共用用於與控制器940通訊的控制匯流排CMD/ADDR_BUS和第一資料匯流排DATA_BUS1。然而，由於控制器940將CAL設置為不同的值，因此控制器940可以單獨地存取第一揮發性記憶體元件911至914以備份或恢復資料。此外，第二揮發性記憶體元件921至924可以共用用於與控制器940通訊的控制匯流排CMD/ADDR_BUS和第二資料匯流排DATA_BUS2。然而，由於控制器940將CAL設置為不同的值，因此控制器940可以單獨地存取第二揮發性記憶體元件921至924以備份或恢復資料。
圖11是圖示根據本發明的另一個實施例的記憶體模組900的方塊圖。
參照圖9和圖11，除了圖11中所示的記憶體模組還可以包括多工器1101至1108之外，圖11中所示的記憶體模組900可以與參照圖9描述的記憶體模組900基本上相同，並且四個資料焊墊DQ0至DQ3可以用在第一揮發性記憶體元件911至914和第二揮發性記憶體元件921至924中。
當第一揮發性記憶體元件911至914與主機的記憶體控制器9通訊時，第一揮發性記憶體元件911至914的資料焊墊DQ0至DQ3可以透過多工器1101至1104耦接至第三資料匯流排DATA_BUS3_1至DATA_BUS3_4。當第一揮發性記憶體元件911至914與控制器940通訊時，第一揮發性記憶體元件911至914的資料焊墊DQ0至DQ3可以透過多工器1101至1104耦接至第一資料匯流排DATA_BUS1。
當第二揮發性記憶體元件921至924與主機的記憶體控制器9通訊時，第二揮發性記憶體元件921至924的資料焊墊DQ0至DQ3可以透過多 工器1105至1108耦接至第四資料匯流排DATA_BUS4_1至DATA_BUS4_4。當第二揮發性記憶體元件921至924與控制器940通訊時，第二揮發性記憶體元件921至924的資料焊墊DQ0至DQ3可以透過多工器1105至1108耦接至第二資料匯流排DATA_BUS2。
根據本發明的實施例，在控制器與記憶體元件之間的訊號線的數量被減少時，控制器能夠單獨地存取記憶體元件。
雖然基於說明的目的已經描述各種實施例，但是對於本領域技術人員來說將明顯的是，在不脫離申請專利範圍限定的本發明的精神和範圍的情況下，可以做出各種改變和變化。
9‧‧‧主機的記憶體控制器
10‧‧‧緊急供電單元
900‧‧‧記憶體模組
911‧‧‧揮發性記憶體元件(VM)
912‧‧‧揮發性記憶體元件(VM)
913‧‧‧揮發性記憶體元件(VM)
914‧‧‧揮發性記憶體元件(VM)
921‧‧‧揮發性記憶體元件(VM)
922‧‧‧揮發性記憶體元件(VM)
923‧‧‧揮發性記憶體元件(VM)
924‧‧‧揮發性記憶體元件(VM)
930‧‧‧非揮發性記憶體元件(NVM)
940‧‧‧控制器
950‧‧‧暫存器
960‧‧‧電源故障檢測器
CMD/ADDR_BUS‧‧‧控制匯流排
DATA_BUS‧‧‧資料匯流排
DQ‧‧‧資料焊墊
EMG_VDD‧‧‧緊急電源
EMG_VSS‧‧‧緊急電源
HOST VDD‧‧‧主機電源
HOST VSS‧‧‧主機電源

Claims (19)

  1. 一種記憶體系統，包括：一資料匯流排，適用於傳送資料；一控制匯流排，適用於傳送包括指令位址延遲(CAL)的指令和位址；一第一記憶體元件和一第二記憶體元件，該第一記憶體元件和該第二記憶體元件耦接至該資料匯流排和該控制匯流排；以及一控制器，適用於透過該資料匯流排和該控制匯流排來控制該第一記憶體元件和該第二記憶體元件，其中，該第一記憶體元件和該第二記憶體元件具有不同值的CAL，以及其中，該等CAL值的差大於或等於列位址選通訊號(RAS)至行位址選通訊號(CAS)延遲時間(tRCD)。
  2. 如請求項1所述的記憶體系統，其中，該等CAL值的差小於列預充電時間(tRP)。
  3. 一種記憶體模組，包括：一第一資料匯流排，適用於傳送資料；一控制匯流排，適用於傳送包括指令位址延遲(CAL)的指令和位址；多個第一揮發性記憶體元件，耦接至該第一資料匯流排和該控制匯流排；一個或更多個非揮發性記憶體元件；以及 一控制器，適用於在觸發條件被滿足時，透過該控制匯流排和該第一資料匯流排來提供指令和位址以將該等第一揮發性記憶體元件的資料儲存在該或該等非揮發性記憶體元件中，其中，當觸發條件被滿足時，該控制器控制該等第一揮發性記憶體元件中的特定一個第一揮發性記憶體元件以具有一第一值的CAL，並且控制該等第一揮發性記憶體元件中的其他第一揮發性記憶體元件以具有一第二值的CAL。
  4. 如請求項3所述的記憶體模組，其中，當該控制器存取該等第一揮發性記憶體元件中的特定一個第一揮發性記憶體元件時，指令和位址包括該第一值的CAL。
  5. 如請求項3所述的記憶體模組，還包括：一第二資料匯流排，適用於傳送資料；以及多個第二揮發性記憶體元件，耦接至該第二資料匯流排和該控制匯流排，其中，當觸發條件被滿足時，該控制器還透過該控制匯流排和該第二資料匯流排來提供指令和位址以將該等第二揮發性記憶體元件的資料儲存在該或該等非揮發性記憶體元件中，以及其中，當觸發條件被滿足時，該控制器控制該等第二揮發性記憶體元件中的特定一個第二揮發性記憶體元件以具有該第一值的CAL，並且控制該等第二揮發性記憶體元件中的其他第二揮發性記憶體元件以具有該第二值的CAL。
  6. 如請求項5所述的記憶體模組，其中，當該控制器存取該等第二揮發性記憶體元件中的特定一個第二揮發性記憶體元件時，指令和位址包括該第一值的CAL。
  7. 如請求項3所述的記憶體模組，其中，該第二值大於該第一值，並且該第一值與該第二值之間的差大於或等於RAS至CAS延遲時間(tRCD)。
  8. 如請求項7所述的記憶體模組，其中，該第一值與該第二值之間的差小於列預充電時間(tRP)。
  9. 如請求項3所述的記憶體模組，還包括一暫存器，該暫存器適用於在主機的記憶體控制器與該控制匯流排之間傳送指令和位址。
  10. 如請求項5所述的記憶體模組，還包括多個第三資料匯流排，該等第一揮發性記憶體元件透過該等第三資料匯流排來獨立地執行與主機的記憶體控制器的資料通訊。
  11. 如請求項10所述的記憶體模組，還包括多個第四資料匯流排，該等第二揮發性記憶體元件透過該等第四資料匯流排來獨立地執行與主機的記憶體控制器的資料通訊。
  12. 一種記憶體模組的操作方法，該記憶體模組包括第一揮發性記憶體組至第N揮發性記憶體組，第一揮發性記憶體組至第N揮發性記憶體組中的每個包括一個或更多個揮發性記憶體元件、一個或更多個非揮發性記憶體元件和一控制器，該操作方法包括：在第一揮發性記憶體組至第N揮發性記憶體組與主機的記憶體控制器之間交換資料；當滿足觸發條件時，透過該控制器控制第一揮發性記憶體組至第N揮發 性記憶體組中的特定一個揮發性記憶體組以具有一第一值的指令位址延遲(CAL)，並且控制第一揮發性記憶體組至第N揮發性記憶體組中的其他揮發性記憶體組以具有一第二值的CAL；以及當滿足觸發條件時，提供包括該第一值的CAL的指令和位址以將第一揮發性記憶體組至第N揮發性記憶體組中的特定一個揮發性記憶體組的資料儲存在該或該等非揮發性記憶體元件中。
  13. 如請求項12所述的操作方法，還包括重複下列過程：控制該第一值的CAL和該第二值的CAL，以及為第一揮發性記憶體組至第N揮發性記憶體組中的每個提供包括該第一值的CAL的指令和位址。
  14. 如請求項12所述的操作方法，還包括：當滿足恢復條件時，透過該控制器控制第一揮發性記憶體組至第N揮發性記憶體組中的特定一個揮發性記憶體組以具有一第三值的CAL，並且控制第一揮發性記憶體組至第N揮發性記憶體組中的其他揮發性記憶體組以具有一第四值的CAL；以及當滿足恢復條件時，提供包括該第三值的CAL的指令和位址以將該或該等非揮發性記憶體元件的資料恢復至第一揮發性記憶體組至第N揮發性記憶體組中的特定一個揮發性記憶體組中。
  15. 如請求項14所述的操作方法，還包括重複下列過程：控制該第三值的CAL和該第四值的CAL，以及為第一揮發性記憶體組至第N揮發性記憶體組中的每個提供包括該第三值的CAL的指令和位址。
  16. 如請求項12所述的操作方法，其中，該第二值大於該第一值，並且該第一值與該第二值之間的差大於或等於RAS至CAS延遲時間(tRCD)。
  17. 如請求項16所述的操作方法，其中，該第一值與該第二值之間的差小於列預充電時間(tRP)。
  18. 如請求項14所述的操作方法，其中，該第四值大於該第三值，並且該第三值與該第四值之間的差大於或等於RAS至CAS延遲時間(tRCD)。
  19. 如請求項18所述的操作方法，其中，該第三值與該第四值之間的差小於列預充電時間(tRP)。
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