TWI679399B - 晶片內建曲率校正架構及其方法 - Google Patents

Abstract

一種晶片內建曲率校正方法包含：將一待測值於一延遲線基量測器進行量測及數位轉換，以產生一數位轉換輸出值；將該數位轉換輸出值輸出至一製程變異校正單元，並提供一校正值至該製程變異校正單元，以便進行製程變異校正；將該校正值輸出至一曲率校正單元，以便產生一曲率誤差值；及利用該曲率誤差值調整校正該數位轉換輸出值，以便產生一數位轉換輸出校正值。該晶片內建曲率校正方法簡化曲率校正程序、降低硬體成本及有效降低誤差。

Description

晶片內建曲率校正架構及其方法

本發明係關於一種晶片內建〔on-chip〕曲率校正〔curvature correction〕架構及其方法；特別是關於一種晶片內建製程變異〔process-variation〕曲率校正架構及其方法；更特別是關於一種適用於全數位〔all-digital〕時域〔time-domain〕溫度感測器〔temperature sensor〕單點校正應用之晶片內建曲率校正架構及其方法。

習用數位溫度感測系統，如中華民國專利公告第I275782號〝數位溫度感測系統〞之發明專利，其揭示一種溫度感測系統。該溫度感測系統用以將一待測溫度轉換成一對應之數位訊號。該溫度感測系統包含一溫度感測器及一時間至數位轉換電路。該溫度感測器用以產生隨該待測溫度改變之一時間訊號。該時間至數位轉換電路電性連接於該溫度感測器，且該時間至數位轉換電路用以將該時間訊號轉換成該對應之數位訊號。

另一習用數位溫度感測系統，如中華民國專利公告第I355485號〝時域數位溫度感測系統及其方法〞之發明專利，其揭示一種數位溫度感測系統及其方法。該數位溫度感測系統能將一待測溫度轉換成一對應數位輸出。該數位溫度感測系統包含一溫度至時間轉換電路、一可調整參考時間電路、一時間比較器、一控制邏輯電路及一數位輸出。該溫度至時間轉換電路用以產生時間寬度與待測溫度成比例之溫敏時間訊號。該可調整參考時間電路用以產生時間寬度由其數位設定值控制之低溫敏時間訊號。該時間比較器用以比較該二時間訊號寬度之大小，以產生時間比較訊號。該控制邏輯電路用以根據時間比較訊號改變可調整參考時間電路之數位設定值，讓該二時間訊號之寬度最為接近。該數位輸出電性連接至可調整參考時間電路之數位輸入端，使其同時充當本溫度感測系統之輸出端。

然而，前述專利公告第I275782及I355485號之數位溫度感測系統仍必然存在進一步改良其整體電路構造之需求。前述專利僅為本發明技術背景之參考及說明目前技術發展狀態而已，其並非用以限制本發明之範圍。

第1圖揭示習用延遲線基溫度感測器架構之方塊示意圖。請參照第1圖所示，習用延遲線基溫度感測器1主要包含一延遲線基溫度感測器〔delay-line-based temperature sensor〕10或一延遲線基量測器及一時間數位轉換電路〔time-to-digital converter〕11，且將該延遲線基溫度感測器10適當連接於該時間數位轉換電路11，以形成一溫度感測器。

請再參照第1圖所示，將一電路之觸發訊號Start做為一操作訊號，將該電路之觸發訊號Start輸入至該延遲線基溫度感測器10〔如第1圖之左側所示〕，並將一待測溫度於該延遲線基溫度感測器10進行溫度-時間脈衝轉換〔溫度感測〕，以產生一溫度相關的時間脈衝寬度訊號t _p (T)，以便進行後續脈衝寬度量測。

請再參照第1圖所示，接著，將該溫度相關的時間脈衝寬度訊號t _p (T)輸入至該時間數位轉換電路11，以便進行脈衝寬度量測，且利用一計數器量測該溫度相關的時間脈衝寬度訊號t _p (T)，以產生一溫度對數位輸出訊號或一溫度對數位輸出值N(T)，如第1圖之右側所示。

然而，由於習用延遲線基溫度感測器1之數位 輸出值訊號往往受到製程變異〔process variation〕或其它因素影響而必然產生誤差，因此其需要適當校正該數位輸出值N(T)之誤差值，例如：製程變異校正或其它變異參數校正。

有鑑於此，本發明為了滿足上述需求，其提供一種晶片內建曲率校正架構及其方法，其將一數位轉換輸出值或一溫度對數位輸出值輸出至一製程變異校正單元，並提供一校正值至該製程變異校正單元，以便進行製程變異校正，且將該校正值輸出至一曲率校正單元，以便產生一曲率誤差值，且利用該曲率誤差值調整校正該數位轉換輸出值或溫度對數位輸出值，以便產生一數位轉換輸出校正值或一溫度對數位輸出校正值，因此相對於習用延遲線基溫度感測器可大幅減少溫度對數位誤差值。

本發明之主要目的係提供一種晶片內建曲率校正架構及其方法，其將一數位轉換輸出值或一溫度對數位輸出值輸出至一製程變異校正單元，並提供一校正值至該製程變異校正單元，以便進行製程變異校正，且將該校正值輸出至一曲率校正單元，以便產生一曲率誤差值，且利用該曲率誤差值調整校正該數位轉換輸出值或溫度對數位輸出值，以便產生一數位轉換輸出校正值或一溫度對數位輸出校正值，以達成減少溫度對數位誤差值之目的。

為了達成上述目的，本發明較佳實施例之晶片內建曲率校正架構包含：一延遲線基量測器或感測器，其用以將一待測值進行量測及數位轉換，以產生一數位轉換輸出值；一製程變異校正單元，其連接至該延遲線基量測器，且將該數位轉換輸出值輸出至該製程變異校正單元，以便進行調整校正該數位轉換輸出值，並提供一校正 值至該製程變異校正單元，以便產生一製程變異校正值；及一曲率校正單元，其連接至該延遲線基量測器，且將該校正值輸出至該曲率校正單元，以便進行調整校正該數位轉換輸出值而產生一曲率誤差值；其中利用該曲率誤差值調整校正該數位轉換輸出值，以便產生一數位轉換輸出校正值。

本發明較佳實施例之該校正值為一單點校正值。

本發明較佳實施例之該曲率校正單元相對於該單點校正值選擇一高校正點進行一高點校正程序。

本發明較佳實施例之該曲率校正單元相對於該單點校正值選擇一低校正點進行一低點校正程序。

本發明較佳實施例之該曲率校正單元為一二階曲線曲率校正單元或一多階曲線曲率校正單元。

本發明較佳實施例之該製程變異校正值為一單一批製程變異之校正值。

本發明較佳實施例之該曲率誤差值適用於一單一批製程曲率誤差值。

為了達成上述目的，本發明較佳實施例之晶片內建曲率校正方法包含：將一待測值於一延遲線基量測器或感測器進行量測及數位轉換，以產生一數位轉換輸出值；將該數位轉換輸出值輸出至一製程變異校正單元，並提供一校正值至該製程變異校正單元，以便產生一製程變異校正值；將該校正值輸出至一曲率校正單元，以便產生一曲率誤差值；及利用該曲率誤差值調整校正該數位轉換輸出 值，以便產生一數位轉換輸出校正值。

本發明較佳實施例之該校正值為一單點校正值。

本發明較佳實施例之該曲率校正單元相對於該單點校正值選擇一高校正點進行一高點校正程序。

本發明較佳實施例之該曲率校正單元相對於該單點校正值選擇一低校正點進行一低點校正程序。

本發明較佳實施例之該曲率校正單元為一二階曲線曲率校正單元或一多階曲線曲率校正單元。

本發明較佳實施例之該製程變異校正值為一單一批製程變異之校正值。

本發明較佳實施例之該曲率誤差值適用於一單一批製程曲率誤差值。

1‧‧‧習用延遲線基溫度感測器

10‧‧‧延遲線基溫度感測器

11‧‧‧時間數位轉換電路

2‧‧‧晶片內建曲率校正架構

2A‧‧‧晶片內建曲率校正架構

20‧‧‧智慧型溫度感測架構

21‧‧‧智慧型溫度感測器

21A‧‧‧延遲線基量測器

22‧‧‧製程變異校正單元

23‧‧‧曲率校正單元

230‧‧‧多階曲線曲率校正單元

第1圖：習用延遲線基溫度感測器架構之方塊示意圖。

第2圖：本發明較佳實施例之晶片內建曲率校正架構適用智慧型溫度感測器之示意圖。

第3圖：本發明較佳實施例之晶片內建曲率校正架構之示意圖。

第3A圖：本發明另一較佳實施例之晶片內建曲率校正架構之示意圖。

第4圖：本發明較佳實施例之晶片內建曲率校正架構採用多階曲線曲率校正單元之電路架構示意圖。

第5圖：本發明較佳實施例之晶片內建曲率校正架構將數位值誤差曲線之曲率誤差對應校正至理想量測值之曲線示意圖。

第5A圖：本發明較佳實施例之晶片內建曲率校正架構達成曲率誤差校正及其誤差之曲線示意圖。

第6圖：本發明較佳實施例之晶片內建曲率校正方法之流程示意圖。

第7圖：本發明較佳實施例之晶片內建曲率校正架構在實際操作量測下理想值、未校正值及校正值之溫度值與數位值關係之示意圖。

第8圖：本發明較佳實施例之晶片內建曲率校正架構在實際操作量測下未校正值及校正值之溫度值與誤差值關係之曲線示意圖。

為了充分瞭解本發明，於下文將例舉較佳實施例並配合所附圖式作詳細說明，且其並非用以限定本發明。

本發明較佳實施例之應用於單點校正之晶片內建曲率校正架構及其方法適用於各種數位轉換系統及其方法、各種時間-數位轉換系統及其方法或各種溫度感測應用系統及其方法，例如：溫度監控系統，其亦適用於各種自動或半自動溫度感測操作系統及其方法，例如：系統溫度量測操作系統，但其並非用以限制本發明之範圍。

第2圖揭示本發明較佳實施例之晶片內建曲率校正架構適用智慧型溫度感測器之示意圖。請參照第2圖所示，舉例而言，本發明較佳實施例之晶片內建曲率校正架構適用一智慧型溫度感測架構20，且該智慧型溫度感測架構20包含一智慧型溫度感測器〔smart temperature sensor，STS〕21及一製程變異校正單元〔process-variation calibration circuit，PVCC〕22。

第3圖揭示本發明較佳實施例之晶片內建曲率校正架構之示意圖。請參照第3圖所示，舉例而言，本發明較佳實施例選擇一晶片內建曲率校正架構2包含一智慧型溫度感測器21、一製程變異校正單元22及曲率校正單元〔curvature correction circuit〕23。

請再參照第3圖所示，本發明較佳實施例由於該製程變異校正單元22及曲率校正單元23選擇以晶片內建〔on-chip〕方式配置，以提升製程變異校正及曲率校正之效率及方便性，因此該晶片內建曲率校正架構2不需要額外配置外部製程變異校正單元或外部曲率校正單元及其周邊設備。

請參照第2及3圖所示，舉例而言，該智慧型溫度感測器21〔延遲線基溫度感測器、延遲線基感測器或延遲線基量測器〕用以將一待測溫度〔或一待測值〕進行量測，即利用該智慧型溫度感測器21〔延遲線基溫度感測器或延遲線基量測器〕將該待測溫度〔或一待測值〕進行溫度-數位轉換，以產生一溫度對數位輸出值N(T)或一數位轉換輸出值，且該溫度對數位輸出值N(T)或數位轉換輸出值需要適當校正，以便將製程變異及曲率變異校正至該溫度對數位輸出值N(T)或數位轉換輸出值。

請再參照第2及3圖所示，舉例而言，該製程變異校正單元22適當連接至該智慧型溫度感測器21〔延遲線基溫度感測器或延遲線基量測器〕，且將該溫度對數位輸出值N(T)或數位轉換輸出值輸出至該製程變異校正單元22，以便進行調整校正該溫度對數位輸出值N(T)或數位轉換輸出值，並提供一校正值N _C 至該製程變異校正單元22，以便產生一製程變異校正值n，且將該製程變異校正值n輸出至該智慧型溫度感測器21〔延遲線基溫度感測器或延遲線基量測器〕，以消除該溫度對數位輸出值N(T)或數位轉換輸出值之製程變異。本發明較佳實施例之該製程變異校正值n為一單一批製程變異之校正值。

第3A圖揭示本發明另一較佳實施例之晶片內建曲率校正架構之示意圖。請參照第3A圖所示，舉例而言，本發明另一較佳實施例選擇一晶片內建曲率校正架構 2A包含一延遲線基量測器21A〔或一延遲線基感測器〕、一製程變異校正單元22及曲率校正單元23。

第4圖揭示本發明較佳實施例之晶片內建曲率校正架構採用多階曲線曲率校正單元之電路架構示意圖。請參照第3及4圖所示，舉例而言，將一多階曲線曲率校正單元230連接至該智慧型溫度感測器21〔延遲線基溫度感測器或延遲線基量測器〕，且將該校正值N _C 輸出至該曲率校正單元23，以便進行調整校正而產生一曲率誤差值C(N(T))。本發明較佳實施例之該曲率誤差值適用於一單一批製程曲率誤差值。本發明較佳實施例可選擇該校正值為一單點校正值〔one-point或single-point calibration〕。由於[N _diff (T)]²必為正值，因此無須額外判斷高溫度區與低溫度區之機制或電路，如此本發明較佳實施例之晶片內建曲率校正方法及其架構可簡化曲率校正單元之電路，因而提升其成本效率。

第5圖揭示本發明較佳實施例之晶片內建曲率校正架構將數位值誤差曲線之曲率誤差對應校正至理想量測值之曲線示意圖。請參照第5圖所示，舉例而言，本發明較佳實施例晶片內建曲率校正架構適用於數位值誤差曲線，而該數位值誤差曲線具有誤差E(N(T))，且在單點校正後達成中央數位值誤差E(N _C )=0，且理想量測線〔第5圖之虛線〕之全部數位值誤差等於0。

第5A圖揭示本發明較佳實施例之晶片內建曲率校正架構達成曲率誤差校正及其誤差之曲線示意圖。請參照第5A圖所示，舉例而言，本發明較佳實施例採用二次方程式如下：f(x)=c ₂ x ²+c ₁ x+c ₀

其中c₂、c₁、c₀分別為二次項、一次項及常數項的係數。

將上述二次方程式整理如下：f(x)=α(x-β)²+γ

g(x)=αx ²，若β及γ等於0時，g(x)二階曲線。

請再參照第2、3、4及5A圖所示，舉例而言，本發明較佳實施例可選擇該曲率校正單元23為一二階曲線曲率校正單元或其它多階曲線曲率校正單元。未曲率校正數位值誤差為E(N(T))，而已曲率校正數位值誤差為E(N _c )，且理想數位值為N _O (T)，因此E(N(T))=N(T)-N _O (T)。此時，由於本發明較佳實施例選擇採用該單點校正值，因此中央數位值誤差E(N _C )=0，即E(N(T))

C(N(T))。簡言之，將該曲率誤差值C(N(T))假設為一左右對稱之曲線〔例如：二階曲線〕，且其具有一頂點〔即極值〕，如第5A圖之上半部所示。換言之，該曲率誤差值C(N(T))視為近似於g(x)，即該曲率誤差值C(N(T))

g(x)=α(x)²，其中x=N _diff (T)=N(T)-N _C ，N _diff (T)為差值，N _C 為校正值。一般而言，在傳統上需要採用三校正點方式決定校正曲線。反觀，本發明較佳實施例之晶片內建曲率校正方法及其架構僅需兩校正點〔中間點與一端點〕即可達成，且其所獲得之半邊區誤差曲線可用〝對稱(映射)方式〞獲得另一半邊，如此則可用較少之校正程序〔只需兩點〕，並在電路實作上僅需較精簡電路達成，因而提升曲率校正成本之效率。

請再參照第5A圖所示，舉例而言，本發明較佳實施例之該曲率校正單元23相對於該單點校正值選擇一高校正點〔N(T _hc )〕進行一高點校正程序，如第5A圖右側所示，而該高校正點〔N(T _hc )〕可選擇以量測方式獲得。或者，該曲率校正單元23相對於該單點校正值選擇一低校正點〔N(T _lc )〕進行一低點校正程序，如第5A圖左側所示，而該低校正點〔N(T _lc )〕可選擇以量測方式獲得。

請參照第2、3及4圖所示，舉例而言，將已 經消除製程變異的該溫度對數位輸出值N(T)或數位轉換輸出值輸入至該曲率校正單元23或多階曲線曲率校正單元230，並將該溫度對數位輸出值N(T)或數位轉換輸出值與該校正值N _C 〔單點校正值〕相減，因而獲得一差值N _diff 。接著，將該差值N _diff 代入至一二階曲率校正電路或多階曲率校正電路中，因而獲得該曲率誤差值C(N(T))。最後，將該溫度對數位輸出值N(T)或數位轉換輸出值與該曲率誤差值C(N(T))相減即可獲得一溫度對數位輸出校正值N'(T)或數位轉換輸出校正值。

請再參照第2、3及4圖所示，舉例而言，該曲率校正單元23或多階曲線曲率校正單元230之二階曲率校正電路具有一已知參數α，且該已知參數α如下：

假設已知E(N(T _hc ))、E(N(T _lc ))、N _C 及N _diff 值，即可獲得二階曲線係數值α，而該二階曲線係數值α可選擇以適當計算方式獲得。

第6圖揭示本發明較佳實施例之晶片內建曲率校正方法之流程示意圖。請參照第2至6圖所示，舉例而言，本發明較佳實施例之晶片內建曲率校正方法包含步驟S1：首先，將一待測溫度或一待測值於該智慧型溫度感測器21〔延遲線基溫度感測器或延遲線基量測器或量測器〕進行適當量測及溫度-數位轉換，以產生該溫度對數位輸出值N(T)或數位轉換輸出值，即未校正曲率之數位輸出值，其含有E(N'(T))。

請參照第2至6圖所示，舉例而言，本發明較佳實施例之晶片內建曲率校正方法包含步驟S2：接著，將該溫度對數位輸出值N(T)或數位轉換輸出值以適當技術手段輸出至該製程變異校正單元22，以便進行調整校正該溫 度對數位輸出值N(T)或數位轉換輸出值，並提供該校正值N _C 至該製程變異校正單元22，以產生該製程變異校正值n，以便進行調整校正。

請參照第2至6圖所示，舉例而言，本發明較佳實施例之晶片內建曲率校正方法包含步驟S3：接著，將該校正值N _C 以適當技術手段輸出至該曲率校正單元23，以便產生該曲率誤差值C(N(T))，且本發明較佳實施例可選擇將該溫度對數位輸出值N(T)或數位轉換輸出值以適當技術手段輸出至該曲率校正單元23，以便進行後續校正作業。

請參照第2至6圖所示，舉例而言，本發明較佳實施例之晶片內建曲率校正方法包含步驟S4：接著，該利用該曲率誤差值C(N(T))調整校正該溫度對數位輸出值N(T)或數位轉換輸出值，以便產生該溫度對數位輸出校正值N'(T)或數位轉換輸出校正值，例如：將該溫度對數位輸出值N(T)或數位轉換輸出值與該曲率誤差值C(N(T))相減。本發明較佳實施例可選擇於曲率校正單元23將該溫度對數位輸出值N(T)或數位轉換輸出值與該曲率誤差值C(N(T))相減。

本發明較佳實施例可利用該曲率誤差值C(N(T))調整校正該溫度對數位輸出值N(T)或數位轉換輸出值，以便產生該溫度對數位輸出校正值N'(T)或數位轉換輸出校正值。由於單一批晶片的二階曲線的曲率相近似，因此本發明可選擇利用單一樣本晶片校正係數校正所有待測晶片。換言之，該曲率誤差值C(N(T))適用於一單一批製程曲率誤差值。

第7圖揭示本發明較佳實施例之晶片內建曲率校正架構在實際操作量測下理想值〔ideal value〕、未校正值〔uncorrected value〕及校正值〔corrected value〕之溫度值與數位值關係之示意圖。請參照第7圖所示，舉例而 言，本發明選擇八顆晶片在溫度-20℃至100℃之間量測其溫度對數位輸出值N _i (T)，並在校正後產生其溫度對數位輸出校正值N _i '(T)，且其顯示其溫度對數位輸出校正值N _i '(T)與理想值一致。

第8圖揭示本發明較佳實施例之晶片內建曲率校正架構在實際操作量測下未校正值及校正值之溫度值與誤差值關係之曲線示意圖。請參照第8圖所示，舉例而言，將晶片在溫度-20℃至100℃之間量測未校正值與誤差值關係，如第8圖上方曲線所示；將晶片量測校正值之溫度值與誤差值關係，如第8圖下方曲線所示，其顯示本發明採用晶片內建曲率校正架構在校正後明顯改善誤差。

前述較佳實施例僅舉例說明本發明及其技術特徵，該實施例之技術仍可適當進行各種實質等效修飾及/或替換方式予以實施；因此，本發明之權利範圍須視後附申請專利範圍所界定之範圍為準。

Claims (10)

1. 一種晶片內建曲率校正架構，其包含：一延遲線基量測器，其用以將一待測值進行量測及數位轉換，以產生一數位轉換輸出值；一製程變異校正單元，其連接至該延遲線基量測器，且將該數位轉換輸出值輸出至該製程變異校正單元，以便進行調整校正該數位轉換輸出值，並提供一校正值至該製程變異校正單元，以便產生一製程變異校正值，且將該製程變異校正值輸出至該延遲線基量測器；及一曲率校正單元，其連接至該延遲線基量測器，且將該製程變異校正值輸出至該曲率校正單元，以便進行調整校正該數位轉換輸出值而產生一曲率誤差值；其中利用該曲率誤差值調整校正該數位轉換輸出值，以便產生一數位轉換輸出校正值。
2. 依申請專利範圍第1項所述之晶片內建曲率校正架構，其中該校正值為一單點校正值。
3. 依申請專利範圍第1項所述之晶片內建曲率校正架構，其中該曲率校正單元相對於一單點校正值選擇一高校正點進行一高點校正程序；或，該曲率校正單元相對於該單點校正值選擇一低校正點進行一低點校正程序。
4. 依申請專利範圍第1項所述之晶片內建曲率校正架構，其中該曲率校正單元為一二階曲線曲率校正單元或一多階曲線曲率校正單元。
5. 依申請專利範圍第1項所述之晶片內建曲率校正架構，其中該製程變異校正值為一單一批製程變異之校正值。
6. 一種晶片內建曲率校正方法，其包含：將一待測值於一延遲線基量測器進行量測及數位轉換，以產生一數位轉換輸出值；將該數位轉換輸出值輸出至一製程變異校正單元，並提供一校正值至該製程變異校正單元，以便產生一製程變異校正值，且將該製程變異校正值輸出至該延遲線基量測器；將該校正值輸出至一曲率校正單元，以便產生一曲率誤差值；及利用該曲率誤差值調整校正該數位轉換輸出值，以便產生一數位轉換輸出校正值。
7. 依申請專利範圍第6項所述之晶片內建曲率校正方法，其中該校正值為一單點校正值。
8. 依申請專利範圍第6項所述之晶片內建曲率校正方法，其中該曲率校正單元相對於一單點校正值選擇一高校正點進行一高點校正程序；或，該曲率校正單元相對於該單點校正值選擇一低校正點進行一低點校正程序。
9. 依申請專利範圍第6項所述之晶片內建曲率校正方法，其中該曲率校正單元為一二階曲線曲率校正單元或一多階曲線曲率校正單元。
10. 依申請專利範圍第6項所述之晶片內建曲率校正方法，其中該製程變異校正值為一單一批製程變異之校正值。