TWI671789B - 複合式晶圓及其形成方法 - Google Patents
複合式晶圓及其形成方法 Download PDFInfo
- Publication number
- TWI671789B TWI671789B TW106122389A TW106122389A TWI671789B TW I671789 B TWI671789 B TW I671789B TW 106122389 A TW106122389 A TW 106122389A TW 106122389 A TW106122389 A TW 106122389A TW I671789 B TWI671789 B TW I671789B
- Authority
- TW
- Taiwan
- Prior art keywords
- wafer
- die
- silicon
- top surface
- polymer substrate
- Prior art date
Links
- 239000002131 composite material Substances 0.000 title claims abstract description 72
- 238000000034 method Methods 0.000 title claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 82
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 82
- 239000010703 silicon Substances 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229920000307 polymer substrate Polymers 0.000 claims abstract description 38
- 239000013078 crystal Substances 0.000 claims abstract description 22
- 229920000642 polymer Polymers 0.000 claims description 25
- 239000012530 fluid Substances 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 230000005855 radiation Effects 0.000 claims description 5
- 238000005266 casting Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 230000037361 pathway Effects 0.000 claims description 3
- 238000000748 compression moulding Methods 0.000 claims description 2
- 239000002245 particle Substances 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 139
- 239000000463 material Substances 0.000 description 23
- 230000008901 benefit Effects 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 8
- 238000012876 topography Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- -1 polyetherimine (PEI) Polymers 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000002861 polymer material Substances 0.000 description 3
- 239000004696 Poly ether ether ketone Substances 0.000 description 2
- 239000004698 Polyethylene Substances 0.000 description 2
- 239000004743 Polypropylene Substances 0.000 description 2
- 239000004793 Polystyrene Substances 0.000 description 2
- 239000004820 Pressure-sensitive adhesive Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000004417 polycarbonate Substances 0.000 description 2
- 229920000515 polycarbonate Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920002530 polyetherether ketone Polymers 0.000 description 2
- 229920001155 polypropylene Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229920001169 thermoplastic Polymers 0.000 description 2
- 239000004416 thermosoftening plastic Substances 0.000 description 2
- 229920001342 Bakelite® Polymers 0.000 description 1
- 229920000965 Duroplast Polymers 0.000 description 1
- 239000004638 Duroplast Substances 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 229920000877 Melamine resin Polymers 0.000 description 1
- 239000004677 Nylon Substances 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000004637 bakelite Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004927 clay Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000004643 cyanate ester Substances 0.000 description 1
- 150000001913 cyanates Chemical class 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 229920001903 high density polyethylene Polymers 0.000 description 1
- 239000004700 high-density polyethylene Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052500 inorganic mineral Inorganic materials 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229920001684 low density polyethylene Polymers 0.000 description 1
- 239000004702 low-density polyethylene Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- JDSHMPZPIAZGSV-UHFFFAOYSA-N melamine Chemical compound NC1=NC(N)=NC(N)=N1 JDSHMPZPIAZGSV-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000011707 mineral Substances 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920001778 nylon Polymers 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- OLCMZGLZCSAMRF-UHFFFAOYSA-N phthalic acid;prop-1-ene Chemical compound CC=C.CC=C.OC(=O)C1=CC=CC=C1C(O)=O OLCMZGLZCSAMRF-UHFFFAOYSA-N 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229920002223 polystyrene Polymers 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 238000012372 quality testing Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000004634 thermosetting polymer Substances 0.000 description 1
- 210000002105 tongue Anatomy 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
- B81B7/0032—Packages or encapsulation
- B81B7/0077—Other packages not provided for in groups B81B7/0035 - B81B7/0074
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
- B81C1/0023—Packaging together an electronic processing unit die and a micromechanical structure die
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/05—Microfluidics
- B81B2201/058—Microfluidics not provided for in B81B2201/051 - B81B2201/054
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Micromachines (AREA)
Abstract
一種複合式晶圓包括：一第一矽晶粒，其具有一第一頂面；及一聚合物基材，其具有一頂面及一底面。該矽晶粒埋在該聚合物基材中，使得該基材之頂面及該第一矽晶粒之第一頂面共平面，且該聚合物基材之底面為平面。
Description
本發明係有關於複合式晶圓。
包含積體電路、微流體裝置及微機電系統(MEMS)之半導體裝置的尺寸持續縮小。由於在一組既定操作中在一既定尺寸之一矽晶圓上產生更多裝置，這尺寸之持續縮小可減少材料成本且減少每一裝置之成本。
依據本發明之一實施例，係特地提出一種複合式晶圓，該晶圓包含：一第一矽晶粒，其具有一頂面；及一聚合物基材，其具有一頂面及一底面，該矽晶粒埋在該聚合物基材中，使得該基材之該頂面及該第一矽晶粒之該第一頂面共平面，且該聚合物基材之該底面為平面。
為了達成本案說明書及相關申請專利範圍之目的，如在複合式晶圓中之複合物應理解為由二或二以上不同材料形成之一晶圓。在一例子中，一複合式晶圓包含埋在一聚合物本體內之一晶粒，例如一矽晶粒，使得該複合式晶圓具有容許實施另一晶圓加工之一平面頂面。在一第二例子中，一複合式晶圓包括埋在聚合物本體內之一矽晶粒及一非矽晶粒。在一第三例子中，一複合式晶圓包括埋在一聚合物本體中之矽晶粒，其中該聚合物本體亦具有埋在該晶圓內之其他材料，例如一導管、管體或導體。
該用語「晶粒」可為單數形及複數形，且「多個晶粒」表示複數形。因此，晶粒可表示一單一晶粒或複數晶粒。除非上下文特別聲明，否則在這說明書及相關申請專利範圍中使用之晶粒不一定表示複數晶粒。在大部分情形中，該用語「晶粒」包括一單一晶粒且可為複數晶粒。雖然圖式會在某些圖中顯示一或少數晶粒，但此揭示內容清楚地預想到應用該等揭露技術於任何數目及組合之晶粒及類似組件(除了零以外)。雖然嚴格來說，一晶粒有時理解為在一半導體上之一部份，但在說明書中該用語「晶粒」亦包括組裝在基材上之電子裝置、微機電系統(MEMS)及微流體裝置的組件，且該等基材包括聚合物、複合物、玻璃及陶瓷。這些組件接著藉由環繞它們形成一聚合物本體而整合在一複合式晶圓中。因此，除非先聲明是改質劑矽，該用語「晶粒」應理解為包含在任何適當基材上之組件。
摩爾定律(Moore’s law)之持續推進與電子組件之尺寸持續且不斷減少相關。隨著製成之電子組件尺寸持續縮小，提供信號、資訊、電流及流體至越來越小之裝置及由越來越小之裝置提供信號、資訊、電流及流體成為一持續之挑戰。在某些情形中，由於需要由該等組件提供輸入及從該等組件接收輸入，裝置覆蓋面積尺寸並未減少。此外，使記憶體密度及加工功率增加的越來越小之電晶體及其他元件已容許其他技術使用相同技術來製造各種有用產品。例如，微機電系統(MEMS)結合電子組件及小型機械裝置。微流控學包含估計小體積之流體且包括在估計前預處理該流體。隨著裝置做得越來越小，可保有縮小在該矽晶圓上製成之裝置的尺寸，以便在一既定尺寸之矽晶圓上產生最大數目的組件的好處。
此外，該矽晶圓之成本仍為製成裝置成本之一主要部分。這部分地是因為難以製造可提供所需功能性之大、高品質矽晶體的緣故。大單晶矽在嚴苛之條件下成長以避免含有缺陷及污染物(請參見例如柴可斯基(Czochralski)法)。接著藉由將該等晶體切割成平坦圓盤形成該等晶圓，且拋光該等圓盤以提供一所需平坦度。目前已看到除了矽以外之其他材料不斷使用在電子設備、MEMS及微流體裝置中。但是，到目前為止，其他材料在為許多應用提供高解析度製造及功能性方面尚不能取代矽之功能性。雖然有相關之成本，但矽晶圓仍是大部份半導體製造之基礎。
因此，已有人嘗試在製造積體電路、MEMS及微流體裝置時用其他材料取代矽。這些嘗試已有某些成功案例。但是，單晶矽基材繼續在許多應用中提供明顯優點，導致持續使用它們而非其他較便宜之材料。
本揭示藉由環繞一矽晶粒形成一聚合材料之晶圓來結合矽(包括單晶矽)基材之功能性及其他材料之成本優點。該矽晶粒為該設計之相關部份提供以矽為主之基材的所需高功能性。但是，由於該基材之材料性質影響較小，使用聚合物可使成本減少。這方法亦可結合晶粒與不同加工歷史，例如，使用CMOS上拉及下拉網路且不必在具有相關落塵(fallout)及成本問題之相同矽晶粒上實施兩組製造操作。類似地，模製之微流體組件、蝕刻後之MEMS組件及積體電路可全部組合在一共用基材中以便有效率地製造及組裝裝置。
該等組件係整合在該聚合物基材中以形成一平坦頂部之複合式晶圓。該晶圓可使用現有半導體製造技術加工以便在組件、流體連接及/或另外功能層與元件間提供電氣連接。個別組件亦可在由其初始晶粒移除或製程後及在整合在該複合式晶圓中前進行品質測試。最後，藉由施敷在該複合式晶圓上之多數後續層來提供路由及電氣接觸，使該矽晶粒尺寸可最小化。這又使更多晶粒可由一既定矽晶圓形成，且進一步減少在該複合式晶圓中使用之組件的成本。這方法亦提供布置彈性，且提供將次組件晶粒布置在該矽晶圓上的更高效率。
因此，本說明書與其他例子一起說明一種複合式晶圓，該晶圓包括：一第一矽晶粒，其具有一頂面；及一聚合物基材，其具有一頂面及一底面，該矽晶粒埋在該聚合物基材中，使得該基材之該頂面及該第一矽晶粒之該第一頂面共平面，且該聚合物基材之該底面為平面。
因此，本說明書與其他例子一起說明一種形成一種複合式晶圓之方法。該方法包括以下步驟：施加一帶條在一矽晶粒之一第一表面上；環繞該矽晶粒形成一聚合物基材，該聚合物基材具有與該矽晶粒之該第一表面共平面的一第一表面；及由該矽晶粒之該第一表面移除該帶條。
本說明書亦說明一種用於製造裝置之複合式晶圓。該複合式晶圓包括：一第一矽晶粒，其包括一微流體裝置之一組件；一第二矽晶粒，其包括一積體電路；及一聚合物封裝體，其具有一平坦底面，其中該第一矽晶粒、第二矽晶粒及該聚合物封裝體形成一共平面頂面。
以下參照圖式。圖1顯示依據本揭示之一例的一晶圓的輪廓圖。該晶圓(100)包含該基材(110)及該晶粒(120)。該基材(110)具有一平面底面。該基材(110)及該晶粒(120)形成該晶圓(100)之一共平面頂面。
該晶圓(100)提供有助於二次加工之一形式。許多完善地建立且可靠之半導體製程係在至一平坦晶圓(100)上之沈積中設計且最佳化。這些製程已大幅擴展以便在形成小形貌體時提供高可靠性。雖然某些半導體製程可在非平坦表面上實施，但結果通常會增加變化及減少產率。該晶圓(100)具有包括該晶粒(120)之一頂面的一平坦頂面。該晶圓(100)具有一平坦底面。該晶圓(100)之頂與底面的間距可依據包括處理堅固性之其他設計參數來選擇。形成一固定厚度晶圓(100)使不同厚度之晶粒(120)可整合在一共用的晶圓(100)中且一起加工，而不會產生高度變化及相關加工變化。整合在一複合式晶圓(100)中亦容許在整合在該晶圓(100)中前進行該晶粒(120)之功能測試或品質控制。測試可避免不必要地繼續加工不良晶粒(120)。
該用語「晶圓(100)」應理解為具有一共平面頂面及一平面底面且一晶粒之一部份形成該頂面之一部分。該平面圖可為任何形狀，例如，圓形、正方形、矩形或配合該晶粒(120)或最終裝置設計的一定製形狀。該等頂面與底面可平行。該厚度可為薄且為一晶粒厚度等級或比較厚，且該晶圓(100)近似一定位盤(puck)。相較於矽，該聚合物材料之較低成本容許使用較厚的晶圓(100)而不會明顯增加成本。因此，該厚度可增加以強化處理或調整該最終裝置之尺寸。在某些例子中，該複合式晶圓(100)係一均一厚度之薄圓盤。
該基材(110)係環繞該晶粒(120)形成以提供包括該基材(110)及該晶粒(120)之該晶圓(100)的一共用共平面頂面。該基材(110)可藉由鑄造該基材(110)來形成。例如，該晶粒(120)可利用一黏著劑定位在一帶條或片材料上。該基材(110)可接著鑄造在該晶粒(120)上。一旦該基材(110)固化後，可移除該帶條或片體以提供該晶圓(100)之共平面頂面。在另一例子中，該基材(110)可環繞該晶粒(120)壓縮模製。在一第三例子中，該基材(110)可環繞該晶粒(120)射出成型。
該基材(110)係可環繞該晶粒(120)形成以提供該晶圓(100)之一共平面頂面的一材料。在某些例子中，該基材(110)係一聚合物。該基材(110)可為一熱塑性塑膠，例如：丙烯酸(PMMA)、ABS、聚碸(PS)、聚醚醯亞胺(PEI)、聚碳酸酯(PC)、聚苯乙烯(PC)、聚乙烯(PE、HDPE、LDPE)、聚丙烯(PP)、聚醯胺(例如，尼龍)、聚醚醚酮(PEEK)、聚氯乙烯(PVC)、及包括特殊聚合物之類似材料。該基材(110)可為一熱固性聚合物，例如：環氧樹脂、聚矽氧、聚醯亞胺、聚酯、聚胺基甲酸酯、電木、杜普拉斯特(duroplast)、鄰苯二甲酸二丙烯酯(DAP)、氰酸酯、三聚氰胺、及包括特殊聚合物之類似材料。該基材(110)可為包括二氧化矽、玻璃、黏土、礦物、或氧化物補強物之複合物。複合物可提供另外之所需材料性質或進一步減少成本。
該晶粒(120)包括一組件。該組件可為一微流體組件、一MEMS組件、一積體電路、一下拉或上拉CMOS網路或類似元件。該晶粒(120)可為矽。該晶粒(120)亦可為玻璃、塑膠、陶瓷、複合物、或用於形成及支持組件之另一材料。在一例子中，該晶粒(120)係具有一微流體組件之一矽晶粒(120)。矽在形成電子設備、MEMS及微流體組件方面具有許多優點，該等優點包括極佳材料性質，藉由摻雜選擇地修改該等性質之能力、建立高可靠性之製程等。相較於聚合物及玻璃，矽亦是一比較昂貴之基材材料。藉由使用矽材料來形成某些組件且接著將該矽晶粒埋在一複合式晶圓中，本揭示可以較低單位成本達成高效能。在其他例子中，該複合式晶圓可包括使用各種基材之晶粒，且各基材係選擇成適合製造該特定晶粒。類似地，該選擇之晶粒可使用不同製程或加工步驟製成。各種晶粒接著組合在一複合式晶圓中，容許如電氣路由或流體分配之另外加工施加在該選擇之複數晶粒上。在形成該複合式晶圓後施敷之輻射敏感聚合物可有助於如流體路由之工作，因此容許它們在一較低成本材料中實施且減少包括該矽晶粒之該晶粒的尺寸。類似地，混合及配合該晶粒及該晶粒加工之能力容許使用共用中間組件，因此可減少製造該晶粒所需之加工步驟數，可增加可整合在一最終裝置中之組件及製程的變化性，且可減少成本。
在一例子中，複數複合式晶圓(100)以表面對表面之方式組裝以形成一個三維裝置。該等複合式晶圓(100)使用標準化厚度有助於使該等設計模組化。該等複合式晶圓(100)可包括在晶圓間之標準埠或連接部以收容電壓、接地及流體(液體或氣體)。該等複合式晶圓可包括多個連接部或接面以便對齊或連接該等複合式晶圓(100)。
圖2顯示依據本揭示之一例的一晶圓(100)的輪廓圖。該晶圓(100)包含該基材(110)及該晶粒(120)。該晶粒(120)可具有不同厚度。該晶粒(120)及該基材(110)形成一共平面頂面。該基材具有一平面底面。
形成一複合式晶圓(100)之一明顯優點是混合及配合該晶粒(120)及相關組件之能力。在形成在一單一晶圓(100)上之系統中，例如，習知半導體製造中，加入另外之加工操作會由於累積之落塵及昂貴之基材材料而產生明顯成本。例如，由於所需加工操作數增加，通常會避免在一矽基材上包括下拉及上拉網路。類似地，透過銑削、蝕刻或其他製程形成深形貌體亦會有類似無效率或成本增加之情形。類似地，一習知晶圓(100)具有一有效地均一之功能厚度且該習知晶圓(100)之所有部份係由各加工操作構成。因此，在習知晶圓(100)上之所有組件接受且在工作區域中接受在該習知晶圓(100)之任一組件上進行的所有製造操作。這會產生另外之遮蔽/解蔽操作及在該晶圓(100)上之無效率空間使用。在一先前製造操作形成缺陷之組件仍佔據加工空間直到該晶圓完成及切割為止，因此降低效率。最後，以往組件係形成在一晶圓(100)之一表面上。在該晶圓(100)之兩側形成組件具有上述相同落塵及成本效益問題。
相反地，在該等組件使用一最佳初始加工形成後形成一複合式晶圓(100)可減少繼續加工不良部件。這用於組件及晶粒之混合及配合方法容許以獨立晶粒(120)組合多個非常不同製程及基材在一共用複合式晶圓(100)上。該複合式晶圓(100)可在該等頂與底面上形成有功能元件。通路及流體通道可連接在一複合式晶圓(100)之兩側之間以便傳送流體。例如，在習知多層製造中加入用於電流之一通路可包括蝕刻出該通路且接著在該通路中沈積一導電材料。相反地，為了電氣連接一複合式晶圓之兩側，一導電金屬桿或預製組件可鑄造或模製在定位。在該桿通路定位後，與該通路之電氣連接可形成為將晶粒連接在該複合式晶圓(100)上之一部分。類似地，在兩側間之流體連接可形成有預成形部件及/或管且接著連接成為在該複合式晶圓(100)上形成該路由的一部分。
用於形成在頂與底面上具有暴露晶粒(120)之一複合式晶圓(100)的一方法係將某些晶粒(120)放在塊或台架上，以便將未在一表面上的晶粒(120)利用一帶條固持定位。在一例子中，該台架係覆蓋模製為該複合式晶圓(100)形成製程之一部分的一模製組件。該台架可包括多個孔或間隙以便藉由該聚合物基材(110)覆蓋模製。該台架可在該晶粒之區域的多個點上或一部份中接觸晶粒以促進在該聚合物基材(110)與該晶粒(120)間之接觸。該覆蓋模製將該台架及晶粒(120)轉變成可進一步加工之一聯合複合式晶圓(100)。
圖3顯示依據本揭示之一例的一方法(300)。該方法(300)包含以下操作：施加一帶條在一矽晶粒之一第一表面上(操作步驟330)；環繞該矽晶粒形成一聚合物基材，該聚合物基材具有與該矽晶粒之該第一表面共平面的一第一表面(操作步驟340)；及由該矽晶粒之該第一表面移除該帶條(操作步驟350)。
操作步驟330係施加一帶條在一矽晶粒(310)之一第一表面上。在這說明書之上下文及相關申請專利範圍中所使用的一帶條係在一側或兩側上具有一黏著劑的一片材料。一帶條並不必為窄，事實上在許多情形中，大致正方形或圓形之一帶條可提供一好處。在該帶條上之黏著劑宜為可施敷且接著輕易地移除之一壓感黏著劑。該帶條亦可化學地、機械地及/或熱致地移除。在另一例子中，亦可使用在一側具有壓感黏著劑且在另一側具有熱釋放黏著劑之熱釋放帶條。
該帶條施加在該晶粒(120)之一表面上。這表面在該聚合物基材(110)形成後與該聚合物基材(110)共平面。該帶條有助於防止聚合物在形成該聚合物基材(110)時滲入該晶粒。複數晶粒(120)可放在一共用帶條上。在一例子中，將該晶粒(120)載入一夾具中，並將該帶條施加在該夾具中之該晶粒(120)的頂部，接著翻轉該總成並移除該夾具。在該夾具與該施加之帶條間可有一預定間隙以避免在該帶條與該夾具間之黏著。該夾具可包括紋理以減少在該夾具與該帶條間之接觸面積。在該帶條上之片材可為剛性或半剛性以便翻轉及在該複合式晶圓(100)上形成一均一頂部。或者，一剛性體，例如一托盤或板，可放置成抵靠該帶條之背面以便翻轉及防止在形成該聚合物基材(110)時扭曲。
操作步驟340係環繞該矽晶粒(110)形成一聚合物基材(110)，且該聚合物基材(110)具有與該矽晶粒(120)之第一表面共平面的一第一表面。該聚合物基材(110)可藉由例如使用一環氧樹脂鑄造來形成。該聚合物基材(110)可藉由模製，例如使用一熱塑性塑膠壓縮模製來形成。該聚合物基材(110)填充環繞該晶粒(120)及任何台架或其他材料以形成具有一共平面頂面之複合式晶圓(100)，且一晶粒(120)係該共平面頂面之一部份。該複合式晶圓(100)亦具有一共平面底面。在一例子中，該底面形成為形成該聚合物基材(110)之一部分。在一第二例子中，該底面形成為例如拋光之二次操作的一部分，以便為該複合式晶圓(100)提供所需平滑度及水平度。在一第三例子中，該複合式晶圓(100)之底面包括容許該複合式晶圓(100)可相對於夾具剛性地固持定位之多數凹部或孔。該複合式晶圓(100)可為大致圓形但包括在該邊緣上容許夾具固持定位該晶圓之多個形貌體，例如，用以進行接觸的在相對邊緣上之平坦部份，缺口、凹槽、及/或舌片。這些形貌體可對稱地分布以便進行旋塗及類似製程，同時仍可固定該複合式晶圓。該複合式晶圓(100)宜與現有晶圓加工設備相容。但是，該複合式晶圓(100)沒有習知複合式晶圓(100)之相同固有形狀限制。因此，該複合式晶圓(100)可有許多形狀變化。
操作步驟350係由該矽晶粒(120)之第一表面移除該帶條。移除該帶條及相關黏著劑使該矽晶粒(120)之表面可接受二次操作而成為該複合式晶圓(100)之表面的一部分。
例如，可使用沈積一輻射敏感聚合物，並利用一選擇固化操作使該輻射聚合物圖案化以便在該晶圓(100)之不同晶粒(120)間形成流體路由。在一例子中，選擇固化係藉由使用一遮罩使一輻射敏感聚合物之多個部份接受輻射，同時遮蔽該輻射敏感聚合物之多個其他部份來實施。接著可移除該聚合物之未反應部份以便在該晶圓上產生一聚合物材料之圖案化層。這圖案化層可包括流體路由及其他形貌體。這方法允許該等流體處理形貌體延伸超出矽晶粒(120)之覆蓋面積，因此減少該矽晶粒(120)之尺寸。因此，在這例子中，該矽晶粒(120)不必支持許多扇出及流體路由。類似地，用於支持各種晶粒(120)之電氣連接可使用現有技術在該複合式晶圓(100)上圖案化。
圖4顯示依據本揭示之一例的一晶圓(100)的輪廓圖。該晶粒(120)係安裝成在該晶圓(100)之相對側具有暴露表面。圖4亦顯示在該晶粒(120)之間穿過該基材(110)之一電氣連接(460)。在某些例子中，該等電氣連接(460)係在形成該基材(110)前形成。例如，一電氣連接(460)可焊接定位且接著鑄造或覆蓋模製該基材(110)以形成該複合式晶圓(100)。
該用語「晶圓(100)」係用以表示與覆蓋面積及在矽晶圓(100)之半導體製造中使用之製程的相容性，在說明書及相關申請專利範圍中使用之用語「晶圓(100)」並非表示在該晶圓(100)之高度中的薄度。雖然矽晶圓(100)之厚度通常在0.2與1.0 mm之間以減少材料成本，但該複合式晶圓(100)之厚度可在0.1與15 mm之間。在某些情形中，該複合式晶圓(100)之厚度係0.8至2.5 mm。例如，一複合式晶圓(100)之厚度可為大約1 mm。該複合式晶圓(100)厚度可增加到所需厚度。但是，減少回路來增加厚度及最後之成本以及與現有晶圓(100)製程之不相容性使得增加厚度比較不理想。該複合式晶圓(100)可為圓形。但是，亦可為其他形狀，包括正方形、矩形、橢圓形、及設計成更佳地配合加工設備之布置的更複雜形狀。用一聚合物取代昂貴矽基材之一優點是增加該複合式晶圓(100)之厚度以便為處理提供堅固性且不會大幅增加材料成本的能力。
雖然矽晶圓(100)由於晶體成長之徑向對稱而為大致圓形，但該複合式晶圓(100)可加入多個形貌體以便在後續操作時協助處理或固定。在一例子中，這些形貌體係將用於收納多個柱在該複合式晶圓(100)之表面中的多個孔。在一第二例子中，這些形貌體係環繞該晶圓(100)之邊緣的多個凹槽或凸起以便固定。在一第三例子中，這些形貌體係在該晶圓(100)之相對邊緣的平坦側以便固定及/或處理。該晶圓(100)形狀可對稱以便旋塗及其他操作。
某些製造操作使用一晶圓(100)托架來支持及保護矽晶圓(100)。相反地，一複合式晶圓(100)可在沒有一晶圓(100)托架之情形下適當地受到保護而不損壞。在一例子中，該複合式晶圓(100)可包括用以促進與該晶圓(100)托架之互動的多個形貌體。所屬技術領域中具有通常知識者可了解的是在這一點上之工程取捨取決於實施者之現有製程及設備。包括或未包括該等形貌體之決定反映對於依不同情況產生之與現有設備的不相容性，增加固定之優點。與現有設備及製程一起使用該複合式晶圓(100)之能力係容許用較低生產成本經濟地實施複合式晶圓的一明顯優點。若該預定成本節省被重新設計及改造抵消，會喪失許多經濟優點。
圖5A顯示依據本揭示之一例的一晶圓(100)的輪廓圖。可看見該晶粒(120)被埋在該晶圓(100)中。此外，一流體分配層(570)已施敷以覆蓋該晶圓(100)之一頂面。圖5B顯示相同晶圓(100)之平面圖。該晶粒(120)之覆蓋面積(520)係以虛線顯示。該流體分配層(570)在該晶圓(100)之頂部上且所示流體分配通道(580)延伸超出該晶粒(120)之覆蓋面積(520)。這具有減少該晶粒(120)之尺寸並因此減少成本的優點且如上所述地提供其他好處。流體連接及電氣連接可由該晶粒(120)扇出。在一例子中，該等電氣連接透過該複合式晶圓(100)與一通路連接。
在這說明書所述之原理內，存在多數變化例。所述例子係舉例，且非意圖限制該申請專利範圍之範疇、應用性或構造。
100‧‧‧晶圓
110‧‧‧基材
120‧‧‧晶粒
300‧‧‧方法
330, 340, 350‧‧‧操作步驟
310‧‧‧矽晶粒
460‧‧‧電氣連接
520‧‧‧覆蓋面積
570‧‧‧流體分配層
580‧‧‧流體分配通道
附圖顯示在此所述之原理的各種例子且係說明書之一部分。所示之例子不限制申請專利範圍之範疇。在全部圖中，相同符號表示類似，但不一定相同之元件。
圖1顯示依據本揭示之一例的一晶圓的輪廓
圖。
圖2顯示依據本揭示之一例的一晶圓的輪廓圖。
圖3顯示依據本揭示之一例的一方法。
圖4顯示依據本揭示之一例的一晶圓的輪廓圖。
圖5A顯示依據本揭示之一例的一晶圓的輪廓圖。圖5B顯示相同晶圓之平面圖。
Claims (13)
- 一種複合式晶圓，該晶圓包含：一第一矽晶粒，其具有一頂面；一聚合物基材，其具有一頂面及一底面，該矽晶粒埋在該聚合物基材中，使得該基材之該頂面及該第一矽晶粒之該頂面共平面，且該聚合物基材之該底面為平面；及一光敏聚合物層，其施敷在該矽晶粒之該頂面及該聚合物基材之該頂面上；其中該光敏聚合物層被圖案化以形成流體路由。
- 如請求項1之晶圓，其中該第一矽晶粒包含一微流體裝置之一組件。
- 如請求項1之晶圓，更包含具有一頂面之一第二晶粒。
- 如請求項3之晶圓，其中該第二晶粒之該頂面與該第一矽晶粒之該頂面共平面。
- 如請求項3之晶圓，其中該第二晶粒之該頂面與該聚合物基材之該底面共平面。
- 如請求項3之晶圓，更包含在該第一矽晶粒與該第二晶粒間穿過該聚合物基材之一電氣連接。
- 如請求項3之晶圓，其中該第一矽晶粒及該第二晶粒具有不同厚度。
- 一種形成複合式晶圓之方法，該方法包含以下步驟：施加一帶條至一矽晶粒之一第一表面上；環繞該矽晶粒形成一聚合物基材，該聚合物基材具有與該矽晶粒之該第一表面共平面的一第一表面；及由該矽晶粒之該第一表面移除該帶條。
- 如請求項8之方法，其中形成該聚合物基材之步驟包含環繞該矽晶粒壓縮模製該聚合物基材。
- 如請求項8之方法，其中形成該聚合物基材之步驟包含環繞該矽晶粒鑄造該聚合物基材。
- 如請求項8之方法，更包含以下步驟：將一輻射敏感聚合物層沉積在該聚合物基材之該第一表面及該矽晶粒之該第一表面上。
- 一種用於製造裝置之複合式晶圓，該晶圓包含：一第一矽晶粒，其包括一微流體裝置之一組件；一第二矽晶粒，其包括一積體電路；一聚合物封裝體，其具有一平坦底面，其中該第一矽晶粒、第二矽晶粒及該聚合物封裝體形成一共平面頂面；及一光敏聚合物層，其施敷在該共平面頂面上；其中該光敏聚合物層被圖案化以形成流體路由。
- 如請求項12之晶圓，其中更包含在該積體電路與該微流體裝置之該組件間的一電氣連接。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2016/041878 WO2018013086A1 (en) | 2016-07-12 | 2016-07-12 | Composite wafers |
| ??PCT/US16/41878 | 2016-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201812838A TW201812838A (zh) | 2018-04-01 |
| TWI671789B true TWI671789B (zh) | 2019-09-11 |
Family
ID=60953284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106122389A TWI671789B (zh) | 2016-07-12 | 2017-07-04 | 複合式晶圓及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10815121B2 (zh) |
| TW (1) | TWI671789B (zh) |
| WO (1) | WO2018013086A1 (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4285433A (en) * | 1979-12-19 | 1981-08-25 | Western Electric Co., Inc. | Method and apparatus for removing dice from a severed wafer |
| US20030153119A1 (en) * | 2002-02-14 | 2003-08-14 | Nathan Richard J. | Integrated circuit package and method for fabrication |
| TW200707528A (en) * | 2005-08-09 | 2007-02-16 | Powerchip Semiconductor Corp | System and method for wafer visual inspection |
| US20110169159A1 (en) * | 2010-01-13 | 2011-07-14 | Chia-Sheng Lin | Chip package and fabrication method thereof |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3854946A (en) | 1970-11-27 | 1974-12-17 | Upjohn Co | Process for chemically bonding a dyestuff to a polymeric substrate |
| US5888884A (en) * | 1998-01-02 | 1999-03-30 | General Electric Company | Electronic device pad relocation, precision placement, and packaging in arrays |
| US7033910B2 (en) | 2001-09-12 | 2006-04-25 | Reveo, Inc. | Method of fabricating multi layer MEMS and microfluidic devices |
| WO2003036672A2 (en) | 2001-10-22 | 2003-05-01 | Memlink Ltd. | A multi-layer 3d device and method of manufacturing |
| US6908784B1 (en) * | 2002-03-06 | 2005-06-21 | Micron Technology, Inc. | Method for fabricating encapsulated semiconductor components |
| US7452748B1 (en) * | 2004-11-08 | 2008-11-18 | Alien Technology Corporation | Strap assembly comprising functional block deposited therein and method of making same |
| KR100621438B1 (ko) * | 2005-08-31 | 2006-09-08 | 삼성전자주식회사 | 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법 |
| WO2008153608A2 (en) * | 2007-01-24 | 2008-12-18 | Arrayomics, Inc. | Microdevice arrays formed by magnetic assembly |
| US8609471B2 (en) * | 2008-02-29 | 2013-12-17 | Freescale Semiconductor, Inc. | Packaging an integrated circuit die using compression molding |
| DE102010002990A1 (de) * | 2010-03-18 | 2011-09-22 | Robert Bosch Gmbh | Mikrofluidisches System für Analyse- und Diagnosezwecke sowie entsprechendes Verfahren zur Herstellung eines mikrofluidischen Systems |
| US8298863B2 (en) | 2010-04-29 | 2012-10-30 | Texas Instruments Incorporated | TCE compensation for package substrates for reduced die warpage assembly |
| KR101871865B1 (ko) | 2010-09-18 | 2018-08-02 | 페어차일드 세미컨덕터 코포레이션 | 멀티-다이 ｍｅｍｓ 패키지 |
| US9674945B2 (en) | 2012-09-21 | 2017-06-06 | Intel Corporation | Heterogeneous integration of microfluidic devices in package structures |
| US9171794B2 (en) * | 2012-10-09 | 2015-10-27 | Mc10, Inc. | Embedding thin chips in polymer |
| US9041207B2 (en) * | 2013-06-28 | 2015-05-26 | Intel Corporation | Method to increase I/O density and reduce layer counts in BBUL packages |
| CN104639523A (zh) * | 2013-11-12 | 2015-05-20 | 中兴通讯股份有限公司 | 一种基于鲁棒性头压缩的状态迁移方法与装置 |
| US9368455B2 (en) * | 2014-03-28 | 2016-06-14 | Intel Corporation | Electromagnetic interference shield for semiconductor chip packages |
| US20150279814A1 (en) * | 2014-04-01 | 2015-10-01 | Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. | Embedded chips |
| US9087973B1 (en) * | 2014-06-20 | 2015-07-21 | Grote Industries, Llc | Egress and/or flicker-free lighting device with persistent luminescence |
| US10930596B2 (en) * | 2016-09-30 | 2021-02-23 | Intel Corporation | Embedded die on interposer packages |
-
2016
- 2016-07-12 WO PCT/US2016/041878 patent/WO2018013086A1/en active Application Filing
- 2016-07-12 US US16/099,020 patent/US10815121B2/en active Active
-
2017
- 2017-07-04 TW TW106122389A patent/TWI671789B/zh not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4285433A (en) * | 1979-12-19 | 1981-08-25 | Western Electric Co., Inc. | Method and apparatus for removing dice from a severed wafer |
| US20030153119A1 (en) * | 2002-02-14 | 2003-08-14 | Nathan Richard J. | Integrated circuit package and method for fabrication |
| TW200707528A (en) * | 2005-08-09 | 2007-02-16 | Powerchip Semiconductor Corp | System and method for wafer visual inspection |
| US20110169159A1 (en) * | 2010-01-13 | 2011-07-14 | Chia-Sheng Lin | Chip package and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2018013086A1 (en) | 2018-01-18 |
| US10815121B2 (en) | 2020-10-27 |
| TW201812838A (zh) | 2018-04-01 |
| US20190135615A1 (en) | 2019-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12046482B2 (en) | Microelectronic assemblies | |
| US9698104B2 (en) | Integrated electronic package and stacked assembly thereof | |
| US9704809B2 (en) | Fan-out and heterogeneous packaging of electronic components | |
| US7709932B2 (en) | Semiconductor wafer having a separation portion on a peripheral area | |
| CN103021960B (zh) | 三维集成电路的制造方法 | |
| JP5481200B2 (ja) | 平坦化された金属高密度パワーｍｏｓｆｅｔ | |
| KR20120039667A (ko) | 이면측 지지층을 가진 반도체-온-절연체 | |
| CA2934493A1 (en) | Highly scalable fabrication techniques and packaging devices for electronic circuits | |
| CN103370783B (zh) | 利用通道的无空穴晶圆结合 | |
| US8303382B2 (en) | Polishing pad and method of fabrication | |
| CN104037134A (zh) | 电子元件的扇出和异构性封装 | |
| TWI671789B (zh) | 複合式晶圓及其形成方法 | |
| US9607880B2 (en) | Silicon-on-insulator substrate and method of manufacturing thereof | |
| US10217648B1 (en) | Fabrication of microfluidic channels in diamond | |
| JP6413129B2 (ja) | 二重層転写のための機械的分離の方法 | |
| TW202306700A (zh) | 互鎖階梯式保持環 | |
| US10418249B2 (en) | Method and apparatus for using universal cavity wafer in wafer level packaging | |
| JP2005302985A (ja) | 半導体ウェーハおよび半導体チップ | |
| US9011632B2 (en) | Support disk fixing apparatus, manufacturing method for a semiconductor device using this apparatus, and semiconductor manufacturing apparatus | |
| US20230154914A1 (en) | Method of producing hybrid semiconductor wafer | |
| US20230377935A1 (en) | Temporary bonding method | |
| VANI et al. | A Novel Low Cost Ultra-Thin chip Fabrication Technology | |
| CN111689461A (zh) | 一种嵌入式微系统模组中的芯片切割误差的协调方法 | |
| CN107867672A (zh) | 半导体空腔的临时机械稳定 | |
| US20140312495A1 (en) | Fan out integrated circuit device packages on large panels |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |