TWI653732B - 控制電路及操作電路 - Google Patents

Abstract

一種控制電路，用以提供一輸出電壓，並包括一N型電晶體、一第一P型電晶體以及一第二P型電晶體。N型電晶體耦接一第一電源端。第一P型電晶體具有一第一源極、一第一汲極、一第一閘極以及一第一基極。第一閘極耦N型電晶體的閘極。第一基極耦接第一源極。第二P型電晶體具有一第二源極、一第二汲極、一第二閘極以及一第二基極。第二源極耦接一第二電源端。第二汲極及第二基極耦接第一基極。

Description

控制電路及操作電路

本發明係有關於一種控制電路，特別是有關於一種不易受到靜電放電(Electrostatic Discharge)電流傷害的控制電路。

因靜電放電所造成之元件損害對積體電路產品來說已經成為最主要的可靠度問題之一。尤其是隨著尺寸不斷地縮小至深次微米之程度，金氧半導體之閘極氧化層也越來越薄，積體電路更容易因靜電放電現象而遭受破壞。在一般的工業標準中，積體電路產品之輸出入接腳(I/O pin)必需能夠通過2000伏特以上之人體模式靜電放電測試以及200伏特以上之機械模式靜電放電測試。因此，在積體電路產品中，靜電放電釋放元件必需設置在所有輸出入銲墊(pad)附近，以保護積體電路產品內部的控制電路不受靜電放電電流之侵害。然而，當靜電放電事件發生時，若靜電放電電壓尚不足以觸發靜電放電釋放元件時，靜電放電電壓仍會傷害內部的核心電路。

本發明提供一種控制電路，用以提供一輸出電壓，並包括一N型電晶體、一第一P型電晶體以及一第二P型電晶體。N型電晶體耦接一第一電源端。第一P型電晶體具有一第一源極、一第一汲極、一第一閘極以及一第一基極。第一閘極耦N型電 晶體的閘極。第一基極耦接第一源極。第二P型電晶體具有一第二源極、一第二汲極、一第二閘極以及一第二基極。第二源極耦接一第二電源端。第二汲極及第二基極耦接第一基極。

本發明更提供一種操作電路，其包括一靜電放電釋放元件以及一控制電路。靜電放電釋放元件耦接於一第一電源端以及一第二電源端之間。控制電路用以提供一輸出電壓，並包括一N型電晶體、一第一P型電晶體以及一第二P型電晶體。N型電晶體耦接第一電源端。第一P型電晶體具有一第一源極、一第一汲極、一第一閘極以及一第一基極。第一閘極耦N型電晶體的閘極。第一基極耦接第一源極。第二P型電晶體具有一第二源極、一第二汲極、一第二閘極以及一第二基極。第二源極耦接第二電源端。第二汲極及第二基極耦接第一基極。

100‧‧‧操作電壓

110‧‧‧靜電放電釋放元件

120、200、300、400、500‧‧‧控制電路

130、140‧‧‧電源端

VOP‧‧‧操作電壓

GND‧‧‧接地電壓

VOUT‧‧‧輸出電壓

TP1~TP8‧‧‧P型電晶體

TN1~TN4‧‧‧N型電晶體

第1圖為本發明之操作電路的示意圖。

第2圖為本發明之控制電路的一可能實施例。

第3圖為本發明之控制電路的另一可能實施例。

第4圖為本發明之控制電路的另一可能實施例。

第5圖為本發明之控制電路的另一可能實施例。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用 以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之操作電路的示意圖。如圖所示，操作電路100包括一靜電放電釋放元件110以及一控制電路120。靜電放電釋放元件110耦接於電源端130與140之間。當電源端130與140之間的壓差達一預設值時，表示發生一靜電放電事件。因此，操作電路100進入一保護模式。在保護模式下，靜電放電釋放元件110動作，用以將一靜電放電電流從電源端130釋放至電源端140，或是將靜電放電電流從電源端140釋放至電源端130。本發明並不限定靜電放電釋放元件110的種類。任何可承受大電壓的元件均可作為靜電放電釋放元件110。

控制電路120耦接於電源端130與140之間，用以提供一輸出電壓VOUT。舉例而言，當電源端130接收到一操作電壓VOP並且電源端140接收到一接地電壓GND時，操作電路100進入一正常模式。在正常模式下，控制電路120動作，用以產生輸出電壓VOUT。

本發明並不限定控制電路120的種類。在一可能實施例中，控制電路120係為一接高電路(tie-high circuit)，其所產生的輸出電壓VOUT大於接地電壓GND。在此例中，輸出電壓VOUT可能約等於或小於操作電壓VOP。在另一可能實施例中，控制電路120係為一接低電路(tie-low circuit)，其所用以產生的輸出電壓VOUT低於操作電壓VOP。在此例中，輸出電壓VOUT可能約略等於接地電壓GND。

第2圖為本發明之控制電路的一可能實施例。在本 實施例中，控制電路200係作為一接高電路，其所產生的輸出電壓VOUT高於接地電壓GND。在一可能實施例中，輸出電壓VOUT等於或小於操作電壓VOP。如圖所示，控制電路200包括P型電晶體TP1、TP2及一N型電晶體TN1。

P型電晶體TP2的源極耦接電源端130，用以接收操作電壓VOP。P型電晶體TP2的閘極耦接P型電晶體TP1的閘極、N型電晶體TN1的閘極與汲極。P型電晶體TP2的基極(bulk)與汲極耦接P型電晶體TP1的基極與源極。P型電晶體TP1的汲極的電壓作為輸出電壓VOUT 。N型電晶體TN1的基極與源極耦接電源端140，用以接收接地電壓GND。

當電源端130接收操作電壓VOP並且電源端140接收接地電壓GND時，控制電路200操作在一正常模式。在此模式下，P型電晶體TP1及TP2導通並且N型電晶體TN1不導通。因此，輸出電壓VOUT為高位準。然而，當電源端130與140之間的壓差大於一預設值時，表示電源端130或140發生一靜電放電事件。因此，控制電路200進入一保護模式。在此模式下，由於P型電晶體TP1與TP2的基極未耦接至電源端130，故可確保P型電晶體TP1、TP2與N型電晶體TN1不被導通。由於控制電路200外部的一靜電放電釋放元件(如110)會被導通，故一靜電放電電流可從電源端130被釋放至電源端140或是從電源端140被釋放至電源端130。因此，控制電路200不會受到靜電放電電流的傷害。

第3圖為本發明之控制電路的另一可能實施例。在本實施例中，控制電路300係作為一接高電路，其所產生的輸 出電壓VOUT高於接地電壓GND。在一可能實施例中，輸出電壓VOUT等於或小於操作電壓VOP。如圖所示，控制電路300包括P型電晶體TP3、TP4及一N型電晶體TN2。

P型電晶體TP4的源極耦接電源端130，用以接收操作電壓VOP。P型電晶體TP4的閘極、汲極與基極耦接P型電晶體TP3的源極與基極。P型電晶體TP3的汲極的電壓作為輸出電壓VOUT。P型電晶體TP3的閘極耦接N型電晶體TN2的閘極與汲極。N型電晶體TN2的基極與源極耦接電源端140，用以接收接地電壓GND。

當電源端130接收操作電壓VOP並且電源端140接收接地電壓GND時，控制電路300操作在一正常模式。在此模式下，P型電晶體TP3及TP4導通並且N型電晶體TN2不導通。因此，輸出電壓VOUT為高位準。然而，當電源端130與140之間的壓差大於一預設值時，表示電源端130或140發生一靜電放電事件。因此，控制電路300進入一保護模式。在此模式下，由於P型電晶體TP3與TP4的基極耦接P型電晶體TP4的閘極與汲極，故可確保P型電晶體TP3、TP4與N型電晶體TN2不被導通。由於控制電路300外部的一靜電放電釋放元件(如110)會被導通，故一靜電放電電流可從電源端130被釋放至電源端140或是從電源端140被釋放至電源端130。因此，控制電路300不會受到靜電放電電流的傷害。

第4圖為本發明之控制電路的一可能實施例。在本實施例中，控制電路400係作為一接低電路，其所產生的輸出電壓VOUT低於操作電壓VOP。在一可能實施例中，輸出電壓 VOUT等於接地電壓GND。如圖所示，控制電路400包括P型電晶體TP5、TP6及一N型電晶體TN3。

P型電晶體TP6的源極耦接電源端130，用以接收操作電壓VOP。P型電晶體TP6的閘極耦接P型電晶體TP5的閘極、N型電晶體TN3的閘極。P型電晶體TP6的基極與汲極耦接P型電晶體TP5的基極與源極。P型電晶體TP5的汲極耦接N型電晶體TN3的閘極。N型電晶體TN3的汲極的電壓作為輸出電壓VOUT。N型電晶體TN3的基極與源極耦接電源端140，用以接收接地電壓GND。

當電源端130接收操作電壓VOP並且電源端140接收接地電壓GND時，控制電路400操作在一正常模式。在此模式下，P型電晶體TP5、TP6不導通，而N型電晶體TN3導通。因此，輸出電壓VOUT為低位準。然而，當電源端130與140之間的壓差大於一預設值時，表示電源端130或140發生一靜電放電事件。因此，控制電路400進入一保護模式。在此模式下，由於P型電晶體TP5與TP6的基極耦接P型電晶體TP6的汲極，故可確保P型電晶體TP5、TP6與N型電晶體TN3不被導通。由於一靜電放電釋放元件(如110)會被導通，故一靜電放電電流可從電源端130被釋放至電源端140或是從電源端140被釋放至電源端130。因此，控制電路400不會受到靜電放電電流的傷害。

第5圖為本發明之控制電路的另一可能實施例。在本實施例中，控制電路500係作為一接低電路，其所產生的輸出電壓VOUT低於操作電壓VOP。在一可能實施例中，輸出電壓VOUT等於接地電壓GND。如圖所示，控制電路500包括P型 電晶體TP7、TP8及一N型電晶體TN4。

P型電晶體TP8的源極耦接電源端130，用以接收操作電壓VOP。P型電晶體TP8的閘極、汲極與基極耦接P型電晶體TP7的源極與基極。P型電晶體TP7的閘極與汲極耦接N型電晶體TN4的閘極。N型電晶體TN4的汲極的電壓作為輸出電壓VOUT。N型電晶體TN4的基極與源極耦接電源端140，用以接收接地電壓GND。

當電源端130接收操作電壓VOP並且電源端140接收接地電壓GND時，控制電路500操作在一正常模式。在此模式下，P型電晶體TP7及TP8不導通，而N型電晶體TN4導通。因此，輸出電壓VOUT為低位準。然而，當電源端130與140之間的壓差大於一預設值時，表示電源端130或140發生一靜電放電事件。因此，控制電路500進入一保護模式。在此模式下，由於P型電晶體TP7與TP8的基極耦接P型電晶體TP的閘極與汲極，故可確保P型電晶體TP7、TP8與N型電晶體TN4不被導通。由於一靜電放電釋放元件(如110)會被導通，故一靜電放電電流可從電源端130被釋放至電源端140或是從電源端140被釋放至電源端130。因此，控制電路500不會受到靜電放電電流的傷害。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非 用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來，本發明實施例所系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

1. 一種控制電路，用以提供一輸出電壓，並包括：一N型電晶體，其源極與基極耦接一第一電源端；一第一P型電晶體，具有一第一源極、一第一汲極、一第一閘極以及一第一基極，其中該第一閘極耦該N型電晶體的閘極，該第一基極耦接該第一源極；以及一第二P型電晶體，具有一第二源極、一第二汲極、一第二閘極以及一第二基極，其中該第二源極耦接一第二電源端，該第二汲極及該第二基極耦接該第一基極，該第二閘極耦接該第二汲極或該第一閘極。
2. 如申請專利範圍第1項所述之控制電路，其中該第二閘極耦接該第一閘極。
3. 如申請專利範圍第2項所述之控制電路，其中該第二閘極耦接該第一N型電晶體的汲極。
4. 如申請專利範圍第3項所述之控制電路，其中該第一汲極的電壓作為該輸出電壓。
5. 如申請專利範圍第2項所述之控制電路，其中該第一汲極耦接該第一N型電晶體的閘極。
6. 如申請專利範圍第5項所述之控制電路，其中該第一N型電晶體的汲極的電壓作為該輸出電壓。
7. 如申請專利範圍第1項所述之控制電路，其中該第二閘極耦接該第二汲極。
8. 如申請專利範圍第7項所述之控制電路，其中該第一閘極耦接該N型電晶體的汲極。
9. 如申請專利範圍第8項所述之控制電路，其中該第一汲極的電壓作為該輸出電壓。
10. 如申請專利範圍第7項所述之控制電路，其中該第一閘極耦接該第一汲極。
11. 如申請專利範圍第10項所述之控制電路，其中該N型電晶體的汲極的電壓作為該輸出電壓。
12. 一種操作電路，包括：一靜電放電釋放元件，耦接於一第一電源端以及一第二電源端之間；以及一控制電路，用以提供一輸出電壓，並包括：一N型電晶體，其源極與基極耦接該第一電源端；一第一P型電晶體，具有一第一源極、一第一汲極、一第一閘極以及一第一基極，其中該第一閘極耦該N型電晶體的閘極，該第一基極耦接該第一源極；以及一第二P型電晶體，具有一第二源極、一第二汲極、一第二閘極以及一第二基極，其中該第二源極耦接該第二電源端，該第二汲極及該第二基極耦接該第一基極，該第二閘極耦接該第二汲極或該第一閘極。
13. 如申請專利範圍第12項所述之操作電路，其中當該第一及第二電源端之間的壓差達一預設值時，該靜電放電釋放元件導通，用以將一靜電放電電流從該第一電源端釋放至該第二電源端，或是將該靜電放電電流從該第二電源端釋放至該第一電源端。
14. 如申請專利範圍第13項所述之操作電路，其中當該靜電放 電釋放元件導通時，該第一P型電晶體、該第二P型電晶體以及該N型電晶體不導通，當該第一P型電晶體、該第二P型電晶體以及該N型電晶體之至少一者導通時，該靜電放電釋放元件不導通。
15. 如申請專利範圍第12項所述之操作電路，其中該第二閘極耦接該第一閘極。
16. 如申請專利範圍第15項所述之操作電路，其中該第二閘極耦接該第一N型電晶體的汲極，該第一汲極的電壓作為該輸出電壓。
17. 如申請專利範圍第15項所述之操作電路，其中該第一汲極耦接該第一N型電晶體的閘極，該第一N型電晶體的汲極的電壓作為該輸出電壓。
18. 如申請專利範圍第12項所述之操作電路，其中該第二閘極耦接該第二汲極。
19. 如申請專利範圍第18項所述之操作電路，其中該第一閘極耦接該N型電晶體的汲極，該第一汲極的電壓作為該輸出電壓。
20. 如申請專利範圍第18項所述之操作電路，其中該第一閘極耦接該第一汲極，該N型電晶體的汲極的電壓作為該輸出電壓。