TWI634410B - 用於在電腦處理器中基於程式階段動態時脈及電壓縮放之方法、裝置及非暫時性電腦可讀儲存媒體 - Google Patents

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萊恩 偉爾斯
諾曼 葛加區
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Abstract

本發明大體上係關於基於程式階段之動態時脈及電壓縮放(DCVS)。舉例而言，在各程式階段期間，一第一硬體計數器可對一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之各循環進行計數，一第二硬體計數器可對總循環進行計數，且一第三硬體計數器可對所提交指令進行計數。因此，一旦該所提交指令計數器達到一臨限值，則一軟體/韌體機構可讀取各種硬體計數器，且將該第一硬體計數器之一值除以該第二硬體計數器之一值以在一當前程式執行階段期間量測一暫停分數。該所量測暫停分數接著可用以預計一下一程式執行階段中之一暫停分數，使得可在下一階段中基於該所預計暫停分數而應用最佳電壓及頻率設定。

Description

用於在電腦處理器中基於程式階段動態時脈及電壓縮放之方法、裝置及非暫時性電腦可讀儲存媒體
本文中所描述之各種態樣及實施例大體上係關於基於處理器之系統中的動態時脈及電壓縮放(DCVS)，且更特定言之，係關於可偵測且預計處理器在各種程式階段期間等待來自記憶體子系統之資料之程度且相應地在此等程式階段期間按比例縮放時脈頻率及電壓以便節省能量及功率的合作硬體及軟體/韌體機構。
舉例而言，同步數位電路(諸如中央處理單元(CPU)或數位信號處理器(DSP))需要時脈信號以協調電路中之邏輯的時序。時脈信號之頻率控制邏輯之切換速度或速率，及因此控制電路之效能。在電路之時脈頻率與為電路供電之電壓位準之間存在關係。時脈頻率之增大引起為電路供電以供恰當操作所需之最小電壓位準的相對應增大。因此，時脈頻率之增大通常引起增大之功率消耗。可藉由降低電壓位準來減小電路之功率消耗。然而，電壓位準之減小減小對於電路可能之最大時脈頻率。可減小電壓位準直至達到在所要時脈頻率下對於電路之恰當操作必需的最小臨限電壓位準為止。為了最佳化功率消耗同時仍提供可接受效能，可在基於處理器之電子 裝置(包括基於使用者之攜帶型電子裝置)中使用動態時脈電壓縮放(DCVS)電路。DCVS電路藉由基於電子裝置之效能需求而預計處理器及/或其他同步地時控之組件的最佳時脈頻率及電壓設定來控制時脈頻率及電壓位準設定。以此方式，DCVS電路可最佳化對於所需要效能位準所需之功率消耗。諸如溫度、電池電量及作業系統排程器狀態之其他資訊亦可用以影響DCVS電路操作之方式。
然而，使用作業系統排程器狀態以進行DCVS決策之現有技術傾向於缺乏考慮程式執行階段特性之顯著變化的能力。舉例而言，程式大體上顯示兩種類型之階段特性：(i)記憶體密集階段及(ii)計算密集型階段。在記憶體密集階段中，等待來自記憶體子系統之資料的處理器傾向於支配執行時間，而處理器通常在計算密集型階段期間活躍且利用可用處理器(非記憶體子系統)資源以最大化計算。大體而言，記憶體密集階段及計算密集型階段之持續時間取決於程式特性。在一些工作負荷中，可能存在長記憶體約束階段，其中處理器主要等待資料且無所事事。在此等階段中，可按比例縮小電壓及時脈頻率以減小功率及能量消耗。然而，在大部分已知處理器中，作業系統軟體通常在極粗糙時間粒度上作出關於是否及/或何時減小電壓及頻率之決策。舉例而言，為了作出DCVS決策，作業系統通常在每數十毫秒至每數百毫秒之範圍內對處理器活動進行取樣。自作業系統視角，在比作業系統取樣窗持續更小持續時間之程式階段期間，處理器被假定為作用中的且進行有用功，即使處理器實際上等待待自記憶體子系統擷取之資料亦如此。因此，實際上，可能存在最佳化功率消耗而不損害效能之大把機會，其中處理器並不在作用中。由於就反應時間而言具有有限解析度以及缺乏對硬體行為之可見度(例如，當處理器由於末級快取未中暫停時，處 理器呈現為作用中的且自作業系統視角進行有用功)，作業系統傾向於錯失此等功率及能量節省機會，且因此無法提供細粒度DCVS控制。
以下內容呈現與本文中所揭示之一或多個態樣及/或實施例相關的簡化總結。因而，不應將以下總結視為相關於所有涵蓋之態樣及/或實施例的詳盡概述，亦不應認為以下總結識別相關於所有涵蓋之態樣及/或實施例的關鍵或至關重要之要素，或描繪與任何特定態樣及/或實施例相關聯之範疇。因此，以下總結具有以下唯一目的：在下文所呈現之[實施方式]之前，以簡化形式呈現和與本文中所揭示的機構相關的一或多個態樣及/或實施例相關的某些概念。
根據各種態樣，可提供一種合作硬體及軟體/韌體機構，其可用以偵測一處理器等待來自一記憶體子系統之資料的程式階段及在即將來臨之程式階段中預計記憶體約束性，使得可在即將來臨之程式階段中應用動態時脈及電壓縮放(DCVS)設定以便在記憶體約束程式階段期間節省能量及功率及在計算密集型程式階段期間最佳化效能。舉例而言，根據各種態樣，任何特定工作負荷可具有可持續一至十毫秒(ms)之記憶體密集階段，在此時間期間該處理器可暫停且歷時該時間之一相當大部分而等待來自一記憶體子系統之資料。因此，因為電路技術已充分地進步以准許在最少額外負擔之情況下以1ms至10ms之粒度按比例縮放電壓及頻率，所以本文所描述之各種態樣及實施例可有利地在此等記憶體約束階段中按比例縮放電壓及頻率以節省功率及能量，同時應用不同電壓及頻率設定以在計算密集型階段期間最佳化效能。詳言之，如將在本文中進一步詳細描述，本文中所描述之各種態樣及實施例可利用：一硬體機構，其對底層硬體行為具有可視 性且可提供可用以偵測記憶體約束及/或計算密集型程式階段之資訊，及一軟體/韌體機構，其可利用經由該硬體機構所獲得之該資訊，以根據在一或多個先前程式階段中所計算之記憶體約束性而預計即將來臨之程式階段有可能被記憶體約束的一程度。因而，該軟體/韌體機構接著可將該所預計記憶體約束性映射至最佳電壓及頻率設定。
根據各種態樣，如上文所提及，用以在一基於處理器之系統中按比例縮放電壓及頻率之該合作硬體及軟體/韌體機構可包含一硬體機構，該硬體機構對底層硬體行為具有可視性，可提供有用資訊以指示一當前程式階段為記憶體約束及/或計算密集型之該程度。更特定言之，根據各種態樣，該硬體機構可包含經組態以追蹤可用以計算一當前程式階段記憶體約束及/或計算密集型之該程度的統計之一或多個硬體計數器。舉例而言，根據各種態樣，該一或多個硬體計數器可包含可每當在一特定處理器循環中滿足某些預定義條件時遞增之一第一硬體計數器，其中可在各循環中滿足該等預定義條件，其中不向執行單工通道分派指令(亦即，該循環包括「分派暫停」)且一載入佇列中之一最舊指令為一末級快取(LLC)未中。此外，在各種實施例中，該載入佇列中之該最舊指令可歷時多個循環而在一LLC未中狀態中，同時等待待自該記憶體子系統擷取之資料，藉此該第一硬體計數器可對該載入佇列中之該最舊指令在該LLC未中狀態中且不存在分派的各循環進行計數。此外，根據各種態樣，該硬體計數器可包含對處理器循環進行計數之一第二硬體計數器及對所提交指令進行計數之一第三硬體計數器。
根據各種態樣，用以在該基於處理器之系統中按比例縮放電壓及頻率設定之該軟體/韌體機構可經組態以定期讀取該所提交指令計數器及進一 步在自該所提交指令計數器讀取之一值達到一臨限值時讀取另外兩個計數器，此時各硬體計數器可重設為零。該軟體/韌體接著可將自該第一計數器讀取之該值除以自該第二計數器讀取之該值以計算一分派暫停出現且該載入佇列中之該最舊指令在一末級快取未中狀態中之總循環的百分比，此可指示最新執行階段被記憶體約束之程度。該軟體/韌體機構接著可基於基於在先前階段中所計算之實際記憶體約束性的一指數加權移動平均值而預計即將來臨之階段中的記憶體約束性，其可映射至在該所預計記憶體約束值下最大化功率節省且最小化效能損失之時脈頻率及電壓設定，且接著可相應地調整該等時脈頻率及電壓設定。
根據各種態樣，一種用於動態時脈及電壓縮放之設備可包含：一第一硬體計數器，其經組態以在一當前程式執行階段期間對一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之各循環進行計數；一第二硬體計數器，其經組態以對該當前程式執行階段中之循環的一總數目進行計數；一處理器，其經組態以：回應於該第三硬體計數器達到一臨限值而讀取該第一硬體計數器及該第二硬體計數器；在該當前程式執行階段期間量測一暫停分數，其中該所量測暫停分數包含在該當前程式執行階段期間自該第一硬體計數器讀取之一第一值除以在該當前程式執行階段期間自該第二硬體計數器讀取之一第二值；基於在該當前程式執行階段期間之該所量測暫停分數及該當前程式執行階段之一所預計暫停分數而在一下一程式執行階段中預計一暫停分數；及調用一DCVS模組以基於該下一程式執行階段中之該所預計暫停分數而在該下一程式執行階段期間應用一頻率設定及一電壓設定。
根據各種態樣，一種設備可包含：用於在一當前程式執行階段期間對 一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之循環的一數目進行計數的構件；用於在該當前程式執行階段期間量測一暫停分數之構件，其中該所量測暫停分數包含該當前程式執行階段期間的一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環的數目除以在該當前程式執行階段中所計數之總循環；用於基於在該當前程式執行階段期間之該所量測暫停分數及該當前程式執行階段之一所預計暫停分數而在一下一程式執行階段中預計一暫停分數之構件；及用於調用一DCVS模組以基於該下一程式執行階段中之該所預計暫停分數而在該下一程式執行階段期間應用一頻率設定及一電壓設定之構件。
根據各種態樣，一種用於動態時脈及電壓縮放之方法可包含：在一當前程式執行階段期間對一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之各循環進行計數；在該當前程式執行階段期間量測一暫停分數，其中量測該暫停分數包含將該當前程式執行階段期間的一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環的數目除以在該當前程式執行階段中所計數之總循環；基於在該當前程式執行階段期間之該所量測暫停分數及該當前程式執行階段之一所預計暫停分數而在一下一程式執行階段中預計一暫停分數；及調用一DCVS模組以基於該下一程式執行階段中之該所預計暫停分數而在該下一程式執行階段期間應用一頻率設定及一電壓設定。
根據各種態樣，一種電腦可讀儲存媒體可包含用於使得一處理器執行以下操作之程式碼：在一當前程式執行階段期間對一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之各循環進行計數；在該當前程式執行階段期間量測一暫停分數，其中量測該暫停分數包含將該當前程式 執行階段期間的一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環的數目除以在該當前程式執行階段中所計數之總循環；基於在該當前程式執行階段期間之該所量測暫停分數及該當前程式執行階段之一所預計暫停分數而在一下一程式執行階段中預計一暫停分數；及調用一DCVS模組以基於該下一程式執行階段中之該所預計暫停分數而在該下一程式執行階段期間應用一頻率設定及一電壓設定。
與本文中所揭示之態樣及實施例相關聯的其他目標及優點將基於附圖及詳細描述而對於熟習此項技術者顯而易見。
100‧‧‧基於處理器之系統
110‧‧‧處理器
120‧‧‧處理器核心
130‧‧‧核心硬體
132‧‧‧末級快取(LLC)未中分派暫停計數器
134‧‧‧循環計數器
136‧‧‧所提交指令計數器
140‧‧‧軟體/韌體
142‧‧‧末級快取(LLC)未中分派暫停預計器
144‧‧‧分派暫停至電壓及頻率映射
146‧‧‧中斷線
148‧‧‧線
150‧‧‧工作負荷執行模組
162‧‧‧所要電壓控制信號
164‧‧‧所要頻率控制信號
166‧‧‧電壓
168‧‧‧時脈頻率
170‧‧‧電壓及頻率管理模組
172‧‧‧電壓轉換器
174‧‧‧時脈頻率合成器
180‧‧‧記憶體子系統
190‧‧‧電源
195‧‧‧額外資料源
200‧‧‧方法
210‧‧‧區塊
220‧‧‧區塊
230‧‧‧區塊
240‧‧‧區塊
250‧‧‧區塊
260‧‧‧區塊
270‧‧‧區塊
300‧‧‧方法
310‧‧‧區塊
320‧‧‧區塊
330‧‧‧區塊
340‧‧‧區塊
350‧‧‧區塊
360‧‧‧區塊
370‧‧‧區塊
400‧‧‧系統
410‧‧‧中央處理單元(CPU)
412‧‧‧處理器
414‧‧‧動態時脈及電壓縮放(DCVS)電路
416‧‧‧快取記憶體
420‧‧‧系統匯流排
422‧‧‧輸入裝置
424‧‧‧輸出裝置
426‧‧‧網路介面裝置
430‧‧‧記憶體子系統
432‧‧‧靜態記憶體
434‧‧‧動態記憶體
440‧‧‧顯示控制器
442‧‧‧記憶體控制器
444‧‧‧記憶體
460‧‧‧視訊處理器
470‧‧‧顯示器
480‧‧‧網路
將易於獲得本文所述的各種態樣及實施例以及其許多伴隨優點之較完整瞭解，此係因為會在結合附圖考慮時藉由參考以下詳細描述來更佳地理解該等態樣及實施例以及其伴隨優點，僅僅為了說明而非限制來呈現該等附圖，且在該等附圖中： 圖1說明根據各種態樣之可根據可偵測且預計記憶體約束及計算密集型程式執行階段的合作硬體及軟體/韌體機構而在基於處理器之系統中實施動態時脈及電壓縮放(DCVS)的例示性架構。
圖2說明根據各種態樣之初始化用以根據程式執行階段而在基於處理器之系統中按比例縮放時脈頻率及電壓之合作硬體及軟體/韌體機構的例示性方法。
圖3說明根據各種態樣之用以根據合作硬體及軟體/韌體機構預計即將來臨之程式執行階段將為記憶體約束程式階段還是計算密集型程式階段而按比例縮放時脈頻率及電壓之例示性方法。
圖4說明根據各種態樣之可實施本文中所描述之合作硬體及軟體/韌體 DCVS機構及相對應方法以根據程式執行階段而按比例縮放時脈頻率及電壓的例示性基於處理器之系統。
在以下描述及相關圖式中揭示各種態樣及實施例以展示與例示性態樣及實施例相關之特定實例。對於熟習此項技術者而言，在閱讀本發明後，替代實施例就將顯而易見，且可在不脫離本發明之範疇或精神的情況下建構且實踐該等替代實施例。另外，將不詳細地描述或可省略熟知元素以免混淆本文中所揭示之態樣及實施例的相關細節。
詞「例示性」在本文中用以意謂「充當實例、個例或說明」。本文中被描述為「例示性」之任何實施例未必應被理解為比其他實施例較佳或有利。同樣，術語「實施例」並不要求所有實施例包括所論述特徵、優點或操作模式。
本文所使用的術語僅描述特定實施例且不應被解釋為限制本文中所揭示之任何實施例。如本文中所使用，除非上下文另有清晰地指示，否則單數形式「一」以及「該」意欲亦包括複數形式。熟習此項技術者將進一步理解，術語「包含」及/或「包括」如在本文中所使用指定所陳述特徵、整體、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組之存在或添加。
此外，可就待由(例如)計算裝置之元件執行的動作之次序而言描述各種態樣及/或實施例。熟習此項技術者將認識到，本文中所描述之各種動作可由特定電路(例如，特殊應用積體電路(ASIC))、由正由一或多個處理器執行之程式指令、或由兩者之組合執行。另外，可認為本文中所描述之此等動作序列完全體現於任何形式之電腦可讀儲存媒體內，該電腦可讀儲存 媒體儲存有在執行時將使一相關聯之處理器執行本文所描述之功能性的電腦指令之對應集合。因此，本文中所描述之各種態樣可以數個不同形式體現，其皆已被預期在所主張標的物之範疇內。此外，對於本文中所描述之態樣中的每一者，任何此等態樣之相對應形式可在本文中描述為(例如)「經組態以…之邏輯」及/或經組態以執行所描述動作的其他結構組件。
根據各種態樣，合作硬體及軟體/韌體機構可用以偵測處理器等待來自記憶體子系統之資料的程式階段及在即將來臨之程式階段中預計記憶體約束性，使得可在即將來臨之程式階段中應用動態時脈及電壓縮放(DCVS)設定以便在記憶體約束程式階段期間節省能量及功率及在計算密集型程式階段期間最佳化效能。此外，亦揭示相關方法及基於處理器之系統。舉例而言，根據各種態樣，任何特定工作負荷可具有可持續一至十毫秒(ms)之記憶體密集階段，在此時間期間處理器可暫停且等待來自記憶體子系統之資料。因此，因為電路技術已充分地進步以准許在最少額外負擔之情況下以1ms至10ms之粒度應用DCVS功能性，所以本文所揭示之合作硬體及軟體/韌體機構可有利地在此等記憶體約束階段中按比例縮放電壓及頻率以節省功率及能量，同時應用不同電壓及頻率設定以在計算密集型階段期間最佳化效能。更特定言之，如將在本文中進一步詳細描述，硬體機構可對底層硬體行為具有可視性且可因此提供可用以偵測記憶體約束及/或計算密集型程式階段之資訊，而軟體/韌體機構可經組態以利用經由硬體機構所獲得之資訊，以根據在一或多個先前程式階段中所計算之實際記憶體約束性而預計一或多個即將來臨之程式階段有可能為記憶體約束及/或計算密集型的程度。因而，軟體/韌體機構接著可將所預計記憶體約束性映射至最佳電壓及頻率設定。
根據各種態樣，圖1說明使用可偵測且預計記憶體約束及計算密集型程式執行階段之合作硬體及軟體/韌體機構來在基於處理器之系統100中實施動態時脈及電壓縮放(DCVS)的例示性架構。在各種實施例中，基於處理器之系統100可包含處理器110(或中央處理單元(CPU))，除了電壓及頻率管理模組170以外，處理器110亦包括一或多個處理器核心120。在各種實施例中，處理器110可整合於半導體晶粒或封裝(未展示)上，且處理器核心120可進一步包括工作負荷執行模組150，其可涵蓋一或多個數位邏輯元件、半導體電路、記憶體結構(例如，快取記憶體)、以及其他元件。此外，儘管圖1中未明確地展示，但工作負荷執行模組150可包括載入佇列、指令快取記憶體、資料快取記憶體、經組態以自指令快取記憶體及/或載入佇列提取指令(例如，載入指令或儲存指令)及存取資料快取記憶體以執行所提取指令的管線、及經組態以執行一或多個工作負荷之一或多個功能區塊。 根據各種態樣，基於處理器之系統100可進一步包括記憶體子系統180，記憶體子系統180可大體上表示晶片外記憶體，晶片外記憶體可包括系統記憶體、比處理器110上之任何快取記憶體高的等級下之快取記憶體(亦即，超出在處理器110上可存取之「末級快取」(LLC)的快取記憶體)、可包括揮發性及/或非揮發性記憶體之任何其他系統記憶體組件、及/或其組合。
根據各種態樣，處理器110(且具體言之電壓及頻率管理模組170)可連接至電源190，電源190可將電壓供應至電壓及頻率管理模組170中之電壓轉換器172。電壓轉換器172又將自電源190供應之電壓轉化成適當電壓以為處理器核心120供電，如166處所展示。在各種實施例中，自電壓轉換器172輸出之電壓166可被判定以滿足處理器核心120處之最小電壓值要求。 舉例而言，用以判定處理器核心120處之最小電壓要求的一個方法可基於支 援處理器核心120處之指定時脈頻率所需的最小電壓。此外，根據各種態樣，電壓及頻率管理模組170可包含時脈頻率合成器174，時脈頻率合成器174經組態以將在指定時脈頻率下之一或多個時脈脈衝供應至處理器核心120以執行計算任務，如168處所展示。舉例而言，在各種實施例中，時脈頻率合成器174供應一或多個時脈脈衝之時脈頻率可基於外部參考時脈來源(未展示)，諸如前側匯流排(FSB)時脈，其中時脈頻率合成器174可根據給定倍增器而倍增參考時脈來源，以判定應供應一或多個時脈脈衝之時脈頻率。或者，在各種實施例中時脈頻率合成器174可以獨立方式產生一或多個時脈脈衝，而不利用任何其他內部及/或外部時脈來源。在任何情況下，時脈頻率合成器174可修改時脈頻率以在較低或較高時脈頻率下將時脈脈衝供應至處理器核心120，其中時脈脈衝供應至處理器核心120之最大時脈頻率可取決於電壓轉換器172供應至處理器核心120之電壓166(例如，愈高之供電電壓166可支援愈高之最大時脈頻率，且反之亦然)。
在各種實施例中，處理器核心120可包括核心硬體130及軟體/韌體140，其可與彼此協作以在處理器110處最佳化功率消耗，同時維持可接受效能位準。舉例而言，在各種實施例中，核心硬體130及軟體/韌體140可偵測且預計記憶體約束程式階段，其中工作負荷執行模組150正等待及/或將有可能等待來自記憶體子系統180之資料且與電壓及頻率管理模組170通信以降低供應至處理器核心120之電壓166及時脈頻率168，以便在此等記憶體約束程式階段期間減小自電源190消耗之能量。此外，在各種實施例中，核心硬體130及軟體/韌體140可偵測且預計工作負荷執行模組150正及/或將有可能執行有用功之計算密集型程式階段，其中處理器核心120可與電壓及頻率管理模組170通信以增大供應至處理器核心120之電壓166及時脈 頻率168，以在此等計算密集型程式階段期間最佳化效能，如圖1中展示，其中處理器核心將所要電壓控制信號162及所要頻率控制信號164發送至電壓及頻率管理模組170。此外，在各種實施例中電壓及頻率管理模組170可考慮額外資料源195，諸如溫度、作業系統(OS)排程器狀態及電池電量，以在任何程式執行階段期間判定電壓166及時脈頻率168之最佳設定。因而，在各種實施例中，電壓及頻率管理模組170可基於額外資料源195結合自處理器核心120所接收之所要電壓控制信號162及所要頻率控制信號164而產生至電壓轉換器172及時脈頻率合成器174之控制信號，使得電壓轉換器172及時脈頻率合成器174分別基於以上各者而判定電壓166及時脈頻率168之最佳設定。
根據各種態樣，如上文所提及，用以按比例縮放基於處理器之系統100中的電壓及頻率之合作硬體及軟體/韌體機構可包含核心硬體130，核心硬體130對硬體行為具有可視性且可因此提供有用資訊以指示當前程式階段記憶體約束及/或計算密集型之程度。舉例而言，如圖1中所展示，核心硬體130可包含經組態以追蹤可用以計算當前程式階段記憶體約束及/或計算密集型之程度的統計之一或多個硬體計數器。詳言之，硬體計數器可包含末級快取(LLC)未中分派暫停計數器132，其可每當在特定處理器循環中滿足某些預定義條件時遞增。舉例而言，在各種實施例中，用以遞增LLC未中分派暫停計數器132之預定義條件可包括(i)不向在特定循環中與工作負荷執行模組150相關聯之執行單工通道分派指令(亦即，循環包括「分派暫停」)；及(ii)載入佇列中之最舊指令在LLC未中狀態中。此外，在各種實施例中，載入佇列中之最舊指令可歷時多個循環(例如，數百個循環)而在LLC未中狀態中，直至資料自記憶體子系統180傳回為止，藉此LLC未中分 派暫停計數器132可對各循環進行計數，在此期間載入佇列中之最舊指令在LLC未中狀態中且不存在分派。因而，LLC未中分派暫停計數器132將不在LLC未中存在之情況下在工作負荷執行模組150進行有用功的循環期間遞增(例如，即使載入佇列中之最舊指令為LLC未中，LLC未中分派暫停計數器132亦不在分派指令之循環中遞增)。相關地，未中分派暫停計數器132並不在載入佇列中之最舊指令並非LLC未中的循環期間遞增，即使無分派在此等循環期間發生。此外，如圖1中所展示，硬體計數器可包含在每一處理器循環中遞增以對總處理器循環進行計數之循環計數器134及對已提交(或「引退」)多少指令進行計數之所提交指令計數器136。
根據各種態樣，用以按比例縮放基於處理器之系統100中的電壓及頻率設定之軟體/韌體140可經組態以根據適合之輪詢間隔而讀取所提交指令計數器136，適合之輪詢間隔可包含每一循環、定期及/或其他適合之準則以對輪詢間隔進行組態。詳言之，如圖1中所展示，軟體/韌體140可經由耦接於軟體/韌體140與核心硬體130之間的線148讀取與所提交指令計數器136相關聯之值，其中所提交指令計數器136可在每次提交指令時遞增以對用於軟體/韌體140處之輪詢間隔進行組態。舉例而言，回應於經由線148自所提交指令計數器136讀取之值達到臨限值(例如，一千萬或另一適合值)，軟體/韌體140可確證中斷線146且進一步經由線148讀取LLC未中分派暫停計數器132及循環計數器134，此時三個硬體計數器132、134、136各自重設為零。在各種實施例中，軟體/韌體140接著可將自LLC未中分派暫停計數器132讀取之值除以自循環計數器134讀取之值，以計算總循環之在載入佇列中之最舊指令為LLC未中的情況下出現之分派暫停的百分比。因而，所計算百分比可指示最新程式階段被記憶體約束之程度(例如，基於提 交或以其他方式引退N個指令所需之總循環中的LLC未中分派暫停之暫停分數，其中N表示觸發讀取LLC未中分派暫停計數器132及循環計數器134之臨限值)。因此，軟體/韌體140可包含LLC未中分派暫停預計器142，預計器142可基於基於在先前階段中所計算之暫停分數的指數加權移動平均值而預計下一(即將來臨)階段中之暫停分數。舉例而言，在各種實施例中，可根據下式計算下一階段中之所預計暫停分數(PredStalln+1)： PredStall n+1=α * Stall n +(1-α)* PredStall n
，其中α為可程式化且憑經驗判定之常數，Stalln為在當前程式階段(亦即，提交或以其他方式引退N個指令之最新階段)中所計算的實際暫停分數，且PredStalln為在緊接在當前階段之前的階段中針對當前階段所預計之暫停分數。
根據各種態樣，回應於LLC未中分派暫停預計器142判定下一即將來臨之程式階段中的所預計暫停分數，軟體/韌體140可參考分派暫停至電壓及頻率映射144，以判定在所預計暫停分數下最佳地最大化功率節省及最小化效能損失之最佳時脈頻率及電壓設定。接著可將映射至所預計暫停分數之所要電壓控制信號162及所要頻率控制信號164傳達至電壓及頻率管理模組170。因而，在各種實施例中，電壓轉換器172接著可至少部分基於所要電壓控制信號162而調整供應至處理器核心120之電壓166，且時脈頻率合成器174可至少部分基於所要頻率控制信號164而類似地調整時脈脈衝168供應至處理器核心120之時脈頻率。舉例而言，在各種實施例中所預計暫停分數可與各自對應於電壓及頻率設定之各種臨限值相比較，其中臨限值可在軟體/韌體140中經程式化且具有基於廣泛設計空間探索之值，其具有以最少效能損失最大化功率節省之目標。此外，可以頻率敏感方式解釋 所計算且預計暫停分數，此係因為可根據核心循環而量測LLC未中潛時，且LLC未中潛時可取決於核心頻率。因而，當在所供應頻率168不同於在處理器核心120處所支援之最大頻率的階段中操作時，可首先將下一階段中之所預計暫停分數轉譯成將在處理器核心120在最大所支援頻率下操作之情況下存在的值，且接著可將所轉譯值與分派暫停至電壓及頻率映射144中所提供的適當臨限值比較。或者，根據各種實施例，可以頻率相依性方式轉譯臨限值以在給定程式階段中考慮操作頻率與最大頻率之間的差。
根據各種態樣，圖2說明用以初始化用以在圖1中所示及上文進一步詳細描述的基於處理器之系統中按比例縮放時脈頻率及電壓的合作硬體及軟體/韌體機構之例示性方法200。詳言之，在區塊210處，可初始化與各種硬體計數器相關聯之值(例如，將其設定為零)且可起始第一程式執行階段。 舉例而言，如上文結合圖1所描述，在區塊210處所初始化之硬體計數器可包含可在各循環中遞增之末級快取(LLC)未中分派暫停計數器，在各循環中(i)分派暫停發生使得無指令分派至基於處理器之系統中的執行單工通道且(ii)載入佇列中之最舊負載指令在LLC未中狀態中，其中載入佇列中之最舊負載指令可歷時多於一個循環而在LLC未中狀態下。此外，所初始化硬體計數器可包含在各處理器循環中遞增之循環計數器、及在每次提交或引退指令時遞增之所提交指令計數器。因而，根據各種態樣，硬體計數器可提供對底層硬體行為之可視性，該底層硬體行為包括在載入佇列中之最舊指令為LLC未中的循環中發生之分派暫停、總處理器循環、及在第一程式執行階段期間總所提交指令。
在各種實施例中，在區塊220處，軟體/韌體機構接著可(例如，在各循環中，定期等)讀取所提交指令計數器，且接著在區塊230處判定自所提交 指令計數器讀取之值是否已達到臨限值。舉例而言，在各種實施例中，臨限值可包含一千個所提交指令或提供足夠之取樣窗的另一適合之值，將經由取樣窗分析當前程式階段為記憶體約束還是計算密集型的。回應於判定自所提交指令計數器讀取之值尚未達到臨限值，軟體/韌體機構可在區塊220處繼續讀取所提交指令計數器，直至自所提交指令計數器讀取之值已達到臨限值為止。回應於判定自指令計數器讀取之值已達到臨限值，如在區塊230處所判定，軟體/韌體機構接著可在區塊240處進一步讀取LLC未中分派暫停計數器及循環計數器，此時硬體計數器可各自重設為零。因而，自LLC未中分派暫停計數器讀取之值可根據在提交N個指令所需之總處理器循環中在載入佇列中之最舊指令為LLC未中的情況下分派暫停出現多少次而指示當前程式執行階段中之暫停行為(或記憶體約束性)，其中N表示臨限值。在各種實施例中，在區塊250處，軟體/韌體可根據在區塊240處自循環計數器讀取之值而除以在區塊240處自LLC未中分派暫停計數器讀取之值，以計算第一程式階段中之暫停分數，其中所計算暫停分數可表示總循環的在載入佇列中之最舊指令為LLC未中的情況下分派暫停出現之百分比(亦即，第一程式階段由於處理器等待來自記憶體子系統之資料被記憶體約束而不進行有用功之程度)。因此，軟體/韌體可進一步基於第一程式階段中之所計算暫停分數而預計下一(第二)階段中之暫停分數。就彼而言，因為相對於在第一程式執行階段中初始化合作硬體及軟體/韌體機構而描述方法200，所以可能不存在在先前階段中所計算之任何所預計暫停分數。因而，在各種實施例中，第二階段中之所預計暫停分數可僅基於第一程式階段中之所計算暫停分數。
根據各種態樣，回應於適合地預計第二程式階段中之暫停分數，可在 區塊260處將所預計暫停分數映射至最佳時脈頻率及電壓設定，其中映射至所預計暫停分數之最佳時脈頻率及電壓設定可在所預計暫停分數下最佳地最大化功率節省且最小化效能損失。接著可在區塊270處將所映射電壓及頻率設定傳達至電壓及頻率管理模組，其中電壓及頻率管理模組可調整供應至處理器之電壓且相應地調整時脈脈衝供應至處理器之頻率。接著可儲存第二程式階段中之所預計暫停分數，且將其用以預計後續程式階段中之暫停分數，如在本文中所進一步詳細描述。
更特定言之，圖3說明用以根據合作硬體及軟體/韌體機構預計即將來臨之程式執行階段將為記憶體約束程式階段還是計算密集型程式階段而按比例縮放時脈頻率及電壓之例示性方法300。舉例而言，在區塊310處，可獲得當前階段之所預計暫停分數，其中可已在緊接在前階段中計算當前階段之所預計暫停分數。在各種實施例中，軟體/韌體可在區塊320處(例如，在各循環中、定期等)讀取所提交指令計數器，且接著在區塊330處判定自所提交指令計數器讀取之值是否已達到臨限值。回應於判定自所提交指令計數器讀取之值尚未達到臨限值，軟體/韌體機構可在區塊320處繼續讀取所提交指令計數器，直至自所提交指令計數器讀取之值已達到臨限值為止。一旦自指令計數器讀取之值達到臨限值，如在區塊330處所判定，則軟體/韌體機構接著可在區塊340處進一步讀取LLC未中分派暫停計數器及循環計數器，此時硬體計數器可再次重設為零。在各種實施例中，在區塊350處，軟體/韌體可根據在區塊340處自循環計數器讀取之值而除以在區塊340處自LLC未中分派暫停計數器讀取之值，以計算當前程式階段中之暫停分數，其中所計算暫停分數可表示在當前程式階段期間之總循環的百分比，其中載入佇列中之最舊指令為LLC未中的情況下分派暫停出現。因此，基 於當前階段之所預計暫停分數，如在區塊310處所獲得，可在區塊350處基於當前程式階段中之所計算暫停分數及當前程式階段之所預計暫停分數而預計下一(即將來臨)階段中之暫停分數，如在緊接在前程式階段中所計算。舉例而言，在各種實施例中，如在區塊350處所計算之下一階段中的所預計暫停分數(PredStalln+1)可基於考慮先前階段中之所計算暫停分數的指數加權移動平均值，可根據下式計算所預計暫停分數： PredStall n-1=α * Stall n -〔1-α)* PredStall n
，其中α為可程式化且憑經驗判定之常數，Stalln為如在區塊350處所計算之當前階段中的實際暫停分數，且PredStalln為針對當前階段所預計且在區塊310處所獲得之暫停分數。
根據各種態樣，回應於適合地預計下一程式階段中之暫停分數，可在區塊360處將所預計暫停分數映射至最佳時脈頻率及電壓設定，其中映射至所預計暫停分數之最佳時脈頻率及電壓設定可在所預計暫停分數下最佳地最大化功率節省且最小化效能損失。接著可在區塊370處將所映射電壓及頻率設定傳達至電壓及頻率管理模組，其中電壓及頻率管理模組可調整供應至處理器之電壓且相應地調整時脈脈衝供應至處理器之頻率。方法300接著可返回至區塊310，其中可以在上文中進一步詳細描述之實質上相同的方式獲得下一程式階段中之所預計暫停分數(如在區塊350處所計算)且將其用以預計後續程式階段中之暫停分數。
根據各種態樣，本文中所描述之合作硬體及軟體/韌體DCVS機構及相對應方法可使用於任何電路中，包括(但不限於)基於微處理器之電路、系統或其他適合之電子裝置。舉例而言，可包括或以其他方式使用本文中所描述之合作硬體及軟體/韌體DCVS機構的電子裝置可包含(但不限於)行動 電話、蜂巢式電話、電腦、攜帶型電腦、桌上型電腦、個人數位助理(PDA)、監視器、電腦監視器、電視、調諧器、收音機、衛星收音機、數位音樂播放器、攜帶型音樂播放器、數位視訊播放器、數位視訊光碟(DVD)播放器、攜帶型數位視訊播放器、或類似者。
舉例而言，根據各種態樣，圖4說明可使用在上文關於圖1至圖3所進一步詳細描述之合作硬體及軟體/韌體DCVS機構及相對應方法的實例基於處理器之系統400。舉例而言，圖4中所示的基於處理器之系統400包括包含快取記憶體416及處理器412之中央處理單元(CPU)410，處理器412可包括經組態以實施在上文中進一步詳細描述之合作硬體及軟體/韌體DCVS機構及相對應方法之DCVS電路414。詳言之，如在上文中關於圖1至圖3所進一步描述，DCVS電路414可包括可追蹤指示當前程式執行階段記憶體約束及/或計算密集型之程度的統計之各種硬體計數器、以及可根據使用各種硬體計數器所追蹤之統計而預計即將來臨程式階段中之記憶體約束性的軟體/韌體。此外，DCVS電路414可包含電壓及頻率管理模組，根據所預計暫停分數與所預計暫停分數處之最佳電壓及頻率設定之間的映射，電壓及頻率管理模組可基於在軟體/韌體處所判定之電壓及頻率設定而調整CPU 410上之供電電壓及時脈脈衝供應至CPU 410的頻率。
根據各種實施例，CPU 410可耦接至系統匯流排420，系統匯流排420可相互耦接包括於基於處理器之系統400中的各種其他裝置。如對於熟習此項技術者將顯而易見，CPU 410可經由系統匯流排420交換位址、控制及資料資訊以與包括於基於處理器之系統400中的其他裝置通信，其可包括適合之裝置。舉例而言，如圖4中所說明，包括於基於處理器之系統400中的裝置可包括記憶體子系統430，記憶體子系統430可包括靜態記憶體432及/或 動態記憶體434、一或多個輸入裝置422、一或多個輸出裝置424、網路介面裝置426及顯示控制器440。在各種實施例中，輸入裝置422可包括任何適合之輸入裝置類型，包括(但不限於)輸入鍵、開關、語音處理器等。輸出裝置424可類似地包括任何適合之輸出裝置類型，包括(但不限於)音訊、視訊、其他視覺指示器等。網路介面裝置426可為經組態以允許將資料交換至網路480及自網路480交換資料之任何裝置，網路480可包含任何適合之網路類型，包括(但不限於)有線或無線網路、專用或公用網路、區域網路(LAN)、廣域網路(WLAN)、及網際網路。網路介面裝置426可支援任何類型之所要通信協定。CPU 410可經由系統匯流排420存取記憶體子系統430。
根據各種實施例，CPU 410亦可經由系統匯流排420存取顯示控制器440以控制發送至顯示器470之資訊。顯示控制器440可包括記憶體控制器442及記憶體444以儲存待回應於與CPU 410之通信發送至顯示器470之資料。顯示控制器440經由視訊處理器460將待顯示之資訊發送至顯示器470，視訊處理器460將待顯示之資訊處理成適用於顯示器470之格式。顯示器470可包括任何適合之顯示器類型，包括(但不限於)陰極射線管(CRT)、液晶顯示器(LCD)、電漿顯示器等。
熟習此項技術者應瞭解，可使用多種不同技術與技藝中之任一者來表示資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其任何組合表示貫穿以上描述可能參考之資料、指令、命令、資訊、信號、位元、符號及碼片。
此外，熟習此項技術者將瞭解，結合本文所揭示之態樣所描述的各種說明性邏輯區塊、模組、電路及演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。為了清楚地說明硬體與軟體之此可互換性，各種說明性組 件、區塊、模組、電路及步驟已在上文大體按其功能性加以描述。將此功能性實施為硬體還是軟體取決於特定應用及強加於整個系統上之設計約束。熟習此項技術者可針對各特定應用而以不同方式實施所描述功能性，但此類實施決策不應被解釋為脫離本文中所描述之各種態樣及實施例的範疇。
結合本文所揭示之各種態樣及實施例在上文中所描述的各種說明性邏輯區塊、模組及電路可藉由通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或經設計以執行在本文中所描述之功能的其任何組合予以實施或執行。舉例而言，通用處理器可為微處理器，或在替代方案中，處理器可為任何習知處理器、控制器、微控制器、狀態機等。處理器亦可實施為計算裝置之組合(例如，DSP與微處理器之組合、複數個微處理器、一或多個微處理器結合DSP核心或任何其他適合之組態)。
結合本文中所揭示之態樣所描述的方法、序列及/或演算法可直接以硬體、以由處理器執行之軟體模組或以兩者之組合直接體現。軟體模組可以駐存在RAM、快閃記憶體、ROM、EPROM、EEPROM、暫存器、硬碟、抽取式磁碟、CD-ROM或此項技術中已知的任何其他形式之儲存媒體中。 例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊且將資訊寫入至儲存媒體。在替代方案中，儲存媒體可整合至處理器。處理器及儲存媒體可駐存於ASIC中。ASIC可以駐存於IoT裝置中。在替代方案中，處理器及儲存媒體可作為離散組件駐存於使用者終端機中。
在一或多個例示性態樣中，所描述之功能可以硬體、軟體、韌體或其 任何組合予以實施。若以軟體實施，則可將功能作為一或多個指令或程式碼而儲存於電腦可讀媒體上或經由電腦可讀媒體來傳輸。電腦可讀媒體包括電腦儲存媒體及包括促進電腦程式自一處傳送至另一處的任何媒體的通信媒體兩者。儲存媒體可為可由電腦存取之任何可用媒體。藉助於實例而非限制，此等電腦可讀媒體可包含RAM、ROM、EEPROM、CD-ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用以攜載或儲存呈指令或資料結構形式之所要程式碼且可由電腦存取的任何其他媒體。 又，任何連接被恰當地稱為電腦可讀媒體。舉例而言，若使用同軸電纜、光纜、雙絞線、DSL或諸如紅外線、無線電及微波之無線技術自網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纜、雙絞線、DSL或諸如紅外線、無線電及微波之無線技術包括於媒體之定義中。術語「磁碟」與「光碟」，其可在本文中互換使用，包括CD、雷射光碟、光學光碟、DVD、軟碟及藍光光碟，此等各者通常以磁性方式及/或藉由雷射以光學方式再現資料。以上各者之組合亦應包括於電腦可讀媒體之範圍內。
儘管前述揭示內容展示說明性態樣及實施例，但熟習此項技術者將瞭解，可在不背離由所附申請專利範圍界定之本發明的範疇之情況下進行各種改變及修改。無需以任何特定次序執行根據本文中所描述之各種態樣及實施例所主張的方法之功能、步驟及/或動作。此外，儘管元件可上文描述或主張為呈單數形式，但除非明確地陳述限於單數形式，否則預期複數形式。

Claims (29)

  1. 一種用於動態時脈及電壓縮放之設備，其包含：一第一硬體計數器，其經組態以在一當前程式執行階段期間對一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之各循環進行計數；一第二硬體計數器，其經組態以對該當前程式執行階段中之循環的一總數目進行計數；一第三硬體計數器，其經組態以對所提交指令進行計數；及一處理器，其經組態以：回應於該第三硬體計數器達到一臨限值而讀取該第一硬體計數器及該第二硬體計數器；在該當前程式執行階段期間量測一暫停分數，其中該所量測暫停分數包含在該當前程式執行階段期間自該第一硬體計數器讀取之一第一值除以在該當前程式執行階段期間自該第二硬體計數器讀取之一第二值；基於在該當前程式執行階段期間之該所量測暫停分數及該當前程式執行階段之一所預計暫停分數而在一下一程式執行階段中預計一暫停分數；及調用一動態時脈及電壓縮放(DCVS)模組以基於該下一程式執行階段中之該所預計暫停分數而在該下一程式執行階段期間應用一頻率設定及一電壓設定。
  2. 如請求項1之設備，其中該處理器經組態以根據基於以下式之一指數移動平均值而預計該下一程式執行階段中之該暫停分數：PredStall n+1=α * Stall n +(1-α)* PredStall n ，其中α為一恆定值，Stalln為該當前程式執行階段期間之該所量測暫停分數，且PredStalln為該當前程式執行階段之該所預計暫停分數。
  3. 如請求項2之設備，其中該處理器經進一步組態以在一緊接在前程式執行階段中計算該當前程式執行階段之該所預計暫停分數。
  4. 如請求項2之設備，其中該恆定值α為一可程式化且憑經驗判定之常數。
  5. 如請求項1之設備，其中該處理器經進一步組態以將該下一程式執行階段中之該所預計暫停分數映射至待在該下一程式執行階段期間應用之該頻率設定及該電壓設定。
  6. 如請求項1之設備，其中該處理器經進一步組態以：比較該下一程式執行階段中之該所預計暫停分數與對應於不同頻率及電壓設定之不同臨限值；及將該下一程式執行階段中之該所預計暫停分數映射至在該所預計暫停分數下最大化功率節省且最小化效能損失之該等不同頻率及電壓設定之一者。
  7. 如請求項1之設備，其中該第二硬體計數器對在該當前程式執行階段中引退在該當前程式執行階段中在該第三硬體計數器處所計數之該等所提交指令所需的循環之該總數目進行計數。
  8. 如請求項7之設備，其中該第三硬體計數器遞增以對該等所提交指令進行計數，來組態在該處理器處用以讀取該第一硬體計數器及該第二硬體計數器之一輪詢間隔。
  9. 如請求項1之設備，其中該處理器經進一步組態以：回應於該第三硬體計數器達到該臨限值而確證用以讀取該第一硬體計數器及該第二硬體計數器之一中斷；及在讀取該第一硬體計數器及該第二硬體計數器之後即刻重設該第一硬體計數器、該第二硬體計數器及該第三硬體計數器。
  10. 一種用於動態時脈及電壓縮放之設備，其包含：用於在一當前程式執行階段期間對一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之循環的一數目進行計數的構件；用於在該當前程式執行階段期間量測一暫停分數之構件，其中該所量測暫停分數包含該當前程式執行階段期間的一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環的該數目除以在該當前程式執行階段中所計數之總循環；用於基於在該當前程式執行階段期間之該所量測暫停分數及該當前程式執行階段之一所預計暫停分數而在一下一程式執行階段中預計一暫停分數之構件；及用於調用一動態時脈及電壓縮放(DCVS)模組以基於該下一程式執行階段中之該所預計暫停分數而在該下一程式執行階段期間應用一頻率設定及一電壓設定之構件。
  11. 如請求項10之設備，其中根據下式而預計該下一程式執行階段中之該暫停分數：PredStall n+1=α * Stall n +(1-α)* PredStall n ，其中α為一恆定值，Stalln為該當前程式執行階段期間之該所量測暫停分數，且PredStalln為該當前程式執行階段之該所預計暫停分數。
  12. 如請求項11之設備，其中在一緊接在前程式執行階段中計算該當前程式執行階段之該所預計暫停分數。
  13. 如請求項11之設備，其中該恆定值α為一可程式化且憑經驗判定之常數。
  14. 如請求項10之設備，其進一步包含用於將該下一程式執行階段中之該所預計暫停分數映射至待在該下一程式執行階段期間應用之該頻率設定及該電壓設定的構件。
  15. 如請求項10之設備，其進一步包含：用於比較該下一程式執行階段中之該所預計暫停分數與對應於不同頻率及電壓設定之不同臨限值的構件；及用於將該下一程式執行階段中之該所預計暫停分數映射至在該所預計暫停分數下最大化功率節省且最小化效能損失之該等不同頻率及電壓設定之一者之構件。
  16. 如請求項10之設備，其進一步包含用於回應於在該當前程式執行階段中所計數之所提交指令的一數目達到一臨限值而讀取一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環的該所計數數目的構件。
  17. 如請求項16之設備，其進一步包含用於重設該當前程式執行階段期間的一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環之該所計數數目、在該當前程式執行階段中所計數之該等總循環、及在該讀取之後在該當前程式中所計數之所提交指令的該數目的構件。
  18. 一種用於動態時脈及電壓縮放之方法，其包含：在一當前程式執行階段期間對一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之循環的一數目進行計數；在該當前程式執行階段期間量測一暫停分數，其中量測該暫停分數包含將該當前程式執行階段期間的一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環的該數目除以在該當前程式執行階段中所計數之總循環；基於在該當前程式執行階段期間之該所量測暫停分數及該當前程式執行階段之一所預計暫停分數而在一下一程式執行階段中預計一暫停分數；及調用一動態時脈及電壓縮放(DCVS)模組以基於該下一程式執行階段中之該所預計暫停分數而在該下一程式執行階段期間應用一頻率設定及一電壓設定。
  19. 如請求項18之方法，其中根據下式而預計該下一程式執行階段中之該暫停分數：PredStall n+1=α * Stall n +(1-α)* PredStall n ，其中α為一恆定值，Stalln為該當前程式執行階段期間之該所量測暫停分數，且PredStalln為該當前程式執行階段之該所預計暫停分數。
  20. 如請求項19之方法，其中在一緊接在前程式執行階段中計算該當前程式執行階段之該所預計暫停分數。
  21. 如請求項19之方法，其中該恆定值α為一可程式化且憑經驗判定之常數。
  22. 如請求項18之方法，其進一步包含將該下一程式執行階段中之該所預計暫停分數映射至待在該下一程式執行階段期間應用之該頻率設定及該電壓設定。
  23. 如請求項18之方法，其進一步包含：比較該下一程式執行階段中之該所預計暫停分數與對應於不同頻率及電壓設定之不同臨限值；及將該下一程式執行階段中之該所預計暫停分數映射至在該所預計暫停分數下最大化功率節省且最小化效能損失之該等不同頻率及電壓設定之一者。
  24. 如請求項18之方法，其進一步包含回應於在該當前程式執行階段中所計數之所提交指令的一數目達到一臨限值而讀取一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環的該所計數數目。
  25. 如請求項24之方法，其進一步包含重設該當前程式執行階段期間的一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環之該所計數數目、在該當前程式執行階段中所計數之該等總循環、及在該讀取之後在該當前程式中所計數之所提交指令的該數目。
  26. 一種非暫時性電腦可讀儲存媒體，其中該電腦可讀儲存媒體包含用於使得一處理器執行以下操作之程式碼：在一當前程式執行階段期間對一分派暫停發生且一載入佇列中之一最舊指令為一末級快取未中之循環的一數目進行計數；在該當前程式執行階段期間量測一暫停分數，其中量測該暫停分數包含將該當前程式執行階段期間的一分派暫停發生且該載入佇列中之該最舊指令為一末級快取未中之循環的該數目除以在該當前程式執行階段中所計數之總循環；基於在該當前程式執行階段期間之該所量測暫停分數及該當前程式執行階段之一所預計暫停分數而在一下一程式執行階段中預計一暫停分數；及調用一動態時脈及電壓縮放(DCVS)模組以基於該下一程式執行階段中之該所預計暫停分數而在該下一程式執行階段期間應用一頻率設定及一電壓設定。
  27. 如請求項26之非暫時性電腦可讀儲存媒體，其進一步包含用於使該處理器根據基於以下式之一指數移動平均值而預計該下一程式執行階段中之該暫停分數的程式碼：PredStall n+1=α * Stall n +(1-α)* PredStall n ，其中α為一恆定值，Stalln為該當前程式執行階段期間之該所量測暫停分數，且PredStalln為該當前程式執行階段之該所預計暫停分數。
  28. 如請求項27之非暫時性電腦可讀儲存媒體，其進一步包含用於使該處理器在一緊接在前程式執行階段中計算該當前程式執行階段之該所預計暫停分數的程式碼。
  29. 如請求項27之非暫時性電腦可讀儲存媒體，其中該恆定值α為一可程式化且憑經驗判定之常數。
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