TWI630475B - 個別的核心電壓容限 - Google Patents

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Abstract

核心電壓容限設備的例示實施例，包括配置在多核處理器上的複數個電壓補償塊，每一個電壓補償塊皆具有被耦接以接收供電電壓位準的電壓輸入、被耦接以接收補償碼的控制輸入、及耦接至該多核處理器中之各個核心處理器的電壓輸出，每一個電壓補償塊被組態成藉由以在該電壓補償塊之該控制輸入處所接收的補償碼來編程電壓補償值而補償該供電電壓位準，及電壓補償暫存器，具有相同複數個控制輸出，每一個該控制輸出被耦接至電壓補償塊之對應的控制輸入，其中，該電壓輸出暫存器被組態成在耦接至該被選擇之電壓補償塊的該控制輸出埠處，為每一個電壓補償塊保持補償碼並提供該補償碼，編程被選擇之電壓補償塊的該電壓位準。

Description

個別的核心電壓容限
本發明係有關於個別的核心電壓容限(voltage margining)。
以下描述的例示實施例通常與用於多核心處理器的省電技術有關。
伺服器場(server farms)使用高階處理器(high-end processor)需要大量的電力與冷卻資源。伺服器系統控制設備監視電力消耗並以動態模式在不同的性能狀態之間切換處理器以節省電力。
此外，行動裝置通常以電池供電，且需要複雜的電力控制技術來延長電池壽命。
諸如微軟作業系統所使用的軟體技術“核心暫止”(core parking)，將處理合併到儘可能最少的處理器核心上，並暫停不動作的處理器核心，藉由減少電力消耗。
在現行的多核心處理器中，電壓供應與多核心被整合在單一或多個積體電路(IC)上。多核心每一個皆應用獨立的核心電壓(VCC)層，且供應至每一電壓層的電壓都相同。
【發明內容及實施方式】
現將詳細參考本發明的各不同實施例。這些實施例的 實例皆圖示說明於附圖中。雖然將連同這些實施例來描述本發明，但將可瞭解，其並無意將本發明限制於任何實施例。反之，本發明意欲涵蓋包括在由所附申請專利範圍所界定之本發明之精神與範圍內的替代、修改、與相等物。在以下的描述中，為了提供對各不同實施例的徹底瞭解，陳述了諸多特定的細節。不過，沒有全部或部分這些細節，本發明照樣可實行。在其它例子中，為了不致因不必要的描述而模糊了本發明，並未詳細描述眾所熟知的處理操作。此外，在說明書中各處出現的“例示實施例”片語，並不必然指的是相同的例示實施例。
電壓容限係測試處理器在各不同供電電壓位準下之堅固性的一項處理。通常，製造適指定一較佳的供電電壓位準。不過，實際上，由於製造的公差與其它因素，此電壓位準會改變。電壓容限導致改變供電電壓，並監視處理器在不同供電電壓位準的性能。
例示實施例允許使用多核心處理器中關於每一個核心處理器的電壓容限資訊，如果核心處理器的容限資訊指示該核心處理器的功能性在該較低(或較高)之供電電壓位準穩定，則將一或多個核心處理器的供電電壓補償到較低(或較高)之位準。
圖1描繪在積體電路上實施之多核心處理器的例示實施例，包括有用來根據電壓容限資訊而補償供應給每一個核心處理器之電壓的功能塊。
圖1的多核心處理器10包括整合式電源12，其具有 電壓輸出耦接至一組電壓補償塊14(0)-14(N)的電壓輸入，其中，N為正整數，每一個補償塊具有電壓輸入耦接以接收VCORE的電壓位準。每一電壓補償塊14(0)-14(N)的電壓輸出耦接至對應之處理器核心16(0)-16(N)的電壓輸入。在每一核心的頻率輸入處被供以單一從外部供應的時脈頻率。
圖1描繪電壓補償塊之電壓輸出與核心處理器之電壓輸入之間的簡單連接。在多核心處理器的某些實施中，每一核心提供以一獨立的電壓層，且電壓補償塊的輸出耦接至要被補償之核心處理器之對應的電壓層。
多核心處理器10也包括可編程的電壓補償暫存器18，具有N個輸出，每一個皆耦接至對應之電壓補償塊16(0)-16(N)的控制輸入，及OS-可見提示暫存器20。
在一實施例中，可編程的電壓補償暫存器儲存補償碼，其為電壓補償塊編程特定的電壓補償值。這些碼被多核心處理器硬體所用，並可實施為電壓識別信號(VIDs)，被本申請案之受讓人所製造的處理器用來編程電源中的電壓位準。例如，電壓補償塊可實施為交換式電壓調整器，其接收二進制輸入以實施補償位準的二進制粒化。以下將詳細描述決定及設定補償碼的技術。
在例示實施例中，電壓補償電壓的值可定義為VCORE的分數百分比或特定的電壓位準。用於特定電壓補償塊的補償碼係儲存在電壓補償暫存器中，並控制輸出 電壓補償以具有藉由該補償碼所編程的值。
圖2的流程圖描繪藉由核心電壓容限(voltage margining)軟體公用程式所實施之步驟，來為每一個核心處理器決定電壓補償。
在處理步驟200，開始於為例如核心(n)的特定核心進行電壓容限測試，並在處理步驟202將電壓補償設定成0伏，並施加VCORE於核心(n)。
在處理步驟204，啟動超頻看門狗計時器(Overclocking Watchdog timer；OC WDT)。需要使用看門狗計時器的原因是如果處理器核心在所施加的特定電壓補償下變得不穩定，軟體公用程式會被停擺。OC WDT在處理步驟204一開始就被啟動，並接著在測試運行之時被再啟動。如果軟體公用程式停擺，則OC WDT逾時並產生冷重置，將系統備份帶至預設。啟動時，軟體公用程式將重新開始，其停用該核心並繼續下一個核心。
在處理步驟206，核心(n)在第一處理狀態(P1)中被運行，且所有其它的核心都被閒置與關閉。
處理步驟208-216形成迴圈，其中，補償以特定的增量增加，並測試核心(n)的穩定度。在某點，電壓補償將超過核心(n)的電壓容限，且處理步驟214將會決定核心(n)已不再穩定。
接著，公用程式前進到處理步驟218，在此，電壓補償被設回到0，且公用程式離開處理步驟220。
核心電壓容限軟體公用程式僅需運行一次來決定多核 心處理器中之每一個個別核心的容限。由於當在取特定核心處理器之超過工作點之電壓時會發生停擺，因此，整個容限處理將需要數次的重置。一旦所有的核心都被容限，該等結果被儲存於非揮發性記憶體中。
公用程式的穩定性測試部分僅施壓於被容限的核心。穩定性測試所需的時間長度視被測試的對象而異，且可能要花數小時去運行。
在電壓容限完成之後，對應於為每一個核心所決定之電壓補償的補償碼被存入位於非揮發性記憶體內的電壓容限暫存器中，例如，圖5所描繪的系統記憶體508中。
在例示實施例中，電壓補償暫存器被基本I/O系統(BIOS)載入，其讀取藉由電壓容限軟體公用程式儲存於非揮發性記憶體內之電壓容限暫存器中的電壓補償，並編程電壓補償暫存器。電壓補償的初始值為0(被清除)且電壓補償值也被重置(暖重置或冷重置)而清除。在啟動期間，補償係被BIOS動態地施加，不需要重置。
容限公用程式可由製造商運行，且供應給消費者之多核心處理器的電壓補償暫存器中已儲存有正確的補償碼。在此情況中，當消費者開啟電力時，處理器會實施電壓容限。
或者，可將核心電壓容限軟體公用程式及操作該公用程式所需的其它工具提供給使用者，並將補償碼設定到電壓補償暫存器中。
一旦實施電壓容限，多核心的電力消耗將減少，因為 供應給每一個核心的電壓位準被減少，且功率係由電壓與電流位準的乘積來決定。
藉由修改作業系統(OS)，在使用較低電壓位準的那些核心處理器上排程執行緒，可進一步減少電力消耗，在此例示實施例中，那些核心處理器具有最大的電壓補償值。
在一例示實施例中，BIOS被修改來讀取圖1的電壓補償暫存器18，並將補償電壓位準的指示或“提示”儲存於OS可見的電壓提示暫存器20中，在例示實施例中，其包括在積體電路上，且可被軟體讀取及寫入。儲存在OS可見電壓容限提示暫存器20中之提示給OS的每個核心容限具有“實體核心(n)：值00h-0fh”之格式，其中，該等值為16進位格式，且具有範圍從0-15的十進位值。
在此實例中，電壓容限可有16個不同的值。OS不供應容限的實際值，僅提供容限的定序。OS可使用核心容限提示做為其中一個參數，根據加到OS的新策略來決定哪些核心要停駐或增加。
考慮多核心處理器之具體的實例，其中，核心(2)的容限最大，及核心(0)的容限最小。
實體核心(0)：0ch(最小容限)
實體核心(1)：0eh
實體核心(2)：0fh(最大容限)
實體核心(3)：0dh
在此實例中，對於單核心模式，為最省電，OS會選 擇在核心2上運行執行緒，且當需要增加更多核心時，會加入核心1、3，並接著是0。
在圖1描繪的實施例中，單一頻率F_core供應給多核心處理器中的所有核心處理器。如果選擇另一個處理器狀態，則會供應給核心不同的頻率。在一例示實施例中，如圖3的曲線圖中所描繪，補償為每一個處理器狀態將電壓向下移位。
在以上所描述的例示實施例中，單一F_core頻率供應給所有核心處理器，且電壓補償減少所有VCORE的值。圖4描繪另一實施例，其允許電壓補償以相對於VCORE增加供應給核心處理器的電壓。
在圖4中，以個別的F_core(n)供應給每一個核心，且電壓補償可被編程以正向地或負向地補償VCORE。供應個別的F_cores給每一個核心允許提高處理速度，同時不會改變功率包絡(power envelope)。在此情況中，可增加被選擇之核心的頻率以提高處理速度，且VCORE可被負向地補償以降低電力消耗。
或者，也可增加功率包絡以允許每一個核心具有提高的頻率並正向補償VCORE。此為多核心處理器的超頻模式，且使用者需保證多核心處理器具有足夠的電力及散熱的頂部空間。
此例示實施例提供了提高在高密集CPU活動中之處理器效率的彈性，這類活動諸如遊戲。
圖5係包括具有核心電壓容限特徵之多核心處理器之 系統的方塊圖。
請參閱圖5，在某些實施例中，多核心處理器10可連同北橋或記憶體集線器504耦接至本地匯流排502。記憶體集線器504可代表半導體裝置的集合或“晶片組”，並提供周邊組件互連(PCI)匯流排516與加速繪圖埠(AGP)匯流排510的介面。PCI的規格可從PCI Special Interest Group,Portland,Oregon 97214處獲得。在Intel Corporation of Santa Clara,California於1996年7月31日出版之加速繪圖埠介面規格之修訂版1.0中對AGP有詳細描述。
繪圖加速器512可耦接至AGP匯流排510，並提供信號來驅動顯示器514。PCI匯流排516例如可耦接至網路介面卡(NIC)520。記憶體集線器504也可提供前往記憶體匯流排506的介面，記憶體匯流排506耦接至系統記憶體508。
南橋或輸入/輸出(I/O)集線器524可經由集線器鏈結522耦接至記憶體集線器504。I/O集線器524代表半導體裝置的集合或晶片組，並為硬式磁碟機538、CD-ROM光碟機540、及I/O擴充匯流排526等所舉的幾個實例提供介面。I/O控制器528可耦接至I/O擴充匯流排526，用以接收來自滑鼠532及鍵盤534的輸入資料。I/O控制器528也可控制軟式磁碟機530的操作。
圖1及4所描繪的例示實施例包括位在單個積體電路上的多核心。不過，以上描述的實施例可以在具有分布於 多個互連之積體電路上之多個處理器核心及其它電路的多核心處理器上實施。
雖然已關於特定的例示實施例描述了本發明，但須瞭解，那些熟悉此方面技術之人士會明瞭，所揭示之實施例可做到各種的改變、取代、及替代，不會偏離所附申請專利範圍中所陳述之本發明的精神與範圍。
10‧‧‧多核心處理器
12‧‧‧整合式電源
14‧‧‧電壓補償塊
16‧‧‧處理器核心
18‧‧‧電壓補償暫存器
20‧‧‧OS-可見提示暫存器
502‧‧‧本地匯流排
504‧‧‧記憶體集線器
506‧‧‧記憶體匯流排
508‧‧‧系統記憶體
510‧‧‧加速繪圖埠匯流排
512‧‧‧繪圖加速器
514‧‧‧顯示器
516‧‧‧周邊組件互連匯流排
520‧‧‧網路介面卡
522‧‧‧集線器鏈結
524‧‧‧I/O集線器
526‧‧‧I/O擴充匯流排
528‧‧‧I/O控制器
530‧‧‧軟式磁碟機
532‧‧‧滑鼠
534‧‧‧鍵盤
538‧‧‧硬式磁碟機
540‧‧‧CD-ROM光碟機
圖1係例示實施例的方塊圖。
圖2係描繪例示容限軟體常式之操作的流程圖。
圖3係描繪施加於處理器核心之處理狀態之補償的實例。
圖4係另一例示實施例的方塊圖。
圖5係包括處理器之系統的方塊圖。

Claims (20)

  1. 一種設備，包含：配置在多核心處理器上的複數個電壓補償塊，每一個電壓補償塊皆具有被耦接以接收供電電壓位準的電壓輸入、被耦接以接收補償碼的控制輸入、及耦接至該多核心處理器中之各個核心處理器的電壓輸出，每一個電壓補償塊被組態成藉由以在該電壓補償塊之該控制輸入處所接收的補償碼來編程電壓補償值而補償該供電電壓位準；以及電壓補償暫存器，具有相同複數個控制輸出，每一個該控制輸出被耦接至電壓補償塊之對應的控制輸入，其中，該電壓補償暫存器被組態成在耦接至該被選擇之電壓補償塊的該控制輸出處，為每一個電壓補償塊保持補償碼並提供該補償碼，編程被選擇之電壓補償塊的該電壓補償值。
  2. 如申請專利範圍第1項之設備，其中，第一核心處理器接收頻率F_core(1)，且其中，該第一核心處理器關於F_core(1)在等於該供電電壓與第一電壓補償值間之差的第一降壓位準處具有一穩定的工作點，且其中，保持在該電壓補償暫存器中的第一補償碼編程耦接於該第一核心處理器的第一電壓補償塊，以藉由該第一電壓補償值來補償該供電電壓以輸出該第一降壓位準。
  3. 如申請專利範圍第1項之設備，其中，第一核心處理器接收第一頻率F_core(1)，其中，該第一核心處理器關於F_core(1)在等於該供電電壓與第一電壓補償 值間之差的第一降壓位準處具有一穩定的工作點，其中，保持在該電壓補償暫存器中的第一補償碼編程耦接於該第一核心處理器的第一電壓補償塊，以藉由該第一電壓補償值來補償該供電電壓以輸出該第一降壓位準，其中，第二核心處理器接收第二頻率F_core(2)，其中，該第二核心處理器關於F_core(2)在等於該供電電壓與第二電壓補償值之和的第一增壓位準處具有一穩定的工作點，且其中，保持在該電壓補償暫存器中的第二補償碼編程耦接於該第二核心處理器的第二電壓補償塊，以藉由該第二電壓補償值來補償該供電電壓以輸出該第一增壓位準。
  4. 如申請專利範圍第1項之設備，進一步包含：配置在該多核心處理器上的整合式電壓調節器，其輸出該供電電壓位準。
  5. 如申請專利範圍第1項之設備，進一步包含：電壓容限提示暫存器，被組態成被作業系統讀取，並儲存施加於該多核心處理器之每一個核心之該補償電壓位準的指示。
  6. 一種藉由多核心處理器減少電力消耗的方法，包含：決定可施加於一般供電電壓位準的第一電壓補償值，以該一般供電電壓供應給該多核心處理器中的所有處理器核心，將該一般供電電壓位準降至對於第一處理器核心之工作穩定度無不良影響的第一降壓供電電壓位準；以該第一電壓補償值補償該一般供電電壓位準，以形 成該第一降壓供電電壓位準；以及供應該第一降壓供電電壓位準給該第一核心處理器以減少電力消耗。
  7. 如申請專利範圍第6項之方法，進一步包含：決定可施加於該一般供電電壓位準的第二電壓補償值，以將該一般供電電壓位準降至對於該多核心處理器中之第二處理器核心之工作穩定度無不良影響的第二降壓供電電壓位準。
  8. 如申請專利範圍第7項之方法，進一步包含：以該第二電壓補償值補償該一般供電電壓位準，以形成該第二降壓供電電壓位準。
  9. 如申請專利範圍第8項之方法，進一步包含；供應該第二降壓供電電壓供電位準給該第二核心處理器以減少電力消耗。
  10. 如申請專利範圍第9項之方法，進一步包含：供應該第一或第二降壓供電電壓位準何者較小的指示給作業系統，以便該作業系統可在消耗較少電力的處理器核心上排程要被執行的執行緒。
  11. 一種藉由多核心處理器來減少電力消耗的系統，包含：決定機構，用於決定可施加於一般供電電壓位準的第一電壓補償值，以該一般供電電壓供應給該多核心處理器中的所有處理器核心，將該一般供電電壓位準降至對於第一處理器核心之工作穩定度無不良影響的降壓供電電壓位 準；補償機構，用於以該第一電壓補償值補償該一般供電電壓位準，以形成第一降壓供電電壓位準；以及供應機構，用於供應該第一降壓供電電壓位準給該第一核心處理器以減少電力消耗。
  12. 如申請專利範圍第11項之系統，進一步包含：決定機構，用於決定可施加於該一般供電電壓位準的第二電壓補償值，以將該一般供電電壓位準降至對於該多核心處理器中之第二處理器核心之工作穩定度無不良影響的第二降壓供電電壓位準。
  13. 如申請專利範圍第12項之系統，進一步包含：補償機構，以該第二電壓補償值補償該一般供電電壓位準，以形成該第二降壓供電電壓位準。
  14. 如申請專利範圍第13項之系統，進一步包含：供應機構，用於供應該第二電壓位準給該第二核心處理器以減少電力消耗。
  15. 如申請專利範圍第14項之系統，進一步包含：供應機構，用於供應該第一或第二降壓供電電壓位準何者較小的指示給作業系統，以便該作業系統可在耗電較少的處理器核心上排程要被執行的執行緒。
  16. 一種系統，包含：晶片組；以及耦接至該晶片組的多核心處理器，以包括電壓補償塊的該多核心處理器組態來補償電壓位準，提供給該多核心 處理器中的每一個核心處理器，以減少電力消耗，其中該多核心處理器包含：配置在該多核心處理器上的複數個電壓補償塊，每一個電壓補償塊皆具有被耦接以接收供電電壓位準的電壓輸入、被耦接以接收補償碼的控制輸入、及耦接至該多核心處理器中之各個核心處理器的電壓輸出，每一個電壓補償塊被組態成藉由以在該電壓補償塊之該控制輸入處所接收的補償碼來編程電壓補償值而補償該供電電壓位準；以及電壓補償暫存器，具有相同複數個控制輸出，每一個該控制輸出被耦接至電壓補償塊之對應的控制輸入，其中，該電壓補償暫存器被組態成在耦接至該被選擇之電壓補償塊的該控制輸出處，為每一個電壓補償塊保持補償碼並提供該補償碼，編程被選擇之電壓補償塊的該電壓補償值。
  17. 如申請專利範圍第16項之系統，其中，第一核心處理器接收頻率F_core(1)，且其中，該第一核心處理器關於F_core(1)在等於該供電電壓與第一電壓補償值間之差的第一降壓位準處具有一穩定的工作點，且其中，保持在該電壓補償暫存器中的第一補償碼編程耦接於該第一核心處理器的第一電壓補償塊，以藉由該第一電壓補償值來補償該供電電壓以輸出該第一降壓位準。
  18. 如申請專利範圍第16項之系統，其中，第一核心處理器接收第一頻率F_core(1)，其中，該第一核心處理器關於F_core(1)在等於該供電電壓與第一電壓補 償值間之差的第一降壓位準處具有一穩定的工作點，且其中保持在該電壓補償暫存器中的第一補償碼編程耦接於該第一核心處理器的第一電壓補償塊，以藉由該第一電壓補償值來補償該供電電壓以輸出該第一降壓位準，其中，第二核心處理器接收第二頻率F_core(2)，且其中，該第二核心處理器關於F_core(2)在等於該供電電壓與第二電壓補償值之和的第一增壓位準處具有一穩定的工作點，其中，保持在該電壓補償暫存器中的第二補償碼編程耦接於該第二核心處理器的第二電壓補償塊，以藉由該第二電壓補償值來補償該供電電壓以輸出該第一增壓位準。
  19. 如申請專利範圍第16項之系統，進一步包含：配置在該多核心處理器上的整合式電壓調節器，其輸出該供電電壓位準。
  20. 如申請專利範圍第16項之系統，進一步包含：電壓容限提示暫存器，被組態成被作業系統讀取，並儲存施加於該多核心處理器之每一個核心之該補償電壓位準的指示。
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