TWI620482B - 零失準介層墊結構 - Google Patents

零失準介層墊結構 Download PDF

Info

Publication number
TWI620482B
TWI620482B TW104137881A TW104137881A TWI620482B TW I620482 B TWI620482 B TW I620482B TW 104137881 A TW104137881 A TW 104137881A TW 104137881 A TW104137881 A TW 104137881A TW I620482 B TWI620482 B TW I620482B
Authority
TW
Taiwan
Prior art keywords
conductive layer
layer
photoresist
pad structure
seed layer
Prior art date
Application number
TW104137881A
Other languages
English (en)
Other versions
TW201633872A (zh
Inventor
布蘭登Ｍ 羅林斯
海寧 布蘭尼許
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201633872A publication Critical patent/TW201633872A/zh
Application granted granted Critical
Publication of TWI620482B publication Critical patent/TWI620482B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0073—Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces
    • H05K3/0082—Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces characterised by the exposure method of radiation-sensitive masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4679—Aligning added circuit layers or via connections relative to previous circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09463—Partial lands, i.e. lands or conductive rings not completely surrounding the hole
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09854—Hole or via having special cross-section, e.g. elliptical
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0505—Double exposure of the same photosensitive layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/422—Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H05K3/424—Plated through-holes or plated via connections characterised by electroplating method by direct electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一光阻劑被沈積於一基體上之一晶種層上。該光阻劑之一第一區域被移除以曝露該晶種層之一第一部份以形成一介層墊結構。一第一導電層被沈積至該晶種層之該第一部份上。相鄰至該第一區域之該光阻劑的一第二區域被移除以曝露該晶種層之一第二部份以形成一線路。一第二導電層被沈積至該第一導電層和該晶種層之該第二部份上。

Description

零失準介層墊結構 發明領域
此處所說明之實施例係關於一電子裝置製造之領域，並且尤其是，關於一電子裝置封裝領域。
發明背景
目前，隨著對於裝置之微型化和較高密度的需求持續增加，習見的電子裝置封裝方法正達到它們的極限。
通常，多晶片封裝涉及一電子封裝，其中複數個積體電路(IC)、半導體晶粒、或其他離散構件被封裝至一個成一體的基體上。
通常，一封裝體之基體包含藉由介電質層所隔開之複數個金屬層。導電介層被使用以提供在該等金屬層之間的電氣連接。通常，一金屬介層使用一雷射鑽孔或一蝕刻技術被形成於沈積在一基體層上的一金屬墊上。該金屬墊之最小尺寸需要是實質上較大於該介層之大小以能容納失準。標準封裝技術，例如，提供49微米(μm)的直徑，雷射-鑽孔介層在大的77微米直徑的墊上以能容納±14微米之失準。
目前，介層墊結構使用雷射鑽孔或一平版印刷 術遮罩之對齊被形成，其以現行的基準界定該介層於基體之一墊層上。但是，由於在沈積於基體之一墊層上的介電質層固化時的收縮以及相關於該等基準之墊層移位，跨越基體層場域之介層-對-墊層對齊不被維持。介層墊失準可能致使裝置故障，減少產能且增加製造成本。此外，墊層之大尺寸，以及減低的介層對齊能力限制基體上之金屬線和其他構件的密度。
依據本發明之一實施例，係特地提出一種用以製造一電子裝置之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上；移除該光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構；沈積一第一導電層至該第一部份上；移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路；以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上。
100‧‧‧製造電子裝置封裝體設備
101‧‧‧設備100側視圖
102‧‧‧設備100頂視圖
103‧‧‧基體
104‧‧‧晶種層
105‧‧‧光阻劑
106‧‧‧光罩
107、108、109‧‧‧光罩區域
110‧‧‧光源
111‧‧‧光阻劑厚度
112、113‧‧‧光部份
200‧‧‧設備
201‧‧‧沿著軸B-B’之橫截面圖
202‧‧‧設備200頂視圖
203、204、205‧‧‧光阻劑2D區域
300‧‧‧設備
301‧‧‧沿著軸C-C’之橫截面圖
302‧‧‧設備300頂視圖
303‧‧‧開孔
304‧‧‧晶種層部份
305‧‧‧開孔大小
400‧‧‧設備
401‧‧‧沿著軸D-D’橫截面圖
402‧‧‧設備400頂視圖
403‧‧‧導電層
404‧‧‧導電層厚度
500‧‧‧設備
501‧‧‧沿著軸E-E’之橫截面圖
502‧‧‧設備500之頂視圖
503‧‧‧頂部表面
504‧‧‧側壁表面
505‧‧‧開孔區域
507‧‧‧導電線寬度
508‧‧‧開孔長度
509‧‧‧開孔區域分離間隔
600‧‧‧設備
601‧‧‧沿著軸F-F’之橫截面圖
602‧‧‧設備600之頂視圖
603‧‧‧導電層
606‧‧‧墊部
607‧‧‧導電層厚度
608‧‧‧導電層部份
609‧‧‧導電層部份
610‧‧‧導電層部份
611‧‧‧介層墊結構
614‧‧‧介層
623‧‧‧導電線
700‧‧‧設備
701‧‧‧沿著軸G-G’橫截面圖
702‧‧‧設備700之頂視圖
705、707‧‧‧側壁
706‧‧‧角度
708‧‧‧頂部表面延伸線
709‧‧‧墊高度
710‧‧‧墊層寬度
711‧‧‧切線
712‧‧‧介層高度
713‧‧‧導電線分離間隔
714‧‧‧導電線長度
800‧‧‧設備
801‧‧‧沿著軸H-H’之橫截面圖
802‧‧‧設備800之頂視圖
803‧‧‧絕緣層
804‧‧‧基體曝露部份
900‧‧‧設備
901‧‧‧沿著軸I-I’之橫截面圖
902‧‧‧設備900之頂視圖
903、904‧‧‧裝置特點
1000‧‧‧封裝體部份側視圖
1001‧‧‧電子裝置封裝體
1003‧‧‧基體
1004‧‧‧繞線層
1005‧‧‧基體
1006‧‧‧繞線層
1007‧‧‧介層墊結構
1008、1009‧‧‧導電凸塊
1010‧‧‧介層
1011‧‧‧介層墊結構
1012、1013‧‧‧金屬層
1014‧‧‧導電部份
1015‧‧‧絕緣層
1016、1017、1018‧‧‧導電線
1019、1020、1021‧‧‧導電線
1022‧‧‧絕緣層
1100‧‧‧電子裝置封裝體頂視圖
1101、1102‧‧‧封裝體凸塊域
1200‧‧‧基體
1202‧‧‧基體
1203‧‧‧基體
1204‧‧‧基體
1206‧‧‧封裝體凸塊
1208‧‧‧金屬互連
1210‧‧‧介層
1212‧‧‧矽介層(TSV)
1214‧‧‧嵌入式裝置
1240‧‧‧設備
1300‧‧‧計算裝置
1302‧‧‧積體電路晶粒
1303‧‧‧全球定位系統裝置
1304‧‧‧處理器
1306‧‧‧記憶體
1308‧‧‧通訊晶片
1310‧‧‧依電性記憶體
1312‧‧‧非依電性記憶體
1314‧‧‧圖形處理單元(GPU)
1316‧‧‧數位信號處理器(DSP)
1320‧‧‧晶片組
1322‧‧‧天線
1324‧‧‧觸控屏幕顯示器
1326‧‧‧觸控屏幕顯示控制器
1328‧‧‧電池
1330‧‧‧羅盤
1332‧‧‧感測器
1334‧‧‧擴音機
1336‧‧‧攝影機
1338‧‧‧使用者輸入裝置
1340‧‧‧大量儲存裝置
1342‧‧‧密碼處理器
1344‧‧‧功率放大器(PA)
本發明實施例可以藉由參看至下面被使用以例示本發明實施例之說明和附圖而最佳地被了解。於圖式中：圖1展示依據一實施例，用以提供一電子裝置封裝體之一設備的一部份之一側視圖和一頂視圖。
圖2是依據一實施例，相似於圖1，在一光阻劑被曝露至光之後的一圖形。
圖3是依據一實施例，相似於圖2，在光阻劑之一第一區域被移除以曝露一晶種層之一部份以形成一個或多個第一特點之後的一圖形。
圖4是依據一實施例，相似於圖3，在一第一導電層被沈積至晶種層之一個或多個曝露部份上之後的一圖形。
圖5是依據一實施例，相似於圖4，在光阻劑的一第二區域被移除以曝露晶種層之一個或多個部份以形成一個或多個第二特點之後的一圖形。
圖6是依據一實施例，相似於圖5，在一第二導電層被沈積至第一導電層以及晶種層之曝露部份上之後的一圖形。
圖7是依據一實施例，相似於圖6，在光阻劑的一第三區域和晶種層的一部份被移除以曝露基體之一個或多個部份之後的一圖形。
圖8是依據一實施例，相似於圖7，在一絕緣層被沈積至包括介層墊結構和基體之曝露部份上之後的一圖形。
圖9是依據一實施例，相似於圖8，在一裝置層被沈積至絕緣層和介層墊結構之一曝露部份上之後的一圖形。
圖10展示依據一實施例，包含一零失準介層墊結構的一電子裝置封裝體之一部份的一側視圖。
圖11展示如上面關於圖10所述而包含零失準介層墊結構之電子裝置封裝體之一部份的一頂視圖。
圖12例示如此處所說明而包括一個或多個零失準介層墊結構的一設備之一實施例。
圖13例示依據本發明之一實施例之一計算裝置。
較佳實施例之詳細說明
用以提供零失準介層墊結構之方法和設備被說明。此處所說明之實施例有利地使用一雙調光阻劑以供用於加成式和半加成式金屬化處理以及封裝應用(例如，微介層產生、其他封裝應用)。
在下面的說明中，例示實行例之各種論點將使用那些熟習本技術者通常所採用的字詞來說明以表達他們的工作要旨至其他熟習本技術者。但是，那些熟習本技術者應明白，本發明可以僅藉由上述一些論點被實施。為了說明目的，特定數量、材料和組配被提出以便提供例示實行例之整體的了解。但是，一熟習本技術者應明白，本發明不需特定細節而可以被實施。於其他實例中，習知的特點被省略或被簡化以免混淆所例示的實行例。
接著，各種操作將以最有助於了解本發明之方式，作為複數個離散操作被說明，但是，說明之順序不應被理解為喻指這些操作必定得是順序相關的。尤其是，這些操作不需要以所呈現之順序被進行。
雖然某些實施範例被說明並且被展示於附圖中，應了解此等實施例僅是例示而非限定，那些通常熟習本技術者明白，因修改可能發生，故該等實施例不被限制於所展示和所說明之特定構造和配置。
關於說明文中之“一實施例”、“另一實施例”、 或“一個實施例”意謂著配合實施例被說明之一特定特點、結構、或特性是包括於至少一實施例中。因此，片語之出現，例如，遍佈說明文各處之“一實施例”和“一個實施例”不必定得是都涉及相同實施例。更進一步地，一個或多個實施例中之特定特點、結構、或特性可以任何適當的方式被組合。
此外，本發明論點以較少於單獨實施例揭示之所有特點的方式而展現。因此，下面詳細說明後之申請專利範圍特此明確地納入這詳細說明文中，各個申請專利範圍主張其之本身作為一各自的實施例。雖然實施範例已於此處被說明，那些熟習本技術者應明白，這些實施範例可以藉由如此處所說明之修改和變化而實施。本說明因此被視為例示而非限定。
於一實施例中，一光阻劑被沈積在一基體上之一晶種層上。該光阻劑之一第一區域被移除以曝露該晶種層之一第一部份以形成一介層墊結構。一第一導電層被沈積至該晶種層之該第一部份上。相鄰於該第一區域之光阻劑的一第二區域被移除以曝露該晶種層之一第二部份以形成一線路，其之尺度是受光阻劑之一其餘第三部份所限制。一第二導電層被沈積至該第一導電層和該晶種層之第二部份上。
如此處所說明之零失準介層墊結構的實施例有利地減低基體層中之介層墊大小，因而增加可達到一微電子封裝體繞線層中之線密度。於一實施例中，藉由使用一 雙調光阻劑，介層墊對齊有利地藉由一光罩上二層的調準被界定。因為該光罩是剛性的，實質上是平面的，並且可以使用比標準介層墊對齊方法更精確的方法形成，當比較至介層和墊層之大小時，介層墊失準可以是非常小(“零失準”)，因而墊層之大小可以被減低至儘可能如該等介層尺寸般地大小。減低該墊層大小有利地增加基體上之金屬線和其他構件的密度。例如，在用於高帶寬輸入/輸出(IO)連接之出口繞線的脈絡中，減低墊層大小增加IO連接的最大可實現密度(IO/毫米)。通常，使用一薄的、光定義介電質允許在25微米直徑墊上形成10微米直徑光-介層，致使IO連接密度將是大約為100-120IO/毫米/層。
此處所說明之製造零失準介層墊結構實質地減少介層和墊層大小而增加可實現密度，例如，IO連接/毫米/層。通常，現有的封裝技術使用一矽中介板或矽橋。矽中介板之使用增加製造成本，導致封裝體之大的z-高度以及對於斷除封裝體IO連接之不良電氣性能。矽橋之使用通常導致對於封裝體的凸塊間隙和繞線地區之限定可伸縮性能。用以提供如此處所說明之零失準介層墊結構的實施例有利地致能2.5D封裝，例如，協同封裝一中央處理單元(CPU)、一記憶體、以及一圖形處理單元(GPU)之至少二者；晶粒切割、似-單石整合、以及可以不需要使用一矽中介板或矽橋之其他2.5D封裝技術，因而當比較於現有的封裝技術時，將減低製造成本、減少z-高度、增加電氣性能和可伸縮性能。
圖1展示依據一實施例用以製造一電子裝置封裝體的一設備100之一側視圖101和一頂視圖102。圖101是沿著一軸A-A’的設備100之一橫截面圖。設備100包含在一基體103上之一晶種層104上的一光阻劑105。於一實施例中，基體103是一有機基體。於一實施例中，基體103包含味晶(Ajinomoto)建構薄膜(ABF)、液晶聚合物、苯環丁烯(BCB)、聚亞胺、半固化片(一編織纖維組織“預浸”入一環氧樹脂陣列中)、環氧樹脂、或其任何組合。於一實施例中，基體103包含無機充填物料，例如，矽石。於替代的實施例中，基體103包含有機物、陶瓷、玻璃、半導體，例如，矽、III-V族、或其材料之任何組合。於一實施例中，基體103是一多晶片封裝體基體。於一實施例中，基體103是一封裝體中系統(SiP)基體。於另一實施例中，基體是一中介板基體。
本發明實行例可以被形成或被實行於一基體上，例如，一有機物、一陶瓷、一玻璃、和一半導體基體。於一實行例中，該半導體基體可以是使用主體矽或一絕緣體上矽之子結構所形成的一結晶體基體。於其他實行例中，該半導體基體可以使用替換材料被形成，其可以或不與矽相組合，其包括，但是不受限定於鍺、銻化銦、碲化鉛、銦砷化鎵、磷化銦、鎵砷化物、銦鎵砷化物、銻化鎵，或其他III-V族或IV族材料的組合。雖然基體可以利用其而形成的一些材料範例於此被說明，但可以作為被動和主動電子裝置(例如，電晶體、記憶體、電容器、電感 器、電阻器、開關、積體電路、放大器、光電裝置、或任何其他電子裝置)建立於其上之一基本物質之任何材料，均可以在本發明實施例之精神和範疇內。
於一實施例中，基體103包括用於積體電路之金屬化互連層。於一實施例中，該基體103包括電子裝置，例如，電晶體、記憶體、電容器、電感器、電阻器、光電裝置、開關、以及藉由一電氣絕緣層被分隔的任何其他主動和被動電子裝置，例如，一層間介電質、一槽式絕緣層、或習知於一般熟習電子裝置製造技術者的任何其他絕緣層。於至少一些實施例中，該基體103包括互連，例如，組配以連接金屬化層之介層。
於一實施例中，晶種層104是一導電晶種層。可以被使用於晶種層之導電材料範例包括，但是不受限定於金屬，例如，銅、鎢、鉭、鈦元素、鉿、鋯、鋁、銀、錫、鉛、金屬合金、金屬碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁、其他導電材料，或其任何組合。於更特定實施例中，晶種層104是一銅層。
於一實施例中，晶種層104厚度是較小於大約200奈米(nm)。於一實施例中，該晶種層厚度是自大約1奈米至大約為150奈米。於更特定實施例中，晶種層厚度是大約100奈米。該晶種層104可以使用下列導電層沈積技術之一者而沈積，例如，非電解鍍層、電鍍、濺射、化學氣相沈積(CVD)、金屬有機化學氣相沈積(MOCVD)、原子層沈積(AID)、或電子裝置製造技術者通常習知之任何其他 導電層沈積技術。
於一實施例中，光阻劑105是一雙調光阻劑。通常，該雙調光阻劑允許以一單一遮罩之一單一曝露方式列印二個影像。於一實施例中，雙調光阻劑105包含不同地反應至不同的光波長、不同的光照強度、或其兩者之材料。於一實施例中，光阻劑105是一雙調、波長選擇光阻劑。於另一實施例中，光阻劑105是一雙調，劑量選擇光阻劑。於一實施例中，光阻劑105包含被添加至含有一重氮甲酮溶解抑制劑的一正調阻抗之疊氮化物。於另一實施例中，光阻劑105包含一正性光敏化劑、一負性光敏化劑、一聚合矩陣樹脂、或其任何組合。於另一實施例中，光阻劑105包含一光生酸及/或光基產生物和一化學增強光阻劑。
於一實施例中，光阻劑105使用一乾燥薄膜處理法被沈積。於另一實施例中，光阻劑105藉由一溶液施加而被沈積，例如，使用一自旋-塗層、一狹縫-塗層、一噴霧-塗層、或任何其他塗層技術，或電子裝置製造技術者通常習知之任何其他光阻劑沈積技術。於一實施例中，光阻劑105之一厚度111藉由墊的高度和介層高度之總和而被判定。於一實施例中，厚度111是至少相同如墊高度和該介層高度之總和。於一實施例中，厚度111是自大約0.5微米(μm)至大約8微米。於更特定實施例中，厚度111是自大約2微米至大約6微米。
光阻劑105被樣型化以於基體103上形成金屬特 點。通常，一半添加金屬化處理程序涉及形成界定一基體上之區域的一光阻劑遮罩，於一處理程序中，金屬特點稍後被形成於該基體上。
如於圖1之展示，光阻劑105透過一光罩106被曝露至一光源110以每一次樣型化至少二個影像。於一實施例中，光源110經由一系列光學元件前進至光罩106。於一實施例中，藉由光透過光罩106之行程所形成的影像藉由一系列光學元件被投射至光阻劑上。於一實施例中，當比較至遮罩範圍，投射範圍之大小和在其上之影像的大小被減低或被放大。於一實施例中，光源110藉由一多頻光源被產生。又於另一實施例中，光110藉由複數個單一波長光源被產生。光罩106包含至少三個區域，例如，一區域107、一區域108、以及一區域109。
於一實施例中，光源110包含自大約300奈米至大約450奈米之近似範圍複數個波長。於另一實施例中，光源110包含在其他波長範圍中之複數個波長。如於圖1之展示，光罩106之不同部份傳輸光110之不同部份。區域107傳輸光110之一部份112，區域108傳輸光110之一部份113，並且區域109是光110不穿透區域。於一實施例中，區域107是光110可穿透區域，區域109是光110不穿透區域，並且區域108傳輸一部份的光110。
於一實施例中，光罩106是一二色性(波長-過濾)遮罩，其具有之區域，例如，不同波長可穿透的區域107、108、109。於此情況中，區域107傳輸部份112(例 如，較大於λ1且較小於λ2的一群波長λ)以及阻隔光110之其他波長，區域108傳輸部份113(例如，較大於λ3和較小於λ4的一群波長λ)和阻隔光110之其他波長，並且區域109可以是光110不穿透區域。
於另一實施例中，光罩106是一灰階遮罩，因而光罩的不同區域傳輸不同的光劑量。例如，區域107傳輸部份112(例如，光110之一第一強度或劑量)，區域108傳輸部份113(例如，光110之一第二強度或劑量)，並且區域109是光110不可穿透的。於一實施例中，區域107是光110可穿透的，區域109是光110不可穿透的，並且區域108僅傳輸一部份之光110。
通常，光罩遮罩106之材料基於光學性質被選擇。於一實施例中，光罩106包含被熔融矽石、玻璃、鉻、聚合物、或其任何組合。於更特定實施例中，區域107包含熔融矽石，區域109包含鉻，且區域108包含一聚合物，一多層介電質干擾過濾器、一無機氧化物之旋塗式玻璃、或其任何組合。
圖2是依據一實施例，在光阻劑被曝露至光之後而相似於圖1之一圖形。圖201是沿著一軸B-B’之一橫截面圖以及圖202是一設備200之一頂視圖。隨著透過光罩106曝露至光之後，光阻劑105經歷化學反應，其依據光阻劑各種區域之曝露而變化。如於圖201和202之展示，在曝露之後，光阻劑105中之至少三個2D區域被產生，例如，一區域203，一區域204以及一區域205。
如於頂視圖202之展示，區域203代表將形成於基體103上之一第一特點(例如，一介層，或任何其他特點)的一2D影像；區域204代表將形成於基體103上之一第二特點(例如，一線路，或任何其他特點相鄰於該第一特點)的一2D影像，而與一第三特點(例如，一線路，或與第一特點和第二特點之至少一者空間分離之其他特點)一起將被形成於基體103上。區域205被使用以保護基體103上之晶種層104部份免於曝露。亦即，該等特點之至少二個影像在相同時間被產生。通常，有多少樣型區域，例如，區域203、204和205被產生，將藉由光阻劑化學作用被判定。於替代的實施例中，除了區域203，204和205外之另外區域被產生以每一次形成多於二個影像樣型。
所產生區域之各者被曝露至不同的光(例如，不同的波長組合，不同的光劑量)。於一非限定範例中，區域203被曝露至一範圍的波長λ，以至於λ3<λ<λ4，區域204不被曝露至光，並且區域205被曝露至一範圍的波長λ，以至於λ1<λ<λ2。於另一非限定範例中，區域203被曝露至具有一個強度或劑量之光；區域204不被曝露至光，區域205被曝露至具有一強度或劑量之光，其是不同於被曝露的區域203之光強度或劑量。於一非限定範例中，一區域203是光阻劑之一基本可溶部份；區域204是光阻劑之一非曝露部份且區域205是光阻劑之一交聯部份。
區域203、204和205之各者稍後可以彼此無關地於一處理程序中被移除。於一實施例中，該等區域203、 204和205之各者稍後於一處理程序中藉由使用一蝕刻技術而選擇性地被移除。於一實施例中，由於一溶解抑制劑(例如，區域204，其是非曝露的)或由於交聯(例如，區域205)之任一者的存在，區域203為可溶解於一水樣的基本顯影劑溶液中，而其他區域(例如，區域204和205)則保持非可溶解性。
圖3是依據一實施例，在光阻劑的一第一區域被移除以曝露晶種層之一部份以形成一個或多個第一特點之後而相似於圖2之一圖形。此處之“第一區域”涉及一總區域之一子集，但不必定得是一連接子集。圖3展示圖形301，其是沿著一軸C-C’之一橫截面圖，以及圖形302，其是一設備300之一頂視圖。於一實施例中，一個或多個第一特點包含一介層墊結構。如於圖3之展示，可溶解區域203選擇性地被移除以形成一個或多個開孔，例如，一開孔303，以曝露晶種層104之一個或多個部份，例如，一部份304，而遺留區域204和205原封不動以在稍後於一處理程序中形成一個或多個介層墊結構。開孔303可具有一圓形、卵形、橢圓形、正方形、長方形、或任何其他形狀。
於一實施例中，區域203藉由溶解於一水樣的基本顯影劑溶液中而選擇性地被移除，而遺留區域204和205原封不動。於替代的實施例中，區域203使用通常習知之電子裝置製造技術的其他光阻劑移除技術而選擇性地被移除。於一實施例中，開孔303之一大小305是自大約0.5微米至大約4微米。於更特定實施例中，大小305是自大約2 微米至大約3微米。
圖4是依據一實施例，在一導電層被沈積至晶種層的一個或多個曝露部份上之後而相似於圖3之圖形。圖形401是沿著一軸D-D’之一橫截面圖且圖形402是一設備400之一頂視圖。於一實施例中，一導電層403是一介層墊結構之一部份。可以被使用於導電層之導電材料範例包括，但是不受限定於，金屬，例如，銅、鎢、鉭、鈦元素、鉿、鋯、鋁、銀、錫、鉛、金屬合金、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁)、其他導電材料、或其任何組合。於更特定實施例中，該導電層403是一銅層。於一實施例中，導電層403之一厚度404藉由介層高度和相鄰於該介層之導線厚度二者而判定。於一實施例中，厚度404是較小於光阻劑105的厚度111。於一實施例中，厚度404對應至在介層高度和相鄰於該介層之金屬線的厚度之間的一差量。於一實施例中，厚度404是較小於大約6微米。於一實施例中，該厚度404是自大約0.5微米至大約4微米。於更特定實施例中，厚度404是自大約1微米至大約2微米。
如於圖4之展示，導電層403被沈積而遺留光阻劑105之部份205和204原封不動。於一實施例中，導電層403使用電子裝置製造技術者習知之電鍍技術之一者被沈積。於更特定實施例中，例如，在電解質電鍍不熔解光阻劑之任何遺留部份204和205的情況下，導電層403藉由一電解質電鍍技術被沈積，例如，在室溫之硫酸銅(II)和硫 酸的一溶液，其被使用於沈積銅。於替代的實施例中，導電層403使用導電層沈積技術之一者被沈積，例如，非電解鍍層、電鍍、濺射、化學氣相沈積(CVD)、金屬有機化學氣相沈積(MOCVD)、原子層沈積(ALD)、或電子裝置製造技術者習知之任何其他導電層沈積技術。
圖5是依據一實施例，在光阻劑的一第二區域被移除以曝露晶種層之一個或多個部份以形成一個或多個第二特點之後而相似於圖4之圖形。於一實施例中，該等一個或多個第二特點包含一導電線。圖形501是沿著一軸E-E’之一橫截面圖且圖形502是一設備500之一頂視圖。如於圖5之展示，對應至圖4中之區域204的區域選擇性地被移除以形成一個或多個開孔區域，例如，開孔區域505，以曝露一個或多個部份，例如，晶種層104之一部份119而光阻劑105之遺留區域205和導電層403原封不動。如於圖5之展示，導電層403藉由一頂部表面503和一側壁表面504被黏結。側壁表面504藉由移除光阻劑105之區域204而被曝露。於一實施例中，區域204藉由溶解於一適當的溶劑中而選擇性地被移除，該溶劑不是用於其他遺留光阻劑部份(例如，部份205)之一溶劑。例如，非曝露區域204藉由溶解於一溶劑中被移除，例如，丙烯乙二醇單甲醚乙酸酯，一環酮，例如，環己酮、或N-甲基-2-吡咯烷酮，而遺留交聯區域205原封不動。於一實施例中，該區域204在導電層403沈積之後直接地被移除。於另一實施例中，該區域204藉由一另外的曝露被處理，例如，一浸溢曝露、加 熱、或與一化學物品(其可包括在導電層403的電解質電鍍期間所使用的化學物品)接觸，以影響溶解度之改變並且改良溶解度選擇性。於一更特定實施例中，處理區域藉由溶解於一有機溶劑中而被移除，或於另一實施例中，藉由一水樣的基本溶液之溶解而被移除。於一實施例中，區域204之另外處理在導電層的電解質電鍍之前被進行。於另一實施例中，區域204之另外的處理在導電層的電解質電鍍期間被進行。又於另一實施例中，區域204之另外的處理在導電層的電解質電鍍之後被進行。
於替代的實施例中，區域204使用電子裝置製造技術者習知之其他光阻劑移除技術而選擇性地被移除。於一實施例中，開孔寬度，例如，一寬度507，例如，藉由設計稍後形成於一處理程序中之導電線寬度而被判定。於一實施例中，寬度507是自大約0.5微米至大約4微米。於更特定實施例中，寬度507是自大約2微米至大約3微米。於一實施例中，開孔長度，例如，一長度508，例如，藉由設計稍後形成於一處理程序中之導電線長度而被判定。如於圖5之展示，一開孔區域505之部份是被分離一間隔509。於一實施例中，間隔509是自大約0.5微米至大約4微米。於更特定實施例中，間隔509是自大約2微米至大約3微米。
圖6是依據一實施例，在一導電層被沈積於導電層403和晶種層之曝露部份上之後相似於圖5之一圖形。圖形601是沿著一軸F-F’之一橫截面圖以及圖形602是一設備 600之一頂視圖。如於圖6之展示，一導電層603被沈積至開孔區域505之部份上並且同時地在導電層403頂部上。導電層603包含三個部份。一第一部份，例如，部份610，形成一個或多個導電線，例如導電線623。導電層603之一第二部份，例如，一部份609，直接地被沈積於導電層403頂部上。導電層603之一第三部份，例如，一部份608，被沈積在區域609和610之間並且形成一轉移區域。可以被使用於導電層603之導電材料範例包括，但是不受限定於，金屬，例如，銅、鎢、鉭、鈦元素、鉿、鋯、鋁、銀、錫、鉛、金屬合金、金屬碳化物(例如，碳化鉿、碳化鈦元素、碳化鉭、碳化鋁)、其他導電材料、或其任何組合。於更特定實施例中，導電層603是一銅層。於一實施例中，導電層603之厚度607藉由導電線厚度被判定並且於部份609和610中實質上是相等。於一實施例中，厚度607是自大約0.5微米至大約4微米。於更特定實施例中，厚度607是自大約1微米至大約2微米。於一實施例中，部份608之厚度隨著位置而變化，具有實質上等於厚度607之最小厚度及實質上等於厚度607和厚度404總和之最大厚度。於一實施例中，部份608之橫向大小藉由導電層603之沈積情況而被判定並且是自大約0微米至大約10微米。於一更特定實施例中，導電層603以一各向同性處理程序被沈積，並且部份608之橫向大小是在大約8微米和大約12微米之間。於一替代實施例中，導電層603以一各向異性處理程序被沈積，並且部份608之橫向大小是較小於1微米。
如於圖6之展示，導電層603被沈積，而遺留部份205原封不動。於一實施例中，導電層603使用電子裝置製造技術者通常習知的電鍍技術之一者而被沈積。於更特定實施例中，導電層603藉由一電解質電鍍技術被沈積，其情況使得，例如，浸沒進入被使用於沈積銅的一溶液(如，硫酸銅(II)和硫酸)中，在光阻劑之遺留部份205在室溫不被溶解。於替代的實施例中，導電層603使用下列導電層沈積技術之一者被沈積，例如，非電解鍍層、電鍍、濺射、化學氣相沈積(CVD)、金屬有機化學氣相沈積(MOCVD)、原子層沈積(ALD)、或電子裝置製造技術者通常習知之任何其他導電層沈積技術。
如於圖6之展示，導電層403，與導電層603之部份609和608，一起整體地形成一介層墊結構，例如，結構611。介層墊結構611下方部份，自晶種層104頂部延伸至等於厚度607之一高度，代表該墊，例如，墊606。介層墊結構611之上方部份，自墊606頂部延伸至介層墊結構611頂部，代表該介層，例如，介層614。於一實施例中，墊606之高度是較小於或等於介層614之高度，於其情況中，該墊和該介層各包含導電層403和導電層603之部份。於一替代實施例中，墊606之高度是較大於介層614之高度，於其情況中，該墊包含導電層403和導電層603之部份，而該介層僅包含導電層603。於一實施例中，導電層603之部份609和部份610是僅沿著一方向而相鄰，且導電層603之部份608僅在部份609和610之間於一方向而延伸。於一替代 實施例中，部份609和610是沿著複數個方向而相鄰，並且部份608在部份609和610之間以複數個方向而延伸。
於一實施例中，其中光阻劑105包含多於三個樣型區域，例如，區域203、204和205，該等遺留樣型區域被產生並且一導電層以相似於上述關於圖形1至6之方式被沈積。通常，導電層之沈積是加成性，因此各連續的導電層沈積操作增加至所有未覆蓋導電結構的高度。
圖7是依據一實施例，在光阻劑之一第三區域和晶種層之一部份被移除以曝露基體之一個或多個部份之後而相似於圖6之一圖形。圖形701是沿著一軸G-G’之一橫截面圖且圖形702是一設備700之一頂視圖。區域205被移除以曝露一位於晶種層104下面的部份。隨後，該晶種層104下面的部份被移除以界定一金屬樣型。於一實施例中，光阻劑之區域205藉由使用一剝除溶液、一灰化、一蝕刻技術、或電子裝置製造技術者通常習知之任何其他光阻劑移除技術之一者而被移除。於一實施例中，晶種層104的下面部份使用電子裝置製造技術者通常習知的濕蝕刻、乾燥蝕刻、或乾燥及濕蝕刻技術之一者而被移除。
如於圖7之展示，介層墊結構611包含介層部份614、墊層部份606、一側壁705以及一側壁707。如於圖7之展示，至鄰接於導電線623的側壁705之一部份的一切線711是與自導電線623之頂部表面延伸之一虛線708呈不是90度之一角度706。側壁707是實質上垂直於虛線708。介層部份614之高度712代表介層高度。墊部份606之高度709 代表墊高度。
如於圖701和702之展示，側壁705僅沿著導電線623之一方向延伸。墊層部份606和介層部份614之尺度實質上是於所有的方向相似而不只是導電線623之方向，因而相對於介層部份614之墊層部份606的失準有效地被消除。側壁705於導電線623之一方向的延伸並不影響導電線，例如，導電線623，之I/O密度。亦即，導電層之沈積導致某種程度的解析損失，但是僅在相鄰於介層部份之導電線623之方向中。除導電線623之方向外之所有方向的解析是被保留，因而在介層部份和墊層部份之間的零失準，有時稱為自我調準，是有利地被達成。如於圖702之展示，墊部是有效地被消除，因在導電線623之方向外所有方向的墊層部份606之延伸被減至介層部份614之延伸。如於圖702之展示，墊層部份606之一寬度710實質上是相同於介層部份614之寬度以及導電線623之寬度。如於圖7之展示，附帶至介層墊結構611的導電線623之一長度714實質上是較大於寬度710。於一實施例中，該寬度710是自大約0.5微米(μm)至大約4微米。於更特定實施例中，寬度710是自大約2微米至大約3微米。如於圖7之展示，導電線623是被分離一間隔713。於一實施例中，間隔713是自大約0.5微米至大約4微米。於更特定實施例中，間隔713是自大約2微米至大約3微米。
於一非限定範例中，如此處所說明之形成具有在大約2微米寬的墊上之大約2微米寬的介層之零失準介層 墊結構增加IO連接密度至大約250/毫米/層，其在有機封裝中是空前的。
圖8是依據一實施例，在一絕緣層被沈積至介層墊結構611和基體103之曝露部份上之後而相似於圖7之一圖形。圖形801是沿著一軸H-H’之一橫截面圖且圖形802是一設備800之一頂視圖。如於圖8之展示，一絕緣層803被沈積在於介層墊結構611之側壁707和側壁705、基體103之一曝露部份804和導電線623上，以將導電特點彼此隔離並且於一其後的處理程序形成一基部。如於圖8之展示，絕緣層803自介層墊結構611頂部表面被移除。於一實施例中，絕緣層803是一氮化物層，例如，一矽氮化物、一矽氧化氮化物、或其任何組合。於另一實施例中，絕緣層803是一氧化物層，例如，一矽氧化物、一鋁氧化物、一矽氧化氮化物、或其任何組合。又於另一實施例中，絕緣層803可以包括聚亞胺、環氧樹脂、光可界定材料，例如，苯環丁烯(BCB)、WPR-系列材料、自旋式玻璃、藉由一電子裝置設計所判定的其他電氣絕緣層、或其任何組合。
於一實施例中，絕緣層803使用毯覆沈積技術之一者被沈積，例如，但是不受限定於，一化學氣相沈積(CVD)，例如，一電漿增強化學氣相沈積(PECVD)、一物理氣相沈積(PVD)、分子束磊晶(MBE)、金屬有機化學氣相沈積(MOCVD)、原子層沈積(ALD)、或電子裝置製造技術者通常習知之其他絕緣沈積技術。於一實施例中，絕緣 層803使用下列技術之一者自介層墊結構611之頂部表面被移除，例如，電子裝置製造技術者通常習知之一蝕刻技術、一化學機械平面(CMP)技術、或其二者。於一實施例中，絕緣層803被沈積至等於或較大於介層墊結構611高度的厚度。於另一實施例中，絕緣層803被沈積至較小於介層墊結構611高度的厚度。於一實施例中，絕緣層之厚度是自大約0.5微米至大約6微米。於更特定實施例中，絕緣層803之厚度是自大約2微米至大約4微米。
圖9是依據一實施例，在一裝置層被沈積至絕緣層803和介層墊結構611的一曝露部份上之後而相似於圖8之一圖形。圖形901是沿著一軸I-I’之一橫截面圖並且圖形902是一設備900之一頂視圖。如於圖9之展示，一裝置層包含一裝置特點903和一裝置特點904。於替代的實施例中，裝置特點903和904之各者可以使用裝置特點沈積技術之一者而被沈積，例如，電鍍、濺射、化學氣相沈積(CVD)、金屬有機化學氣相沈積(MOCVD)、原子層沈積(ALD)、或電子裝置製造技術者通常習知之任何其他導電層沈積技術。如於圖9之展示，裝置特點903被沈積在介層墊結構611頂部上。於一實施例中，裝置特點903是一裝置接觸，例如，一晶片凸塊。於一實施例中，裝置特點904是一導電線之一部件。於替換實施例中，裝置特點903和904之各者是一電子裝置之一部件，例如，一電晶體、一記憶體、一電容器、一開關、一電阻器、一電感器、一電壓調整器、一放大器、一電力管理積體電路、其他電子裝 置、或其任何組合。
圖10展示依據一實施例，包含一零失準介層墊結構之一電子裝置封裝體1001的一部份之側視圖1000。電子裝置封裝體1001包含在一基體1003上之一絕緣層1015上的一繞線層1004以及在一基體1005上之一絕緣層1022上的一繞線層1006。基體1005被形成於繞線層1004之上。於一實施例中，基體1003和1005之各者包含一金屬層，例如，一接地面或一電力面。絕緣層1015和絕緣層1022之各者代表如上所述的絕緣層之一者。於一實施例中，繞線層1004是一帶狀線路繞線層。於另一實施例中，繞線層1004是另一電子裝置繞線層。於一實施例中，繞線層1006是一個微條繞線層。於另一實施例中，繞線層1006是另一電子裝置繞線層。通常，一個帶狀線路和一個微條之各者涉及一型式之一電氣傳輸線。通常，一個帶狀線路包含夾在二個併列金屬平面之間的一金屬跡線。一個微條包含藉由一絕緣層與一接地金屬平面分離之一導電跡線。
繞線層1004包含複數個導電線，例如，導電線1016、1017以及1018。一導電線1016透過一介層墊結構1011被連接至一金屬層1012。於一實施例中，金屬層1012是與介層墊結構1011和一導電部份1014相關聯的一墊部。於另一實施例中，金屬層1012是另一電子裝置金屬層。於一實施例中，介層墊結構1011是如上所述之一零失準介層墊結構。如上所述地，於一實施例中，介層墊結構1011包含僅於導電線1016之一方向延伸，但是不於其他方向延伸 之一伸出側壁，例如，朝向線1017之一方向，或朝向線1018之一方向。如於圖10之展示，金屬層1012透過導電部份1014被連接至一金屬層1013。於一實施例中，導電部份1014是一金屬介層。於另一實施例中，導電部份1014是一金屬互連，或其他電子裝置。於一實施例中，金屬層1013是與導電部份1014和一介層1010相關聯的一墊部。於另一實施例中，金屬層1013是另一電子裝置金屬層。金屬層1013透過一介層1010被連接至一導電凸塊1009。於一實施例中，導電凸塊1009是一帶狀線路凸塊。於另一實施例中，導電凸塊1009是一積體電路晶粒凸塊。於一實施例中，複數個介層，例如，介層1010被使用以連接至在相對粗間隙(例如，40微米(μm)間隙)之電子裝置封裝體的一表面之帶狀線路凸塊。繞線層1006包含複數個導電線，例如，導電線1019、1020和1021。導電線1020透過一介層墊結構1007被連接至一導電凸塊1008。於一實施例中，導電凸塊1008是一個微條凸塊。於另一實施例中，導電凸塊1008是一積體電路晶粒凸塊。於一實施例中，介層墊結構1007是如上所述之一零失準介層墊結構。如上所述地，於一實施例中，介層墊結構1007包含僅於線1020之一方向延伸，但不是於其他方向延伸之一伸出側壁，例如，朝向線1019之一方向，朝向線1021之一方向。
圖11展示如上述有關圖10而包含零失準介層墊結構之電子裝置封裝體1001的一部份之頂視圖1100。電子裝置封裝體1001之一部份包含一凸塊域1101和一凸塊域 1102。於一實施例中，凸塊域1101是用以連接至一個帶狀線路的一個帶狀線路凸塊域。於另一實施例中，凸塊域1101是用以連接至一晶粒之一積體電路晶粒凸塊域。於一實施例中，凸塊域1102是用以連接至一微條之一微條凸塊域。於另一實施例中，凸塊域1102是用以連接至一晶粒之另一積體電路晶粒凸塊域。凸塊域1101包含一個或多個導電凸塊，例如，如上面關於圖10所述，在繞線層1004之上的導電凸塊1009。凸塊域1102包含一個或多個導電凸塊，例如，如上面關於圖10所述，在繞線層1006之上的導電凸塊1008。如於圖11之展示，凸塊域1101和凸塊域1102不重疊。繞線層1004之導電線在凸塊域1102之下繞線，如於圖11之展示。於一實施例中，由連接到I/O線(例如，導電線1016和1020)之大墊塊/凸塊(例如，金屬層1012和微條凸塊1008)之下繞線可能致使小數量之另外串音。零失準介層墊結構，例如，介層墊結構1011和1007被使用以增加I/O連接密度，如於圖10和11之展示。
圖12例示包括如此處所說明之一個或多個零失準介層墊結構的一設備1240之實施例。設備1240包含一基體1202以及被沈積在一基體1200上的一基體1203。基體1200被沈積在一基體1204上。基體1204經由封裝體凸塊1206被耦合至基體1200。於一實施例中，基體1200是一電子裝置封裝體基體，例如，一封裝體基體中系統、一多晶片封裝體基體、或其他電子裝置封裝基體。於一實施例中，基體1202和1203之各者是一積體電路晶粒、一記憶體 模組、一電腦主機板、或一積體電路晶粒。於一實施例中，基體1204是一電路板。於一實施例中，該等基體1200、1202、1203和1204之各者代表如上所述的該等基體之一者。
於另一實施例中，基體1200是用以橋接基體1202和1203至基體1204之一中介板基體以延伸一連接部成一較寬之間隙或用以重新繞線一連接部至一不同的連接部，並且基體1202、1203、和1204之各者是一積體電路晶粒、一記憶體模組、一電腦主機板、或一積體電路晶粒。該中介板基體可以由一環氧樹脂、一加固玻璃纖維環氧樹脂、一陶瓷材料、或一聚合物材料，例如，聚亞胺所形成。於進一步實行例中，該中介板可以是由替換之剛性或彈性材料所形成，其可以包括如上所述之材料，例如，矽、鍺、以及其他III-V族以及IV族之材料。並且於進一步的實施例中，三個或更多個基體經由中介板基體1200被互連。依據本發明實施例，此處所揭示之設備或處理程序可以被使用於基體1200之製造中。
如於圖12之展示，基體1200包含金屬互連1208和介層1210，其包括但是不受限定於穿過-矽介層(TSV)1212。如此處所說明地，至少一些的介層1210是一零失準介層墊結構之部份。基體1200可以進一步地包括嵌入式裝置1214，包括被動和主動裝置兩者。此等裝置包括，但是不受限定於，電容器、去耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感應器、以及靜電放電 (ESD)裝置。更多複雜之裝置，例如，射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、以及MEMS裝置，也可以被形成於基體1200上。
圖13例示依據本發明一實施例之一計算裝置1300。該計算裝置1300可以包括一些構件。於一實施例中，這些構件是附帶至一個或多個主機板。於一替換實施例中，這些構件被製造於一單晶片系統(SoC)晶粒上而不是一主機板上。計算裝置1300中之構件包括，但是不受限定於，一積體電路晶粒1302和至少一通訊晶片1308。於一些實行例中，通訊晶片1308被製造如積體電路晶粒1302之部件。該積體電路晶粒1302可以包括一處理器1304，例如，一中央處理單元(CPU)，及時常被使用作為快取記憶體之一晶粒上記憶體1306，其可以由，例如，嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)之技術所提供。
計算裝置1300可以包括其他構件，其可以是或可能不是實際地和電氣地耦合至主機板或被製造在一SoC晶粒之內。這些其他構件包括，但是不受限定於，一依電性記憶體1310(例如，DRAM)、一非依電性記憶體1312(例如，ROM或快閃記憶體)、一圖形處理單元1314(GPU)、一數位信號處理器1316(DSP)、一密碼處理器1342(在硬體內執行加密碼演算法之一特殊化處理器)、一晶片組1320、一天線1322、一顯示器或一觸控屏幕顯示器1324、一觸控屏幕顯示控制器1326、一電池1328或其他電源、一功率放 大器(PA)1344、一全球定位系統(GPS)裝置1303、一羅盤1330、一移動協同處理器或感測器1332(其可以包括一加速器、一迴旋儀、和一羅盤)、一擴音機1334、一攝影機1336、使用者輸入裝置1338(例如，一鍵盤、滑鼠、描畫筆、和觸控墊)、以及大型儲存裝置1340(例如，硬碟驅動器、小型碟片(CD)、數位多功能碟片(DVD)、以及其它者)。
通訊晶片1308致能用於至/自計算裝置1300的資料轉移之無線通訊。字詞“無線”和其之衍生詞可以被使用以說明電路、裝置、系統、方法、技術、通訊頻道、等等，其可以透過一非剛體媒體之調變電磁發射的使用而通訊資料。該字詞並不意味著相關聯的裝置不包含任何電線，雖然於一些實施例中它們可能不包含。通訊晶片1308可以實行任何一些無線標準或協定，其包括，但是不受限定於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生者、以及被指定作為3G、4G、5G、以及超越者之任何其他無線協定。計算裝置1300可以包括複數個通訊晶片1308。例如，一第一通訊晶片1308可以是專用於較短的範圍無線通訊，例如，Wi-Fi和藍芽，並且一第二通訊晶片1308可以是專用於較長範圍無線通訊，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他者。
字詞“處理器”可以是涉及任何裝置或一裝置之部件，其處理來自暫存器及/或記憶體之電子資料以轉換該電子資料成為可以被儲存於暫存器及/或記憶體中之其他電子資料。計算裝置1300之一封裝體包括依據本發明實施例被形成的一個或多個零失準介層墊結構。一個或多個構件之一封裝體，例如，積體電路晶粒1302、通訊晶片1308、GPU 1314、密碼處理器1342、DSP 1316、晶片組1320、以及其他構件也可以包括依據本發明實施例所形成之一個或多個零失準介層墊結構。於進一步的實施例中，覆蓋在計算裝置1300之內的另一構件可以包含依據本發明實施例所形成的一個或多個零失準介層墊結構。
於各種實施例中，計算裝置1300可以是一膝上型電腦、一小筆電、一筆記型電腦、一超級書電腦、一智慧型手機、一平板電腦、一個人數位助理(PDA)、一超級行動PC、一行動電話、一桌上型電腦、一伺服器、一印表機、一掃描器、一監視器、一機上盒、一娛樂遊藝控制單元、一數位攝影機、一輕便型音樂播放機、或一數位視訊記錄器。於進一步實行例中，計算裝置1300可以是處理資料之任何其他電子裝置。
上面所例示之本發明實行例的說明，包括摘要中所說明者，不欲全然地或限制本發明於所揭示的確切形式。雖然本發明之特定實行例以及範例，為了例示目的而於此處被說明，那些熟習本發明相關技術者應明白，各種等效修改可以是在本發明範疇內。
這些修改可以依上面詳細說明而形成於本發明。使用於下面申請專利範圍中之字詞不應被理解為限制本發明於說明文和申請專利範圍中所揭示的特定實行例。然而，本發明範疇是將整體地藉由下面申請專利範圍而界定，可理解地其是依據請求項說明所建立的原理。 下面的範例係關於進一步的實施例：
一種用以製造一電子裝置封裝體之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上，移除該光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路，以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上。
一種用以製造一電子裝置封裝體之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上，移除該光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路，以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上，其中該第二導電層被沈積在該第一導電層之一頂端部份和該第一導電層之一側壁部份上。
一種用以製造一電子裝置封裝體之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上，移除該 光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路，以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上，其中該第一導電層被沈積至較小於該光阻劑厚度之一厚度。
一種用以製造一電子裝置封裝體之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上，移除該光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路，以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上，其中該光阻劑是一雙調光阻劑。
一種用以製造一電子裝置封裝體之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上，移除該光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路，以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上，並且其中該介層墊結構包含代表一墊層之該第一導電層的一下方部份，以及代表一介層部份之該第一導電層的一上方部份上一第二導電層之一第一部份，並且其中該線路包含該晶種層之該 第二部份上該第二導電層之一第二部份。
一種用以製造一電子裝置封裝體之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上，移除該光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路，以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上，移除該光阻劑之一第三區域以曝露該晶種層之一第三部份；以及移除該晶種層之該第三部份。
一種用以製造一電子裝置封裝體之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上，移除該光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路，以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上，其中該基體是一有機基體。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的方法，該方法包含：沈積一晶種層於一基體上，沈積一光阻劑於該晶種層上，移除該光阻劑之一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上，移除該光阻劑之一第二區域以曝露該第一導電層之一側壁部份和該晶種層之一 第二部份以形成一線路，以及沈積一第二導電層於該第一導電層之該側壁部份上。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的方法，該方法包含：沈積一晶種層於一基體上，沈積一光阻劑於該晶種層上，移除該光阻劑之一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上，移除該光阻劑之一第二區域以曝露該第一導電層之一側壁部份和該晶種層之一第二部份以形成一線路，以及沈積一第二導電層於該第一導電層之該側壁部份上，其中該第一導電層被沈積至較小於該光阻劑厚度的一厚度。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的方法，該方法包含：沈積一晶種層於一基體上，沈積一光阻劑於該晶種層上，移除該光阻劑之一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上，移除該光阻劑之一第二區域以曝露該第一導電層之一側壁部份和該晶種層之一第二部份以形成一線路，以及沈積一第二導電層於該第一導電層之該側壁部份上，其中該介層墊結構包含代表一墊層部份之該第一導電層的一下方部份，以及代表一介層部份之該第一導電層的一上方部份上一第二導電層之一第一部份，並且其中該線路包含於該晶種層之該第二部份上該第二導電層之一第二部份。
一種用以提供用於一電子裝置封裝體之零失準 介層墊結構的方法，該方法包含：沈積一晶種層於一基體上，沈積一光阻劑於該晶種層上，暴露該光阻劑之該第一區域於至少一第一波長；暴露該光阻劑之該第二區域於至少一第二波長，移除光阻劑之第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上，移除該光阻劑之第二區域以曝露第一導電層之一側壁部份和晶種層之一第二部份以形成一線路，並且沈積一第二導電層於第一導電層之側壁部份上。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的方法，該方法包含：沈積一晶種層於一基體上，沈積一光阻劑於該晶種層上，暴露該光阻劑之該第一區域於一第一光強度或劑量；以及暴露該光阻劑之該第二區域於一第二光強度或劑量，移除該光阻劑之第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上，移除光阻劑之第二區域以曝露第一導電層之一側壁部份和晶種層之一第二部份以形成一線路，並且沈積一第二導電層於第一導電之層側壁部份上。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的方法，該方法包含：沈積一晶種層於一基體上，沈積一光阻劑於該晶種層上，移除該光阻劑之一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構，沈積一第一導電層至該第一部份上，移除該光阻劑之一第二區域以曝露該第一導電層之一側壁部份和該晶種層之一 第二部份以形成一線路，以及沈積一第二導電層於該第一導電層之該側壁部份上，移除該光阻劑之一第三區域以曝露該晶種層之一第三部份；以及移除該晶種層之該第三部份。
一種用以製造一電子裝置封裝體之設備，該設備包含：一介層墊結構，其是在一基體上之一晶種層的一第一部份之上；一線路，其相鄰至該介層墊結構而在一基體之一第二部份上，其中該介層墊結構包含代表一墊層部份之一第一導電層的一下方部份，以及在代表一介層部份之該第一導電層的一上方部份上一第二導電層的一第一部份，並且其中該介層部份包含於該線路之一方向延伸的一側壁。
一種用以製造一電子裝置封裝體之設備，該設備包含：一介層墊結構，其是在一基體上之一晶種層的一第一部份之上，一線路，其相鄰至該介層墊結構而在一基體之一第二部份上，其中該介層墊結構包含代表一墊層部份之一第一導電層的一下方部份，以及在代表一介層部份之該第一導電層的一上方部份上一第二導電層的一第一部份，並且其中該線路包含在該基體的該第二部份上該第二導電層之一第二部份。
一種用以製造一電子裝置封裝體之設備，該設備包含：一介層墊結構，其是在一基體上之一晶種層的一第一部份之上，一線路，其相鄰至該介層墊結構而在一基體之一第二部份上，其中該介層墊結構包含代表一墊層部 份之一第一導電層的一下方部份，以及在代表一介層部份之該第一導電層的一上方部份上一第二導電層的一第一部份，其中該晶種層被沈積在該第一導電層和該第二導電層之至少一者以及該基體之間。
一種用以製造一電子裝置封裝體之設備，該設備包含：一介層墊結構，其是在一基體上之一晶種層的一第一部份之上，一線路，其相鄰至該介層墊結構而在一基體之一第二部份上，其中該介層墊結構包含代表一墊層部份之一第一導電層的一下方部份，以及在代表一介層部份之該第一導電層的一上方部份上一第二導電層的一第一部份，其中該第一導電層和該第二導電層之至少一者包含銅。
一種用以製造一電子裝置封裝體之設備，該設備包含：一介層墊結構，其是在一基體上之一晶種層的一第一部份之上，一線路，其相鄰至該介層墊結構而在一基體之一第二部份上，其中該介層墊結構包含代表一墊層部份之一第一導電層的一下方部份，以及在代表一介層部份之該第一導電層的一上方部份上一第二導電層的一第一部份，其中該墊層部份之大小和該介層部份之大小實質上是相似。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的設備，該設備包含：一介層墊結構，其包含在一基體上之一晶種層的一第一部份上之一第一導電層，及在該第一導電層上之一第二導電層的一第一部份，一線 路，其包含相鄰至該介層墊結構，而在該基體上該晶種層之一第二部份上該第二導電層之一第二部份。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的設備，該設備包含：一介層墊結構，其包含在一基體上之一晶種層的一第一部份上之一第一導電層，及在該第一導電層上之一第二導電層的一第一部份，一線路，其包含相鄰至該介層墊結構，而在該基體上該晶種層之一第二部份上該第二導電層之一第二部份，其中該第一導電層之一下方部份代表一墊層部份，且該第一導電層的一上方部份上之該第二導電層的該第一部份代表一介層部份。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的設備，該設備包含：一介層墊結構，其包含在一基體上之一晶種層的一第一部份上之一第一導電層，及在該第一導電層上之一第二導電層的一第一部份，一線路，其包含相鄰至該介層墊結構，而在該基體上該晶種層之一第二部份上該第二導電層之一第二部份，其中該介層墊結構包含於該線路之一方向延伸的一介層側壁。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的設備，該設備包含：一介層墊結構，其包含在一基體上之一晶種層的一第一部份上之一第一導電層，及在該第一導電層上之一第二導電層的一第一部份，一線路，其包含相鄰至該介層墊結構，而在該基體上該晶種層之一第二部份上該第二導電層之一第二部份，其中該第一 導電層和該第二導電層之至少一者包含銅。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的設備，該設備包含：一介層墊結構，其包含在一基體上之一晶種層的一第一部份上之一第一導電層，及在該第一導電層上之一第二導電層的一第一部份，一線路，其包含相鄰至該介層墊結構，而在該基體上該晶種層之一第二部份上該第二導電層之一第二部份，以及耦合至該介層墊結構之一帶狀線路。
一種用以提供用於一電子裝置封裝體之零失準介層墊結構的設備，該設備包含：一介層墊結構，其包含在一基體上之一晶種層的一第一部份上之一第一導電層，及在該第一導電層上之一第二導電層的一第一部份，一線路，其包含相鄰至該介層墊結構，而在該基體上該晶種層之一第二部份上該第二導電層之一第二部份，以及耦合至該介層墊結構之一微帶。
於上述說明文中，方法和設備已參考其特定實施範例被說明。應明白，可以有各種修改而不脫離如在下面申請專利範圍中所提出之實施例更廣泛的精神和範疇。因此，說明文和圖形，將被視為一例示之意而非一限定之意。

Claims (25)

  1. 一種用以製造一電子裝置之方法，該方法包含：沈積一光阻劑於一基體上之一晶種層上；移除該光阻劑的一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構；沈積一第一導電層至該第一部份上；移除相鄰於該第一區域之該光阻劑的一第二區域以曝露該晶種層之一第二部份以形成一線路；以及沈積一第二導電層至該第一導電層和該晶種層之該第二部份上。
  2. 如請求項1之方法，其中該第二導電層被沈積在該第一導電層之一頂端部份和該第一導電層之一側壁部份上。
  3. 如請求項1之方法，其中該第一導電層被沈積至小於該光阻劑的厚度之一厚度。
  4. 如請求項1之方法，其中該光阻劑是一雙調光阻劑。
  5. 如請求項1之方法，其中該介層墊結構包含代表一墊層之該第一導電層的一下方部份，以及代表一介層部份之該第一導電層的一上方部份上之一第二導電層的一第一部份，並且其中該線路包含該晶種層之該第二部份上該第二導電層之一第二部份。
  6. 如請求項1之方法，其進一步包含：移除該光阻劑之一第三區域以曝露該晶種層之一第三部份；以及移除該晶種層之該第三部份。
  7. 如請求項1之方法，其中該基體是一有機基體。
  8. 一種用以提供零失準介層墊結構之方法，該方法包含：沈積一晶種層於一基體上；沈積一光阻劑於該晶種層上；移除該光阻劑之一第一區域以曝露該晶種層之一第一部份以形成一介層墊結構；沈積一第一導電層至該第一部份上；移除該光阻劑之一第二區域以曝露該第一導電層之一側壁部份和該晶種層之一第二部份以形成一線路；以及沈積一第二導電層於該第一導電層之該側壁部份上。
  9. 如請求項8之方法，其中該第一導電層被沈積至小於該光阻劑之厚度的一厚度。
  10. 如請求項8之方法，其中該介層墊結構包含代表一墊層部份之該第一導電層的一下方部份，以及代表一介層部份之該第一導電層的一上方部份上之一第二導電層之一第一部份，並且其中該線路包含於該晶種層之該第二部份上該第二導電層之一第二部份。
  11. 如請求項8之方法，進一步包含：暴露該光阻劑之該第一區域於至少一第一波長；以及暴露該光阻劑之該第二區域於至少一第二波長。
  12. 如請求項8之方法，進一步地包含：暴露該光阻劑之該第一區域於一第一光劑量；以及暴露該光阻劑之該第二區域於一第二光劑量。
  13. 如請求項8之方法，其進一步地包含：移除該光阻劑之一第三區域以曝露該晶種層之一第三部份；以及移除該晶種層之該第三部份。
  14. 一種用以製造一電子裝置之設備，其包含：一介層墊結構，其是在一基體上之一晶種層的一第一部份之上；一線路，其相鄰至該介層墊結構而在一基體之一第二部份上，其中該介層墊結構包含代表一墊層部份之一第一導電層的一下方部份，以及在代表一介層部份之該第一導電層的一上方部份上之一第二導電層的一第一部份。
  15. 如請求項14之設備，其中該介層部份包含於該線路之一方向延伸的一側壁。
  16. 如請求項14之設備，其中該線路包含在該基體的該第二部份上之該第二導電層的一第二部份。
  17. 如請求項14之設備，其中該晶種層被沈積在該第一導電層和該第二導電層之至少一者以及該基體之間。
  18. 如請求項14之設備，其中該第一導電層和該第二導電層之至少一者包含銅。
  19. 如請求項14之設備，其中該墊層部份之大小和該介層部份之大小係實質上相似。
  20. 一種用以提供零失準介層墊結構之設備，其包含：一介層墊結構，其包含在一基體上之一晶種層的一第一部份上之一第一導電層，及在該第一導電層上之一第二導電層的一第一部份；一線路，其包含相鄰至該介層墊結構，而在該基體上該晶種層之一第二部份上的該第二導電層之一第二部份。
  21. 如請求項20之設備，其中該第一導電層之一下方部份代表一墊層部份，且該第一導電層的一上方部份上之該第二導電層的該第一部份代表一介層部份。
  22. 如請求項20之設備，其中該介層墊結構包含於該線路之一方向延伸的一介層側壁。
  23. 如請求項20之設備，其中該第一導電層和該第二導電層之至少一者包含銅。
  24. 如請求項20之設備，進一步包含耦合至該介層墊結構之一帶狀線路。
  25. 如請求項20之設備，進一步包含耦合至該介層墊結構之一微帶。
TW104137881A 2014-12-18 2015-11-17 零失準介層墊結構 TWI620482B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/576,107 US9713264B2 (en) 2014-12-18 2014-12-18 Zero-misalignment via-pad structures
US14/576,107 2014-12-18

Publications (2)

Publication Number Publication Date
TW201633872A TW201633872A (zh) 2016-09-16
TWI620482B true TWI620482B (zh) 2018-04-01

Family

ID=56131176

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104137881A TWI620482B (zh) 2014-12-18 2015-11-17 零失準介層墊結構

Country Status (2)

Country Link
US (3) US9713264B2 (zh)
TW (1) TWI620482B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583426B2 (en) 2014-11-05 2017-02-28 Invensas Corporation Multi-layer substrates suitable for interconnection between circuit modules
US10283492B2 (en) * 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects
US9852994B2 (en) 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges
WO2018063261A1 (en) * 2016-09-29 2018-04-05 Qian Zhiguo Die interconnect structures and methods
US10475736B2 (en) * 2017-09-28 2019-11-12 Intel Corporation Via architecture for increased density interface
US10453812B2 (en) * 2017-12-27 2019-10-22 Intel Corporation Polarization defined zero misalignment vias for semiconductor packaging
WO2019133017A1 (en) * 2017-12-30 2019-07-04 Intel Corporation Zero-misalignment two-via structures using photoimageable dielectric film buildup film, and transparent substrate with electroless plating
US11222836B2 (en) 2017-12-30 2022-01-11 Intel Corporation Zero-misalignment two-via structures
KR102618270B1 (ko) 2017-12-30 2023-12-27 인텔 코포레이션 광 이미징가능 유전체, 빌드업 필름, 및 전해 도금을 사용한 제로 오정렬 2-비아 구조물
US11948898B2 (en) 2019-05-16 2024-04-02 Intel Corporation Etch barrier for microelectronic packaging conductive structures
US11101205B2 (en) 2019-09-09 2021-08-24 Intel Corporation Interconnection structure fabrication using grayscale lithography
KR20210152721A (ko) 2020-06-09 2021-12-16 삼성전자주식회사 반도체 패키지
US20220406618A1 (en) * 2021-06-18 2022-12-22 Intel Corporation Technologies for aligned vias over multiple layers
US11758868B2 (en) * 2021-09-15 2023-09-19 M.S. Technologies, L.L.C. Soybean cultivar 03130400

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017161A1 (en) * 2004-07-22 2006-01-26 Jae-Sik Chung Semiconductor package having protective layer for re-routing lines and method of manufacturing the same
TW200803673A (en) * 2006-06-19 2008-01-01 Shinko Electric Ind Co Wiring substrate and manufacturing method thereof, and semiconductor apparatus
TW201438059A (zh) * 2013-02-20 2014-10-01 Univ Osaka 阻劑圖案形成方法、阻劑潛像形成裝置、阻劑圖案形成裝置以及阻劑材料

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
US7109473B2 (en) 2002-09-16 2006-09-19 University Of Chicago Transverse optical accelerator and generalized optical vortices
US7811932B2 (en) * 2007-12-28 2010-10-12 Freescale Semiconductor, Inc. 3-D semiconductor die structure with containing feature and method
US20140124877A1 (en) * 2012-11-02 2014-05-08 Qualcomm Incorporated Conductive interconnect including an inorganic collar
US9035468B2 (en) * 2013-07-30 2015-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Copper post structure for wafer level chip scale package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017161A1 (en) * 2004-07-22 2006-01-26 Jae-Sik Chung Semiconductor package having protective layer for re-routing lines and method of manufacturing the same
TW200803673A (en) * 2006-06-19 2008-01-01 Shinko Electric Ind Co Wiring substrate and manufacturing method thereof, and semiconductor apparatus
TW201438059A (zh) * 2013-02-20 2014-10-01 Univ Osaka 阻劑圖案形成方法、阻劑潛像形成裝置、阻劑圖案形成裝置以及阻劑材料

Also Published As

Publication number Publication date
US20160183370A1 (en) 2016-06-23
US10187998B2 (en) 2019-01-22
US20190150291A1 (en) 2019-05-16
US9713264B2 (en) 2017-07-18
US10645813B2 (en) 2020-05-05
TW201633872A (zh) 2016-09-16
US20170280568A1 (en) 2017-09-28

Similar Documents

Publication Publication Date Title
TWI620482B (zh) 零失準介層墊結構
US11532584B2 (en) Package substrate with high-density interconnect layer having pillar and via connections for fan out scaling
US10032643B2 (en) Method and structure to contact tight pitch conductive layers with guided vias using alternating hardmasks and encapsulating etchstop liner scheme
US11942334B2 (en) Microelectronic assemblies having conductive structures with different thicknesses
US11854882B2 (en) Subtractive plug and tab patterning with photobuckets for back end of line (BEOL) spacer-based interconnects
US10636700B2 (en) Metal via processing schemes with via critical dimension (CD) control for back end of line (BEOL) interconnects and the resulting structures
US10522402B2 (en) Grid self-aligned metal via processing schemes for back end of line (BEOL) interconnects and structures resulting therefrom
TWI776672B (zh) 利用光刻桶的嵌刻栓塞及突片圖案化以用於後段製程（ｂｅｏｌ）基於隔層的互連
US10770291B2 (en) Methods and masks for line end formation for back end of line (BEOL) interconnects and structures resulting therefrom
US11508587B2 (en) Microelectronic assemblies
US11676891B2 (en) Method to enable 30 microns pitch EMIB or below
US20200211949A1 (en) Microelectronic assemblies with via-trace-via structures
US11894270B2 (en) Grating replication using helmets and topographically-selective deposition