TWI620301B - Integrated circuit with ESD protection structure and photon source - Google Patents
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Abstract
本發明涉及一種具有ESD保護結構及光子源的積體電路(100)。根據一種實施方式，積體電路(100)具有一個電路區段(105)，其中電路區段(105)與第一接口(107)及第二接口(108)錯接，並能夠在第一接口(107)及第二接口(108)之間的電壓差大於+10V及小於-10V時運轉。此外，積體電路(100)還具有一個ESD保護結構(110)，這個ESD保護結構(110)能夠保護電路區段(105)不會因為第一接口(107)及第二接口(108)之間的靜電放電而受損，ESD保護結構(110)在第一接口(107)及第二接口(108)之間的電壓差大於+10V及小於-10V時能夠運轉，而且無需點火。ESD保護結構(110)與光子源(112)形成電耦合及光耦合，使得在ESD脈衝負荷下，從光子源(112)發出的光子(114)能夠在ESD保護結構(110)被吸收，並能夠透過被吸收的光子(114)產生的電子空穴偶導入雪崩擊穿。
Description
靜電放電保護結構(ESD保護結構)在半導體技術中被廣泛使用，目的是為了在組裝及運轉期間保護電路功能塊不會因為靜電放電而受損。ESD保護結構必須能夠快速且可靠的將放電電流排出，以避免要保護的電路功能塊被放電電流破壞。
ESD保護結構的保護特性是以ESD測試標準來呈現。除了元件及IC(積體電路)層面的ESD測試標準外，例如除了ESD Association & JEDEC Solid State Technology Association提出的標準化的人體放電模式(HBM)測試外，系統層面的ESD測試標準對ESD保護結構有非常高的要求。一種常用的系統層面的ESD標準是IEC 61000-4-2。例如，比較在負載電壓2kV的情況下，從不同標準得出的峰值電流及上升時間，即可明顯看出系統層面的ESD標準對ESD保護結構有特別高的要求。根據人體放電模式(HBM)，在負載電壓2kV的情況下，得出一個ESD脈衝的峰值電流約為1.3A，上升時間約為2-10ns，而根據IEC標準，在負載電壓2kV的情況下，得出一個ESD脈衝的峰值電流大於6A，上升時間短於1ns。尤其是積體電路的ESD保護結構要能夠滿足對系統層面的ESD標準的要求，尤其是對於快速的反應時間及很高的耐用性的要求。
本發明的目的是提出一種具有能夠滿足上述要求之ESD保護結構的積體電路。
採用本發明之獨立申請專利項目揭示的理論即可達到上述目的。其他附屬申請專利項目的內容為本發明的各種改良方式。
以下將配合圖式做詳細說明，這些圖式構成本發明揭示之內容的一部分，同時為了便於說明起見，這些圖式還顯示了能夠依據本發明實施的特定的實施例。此處應了解的是，除了以下說明的實施例外，對這些實施例進行結構或邏輯上的修改所產生的實施例仍屬於本發明的範圍。例如可以將一個實施例的特徵應用於其他的實施例，或是與其他實施例的特徵結合，以產生其他的實施例。也就是說本發明的範圍包括這一類的改良及修改。這些實施例是以一種特定的語言描述，但不應將這種語言理解為對本發明之申請專利範圍的限制。本說明書所附的圖式僅供說明之用，並非按比例尺繪製。為清楚起見，除了另有說明，否則在不同的圖式中，相同的元件均以相同的元件符號標示。
“有”、”含有”、”包括”、”具有”等概念均屬於開放性的概念，這些概念均用於說明確定的結構、元件、或特徵的存在，但並不排除其他的元件或特徵的存在。如果從上下文無法清楚看出單複數，則不定冠詞及定冠詞應包括複數及單數。
“導電連接”的概念是描述導電連接之元件之間的一種永久的低歐姆連接，例如元件之間的直接接觸，或是經由金屬及/或高摻雜半導體形成的低歐姆連接。
第1圖顯示一種實施方式的一個積體電路100的部分電路圖。積體電路100具有一個電路區段105，其中電路區段105與第一接口107及第二接口108錯接。
積體電路的實施方式包括收發器(例如LIN，CAN，FlexRay)、傳感器界面(例如霍爾傳感器界面，鎖扣開關界面，電池傳感器界面，主動式週邊傳感器界面，分散式系統界面(例如DSI，DSI3)，週邊傳感器界面(例如PSI5))、HV(高電壓)-電壓傳感器針腳、監視器針腳、位置傳感器、開關應答器、傳動器界面(例如HS(高側)開關，LS(低側)開關)、半橋、全橋電壓及開關監視器針腳、以及過電壓容許及/或HV輸入及輸出。
此外，積體電路100還具有一個ESD保護結構110，其中ESD保護結構110能夠保護電路區段105不會因為第一接口107及第二接口108之間的靜電放電而受損。此處提及之靜電放電可能是來自元件層面(例如積體電路的前端及後端製程)，也可能來自系統層面(例如組裝或運轉安裝之電路板、模組或儀器)。
ESD保護結構110與光子源112形成電耦合及光耦合，使得在ESD負荷下，從光子源112發出的光子114能夠在ESD保護結構110被吸收，並能夠透過被吸收的光子114產生的電子空穴偶，在ESD保護結構110導入雪崩擊穿或雪崩貫穿。因此光子源112發出的光子114能夠在ESD保護結構110被吸收，而且所產生的電子空穴偶會在ESD保護結構110內導入點火過程，也就是排出靜電放電電流。點火過程始於在ESD保護結構110內發生雪崩擊穿。點火被定義為ESD保護結構100的阻斷狀態(例如在電壓低於ESD保護結構110的擊穿電壓時)與排出ESD放電電流及ESD保護結構110的導引及/或接通狀態(例如在電壓大於或等於ESD保護結構110的擊穿電壓時)之間的結。
光子源112是以適當的方式與ESD保護結構電耦合。根據一種實施方式，ESD保護結構110的至少一個接口與光子源112的一個接口電短接，例如經由一或多個由金屬材料及/或高摻雜半導體材料(例如高摻雜的聚矽)形成連接。根據一種實施方式，第一接口107不但與ESD保護結構110短接，也與光子源112短接，同時第二接口108不但與ESD保護結構110短接，也與光子源112短接。根據其他的實施方式，在ESD保護結構110及/或光子源112與第一接口107之間還有錯接其他的電路元件，例如第1圖中第一接口107與光子源112及/或ESD保護結構110之間的選擇性電路區段1150及/或1151內的電路元件，或是第1圖中第二接口108與光子源112及/或ESD保護結構110之間的選擇性電路區段1152及/或1153內的電路元件。
例如電路區段1150…1153可以具有電阻、JEET(接面場效應電晶體)、或耗盡模式FET(場效應電晶體)，以便為光子源112提供一個電流限制元件。根據另一種實施方式，選擇性電路區段1150…1153包括一個由電容器及與電容器串聯的選擇性電阻構成的差分網路，以確保只有在陡峭的瞬變電壓側壁的情況下，才會有值得一提的電流通過光子源112。例如這樣就可以抑制直流電通過光子源112，並在電壓瞬變時出現瞬變電流峰值。如果沒有第1圖中的選擇性電路區段1150…1153，則ESD保護結構110及/或光子源112的相應的接口與所屬的接口(也就是第一接口107及/或第二接口108)電短接。根據一種實施方式，光子源112與電路區段105錯接，例如接通至電路區段105內的一個ESD二次保護結構(第1圖以虛線繪出光子源112的不同的連接可能性)。
根據一種實施方式，電路區段105能夠在第一接口及第二接口之間的電壓差大於+10V及/或小於-10V時運轉。根據這種實施方式，ESD保護結構110也能夠在第一接口107及第二接口108之間的電壓差大於+10V及/或小於-10V時運轉，而且無需點火。點火被定義為ESD保護結構110的阻斷狀態(例如在電壓低於ESD保護結構110的擊穿電壓時)與排出ESD放電電流及ESD保護結構110的導引及/或接通狀態(例如在電壓大於或等於ESD保護結構110的擊穿電壓時)之間的結。例如可以透過在ESD保護結構110內的電擊穿將ESD保護結構110點火。如果是簡單的pn二極體，擊穿電流可以一直升高，並在靜電放電情況下，短時間(例如皮秒範圍、納秒範圍、或微秒範圍)將大小在安培範圍的流動的電流排出，或是將一個在ESD保護結構內形成的寄生雙極電晶體點火，例如透過控制基極-發射極-結(例如利用通過軌道電阻的擊穿電流引起的電壓降)進行點火。根據另一種實施方式，電路區段105能夠在第一接口及第二接口之間的電壓差大於+20V(或+30V)及/或小於-20V(或-30V)時運轉。
第2A圖顯示ESD保護結構110的一種實施方式，這種實施方式的ESD保護結構110能夠在第一接口107及第二接口108之間的電壓差大於+10V及小於-10V時運轉。ESD保護結構110具有兩個反串行錯接的ESD保護二極體1101、1102。ESD保護二極體1101、1102的陰極或陽極與一個連接點117導電連接。根據一種實施方式，連接點117與光子源112導電連接(圖式中有一條虛線代表選擇性與光子源112的導電連接)。ESD保護二極體1101、1102的擊穿電壓可能一樣的，也可能是不一樣的，這要視相應的接口被指定的最大電壓而定。例如可以在積體電路的數據記錄表的”絕對最大電壓極限值”或”絕對最大額定值”中找到最大指定電壓。
如前面描述的ESD保護結構110及光子源112之間的電耦合及光耦合能夠在前面描述的電路環境及反串行設計的ESD保護結構110中提供特別有利的技術優點，此處所謂的電路環境是指第一接口107及第二接口108之間的電壓差大於+10V及小於-10V。如果在前面描述的電路環境中不存在ESD保護結構110及光子源112之間的電耦合及光耦合，則ESD保護結構內的雪崩擊穿的延遲可能導致ESD保護結構110的點火動作延遲。例如這種效應會在ESD保護結構內導致非常大的電壓過衝，而且在接通ESD脈衝後，這個電壓過衝可能持續達100納秒。這個電壓過衝會對要保護的電路區段造成很大的危險。例如，在ESD保護結構是採反串行設計的情況下，延遲的點火動作源自反向偏壓，例如在ESD保護結構採反串行設計的情況下，由於高阻抗的節點(如第2A圖的連接點117)充電可能造成偏壓。例如在進行ESD測試及/或積體電路進行操作運轉期間，這種節點可能會充電，並使下一個ESD測試及/或運轉中的積體電路產生下一個靜電放電時保持在充電狀態，導致在下一個ESD測試及/或運轉中的積體電路產生下一個靜電放電時，ESD保護結構被有效的偏壓。此處所謂的偏壓是指經由一個針腳組合或ESD保護結構接通的電壓，而且這個電壓是從ESD放電的初始時間點經由針腳組合或ESD保護結構就接通，而且其範圍能夠控制在10V至ESD結構的擊穿電壓之間。
ESD保護結構110及光子源112之間的光耦合及電耦合防止ESD保護結構110內的雪崩擊穿發生延遲的方式是，當達到擊穿電壓時，光子源112發出的光子114可供ESD保護結構110使用，這些光子被吸收會產生電子空穴偶114，這些電子空穴偶114會使雪崩擊穿發生延遲(例如最長延遲1ns)。
第2B圖的電路圖顯示另一種實施方式的ESD保護結構110，其中ESD保護結構110與一個低漏電流及低電容的接口錯接。與第一接口107及第二接口108錯接的電路區段105能夠在第一接口107及第二接口108之間存在大於+10V之正電壓差時運轉。同樣的，構成ESD保護二極體的ESD保護結構110能夠保護電路區段105不會因為第一接口107及第二接口108之間的靜電放電而受損，其中ESD保護結構110能夠在第一接口107及第二接口108之間存在大於+10V之正電壓差時運轉，而且無需點火。根據這種實施方式，在處於指定最大正電壓的情況下，第一接口107及第二接口108之間的漏電流吸收IL
小於100nA，第一接口107及第二接口108之間的輸入電容小於50pF。根據其實施方式，在處於指定最大正電壓的情況下，第一接口107及第二接口108之間的漏電流吸收小於20nA，同時第一接口107及第二接口108之間的輸入電容CE
小於20pF。
如前面關於第2B圖的實施方式的描述，ESD保護結構110及光子源112之間的電耦合及光耦合能夠在第2B圖描述的漏電流較小及輸入電容較小的電路環境提供特別有利的技術優點，因為如果在前面描述的電路環境中不存在ESD保護結構110及光子源112之間的電耦合及光耦合，則ESD保護結構的延遲造成ESD保護結構110的雪崩擊穿延遲可能導致ESD保護結構110的點火動作延遲。例如，在第2B圖之漏電流較小及輸入電容較小的電路環境內的偏壓是源自HBM測試之ESD測試設備的預脈衝電壓現象。在接通ESD測試設備之放電開關的過程中，就會有偏電流的流動。根據漏電流及輸入電容，這個偏電流可能導致高達數伏特的偏壓。
和第2A圖的實施方式一樣，在第2B圖的實施方式中，ESD保護結構110及光子源112之間的光耦合及電耦合防止ESD保護結構110內的雪崩擊穿發生延遲的方式是，當達到擊穿電壓時(例如在最長10ns的時間窗內達到)，光子源112發出的光子114可供ESD保護結構110使用，這些光子被吸收會產生電子空穴偶114，這些電子空穴偶114會使雪崩擊穿發生延遲。根據一種實施方式，第一接口及第二接口之間的指定絕對最大負電壓極限值介於-0.3V及-1V之間。
第3A圖顯示如第1圖之光子源112的一種實施方式，其中沿著流通方向運轉之pn結的電荷復合使光子114能夠從光子源112發出。例如接口可以是標示為V+及GND(接地)的接口，但是在第2A圖及第2B圖給定的電壓要求的其他電路環境中，也可以有不同的接口，例如輸入接口、輸出接口及供電接口。如果是在矽中朝正向運轉的pn結，則發光光譜具有一個狹窄的尖端，波長約1160nm，半峰全寬(FWHM)在70nm至120nm之間。發出之光子的尖端能量(hn=1.07eV)略低於矽的帶隙能量(Eg
=1.12eV)。
第3B圖顯示如第1圖之光子源的另一種實施方式，其中在矽中電擊穿運轉之pn結的電荷復合使光子能夠從光子源發出。例如接口可以是標示為V+及GND(接地)的接口，但是在第2A圖及第2B圖給定的電壓要求的其他電路環境中，可以有不同的接口，例如輸入接口、輸出接口及供電接口。在電擊穿運轉的pn結具有比在矽中朝流通方向耦合之pn結更寬的發光光譜。所測得的尖端波長在500nm至1200nm(紅外光)之間劇烈變動。
ESD保護結構110及光子源112之間的電耦合，使得在第一接口107及第二接口108之間的ESD負荷下，從光子源112發出的光子114能夠在ESD保護結構110被吸收，並能夠透過被吸收的光子產生的電子空穴偶導入雪崩擊穿。
根據一種實施方式，在第一接口及第二接口之間有一個相當於第二電壓V2
的60%至120%的第一電壓V1
，自第一電壓起，一個至少100μA的電流會通過光子源112，其中第二電壓相當於ESD保護結構110的一個雪崩擊穿電壓。
根據另一種實施方式，在第一接口及第二接口之間有一個相當於第二電壓V2
的60%至120%的第一電壓V1
，自第一電壓起，一個至少1mA的電流會通過光子源112，其中第二電壓相當於ESD保護結構110的一個雪崩擊穿電壓。
在第3A圖及第3B圖繪出的接口V+及GND以及光子源112之間，還可以錯接其他的元件，例如元件1160、1161、1162、1163，其目的是優化ESD保護結構110及光子源112之間的電耦合。元件1162可以是在阻塞方向或流通方向錯接的二極體(例如齊納二極體)，或是原本已存在MOS(金屬氧化物半導體)電晶體之類的組件中的二極體，例如基極/汲極二極體，其作用是作為額外的光子發射器及/或調整電壓V2
。
光子源112通常是一種發出輻射的裝置，而且其發出的輻射能夠透過光子吸收在ESD保護結構110內產生電子空穴偶。一旦通過ESD保護結構的電壓達到擊穿電壓，在ESD保護結構110內產生的電子空穴偶就能夠在這個裝置內導入一個雪崩擊穿。例如，光子源112可以是一種在流通方向運轉的二極體、在阻塞方向運轉的二極體(例如齊納二極體)、在飽和區運轉的MOS裝置、電荷在汲極擴展區的一個很高的電場中被加速的MOS裝置、由矽構成的具有改良的光學發射特性的經過改性的pn結(例如鋰摻雜的pn結)、由多孔矽構成的pn結、或是非晶態Si-SiN結。光子源112能夠與一個點火電路串聯，其中點火電路可以是包含一種被動(例如差分)RS網路或一種主動電子元件的電路。
例如，ESD保護結構110可以是一個二極體，例如齊納二極體、雙極電晶體的寄生二極體、場效應電晶體(FETs)的寄生二極體(例如MOSFETs的寄生二極體，例如基極-源極二極體)、或是如SCR(可控矽整流器)之類的閘流電晶體。
第4圖顯示一個半導體本體130的斷面圖，其中ESD保護結構110及光子源112均位於此半導體本體內，且具有一小於50μm的橫向距離d。例如半導體本體130是以矽(Si)、碳化矽(SiC)、鍺(Ge)、矽化鍺(SiGe)、氮化鎵(GaN)、或砷化鎵(GaAs)製成。在距離d小於50μm的情況下，可以確保矽內部ESD保護結構110及光子源112之間有足夠的光耦合。根據一種實施方式，ESD保護結構110及光子源112形成於一個共同的組件區，例如一個共同的主動區或共同的槽，並分為一或多個半導體區，例如半導體槽及/或電接口。根據另一種實施方式，ESD保護結構110及光子源112之間的橫向距離d小於200μm，例如所使用之光子源112的發光光譜主要部分之波長為1160nm，例如所產生之光子的能量分佈的尖端位於矽的帶隙能量的80%至120%。根據另一種實施方式，ESD保護結構110及光子源112彼此直接相鄰，也就是說，d=0μm。在這種情況下，ESD保護結構110及光子源112僅被一個元件隔離將彼此隔開。例如pn結隔離及介電隔離(例如深溝渠隔離DTI或淺溝渠隔離STI)均為可能的元件隔離。
根據另一種實施方式，也可以利用光導引裝置133將光子源112的光子114導引到ESD保護結構110上的一個適當位置，以達到必要的光耦合。在這種情況下，前面提及的距離限制就不重要了。此外，光子源也可以位於半導體本體130之外(比較第4圖的光子源112’)，例如位於半導體本體130上方的一個金屬化區或接線區，或是位於半導體本體130下方。根據另一種實施方式，光子源位於一個不同於半導體本體130的半導體本體內。
例如，在使用帶有電流之pn結的簡單的ESD二極體的情況下，由於雪崩延遲受到抑制，因此前面所述的實施方式能夠產生許多優點。前面所述的光耦合及電耦合的ESD保護結構及光子源不會產生額外的漏電流，這是因為只有在ESD電壓達到相當大的程度時，光子源才會吸收值得一提的電流量，以產生光子。同樣的，可以實現沒有突然跳回之特性的ESD保護，也就是說，以傳輸線脈衝產生系統(TLP)量測可測得的電流/電壓特徵曲線不會跳回。另一個優點是所需的面積小於使用系統層面測試要求之主動控制的ESD保護結構(例如主動控制的主動元件，例如雙極元件或MOS元件)所需的面積。此外，ESD二極體僅對EMV(電磁相容性)要求造成很小或甚至是小到可以忽略的影響。如果是使用第2B圖的電路設計，則可以繼續使用不具備避免預脈衝電壓之裝置的ESD測試器。
第5圖顯示一種實施方式的一個形式為區域互聯網(LIN)收發器1001之單端收發器的部分電路圖，其中一個位於作為第一接口107之母線輸入接口/輸出接口LIN及作為第二接口108之接地接口(GND)之間的電路區段105受到兩個反串行錯接之ESD保護二極體(作為ESD保護結構110)及一個與其電耦合及光耦合之光子源112的保護，以避免受到靜電放電脈衝的破壞。
第6圖顯示一種實施方式的一個形式為控制器區域網路(CAN)收發器1002之差分收發器的部分電路圖，其中一個位於作為第一接口107之母線輸入接口/輸出接口CANL及作為第二接口108之接地接口(GND)之間的電路區段105受到兩個反串行錯接之ESD保護二極體1101、1102(作為ESD保護結構110)及一個與其電耦合及光耦合之光子源112的保護，以避免受到靜電放電脈衝的破壞。同樣的也可以在母線輸入接口/輸出接口CANH及接地接口(GND)之間達到相同的保護作用。第6圖顯示CANH及CANL上的反串行ESD保護二極體的一種有利的組合。這種組合方式僅需一個光子源及一個ESD保護二極體1102即可供兩個母線接口使用。根據另一種實施方式，可以在CANH及CANL上設置自身的反串行ESD保護二極體及光子源。
第7圖顯示一種實施方式的一個形式為FlexRay收發器之差分收發器的部分電路圖，其中一個位於作為第一接口107之母線輸入接口/輸出接口BM及作為第二接口108之接地接口(GND)之間的電路區段105受到兩個反串行錯接之ESD保護二極體1101、1102(作為ESD保護結構110)及一個與其電耦合及光耦合之光子源112的保護，以避免受到靜電放電脈衝的破壞。同樣的也可以在母線輸入接口/輸出接口BP及接地接口(GND)之間達到相同的保護作用。第7圖顯示BM及BP上的反串行ESD保護二極體的一種有利的組合。這種組合方式僅需一個光子源及一個ESD保護二極體1102即可供兩個母線接口使用。根據另一種實施方式，可以在BM及BP上設置獨立的反串行ESD保護二極體及光子源。
第8圖顯示一種實施方式的一個積體電路1004的部分電路圖，該積體電路具有一個高電壓輸入針腳IN或一個過電壓容許輸入針腳，其中一個具有HV-NMOS陰地-柵地及選擇性二次保護、選擇性下拉級及輸入緩衝器的電路區段105受到一個ESD保護二極體(作為ESD保護結構110)及一個與其電耦合及光耦合的光子源112的保護，以避免受到靜電放電脈衝的破壞。
第9圖顯示一種實施方式的一個積體電路1005的部分電路圖，該積體電路具有一個高電壓輸出針腳OUT或一個過電壓容許輸出針腳OUT，其中一個具有包括一個PMOS電晶體1050、一個二極體1051及一個NMOS電晶體1052之輸出驅動器的電路區段105受到一個ESD保護二極體(作為ESD保護結構110)及一個與其電耦合及光耦合的光子源112的保護，以避免受到靜電放電脈衝的破壞。
第10圖顯示另一種實施方式的一個積體電路1006的部分電路圖，該積體電路具有一個高電壓輸出針腳OUT或一個過電壓容許輸出針腳OUT，其中一個包括一個PMOS電晶體1060、一個二極體1061及NMOS電晶體1062、1063的電路區段105受到一個ESD保護二極體(作為ESD保護結構110)及一個與其電耦合及光耦合的光子源112的保護，以避免受到靜電放電脈衝的破壞。
第11圖顯示另一種實施方式的一個積體電路1007的部分電路圖，該積體電路具有一個高電壓輸出針腳OUT或一個過電壓容許輸出針腳OUT，其中一個包括一個輸出驅動器1070及一個筏道閘門(例如NMOS電晶體1071)的電路區段105受到一個ESD保護二極體(作為ESD保護結構110)及一個與其電耦合及光耦合的光子源112的保護，以避免受到靜電放電脈衝的破壞。
第12圖顯示一種實施方式的一個積體電路1008的部分電路圖，該積體電路具有一個如PSI5(週邊傳感器界面5)或DSI(分散式系統界面)的界面，其中一個電路區段105受到一個ESD保護結構110及一個與其電耦合及光耦合的光子源112的保護，以避免受到靜電放電脈衝的破壞。
第13圖顯示一個積體電路1009的部分電路圖，該積體電路具有一個傳感器界面，其中一個電路區段105受到兩個反串行錯接的ESD保護二極體1101、1102(作為ESD保護結構110)及一個與其電耦合及光耦合的光子源112的保護，以避免受到靜電放電脈衝的破壞。傳感器界面可以是一種霍爾傳感器界面、位置傳感器界面、或開關監視器界面(比較圖式中以虛線框住的方案1090)。
第14圖顯示一個積體電路1010的部分電路圖，該積體電路具有一個高電壓輸入針腳-監視器界面，其中一個電路區段105受到一個由ESD保護二極體構成之ESD保護結構110及一個與其電耦合及光耦合的光子源112的保護，以避免受到作為第一接口107之高電壓輸入針腳IN及作為第二接口108之接地接口(GND)之間的靜電放電脈衝的破壞。
第15圖顯示一個積體電路1011的部分電路圖，該積體電路具有一個低測開關-傳動器界面，其中一個電路區段105受到一個由ESD保護二極體構成之ESD保護結構110及一個與其電耦合及光耦合的光子源112的保護，以避免受到作為第一接口107之輸出針腳HV_LS_OUT及作為第二接口108之接地接口(GND)之間的靜電放電脈衝的破壞。圖式中以虛線框住的部分1110代表耗電器的例子。
第16圖顯示一個積體電路1012的部分電路圖，該積體電路具有一個高測開關-傳動器界面，其中一個電路區段105受到兩個反串行錯接的ESD保護二極體1101、1102(作為ESD保護結構110)及一個與其電耦合及光耦合的光子源112的保護，以避免受到作為第一接口107之輸出針腳OUT及作為第二接口108之接地接口(GND)之間的靜電放電脈衝的破壞。圖式中以虛線框住的部分1120代表耗電器的例子。
第17圖顯示一個積體電路1013的部分電路圖，該積體電路具有一個半橋傳動器界面或全橋傳動器界面，其中一個電路區段105受到一個由ESD保護二極體構成之ESD保護結構110及一個與其電耦合及光耦合的光子源112的保護，以避免受到作為第一接口107之輸出針腳O1及作為第二接口108之接地接口(GND)之間的靜電放電脈衝的破壞。同樣的，將這種ESD保護設計應用於位於對面的橋區段的輸出針腳O2，即可達到相同的保護功能。
雖然以上是透過特定的實施方式描述及解釋本發明的內容，但是熟習該項技術者很容易就可以自行推導出這些特定的實施方式的替代方案及/或具有相同效果的實施方式，當然該等推導均屬於本發明的範圍。本發明的範圍包括此處討論的特定的實施方式的配合或變化形式。本發明的範圍僅應受到申請專利項目之內容及其等效內容的限制。
100‧‧‧積體電路
105‧‧‧電路區段
107、108‧‧‧接口
110‧‧‧ESD保護結構
112、112’‧‧‧光子源
114‧‧‧電子空穴偶
117‧‧‧連接點
130‧‧‧半導體本體
133‧‧‧光導引裝置
1001‧‧‧區域互聯網(LIN)收發器
1002‧‧‧控制器區域網路(CAN)收發器
1004、1005、1006、1007、1008、1009、1010、1011、1012、1013‧‧‧積體電路
1050、1060‧‧‧PMOS電晶體
1051、1061‧‧‧二極體
1052、1062、1071‧‧‧NMOS電晶體
1070‧‧‧輸出驅動器
1090‧‧‧方案
1101、1102‧‧‧ESD保護二極體
1110、1120‧‧‧部分
1150、1151、1152、1153‧‧‧選擇性電路區段
1160、1161、1162、1163‧‧‧元件
BM、BP、CANH、CANL‧‧‧母線輸入接口/輸出接口
CE‧‧‧輸入電容
ESD‧‧‧靜電放電保護
GND‧‧‧接地接口
HV_LS_OUT、O1、O2、OUT‧‧‧輸出針腳
IL‧‧‧漏電流吸收
IN‧‧‧輸入針腳
105‧‧‧電路區段
107、108‧‧‧接口
110‧‧‧ESD保護結構
112、112’‧‧‧光子源
114‧‧‧電子空穴偶
117‧‧‧連接點
130‧‧‧半導體本體
133‧‧‧光導引裝置
1001‧‧‧區域互聯網(LIN)收發器
1002‧‧‧控制器區域網路(CAN)收發器
1004、1005、1006、1007、1008、1009、1010、1011、1012、1013‧‧‧積體電路
1050、1060‧‧‧PMOS電晶體
1051、1061‧‧‧二極體
1052、1062、1071‧‧‧NMOS電晶體
1070‧‧‧輸出驅動器
1090‧‧‧方案
1101、1102‧‧‧ESD保護二極體
1110、1120‧‧‧部分
1150、1151、1152、1153‧‧‧選擇性電路區段
1160、1161、1162、1163‧‧‧元件
BM、BP、CANH、CANL‧‧‧母線輸入接口/輸出接口
CE‧‧‧輸入電容
ESD‧‧‧靜電放電保護
GND‧‧‧接地接口
HV_LS_OUT、O1、O2、OUT‧‧‧輸出針腳
IL‧‧‧漏電流吸收
IN‧‧‧輸入針腳
以下將配合圖式及本發明的各種實施方式，對本發明的內容做進一步的說明。以下的圖式並非按照比例尺繪製。不同的實施方式的特徵可以彼此組合，但前提是這些特徵彼此互不排斥。類似或相同的元件符號可用於標示類似或相同的元件。 第1圖顯示一個積體電路的部分電路圖，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第2A圖顯示如第1圖之ESD保護結構的一種實施方式，其中ESD保護結構具有兩個反串行錯接的ESD保護二極體。 第2B圖顯示如第1圖之ESD保護結構的另一種實施方式，其中ESD保護結構在一個低漏電流及低電容的接口上具有一個ESD保護二極體。 第3A圖顯示顯示如第1圖之光子源的一種實施方式，其中在矽中沿著流通方向運轉之pn結的電荷復合使光子能夠從光子源發出。 第3B圖顯示顯示如第1圖之光子源的另一種實施方式，其中在矽中電擊穿運轉之pn結的電荷復合使光子能夠從光子源發出。 第4圖顯示一個半導體本體的斷面圖，其中ESD保護結構及光子源均位於此半導體本體內，且具有一小於50μm的橫向距離。 第5圖顯示一種實施方式的一個形式為區域互聯網(LIN)收發器之單端收發器的部分電路圖，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第6圖顯示一種實施方式的一個形式為控制器區域網路(CAN)收發器之差分收發器的部分電路圖，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第7圖顯示一種實施方式的一個形式為FlexRay收發器之差分收發器的部分電路圖，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第8圖顯示一種實施方式的一個積體電路的部分電路圖，該積體電路具有一個高電壓輸入針腳或一個過電壓容許輸入針腳，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第9圖顯示一種實施方式的一個積體電路的部分電路圖，該積體電路具有一個高電壓輸出針腳或一個過電壓容許輸出針腳，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第10圖顯示另一種實施方式的一個積體電路的部分電路圖，該積體電路具有一個高電壓輸出針腳或一個過電壓容許輸出針腳，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第11圖顯示另一種實施方式的一個積體電路的部分電路圖，該積體電路具有一個高電壓輸出針腳或一個過電壓容許輸出針腳，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第12圖顯示另一種實施方式的一個積體電路的部分電路圖，該積體電路具有一個如PSI5(週邊傳感器界面5)及/或DSI(分散式系統界面)的界面，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第13圖顯示一個積體電路的部分電路圖，該積體電路具有一個傳感器界面，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第14圖顯示一個積體電路的部分電路圖，該積體電路具有一個高電壓輸入針腳-監視器界面，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第15圖顯示一個積體電路的部分電路圖，該積體電路具有一個低測開關-傳動器界面，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第16圖顯示一個積體電路的部分電路圖，該積體電路具有一個高測開關-傳動器界面，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。 第17圖顯示一個積體電路的部分電路圖，該積體電路具有一個半橋傳動器界面或全橋傳動器界面，其中一個電路區段受到一個ESD保護結構及一個與其電耦合及光耦合的光子源的保護，以避免受到靜電放電脈衝的破壞。
Claims (40)
- 一種積體電路，具有：一個電路區段，其中電路區段與第一接口及第二接口錯接，並能夠在第一接口及第二接口之間的電壓差大於+10V及小於-10V時運轉；一個ESD保護結構，這個ESD保護結構能夠保護電路區段不會因為第一接口及第二接口之間的ESD負荷而受損，ESD保護結構在第一接口及第二接口之間的電壓差大於+10V及小於-10V時能夠運轉，而且無需點火；其中ESD保護結構與光子源形成電耦合及光耦合，使得在ESD負荷下，從光子源發出的光子能夠在ESD保護結構被吸收，並能夠透過被吸收的光子產生的電子空穴偶導入雪崩擊穿。
- 如申請專利範圍第1項的積體電路，其中ESD保護結構具有兩個反串行錯接的ESD保護二極體。
- 如申請專利範圍第2項的積體電路，其中在ESD保護二極體內的ESD脈衝可以在p區域及n區域之間的pn結的電擊穿運轉中被排出。
- 如前述申請專利範圍中任一項的積體電路，其中ESD保護結構及電路區段能夠在第一接口及第二接口之間的電壓差大於+20V及小於-20V時運轉。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中積體電路具有一個單端收發器。
- 如申請專利範圍第5項的積體電路，其中該單端收發器是一種LIN收發器，同時電路區段與一個作為第一接口的母線輸入接口/母線輸出接口錯接，以及與一個作為第二接口的接地接口錯接。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中積體電 路具有一個差分收發器。
- 如申請專利範圍第7項的積體電路，其中該差分收發器是一種CAN收發器，同時電路區段與一個作為第一接口由CANH母線輸入接口/母線輸出接口、CANL母線輸入接口/母線輸出接口及接地線組成的接口錯接，以及與一個作為第二接口由CANH母線輸入接口/母線輸出接口、CANL母線輸入接口/母線輸出接口及接地線組成的另一個接口錯接。
- 如申請專利範圍第7項的積體電路，其中該差分收發器是一種FlexRay收發器，同時電路區段與一個作為第一接口由母線正接口、母線負接口及接地線組成的接口錯接，以及與一個作為第二接口由母線正接口、母線負接口及接地線組成的接口組成的另一個接口錯接。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中第一接口及第二接口之間指定最大正工作電壓大於+20V。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中在第一接口及第二接口之間有一個相當於第二電壓V2的60%至120%的第一電壓V1，自第一電壓起，一個至少100μA的電流會通過光子源，其中第二電壓相當於ESD保護結構的一個雪崩擊穿電壓。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中ESD保護結構的至少一個接口及光子源的一個接口是導電接通的。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中在矽中沿著流通方向運轉之pn結的電荷復合使光子能夠從光子源發出。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中在矽中電擊穿運轉之pn結的電荷復合使光子能夠從光子源發出。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中在矽中在飽和運轉之MOS通道的一個很高的電場、MOS汲極擴展區、或汲極-漂移插入區中的電荷加速使光子能夠從光子源發出。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中ESD保護結構及光子源在矽半導體本體內彼此的距離小於50μm。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中ESD保護結構及光子源在矽半導體本體內彼此的距離小於200μm，同時光子源具有一發光光譜，其中該發光光譜之能量分佈具有一個位於矽的帶隙能量的80%至120%之範圍的尖端。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中光子源在至少一個接口與第一接口、第二接口、兩個反串行錯接之ESD二極體的一個中間結點、一個ESD保護結構、以及電路區段中的至少一者導電連接。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中光子源與多個ESD保護結構電耦合及光耦合。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中電路區段是一個傳感器界面。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中電路區段是一個傳動器界面。
- 如申請專利範圍第1項至第3項中任一項的積體電路，其中第一接口是電壓及開關監視器針腳與輸入針腳及輸出針中的一種接口。
- 一種積體電路，具有：一個電路區段，其中電路區段與第一接口及第二接口錯接，並能夠在第一接 口及第二接口之間存在大於+10V之正電壓差時運轉；一個ESD保護結構，這個ESD保護結構能夠保護電路區段不會因為第一接口及第二接口之間的靜電放電而受損，ESD保護結構在第一接口及第二接口之間存在大於+10V之正電壓差時能夠運轉，而且無需點火；其中ESD保護結構與光子源形成電耦合及光耦合，使得在ESD脈衝負荷下，從光子源發出的光子能夠在ESD保護結構被吸收，並能夠透過被吸收的光子產生的電子空穴偶導入雪崩擊穿；在處於指定最大正電壓的情況下，第一接口及第二接口之間的漏電流吸收小於100nA，同時第一接口及第二接口之間的輸入電容小於50pF。
- 如申請專利範圍第23項的積體電路，其中第一接口及第二接口之間的指定絕對最大負電壓極限值介於-0.3V及-1V之間。
- 如申請專利範圍第23項或第24項的積體電路，其中第一接口及第二接口之間指定最大正工作電壓大於+20V。
- 如申請專利範圍第25項的積體電路，其中第一接口是一個輸入接口及/或輸出接口，第二接口是一個接地接口。
- 如申請專利範圍第23項或第24項的積體電路，其中在第一接口及第二接口之間有一個相當於第二電壓V2的60%至120%的第一電壓V1，自第一電壓起，一個至少100μA的電流會通過光子源，其中第二電壓相當於ESD保護結構的一個雪崩擊穿電壓。
- 如申請專利範圍第23項或第24項的積體電路，其中ESD保護結構的至少一個接口及光子源的一個接口是導電接通的。
- 如申請專利範圍第23項或第24項的積體電路，其中在矽中沿著流 通方向運轉之pn結的電荷復合使光子能夠從光子源發出。
- 如申請專利範圍第23項或第24項的積體電路，其中在矽中電擊穿運轉之pn結的電荷復合使光子能夠從光子源發出。
- 如申請專利範圍第23項或第24項的積體電路，其中在矽中在飽和運轉之MOS通道的一個很高的電場、MOS汲極擴展區、或汲極-漂移插入區中的電荷加速使光子能夠從光子源發出。
- 如申請專利範圍第23項或第24項的積體電路，其中ESD保護結構及光子源在矽半導體本體內彼此的距離小於50μm。
- 如申請專利範圍第23項或第24項的積體電路，其中ESD保護結構及光子源在矽半導體本體內彼此的距離小於200μm，同時光子源具有一發光光譜，其中該發光光譜之能量分佈具有一個位於矽的帶隙能量的80%至120%之範圍的尖端。
- 如申請專利範圍第23項或第24項的積體電路，其中光子源在至少一個接口與第一接口、第二接口、兩個反串行錯接之ESD二極體的一個中間結點、一個ESD二次保護結構、以及電路區段中的至少一者導電連接。
- 如申請專利範圍第23項或第24項的積體電路，其中光子源與多個ESD保護結構電耦合及光耦合。
- 如申請專利範圍第23項或第24項的積體電路，其中電路區段是一個傳感器界面。
- 如申請專利範圍第36項的積體電路，其中該傳感器界面是霍爾傳感器界面、鎖扣開關界面、電池傳感器界面、主動式週邊傳感器界面、分散式系統界面、週邊傳感器界面、高壓傳感器針腳界面、監視器針腳傳感器界面、 位置傳感器界面、或開關應答傳感器界面中的一種界面。
- 如申請專利範圍第23項或第24項的積體電路，其中電路區段是一個傳動器界面。
- 如申請專利範圍第38項的積體電路，其中該傳動器界面是由高側開關、低側開關、半橋及全橋中的一種界面。
- 如申請專利範圍第23項或第24項的積體電路，其中第一接口是電壓及開關監視器針腳與輸入針腳及輸出針中的一種接口。
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