TWI620003B - 用於半導體裝置的蝕刻模型化的方法及設備 - Google Patents

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Abstract

本發明提供一種產生最終介電蝕刻補償表格和最終硬遮罩蝕刻補償表格的方法和設備，用於OPC或MPC製程流程。實施例包含：在晶圓上實施重疊圖案分類；依據該圖案分類，校準介電蝕刻偏移或硬遮罩蝕刻偏移；對照標準，將通孔層和金屬層的CD重疊與該通孔層和下部連接金屬層的CD重疊、或將該金屬層和上部連接通孔層的CD重疊與該金屬層和該通孔層的CD重疊相比較；輸出最終介電蝕刻補償和硬遮罩蝕刻補償表格至OPC或MPC製程流程；以及對剩下的該通孔層或金屬層重複該校準、比較和輸出步驟。

Description

用於半導體裝置的蝕刻模型化的方法及設備
本發明關於半導體裝置的蝕刻模型化(etch modeling)。本發明特別是應用於在半導體裝置中形成通孔。
微影製造方法和光學接近校正(OPC)輪廓無法準確地預測金屬層(Mx)的硬遮罩輪廓。微影製造方法和OPC輪廓也無法準確地預測通孔層(Vx)的介電蝕刻。因此，很困難準確地預測Mx+1和Vx層(例如，V0、M1、V1、M2、V2、和M3)之間的重疊，特別是對於在先溝槽再通孔(trench first via last)製程中具有自我對準通孔(selfaligned via)的後段製造方法(back-end-of-line)。第1圖示意地例示Mx+1和Vx層的背景堆層(background layering)。舉例來說，Vx層101(例如，V0)可形成在接觸層103和Mx+1層105(例如，M1)之間。接著，Vx+1層107(例如，V1)可形成在該Mx+1層105和該Mx+2層109(例如，分別為M1和M2)之間。之後，Vx+2層111(例如，V2)可形成在該Mx+2層109和該Mx+3層113(例如，分別為M2和M3)之間。
目前，在硬遮罩開口製程(hard mask open process)之後，在該假定溝槽CD 201和該真正溝槽CD 203之間有間隙或偏移，如第2A圖中所繪示的。在該假定通孔CD 205和該真正通孔CD 207之間也有間隙或偏移，如第2B圖中所繪示的。因此，該連接通孔207和該真正溝槽203的該真正重疊(由該線條209所繪示的)，遠小於該假定通孔205和該假定溝槽201的該假定重疊，如該線條211所繪示的。
因此，有需要存在致能偏移補償的方法論(methodology)，以將金屬和連接通孔層之間的連接區域予以最大化。
本發明的態樣是一種方法，其產生Vx層的最終介電蝕刻補償表格和Mx+1層的硬遮罩蝕刻補償表格，用於OPC製程流程或遮罩製程校正(MPC)製程流程。
本發明的另一態樣是一種設備，其產生Vx層的最終介電蝕刻補償表格和Mx+1層的硬遮罩蝕刻補償表格，用於OPC製程流程或MPC製程流程。
本發明的額外態樣和其它特徵將在接下來的描述中提出，並且，對於本領域中具有通常技術者而言，在檢驗過下文後，將部分成為明顯，或可從本發明的的實踐中習得。本發明的優點可如附隨的申請專利範圍所特別指出的而予以瞭解和獲得。
依據本發明，一些技術效果可部分由一種方法加以完成，該方法包含：在晶圓上實施重疊圖案分類； 依據該圖案分類，校準介電蝕刻偏移或硬遮罩蝕刻偏移；依據該校準對照標準，將通孔層和上部連接金屬層的頂部臨界尺寸(CD)重疊與該通孔層和下部連接金屬層的底部CD重疊相比較、或將該上部連接金屬層和上部連接通孔層的頂部CD重疊與該上部連接金屬層和該通孔層的底部CD重疊相比較；依據該比較，將該通孔層的最終介電蝕刻補償表格或該上部連接金屬層的最終硬蝕刻補償表格輸出至光學接近校正(OPC)製程流程或遮罩製程校正(MPC)製程流程；以及對剩下的該通孔層或該上部金屬層，重複該校準、比較和輸出步驟。
本發明的態樣包含：相關於彼此，對照該標準，實施將該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、以及該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊相比較的步驟。其它態樣包含：還分別依據預設介電蝕刻補償表格和介電蝕刻偏移三角CD及預設硬遮罩蝕刻表格和硬遮罩蝕刻偏移三角CD，校準該介電蝕刻偏移或該硬遮罩蝕刻偏移。進一步態樣包含判斷該晶圓上的可用空間是否使得橋接限制沒有違反，如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、或如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊沒有在該標準內。額外的態樣包含分別輸 出該最終介電蝕刻補償表格或該最終硬遮罩補償表格，如果該通孔層和該頂部CD重疊的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內、如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準內、或如果該晶圓上的該可用空間使得該橋接限制有違反。另一個態樣包含如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊沒有在該標準內、並且如果該晶圓上的該可用空間使得該橋接限制沒有違反，調整該介電蝕刻偏移；依據該調整，更新該介電蝕刻偏移三角CD；以及重複將該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊相比較的步驟，直到該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內為止。
其它態樣包含如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該下部連接通孔層的該底部CD重疊在該標準內、並且如果該晶圓上的該可用空間使得該橋接限制沒有違反，調整該硬遮罩蝕刻偏移；依據該調整，更新該硬遮罩蝕刻偏移三角CD；以及重複將該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該下部連接通孔層的該底部CD重疊相比較的步驟，直到該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接 金屬層和該通孔層的該底部CD重疊在該標準為止。進一步態樣包含如果該通孔層的最終介電蝕刻補償表格和該上部連接金屬層的該最終硬蝕刻補償表格是輸出至該OPC製程流程，對該最終介電蝕刻補償表格和該硬遮罩蝕刻補償表格實施OPC；依據該OPC，產生圖形資料系統輸出(GDSout)檔；以及發送該GDSout檔至遮罩房，以用於光罩處理。額外態樣包含如果該通孔層的最終介電蝕刻補償表格和該上部連接金屬層的該最終硬蝕刻補償表格是輸出至該MPC製程流程，在OPC後，依據該最終介電蝕刻補償表格和該硬遮罩蝕刻補償表格，產生GDSout檔；最終化該產生的GDSout檔；以及發送該GDSout檔至外部遮罩房或內部遮罩房，以用於光罩處理。
本發明的另一態樣是一種設備，其包含：處理器；以及記憶體，包含用於一個或多個程式的電腦程式代碼，該記憶體和該電腦程式代碼組構成以該處理器造成該設備實施下列，在晶圓上實施重疊圖案分類；依據該圖案分類，校準介電蝕刻偏移或硬遮罩蝕刻偏移；依據該校準對照標準，將通孔層和上部連接金屬層的頂部臨界尺寸(CD)重疊與該通孔層和下部連接金屬層的底部CD重疊相比較、或將該上部連接金屬層和上部連接通孔層的頂部CD重疊與該上部連接金屬層和該通孔層的底部CD重疊相比較；依據該比較，將該通孔層的最終介電蝕刻補償表格或該上部連接金屬層的最終硬蝕刻補償表格輸出至(OPC)製程流程或遮罩製程校正(MPC)製程流程；以及對剩下的 該通孔層或該上部金屬層，重複該校準、比較和輸出步驟。
該設備的態樣包含該設備還被造成：相關於彼此，對照該標準，實施將該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、以及該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊相比較的步驟。其它態樣包含該設備被造成：還分別依據預設介電蝕刻補償表格和介電蝕刻偏移三角CD及預設硬遮罩蝕刻表格和硬遮罩蝕刻偏移三角CD，校準該介電蝕刻偏移或該硬遮罩蝕刻偏移。進一步態樣包含如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、或如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊沒有在該標準內，則該設備還被造成：判斷該晶圓上的可用空間是否使得橋接限制沒有違反。額外態樣包含如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內、如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準內、或如果該晶圓上的該可用空間使得該橋接限制有違反，則該設備還被造成：分別輸出該最終介電蝕刻補償表格或該最終硬遮罩補償表格。另一態樣包含如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金 屬層的該底部CD重疊沒有在該標準內、並且如果該晶圓上的該可用空間使得該橋接限制沒有違反，則該設備還被造成：調整該介電蝕刻偏移；依據該調整，更新該介電蝕刻偏移三角CD；以及重複將該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊相比較的步驟，直到該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內為止。
其它態樣包含如果該金屬層和該上部連接通孔層的該頂部CD重疊與該金屬層和該下部連接通孔層的該底部CD重疊在該標準內、並且如果該晶圓上的該可用空間使得該橋接限制沒有違反，則該設備還被造成：調整該硬遮罩蝕刻偏移；依據該調整，更新該硬遮罩蝕刻偏移三角CD；以及重複將該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該下部連接通孔層的該底部CD重疊相比較的步驟，直到該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準為止。進一步態樣如果該通孔層的最終介電蝕刻補償表格和該上部連接金屬層的該最終硬蝕刻補償表格被輸出至該OPC製程流程，則該設備還被造成：對該最終介電蝕刻補償表格和該硬遮罩蝕刻補償表格實施OPC；依據該OPC，產生圖形資料系統輸出(GDSout)檔；以及發送該GDSout檔至遮罩房，以用於光罩處理。額外態樣包含如果該通孔層的最終 介電蝕刻補償表格和該上部連接金屬層的該最終硬蝕刻補償表格是輸出至該MPC製程流程，則該設備還被造成：在OPC後，依據該最終介電蝕刻補償表格和該硬遮罩蝕刻補償表格，產生GDSout檔；最終化該產生的GDSout檔；以及發送該GDSout檔至外部遮罩房或內部遮罩房，以用於光罩處理。
本發明的進一步態樣是一種方法，其包含：在晶圓上實施重疊圖案分類；依據該圖案分類，校準介電蝕刻偏移，該介電蝕刻偏移還依據預設介電蝕刻補償表格和介電蝕刻偏移三角臨界尺寸(CD)；依據該介電蝕刻偏移校準對照標準，將通孔層和上部連接金屬層的頂部CD重疊與該通孔層和下部連接金屬層的底部CD重疊相比較；依據該通孔層比較，調整該介電蝕刻偏移；依據該介電蝕刻偏移調整，更新該介電蝕刻偏移三角CD；重複與該通孔層相關的該比較、調整和更新步驟，直到該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內為止；依據該通孔層比較，輸出該通孔層的最終介電蝕刻補償表格至光學接近校正(OPC)製程流程或遮罩製程校正(MPC)製程流程；依據該圖案分類，校準硬遮罩蝕刻偏移，該硬遮罩蝕刻偏移還依據預設硬遮罩蝕刻表格和硬遮罩蝕刻偏移三角CD；依據該硬遮罩蝕刻偏移校準對照該標準，將該上部連接金屬層和上部連接通孔層的頂部CD重疊與該上部連接金屬層和該通孔層的底部CD重疊相比較；依據該上部連 接金屬層比較，調整該硬遮罩蝕刻偏移；依據該硬遮罩蝕刻偏移調整，更新該硬遮罩蝕刻偏移三角CD；重複與該上部連接金屬層相關的該比較、調整和更新步驟，直到該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準內為止；以及依據該金屬層比較，輸出該上部連接金屬層的最終硬蝕刻補償表格至OPC製程流程或MPC製程流程。
本發明的態樣包含如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、或如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊不在該標準內，在分別調整該介電蝕刻偏移及/或該硬遮罩蝕刻偏移前，判斷該晶圓上的可用空間是否使得橋接限制沒有違反；以及如果該晶圓上的該可用空間使得該橋接限制有違反，則分別輸出該最終介電蝕刻補償表格或該最終硬遮罩補償表格。
從接下來的詳細描述，本發明的額外態樣和技術效果對於本領域的熟習技術者而言，將變得明顯，其中，本發明的實施例僅通過設想用來實踐本發明的最佳模式的例示，來加以描述。將瞭解到，本發明可有不同的實施例，並且，其數個細節也可在各種顯而易知方法加以修飾，均不會背離本發明。因此，圖式和描述在本質上應視為例示、而非限制。
101‧‧‧Vx層
103‧‧‧接觸層
105‧‧‧Mx+1層
107‧‧‧Vx+1層
109‧‧‧Mx+2層
111‧‧‧Vx+2層
113‧‧‧Mx+3層
201‧‧‧假定溝槽CD
203‧‧‧真正溝槽CD、真正溝槽
205‧‧‧假定通孔CD、假定通孔
207‧‧‧真正通孔CD、連接通孔
209、211‧‧‧線條
301、303、305、307、309、311、313、315、317、319、321、323、325、327、331、333、335、337、339、341、343、501、503、505‧‧‧步驟
345‧‧‧步驟、方塊
401‧‧‧頂部CD重疊
403、413‧‧‧通孔
405‧‧‧上部連接金屬層
405’‧‧‧放大的上部連接金屬層
407‧‧‧下部連接金屬層
411‧‧‧虛線圓圈
415‧‧‧箭頭
417‧‧‧上部連接通孔層
419‧‧‧頂部CD重疊
421、425‧‧‧箭頭
423‧‧‧上部連接金屬層
507‧‧‧方塊
本發明是通過伴隨的圖式的附圖中的範例、而非限制，來加以例示，在圖式中，相同的元件符號是指類似的元件，並且，其中，第1圖示意地例示Mx+1和Vx層的背景堆層；第2A圖示意地例示Mx層的背景硬遮罩蝕刻偏移；第2B圖示意地例示Vx層的背景介電蝕刻偏移及Vx層和Mx+1層的假定重疊和真正重疊的比較；第3圖依據範例實施例示意地例示OPC製程流程，其包含通孔層(例如，Vx)和上部連接金屬層(例如，Mx+1)的硬遮罩蝕刻偏移、介電蝕刻偏移、以及重疊核對表格；第4A和4B圖依據範例實施例示意地例示分別對該介電蝕刻偏移和該硬遮罩蝕刻偏移的範例調整；以及第5圖依據範例實施例示意地例示MPC製程流程，其包含通孔層(例如，Vx)和上部連接金屬層(例如，Mx+1)的硬遮罩蝕刻偏移、介電蝕刻偏移、以及重疊核對表格，用於通過協力廠商遮罩房或機構內遮罩房的光罩處理。
在接下來的描述中，為了解釋的目的，提出多個特定細節，以為了提供範例實施例的徹底瞭解。然 而，應該很明顯，範例實施例沒有這些特定細節、或以均等配置，也可實踐。在其它例子中，公知的結構和裝置是顯示在方塊圖中，以為了避免不必要地模糊範例實施例。此外，除非另外指明，否則在說明書和申請專利範圍中所使用的成分、反應條件等的表示數量、比例和數值性質的所有數位，均應瞭解可在所有例子中通過“大約”這個用語加以修飾。
本發明針對和解決目前問題，亦即在半導體裝置中形成通孔時無法準確地預測通孔層(例如，Vx)與上部連接金屬層(例如，Mx+1)之間的重疊。
依據本發明的實施例的方法論包含在晶圓上實施重疊圖案分類。介電蝕刻偏移或硬遮罩蝕刻偏移是依據該圖案分類予以校準。依據該校準對照標準，將通孔層和上部連接金屬層的頂部CD重疊與該通孔層和下部連接金屬層的底部CD重疊、或將該上部連接金屬層和上部連接通孔層的頂部CD重疊與該上部連接金屬層和該通孔層的底部CD重疊相比較。依據該比較，該通孔層的最終介電蝕刻補償表格或該上部連接金屬層的最終硬蝕刻補償表格，被輸出至OPC製程流程或MPC製程流程，並且對該剩餘的通孔層或該上部連接金屬層，重複該校準、比較和輸出步驟。
從接下來的詳細描述，其它態樣、特徵和技術效果對於本領域的熟習技術者而言，將變得明顯，其中，較佳實施例僅通過設想到的最佳模式加以顯示和描 述。該揭露可有其它不同的實施例，並且其數個細節可在不同的顯示易知方面加以修飾。因此，圖式和描述在本質上應視為例示、而非限制。
第3圖依據範例實施例繪示OPC製程流程，其包含通孔層(例如，Vx)和上部連接金屬層(例如，Mx+1)的硬遮罩蝕刻偏移、介電蝕刻偏移、及重疊核對表格。在步驟301中，在晶圓上實施重疊圖案分類。舉例來說，該圖案可相關於Mx+1或Vx層，例如，V0、M1、V1、M2、V2、或M3。在步驟303中，判斷該圖案是對應於上部連接金屬(例如，Mx+1)或連接通孔(Vx)層。如果該圖案對應於Vx層(例如，V1)，則在步驟305中，介電蝕刻偏移可依據預設介電蝕刻補償表格(蝕刻偏移)，而初始地或粗略地校準。在步驟307中，該介電蝕刻偏移可接著依據介電蝕刻偏移三角CD微調(fine-tuned)。
在步驟309中，該通孔層(例如，V1)和上部連接金屬層(例如，M2)的頂部CD重疊與該通孔層和下部連接金屬層(例如，M1)的底部CD重疊，如在步驟305和307中所校準的，對照標準而相比較，以判定該通孔層的該頂部CD重疊和該底部CD重疊是否在該標準內。如果該頂部CD重疊和該底部CD重疊不在該標準內，則與所假定的相比較小重疊將可能在該通孔層(例如，V1)與該上部連接金屬層(例如，Mx+2)之間產生，其可造成更多聚合物(例如，碳鈦氟化物(carbon titanium fluorine(CxTiFy)))被噴濺在通孔底部，造成該通孔具有較高深寬比(aspect ratio)。高 深寬比可使它更難以抽出(pump out)副產物，以清空該通孔，以備後續電性連接。對照之下，如果該頂部CD重疊和該底部CD重疊在該標準內，則可在該通孔層(例如，V1)與該上部連接金屬層(例如，Mx+2)之間產生較大重疊，其可造成較少聚合物(例如，CxTiFy)，被噴濺至通孔底部，造成通孔具有較低深寬比，其接著會使它容易抽出副產物，以清空該通孔，以備後續電性連接。
在步驟311中，如果該Vx層(例如，V1)的該頂部CD重疊和該底部CD重疊在該標準內，則該Vx層的最終介電蝕刻補償表格(蝕刻偏移)可產生、並輸出至OPC製程流程。在步驟313中，如果該頂部CD重疊該底部CD重疊不在該標準內，則該晶圓可被檢驗，以判定該晶圓上是有可用空間(例如，用來調整該介電蝕刻偏移)、以及判定任何這種可用空間是否大於橋接限制。如果沒有可用空間或該可用空間使得該橋接限制有違反，則該Vx層(例如，V1)的最終介電蝕刻補償表格(蝕刻偏移)可產生、並在步驟311中輸出至OPC製程流程。
舉例來說，轉至第4A圖，對照該標準，將通孔403和該上部連接金屬層405的該頂部CD重疊401與該通孔403和該下部連接金屬層407的該底部CD重疊相比較。在此範例中，該頂部CD重疊401經判定不在該標準內。在步驟315中，如果有可用空間，並且該空間使得該橋接限制沒有違反，則該介電蝕刻偏移可加以調整。舉例來說，可通過移動或偏移該通孔層(例如，V1)，如箭 頭409所繪示的，或通過放大該通孔層的該通孔，如虛線圓圈411所繪示的，來調整該介電蝕刻偏移。在此範例中，有可用空間在該偏移的通孔403和該通孔413之間，如該箭頭415所繪示的，並且該可用空間經判定使得該橋接限制沒有違反。在調整該介電蝕刻偏移時，必須一併考慮通過該通孔層(例如，V1)連接金屬層(例如，M1和M2)。
一旦該介電蝕刻偏移在在步驟315被調整，步驟307的該介電蝕刻偏移三角CD可予以更新，該比較步驟309可予以重複，直到該通孔層(例如，V1)和該上部連接金屬層(例如，M2)的該頂部CD重疊與該通孔層和該下部連接金屬層(例如，M1)的該底部CD重疊在該標準內為止。一旦該頂部CD重疊和該底部CD重疊在該標準內，則該Vx層(例如，V1)的最終介電蝕刻補償表格(蝕刻偏移)可產生、並輸出至OPC製程流程在步驟311。由於Mx和連接Vx層之間的關係、晶圓經常費用(wafer overhead)、及/或裝置相關設計規則，該Mx和連接Vx層彼此相關調整，如通過步驟317的“握手”(handshaking)所繪示的。因此，雖然該通孔層的該介電蝕刻偏移在該製程流程的此階段可適當地校準，但OPC製程還沒開始運行。
在步驟319中，硬遮罩蝕刻偏移可依據預設硬遮罩蝕刻表格(蝕刻偏移)，而初始地或粗略地校準。在步驟321中，該硬遮罩偏移可接著依據硬遮罩蝕刻偏移三角CD，而加以微調。在步驟323中，對照標準，將該上部 連接金屬層(例如，M2)和上部連接通孔層(例如，V2)的頂部CD重疊與該上部連接金屬層(例如，M2)和下部連接通孔層(例如，V1)的底部CD重疊相比較，如步驟319和321中所校準的，以判定該頂部CD重疊和該底部CD重疊是否在該標準。如果該Mx+1層的該頂部CD重疊和該底部CD重疊不在該標準內，則與所假定的相比較小的重疊將有可能在該Vx、Mx+1、和Vx+1層(例如，分別為V1、M2、和V2)之間產生，以最小化該通孔與該連接金屬層之間的該連接區域。
在步驟325中，如果對應於Mx+1層(例如，M2)的該頂部CD重疊和該底部CD重疊在該標準內，則該Mx+1層的最終硬蝕刻補償表格(蝕刻偏移)可產生、並輸出至該OPC製程流程。在步驟327中，如果該頂部CD重疊和該底部CD重疊不在該標準內，則該晶圓可予以檢驗，以判定該晶圓上是否有可用空間，例如，用來調整該硬遮罩蝕刻偏移，並且判定任何這種可用空間是否大於橋接限制。如果沒有可用空間或該可用空間使得該橋接限制有違反，則該Mx+1層(例如，M2)的最終硬蝕刻補償表格(蝕刻偏移)產生、並且在在步驟325中輸出至該OPC製程流程。
舉例來說，轉至第4B圖，對照該標準，將該上部連接金屬層405(例如，M2)和上部連接通孔層417(例如，V2)的頂部CD重疊與該上部連接金屬層405(例如，M2)和下部連接通孔層(為了例示方便，故沒有顯示)(例如，V1)相比較，如步驟319和321中所校準的。在此範例中，該 頂部CD重疊419經判定不在該標準內。在步驟327中，如果有可用空間，並且該空間使得該橋接限制沒有違反，則可調整該硬遮罩蝕刻偏移。對比於該介電蝕刻偏移，該硬遮罩蝕刻偏移可僅通過放大該層(如該箭頭421所繪示的)、而沒有通過偏移該層，來加以調整。在此範例中，有可用空間在該放大的上部連接金屬層405’和該上部連接金屬層423之間，如箭頭425所繪示的，並且該可用空間經判定使得該橋接限制沒有違反。在調整該硬遮罩蝕刻偏移時，必須一併考慮該連接Vx層(例如，V1和V2)。一旦該硬遮罩偏移在步驟327中調整，步驟321的該硬遮罩偏移三角CD可予以更新，並且該比較步驟323可予以重複，直到該上部連接金屬層(例如，M2)和該上部連接通孔層(例如，V2)的該頂部CD重疊與該上部連接金屬層和該下部連接通孔層(例如，V1)的底部CD重疊在該標準內為止。一旦該Mx+1層(例如，M2)的該頂部CD重疊和該底部CD重疊在該標準內，則該Mx+1層(例如，M2)的最終硬蝕刻補償表格(蝕刻偏移)可產生、並在步驟325中輸出至該OPC製程流程。
在步驟331中，Mx和Vx層佈局及/或原圖(artwork)檔可進入GDS系統，以在步驟333中形成GDS輸入(GDSin)檔。在步驟335中，該GDSin文件可致能隔離和巢狀圖案(isolation and nested patterns)的全域(global)偏離(或目標再描準)。在步驟337中，可產生輔助特徵和模擬圖案(基於規則的)。在步驟339中，輸入裝置和災變表格 資料可進入該OPC製程流程。在步驟341中，使用該Vx層(例如，V1)的步驟311的該最終介電蝕刻補償表格和該Mx+1層(例如，M2)的步驟325的該最終硬蝕刻補償表格，運行該OPC製程使用。一旦步驟341的該OPC完成，該GDSout檔可在步驟343中產生，並且在步驟345中發送至遮罩房，用於光罩處理。方塊345外的步驟331至343在本領域為已知的。
第5圖繪示的MPC製程流程，其包含Vx和Mx+1層的硬遮罩蝕刻偏移、介電蝕刻偏移、和重疊核對表格，用於通過協力廠商遮罩房(third-party mask house)或機構內遮罩房(in-house mask house)的光罩處理。第3圖的步驟301至325在第5圖中重複。然而，在步驟501中GDSout檔(在OPC後)是依據該Vx層(例如，V1)的步驟311的該最終蝕刻補償表格和該Mx+1層(例如，M2)的步驟325的該最終硬蝕刻補償表格而產生。步驟501的該產生的GDSout檔可接著在步驟503予以最終化或拋光，並且在步驟505被發送至外部或協力廠商遮罩房、或內部或機構內遮罩房，用於光罩處理。方塊507外的步驟503和505在本領域為已知。
本發明的實施例可達成數個技術效果，包含重疊圖案分類，以產生最大化通孔與連接金屬層之間的該連接區域所需的該偏移補償；輸出最終介電蝕刻補償表格至OPC或MPC製程流程；以及增加通孔與連接金屬層之間的重疊。本發明的實施例可在各種工業應用中利用， 舉例來說，微處理器、智慧型電話、行動電話、峰巢式話機、機上盒、DVD記錄器和播放機、遊戲系統、和數位相機。本發明因此可在任何類型的包含通孔的高度集積化半導體裝置享有工業應用。
在先前的描述中，本發明是參照其特定的範例實施例加以描述。然而，將會很明顯的，可作出各種修飾和變化，而不致於背離如本發明在申請專利範圍中所提出的較廣精神和範圍。因此，說明書和圖式應視為例示、而為限制。可瞭解到，本發明可使用各種其它組合和實施例，並且可在此處所表明的本發明概念的範圍內有任何變化或修飾。

Claims (20)

  1. 一種半導體裝置的蝕刻模型化的方法，包含：在晶圓上實施重疊圖案分類；依據該圖案分類，校準介電蝕刻偏移或硬遮罩蝕刻偏移；依據該校準對照標準，將通孔層和上部連接金屬層的頂部臨界尺寸(CD)重疊與該通孔層和下部連接金屬層的底部CD重疊相比較、或將該上部連接金屬層和上部連接通孔層的頂部CD重疊與該上部連接金屬層和該通孔層的底部CD重疊相比較；依據該比較，將該通孔層的最終介電蝕刻補償表格或該上部連接金屬層的最終硬蝕刻補償表格輸出至光學接近校正(OPC)製程流程或遮罩製程校正(MPC)製程流程；以及對剩下的該通孔層或該上部金屬層，重複該校準、比較和輸出步驟。
  2. 如申請專利範圍第1項所述的方法，包含相關於彼此，對照該標準，實施將該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、以及該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊相比較的步驟。
  3. 如申請專利範圍第1項所述的方法，包含還分別依據預設介電蝕刻補償表格和介電蝕刻偏移三角CD及預設硬 遮罩蝕刻補償表格和硬遮罩蝕刻偏移三角CD，校準該介電蝕刻偏移或該硬遮罩蝕刻偏移。
  4. 如申請專利範圍第1項所述的方法，其中，如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、或如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊沒有在該標準內，則該方法還包含：判斷該晶圓上的可用空間是否使得橋接限制沒有違反。
  5. 如申請專利範圍第4項所述的方法，其中，如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內、如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準內、或如果該晶圓上的該可用空間使得該橋接限制有違反，則該方法還包含：分別輸出該最終介電蝕刻補償表格或該最終硬遮罩補償表格。
  6. 如申請專利範圍第4項所述的方法，其中，如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊沒有在該標準內、並且如果該晶圓上的該可用空間使得該橋接限制沒有違反，則該方法還包含： 調整該介電蝕刻偏移；依據該調整，更新該介電蝕刻偏移三角CD；以及重複將該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊相比較的步驟，直到該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內為止。
  7. 如申請專利範圍第4項所述的方法，其中，如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該下部連接通孔層的該底部CD重疊在該標準內、並且如果該晶圓上的該可用空間使得該橋接限制沒有違反，則該方法還包含：調整該硬遮罩蝕刻偏移；依據該調整，更新該硬遮罩蝕刻偏移三角CD；以及重複將該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該下部連接通孔層的該底部CD重疊相比較的步驟，直到該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準為止。
  8. 如申請專利範圍第1項所述的方法，其中，如果該通孔層的最終介電蝕刻補償表格和該上部連接金屬層的該最終硬蝕刻補償表格是輸出至該OPC製程流程，則該方法還包含： 對該最終介電蝕刻補償表格和該硬遮罩蝕刻補償表格實施OPC；依據該OPC，產生圖形資料系統輸出(GDSout)檔；以及發送該GDSout文件至遮罩房，以用於光罩處理。
  9. 如申請專利範圍第1項所述的方法，其中，如果該通孔層的最終介電蝕刻補償表格和該上部連接金屬層的該最終硬蝕刻補償表格是輸出至該MPC製程流程，則該方法還包含：在OPC後，依據該最終介電蝕刻補償表格和該硬遮罩蝕刻補償表格，產生GDSout檔；最終化該產生的GDSout檔；以及發送該GDSout文件至外部遮罩房或內部遮罩房，以用於光罩處理。
  10. 一種半導體裝置的蝕刻模型化的設備，包含：處理器；以及記憶體，包含用於一個或多個程式的電腦程式代碼，該記憶體和該電腦程式代碼組構成以該處理器造成該設備實施下列，在晶圓上實施重疊圖案分類；依據該圖案分類，校準介電蝕刻偏移或硬遮罩蝕刻偏移；依據該校準對照標準，將通孔層和上部連接金屬層的頂部臨界尺寸(CD)重疊與該通孔層和下部連接金屬 層的底部CD重疊相比較、或將該上部連接金屬層和上部連接通孔層的頂部CD重疊與該上部連接金屬層和該通孔層的底部CD重疊相比較；依據該比較，將該通孔層的最終介電蝕刻補償表格或該上部連接金屬層的最終硬蝕刻補償表格輸出至光學接近校正(OPC)製程流程或遮罩製程校正(MPC)製程流程；以及對剩下的該通孔層或該上部連接金屬層，重複該校準、比較和輸出步驟。
  11. 如申請專利範圍第10項所述的設備，其中，該設備還被造成：相關於彼此，對照該標準，實施將該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、以及該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊相比較的步驟。
  12. 如申請專利範圍第10項所述的設備，其中，該設備還被造成：還分別依據預設介電蝕刻補償表格和介電蝕刻偏移三角CD及預設硬遮罩蝕刻補償表格和硬遮罩蝕刻偏移三角CD，校準該介電蝕刻偏移或該硬遮罩蝕刻偏移。
  13. 如申請專利範圍第10項所述的設備，其中，如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、或如果該上部 連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊沒有在該標準內，則該設備還被造成：判斷該晶圓上的可用空間是否使得橋接限制沒有違反。
  14. 如申請專利範圍第13項所述的設備，其中，如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內、如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準內、或如果該晶圓上的該可用空間使得該橋接限制有違反，則該設備還被造成：分別輸出該最終介電蝕刻補償表格或該最終硬遮罩補償表格。
  15. 如申請專利範圍第14項所述的設備，其中，如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊沒有在該標準內、並且如果該晶圓上的該可用空間使得該橋接限制沒有違反，則該設備還被造成：調整該介電蝕刻偏移；依據該調整，更新該介電蝕刻偏移三角CD；以及重複將該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊相比較的步驟，直到該通孔層和該上部連接金屬層的該 頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內為止。
  16. 如申請專利範圍第14項所述的設備，其中，如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準內、並且如果該晶圓上的該可用空間使得該橋接限制沒有違反，則該設備還被造成：調整該硬遮罩蝕刻偏移；依據該調整，更新該硬遮罩蝕刻偏移三角CD；以及重複將該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊相比較的步驟，直到該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準為止。
  17. 如申請專利範圍第10項所述的設備，其中，如果該通孔層的最終介電蝕刻補償表格和該上部連接金屬層的該最終硬蝕刻補償表格被輸出至該OPC製程流程，則該設備還被造成：對該最終介電蝕刻補償表格和該硬遮罩蝕刻補償表格實施OPC；依據該OPC，產生圖形資料系統輸出(GDSout)檔；以及發送該GDSout文件至遮罩房，以用於光罩處理。
  18. 如申請專利範圍第10項所述的設備，其中，如果該通孔層的最終介電蝕刻補償表格和該上部連接金屬層的該最終硬蝕刻補償表格是輸出至該MPC製程流程，則該設備還被造成：在OPC後，依據該最終介電蝕刻補償表格和該硬遮罩蝕刻補償表格，產生GDSout檔；最終化該產生的GDSout檔；以及發送該GDSout文件至外部遮罩房或內部遮罩房，以用於光罩處理。
  19. 一種半導體裝置的蝕刻模型化的方法，包含：在晶圓上實施重疊圖案分類；依據該圖案分類，校準介電蝕刻偏移，該介電蝕刻偏移還依據預設介電蝕刻補償表格和介電蝕刻偏移三角臨界尺寸(CD)；依據該介電蝕刻偏移校準對照標準，將通孔層和上部連接金屬層的頂部CD重疊與該通孔層和下部連接金屬層的底部CD重疊相比較；依據該通孔層比較，調整該介電蝕刻偏移；依據該介電蝕刻偏移調整，更新該介電蝕刻偏移三角CD；重複與該通孔層相關的該比較、調整和更新步驟，直到該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊在該標準內為止； 依據該通孔層比較，輸出該通孔層的最終介電蝕刻補償表格至光學接近校正(OPC)製程流程或遮罩製程校正(MPC)製程流程；依據該圖案分類，校準硬遮罩蝕刻偏移，該硬遮罩蝕刻偏移還依據預設硬遮罩蝕刻補償表格和硬遮罩蝕刻偏移三角CD；依據該硬遮罩蝕刻偏移校準對照該標準，將該上部連接金屬層和上部連接通孔層的頂部CD重疊與該上部連接金屬層和該通孔層的底部CD重疊相比較；依據該上部連接金屬層比較，調整該硬遮罩蝕刻偏移；依據該硬遮罩蝕刻偏移調整，更新該硬遮罩蝕刻偏移三角CD；重複與該上部連接金屬層相關的該比較、調整和更新步驟，直到該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊在該標準內為止；以及依據該金屬層比較，輸出該上部連接金屬層的最終硬蝕刻補償表格至OPC製程流程或MPC製程流程。
  20. 如申請專利範圍第19項所述的方法，其中，如果該通孔層和該上部連接金屬層的該頂部CD重疊與該通孔層和該下部連接金屬層的該底部CD重疊、或如果該上部連接金屬層和該上部連接通孔層的該頂部CD重疊與該上部連接金屬層和該通孔層的該底部CD重疊不在該標 準內，則該方法還包含：在分別調整該介電蝕刻偏移及/或該硬遮罩蝕刻偏移前，判斷該晶圓上的可用空間是否使得橋接限制沒有違反；以及如果該晶圓上的該可用空間使得該橋接限制有違反，則分別輸出該最終介電蝕刻補償表格或該最終硬遮罩補償表格。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11080458B2 (en) * 2018-09-28 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography simulation method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201351030A (zh) * 2012-04-18 2013-12-16 D2S Inc 使用帶電粒子束微影術之用於臨界尺寸一致性之方法及系統
JP2014520403A (ja) * 2011-06-25 2014-08-21 ディー・ツー・エス・インコーポレイテッド 荷電粒子ビームリソグラフィを用いてパターンを形成するための方法およびシステム
WO2014209327A1 (en) * 2013-06-27 2014-12-31 Intel Corporation Non-lithographically patterned directed self assembly alignment promotion layers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6926843B2 (en) * 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US7937674B2 (en) * 2006-12-29 2011-05-03 Cadence Design Systems, Inc. Method, system, and computer program product for predicting thin film integrity, manufacturability, reliability, and performance in electronic designs
CN101620375B (zh) * 2008-07-04 2012-02-08 南茂科技股份有限公司 修正凸块光掩膜图案的方法
US8652940B2 (en) * 2012-04-10 2014-02-18 Applied Materials, Inc. Wafer dicing used hybrid multi-step laser scribing process with plasma etch

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014520403A (ja) * 2011-06-25 2014-08-21 ディー・ツー・エス・インコーポレイテッド 荷電粒子ビームリソグラフィを用いてパターンを形成するための方法およびシステム
TW201351030A (zh) * 2012-04-18 2013-12-16 D2S Inc 使用帶電粒子束微影術之用於臨界尺寸一致性之方法及系統
WO2014209327A1 (en) * 2013-06-27 2014-12-31 Intel Corporation Non-lithographically patterned directed self assembly alignment promotion layers

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