TWI619167B - 鰭式場效電晶體元件結構 - Google Patents

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Abstract

本揭露提供一種鰭式場效電晶體元件結構(FinFET device structure)，包括：一氧化層形成於一基板之上；一鰭式結構，形成於氧化層之上。其中鰭式結構由一半導體層所組成，半導體層包括一第一部份、一第二部份以及一第三部份，且該第二部份位於該第一部份以及該第三部份之間，該第一部份、該第二部份以及該第三部份構成一U型溝槽，且該第二部份位於該U型溝槽之下。鰭式場效電晶體元件結構尚包括：一閘極結構，形成於該U型溝槽之中，其中該閘極結構之一上表面與該半導體層之該第一部份之一上表面等高。

Description

鰭式場效電晶體元件結構
本揭露係有關於一種半導體結構，且特別有關於一種鰭式場效電晶體元件結構與其形成方法。
半導體裝置使用於各種電子應用中，舉例而言，諸如個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。通常在單一個半導體晶圓上製造許多積體電路，並且藉由沿著切割線在積體電路之間進行切割，以切割位在晶圓上的各個晶粒。舉例而言，接著將個別的晶粒分別封裝在多晶片模組中或其它類型的封裝結構中。
隨著半導體工業進展到奈米技術製程節點，以追求高裝置密度、高性能與低成本。因為製造與設計方面的問題所帶來的挑戰，因此三維設計開始發展，例如鰭式場效電晶體(FinFET)。鰭式場效電晶體(FinFET)具有從基板延伸出來的薄的垂直”鰭”。鰭式場效電晶體的通道形成於垂直鰭之中。閘極位於鰭之上。鰭式場效電晶體之優點可包括降低短通道效應與高電流流通。
雖然現有的鰭式場效電晶體元件及其製造方法已普遍足以達成預期的目標，然而卻無法完全滿足所有需求。
本揭露提供一種鰭式場效電晶體元件結構(FinFET device structure)，包括：一氧化層形成於一基板之上；一鰭式結構，形成於氧化層之上。其中鰭式結構由一半導體層所組成，半導體層包括一第一部份、一第二部份以及一第三部份，且該第二部份位於該第一部份以及該第三部份之間，該第一部份、該第二部份以及該第三部份構成一U型溝槽，且該第二部份位於該U型溝槽之下。鰭式場效電晶體元件結構尚包括：一閘極結構，形成於該U型溝槽之中，其中該閘極結構之一上表面與該半導體層之該第一部份之一上表面等高。
本揭露亦提供一種鰭式場效電晶體元件結構，包括：一氧化層，形成於一基板之上；一源極結構、一通道區域以及一汲極結構，形成於該氧化層之上，其中該源極結構、該通道區域以及該汲極結構構成一U型溝槽，且該通道區域形成於該U型溝槽之一底表面下。鰭式場效電晶體元件結構尚包括：一閘極結構，填充於一部份的該U型溝槽之中。
100a、100b、100c、100d‧‧‧鰭式場效電晶體元件結構
102‧‧‧基板
104‧‧‧氧化層
106‧‧‧半導體層
106a‧‧‧第一部份
106b‧‧‧第二部份
106c‧‧‧第三部份
110‧‧‧溝槽
112‧‧‧U型溝槽
114‧‧‧閘極介電層
116‧‧‧閘極電極層
118‧‧‧閘極結構
120‧‧‧層間介電層結構
H1‧‧‧第一高度
H2‧‧‧第二高度
L1、L1’‧‧‧溝槽長度
L2‧‧‧閘極長度
θ1‧‧‧第一角度
θ2‧‧‧第二角度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A-1D圖顯示依據本揭露之一些實施例之鰭式場效電晶 體結構(FinFET device structure)之各個製程階段之立體圖。
第1C’圖顯示第1C圖之鰭式場效電晶體元件結構(FinFET device structure)之改良結構。
第2A-2E圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
第3A圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)之立體圖。
第3B-3C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
第4A圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)之立體圖。
第4B-4C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
第5A圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)之立體圖。
第5B-5C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列 方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部份的操作步驟。
本揭露提供形成鰭式場效電晶體(FinFET)元件結構之實施例。第1A-1D圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)100a之各個製程階段之立體圖。
請參見第1A圖，提供基板102。基板102可以由矽或其他半導體材料所組成。另外且額外的，基板102可包括其他元素半導體，例如，鍺。在一些實施例中，基板102由化合物半導體所組成，例如，碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)。在一些實施例中，基板102由合金 半導體所組成，例如矽鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。在一些實施例中，基板102包括磊晶層。
之後，氧化層104形成於基板102之上。在一些實施例中，內埋氧化層形成於基板102之上。
之後，半導體層106形成於氧化層104之上。氧化層104形成於基板102與半導體層106之間，以阻止元件和基板102之間通常產生之寄生電容。
半導體層106由矽(Si)、碳(C)、鍺(Ge)、矽鍺(SiGe)、碳化矽鍺(SiGeC)、多晶半導體層或上述之組合所組成。半導體層106藉由沉積製程所形成，例如化學氣相沉積(chemical vapor deposition,CVD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、原子層沉積(atomic layer deposition,ALD)製程、旋轉塗佈製程或其他合適的製程。
在一些實施例中，藉由在氧化層104上方形成作為半導體層106的矽層建構出絕緣層上覆矽(silicon-on-insulator,SOI)基板。在一些實施例中，藉由低壓化學沉積製程(LPCVD)形成矽層。在一些實施例中，半導體層106具有厚度範圍為約200奈米至約600奈米。
在進行第1B圖的製程之前，選擇性地對半導體層106摻雜摻雜質(dopants)。摻雜質可以是N型摻雜質，例如砷(As)、磷(P)或銻(Sb)或P型摻雜質，例如硼(B)或氟化硼(BF2)。在一些實施例中，半導體層106具有摻質濃度範圍為約1E14原 子/平方公分(atom/cm2)至約5E15原子/平方公分(atom/cm2)。如果摻質濃度小於1E14原子/平方公分(atom/cm2)，開啟電流(Ion)可能太低。如果摻質濃度大於5E15原子/平方公分(atom/cm2)，開啟電流(Ion)可能太高。
可藉由離子佈植製程(ion implantation process)、電漿浸沒離子佈植製程(plasma immersion ion implantation(PIII)process)、氣體及/或固體源擴散製程(gas and/or solid source diffusion process)、其他合適的製程或上述之組合達成摻雜。尚可暴露半導體層106於退火製程中，例如快速熱退火製程(rapid thermal annealing,RTA)。退火製程用於活化摻雜質。退火製程包括快速熱退火製程(rapid thermal annealing,RTA)及/或雷射退火製程。
當半導體層106形成之後，圖案化半導體層106以形成鰭式結構於氧化層104之上，如第1B圖所示，依據本揭露之一些實施例。
當從俯視圖觀察時，鰭式結構形成於第一塊狀結構與第二塊狀結構之間。鰭式結構之間彼此平行。溝槽110形成於相鄰之鰭式結構之間。可依據實際應用之需求，調整鰭式結構之數量。
在一些實施例中，藉由圖案化製程圖案化半導體層106。圖案化製程包括微影製程與蝕刻製程。微影製程包括光阻塗佈(photoresist coating)(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗 (rising)、乾燥(例如硬烘烤(hard baking))。蝕刻製程包括乾式蝕刻製程或濕式蝕刻製程。
在氧化層104之上形成鰭式結構之後，移除一部份之鰭式結構，以形成U型溝槽112，如第1C圖所示，依據本揭露之一些實施例。在一些實施例中，去除鰭式結構的中間部份。
在形成U型溝槽112之後，依據將半導體層106之功能將其切割成3個部份。半導體層106包括第一部份106a、第二部份106b和第三部份106c。第一部份106a相鄰U型溝槽112的一個側壁，並且第三部份106c相鄰U型溝槽112的相對側壁。第二部份106b形成在U型溝槽112的底面下方。
如第1C圖所示，U型溝槽112的底面和U型溝槽112的側壁之間的第一角度θ1的範圍在約85度至約95度之間。換言之，U型槽112的側壁大致上垂直於U型溝槽112的底面。
第二部份106b形成在第一部份106a與第三部份106c之間。第二部份106b直接形成在U型溝槽112的下方，並且第一部份106a和第三部份106c是U型溝槽112的側壁。
第一部份106a作為源極結構，第二部份106b作為通道區域(或稱為主體區域)以及第三部份106c作為汲極結構。另言之，源極結構、通道區域以及汲極結構構成U型溝槽112，且通道區域直接形成於U型溝槽112之底表面之下。源極結構與汲極結構突出於氧化層104。
在一些實施例中，第一部份106a(或第三部份106c)具有從氧化層104的頂面至第一部份106a(或第三部份106c)的頂面測量所得的第一高度H1。在一些實施例中，第一高度H1 的範圍為約30nm至約100nm。
在一些實施例中，第二部份106b具有從氧化層104的頂面至U型溝槽112的底面測量所得的第二高度H2。換言之，第二部份106b具有厚度H2。在一些實施例中，第二高度H2的範圍為約1nm至約20nm。如果第二高度H2小於1nm，可能降低鰭式場效電晶體元件結構(FinFET)100的性能表現並且製程可能變得困難。如果第二高度H2大於20nm，可能增加漏電流。在一些實施例中，第二高度(H2)小於第一高度(H1)。
在一些實施例中，U型溝槽112具有從第一部分106a的側壁至第三部分106c的側壁測量所得的溝槽長度L1。在一些實施例中，溝槽長度L1的範圍為約1nm至約1000nm。
藉由進行蝕刻製程，以形成U型溝槽112。在一些實施例中，蝕刻製程是乾式蝕刻製程。在一些實施例中，藉由反應性離子蝕刻(reactive-ion etching,RIE))製程形成U型溝槽112。如果蝕刻製程是濕式蝕刻製程，很難控制蝕刻量與溝槽之形狀。此外，可藉由濕式蝕刻製程改變第二部份106b之厚度。相對於濕式蝕刻製程，乾式蝕刻製程是非等向性蝕刻製程(anisotropic etching process)且容易控制。因此，第二部份106b具有均勻之厚度。藉由形成均勻厚度之第二部份106b(或通道區域)，抑制鰭式場效電晶體元件結構(FinFET)100的性能表現的變化。
需注意的是，第一部份106a、第二部份106b以及第三部份106c係同時形成。換言之，源極結構、通道區域以及汲極結構皆由相同材料所組成，因此可獲得無接面鰭式場效電 晶體元件結構(junctionless mode FinFET device structure)100a。在一些其他實施例中，當半導體層106摻雜N型摻雜質或P型摻雜質時，第一部份106a、第二部份106b以及第三部份106c摻雜相同的導電類型且摻雜質之濃度相同或大致相同。無接面電晶體之優點在於可以消除所有摻雜質擴散以及統計分布的問題(statistical spread problems)。無接面電晶體的另外一個優點在於鰭式場效電晶體元件結構(FinFET device structure)100a沒有電子反射(no electron reflection)以及沒有能量散逸(no energy dissipation)的問題。
因為第二部份106b(或通道區域)具有小厚度，因此獲得超薄通道鰭式場效電晶體元件結構(ultra-thin body(UTB)FinFET device structure)。需注意的是，藉由使用超薄通道控制漏電流，其中超薄通道明顯小於閘極長度L2(如第1D圖所示)。
第1C’圖顯示第1C圖之鰭式場效電晶體元件結構(FinFET device structure)100a之改良結構。如第1C’圖所示，U型溝槽112具有傾斜側壁，並且具有窄底面和寬開口。U型溝槽112的溝槽長度L1’是沿著水平方向的開口的長度。在一些實施例中，U型溝槽112的底面和U型溝槽112的側壁之間的第二角度θ2的範圍為約90度至約145度。
形成U型溝槽112之後，閘極結構118形成於U型溝槽112之中與半導體層106之上。之後，圖案化閘極結構118，以形成T型結構，如第1D圖所示，依據本揭露之一些實施例。T型結構用於製造後續形成之接觸結構(圖中未顯示)。也可以 具有其他層於閘極結構之中，舉例而言，蓋層、介面層、間隔層、及/或其他合適的特徵。
閘極結構118包括閘極介電層114與閘極電極層116。閘極介電層114可以是單層或是多層。在一些實施例中，閘極介電層114可以是虛設閘極介電層，其可被真正的閘極介電層所取代。在一些實施例中，閘極介電層114由氧化矽(silicon oxide,SiOx)、氮化矽(silicon nitride,SixNy)、氮氧化矽(silicon oxynitride,SiON)或上述之組合所形成。在一些實施例中，閘極介電層114由高介電常數介電材料(high-k dielectric materials)所組成。高介電常數材料可以包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化鉿矽(hafnium silicon oxide)、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、類似的材料或上述之組合。
在一些實施例中，如第1D圖所示，閘極介電層114由氧化矽所組成，且藉由消耗半導體層106之一部份而得。需注意的是，閘極介電層114只形成在半導體層106之上，但是並未形成於氧化層104之上。因此，一部份之閘極電極層116直接形成於且直接接觸氧化層104。在一些其他實施例中，藉由熱氧化製程、電漿增強型化學氣相沉積製程或旋轉塗佈製程，以形成閘極介電層114。
在一些其他實施例中，當閘極介電層114由高介電 常數介電材料(high-k dielectric materials)所組成時，閘極介電層114不只形成在半導體層106之上且形成於氧化層10之上。在一些其他實施例中，當閘極介電層114由高介電常數介電材料(high-k)所組成時，藉由原子層沉積製程(ALD)形成閘極介電層114。
閘極電極層116可以是單層或是多層。在一些實施例中，閘極電極層116可以是虛設電極層，其可被真正的閘極電極層所取代。在一些實施例中，閘極電極層116由多晶矽或導電材料所組成。導電材料可以是鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)或其他合適的材料。
閘極電極層116由沉積製程所形成，例如化學氣相沉積(chemical vapor deposition,CVD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、原子層沉積製程(ALD)、高密度電漿化學氣相沉積製程(HDPCVD)、金屬有機化學氣相沉積製程(metal organic CVD)或電漿增強氣相沉積(PECVD)製程。
需注意的是，閘極結構118填入U型溝槽112之中且延伸至半導體層106之一部份的第一部份106a與一部份的第三部份106c。此外，閘極介電層114直接形成於氧化層104之上。閘極電極層116橫越鰭式結構之中間部份。
在一些實施例中，閘極結構118之閘極長度L2之範圍為約1nm至約1000nm。如果閘極長度L2小於1nm，製程可能變得困難。如果閘極長度L2大於1000nm，開啟電流(Ion)可能太小。
需注意的是，閘極結構118之閘極長度L2小於U型溝槽112之溝槽長度L1。既然通道區域(半導體層106的第二部份106b)的厚度H2明顯小於閘極長度L2，能好好地控制漏電流。再者，也能提升鰭式場效電晶體元件結構(FinFET device structure)100a之性能表現。
之後，層間介電層結構(圖中未顯示)形成於閘極結構118之上與半導體層106和氧化層104之上。
層間介電層結構120(顯示於第2E圖中)可包括多層由介電材料所組成之多層結構，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane,TEOS)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borophosphosilicate glass,BPSG)、低介電常數材料(low-k)介電材料、及/或其他合適的介電材料。合適的低介電常數材料(low-k)介電材料之例子，包括但不限於，摻氟二氧化矽玻璃(fluorinated silica glass,FSG)、摻雜碳之氧化矽(carbon doped silicon oxide)、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes,BCB)或聚醯亞胺(polyimide)。可藉由化學氣相沉積(chemical vapor deposition,CVD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、原子層沉積(atomic layer deposition,ALD)製程、旋轉塗佈製程或其他合適的形成層間介電層結構120。
之後，鰭式場效電晶體元件結構(FinFET device structure)100a可繼續進行其他製程，以形成其他結構或裝置。 在一些實施例中，金屬化結構包括垂直內連線結構，例如導通孔(vias)或接觸差塞(contacts)，以及水平內連線結構，例如金屬線。各種內連線結構特徵可實現包括銅、鎢及/或矽化物(silicide)之各種導電材料。
第2A-2E圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100a之各個製程階段之剖面圖。
如第2A圖所示，氧化層104與半導體層106依序形成於基板102之上。在一些實施例中，二氧化矽(SiO2)層生長在基板102之上，並且矽(Si)層藉由低壓化學氣相沉積(LPCVD)製程沉積在二氧化矽層上方。
於氧化層104之上形成半導體層106之後，可視需要地對半導體層106摻雜摻雜質。摻雜質可以是n型或是p型摻雜質。
之後，圖案化半導體層106，以形成鰭式結構介於兩個塊狀結構之間。兩個塊狀結構具有較大的面積，用於幫助之後形成接觸結構(圖中未顯示)。鰭式結構彼此平行。溝槽110形成於相鄰之鰭式結構之間。可依據實際應用調整鰭式結構之數量。
之後，U型溝槽112形成於鰭式結構之中間部份之上，如第2B圖所示，依據本揭露之一些實施例。如此一來，半導體層106分割成包括第一部份106a、第二部份106b和第三部份106c的三個部份。換言之，第一部份106a、第二部份106b和第三部份106c構成U型溝槽112。
第一部份106a作為源極結構，第二部份106b作為通道區域(或稱為主體區域)以及第三部份106c作為汲極結構。如上所述，半導體層106可摻雜摻雜質。一但半導體層106被摻雜，第一部份106a(源極結構)，第二部份106b(通道區域)以及第三部份106c(汲極結構)同時摻雜摻雜質。因此，獲得無接面電晶體。無接面電晶體之優點在於可以消除所有摻雜質擴散以及統計分布的問題(statistical spread problems)。無接面電晶體的另外一個優點在於鰭式場效電晶體元件結構(FinFET device structure)100a沒有電子反射(no electron reflection)以及沒有能量散逸(no energy dissipation)的問題。
需注意的是，第二部份106b直接位於U型溝槽112之底表面下。第二部份106b(亦稱為通道區域)非常薄且具有第二高度H2。在一些實施例中，第二高度H2之範圍為約1nm至約20nm。
需注意的是，藉由乾式蝕刻製程形成U型溝槽112，且容易控制U型溝槽112之形狀。此外，U型溝槽112具有均勻的第二高度H2(通道區域之厚度)，以抑制鰭式場效電晶體元件結構(FinFET)100a的性能表現的變化。
U型溝槽112具有從第一部份106a的側壁至第三部份106c的側壁測量獲得的溝槽長度L1。U型溝槽112用於設置閘極結構118，且閘極長度L2小於U型溝槽112之溝槽長度L1。在一些實施例中，閘極長度L2之範圍為約1nm至約1000nm。如果閘極長度L2小於1nm，製程可能變得困難。如果閘極長度L2大於1000nm，開啟電流(Ion)可能太低。
之後，閘極介電層114與閘極電極層116依序沉積到U型溝槽112與半導體層106之上，如第2C圖所示，依據本揭露之一些實施例。
之後，圖案化閘極電極層116，如第2D圖所示，依據本揭露之一些實施例。一部份之閘極結構118填充於U型溝槽112之中且一部份之閘極結構118延伸至半導體層106之一部份的第一部份106a與一部份的第三部份106c之上。
形成閘極結構118之後，介電層形成於閘極結構118與半導體層106之上，如第2E圖所示，依據本揭露之一些實施例。之後，對層間介電層結構120進行研磨製程，直到暴露閘極結構118之上表面。
需注意的是，閘極長度L2小於U型溝槽112之溝槽長度L1。當閘極結構118的按比例縮小閘極長度L2處以達到高驅動電流時，能減少短通道效應(short channel effect,SCE)。此外，具有超薄通道(UTB)之鰭式場效電晶體元件結構(FinFET)100a具有高開啟/關閉電流(Ion/Ioff current)，因為超薄通道(UTB)提供良好的閘極控制能力。鰭式場效電晶體元件結構(FinFET)100a具有低源極引發能障衰退(drain-induced barrier lowering,DIBL)(0mV/V)以及低次臨限擺動(subthreshold swing,SS)值)(例如100mV/dec)。次臨限擺動(subthreshold swing,SS)值定義為使汲極電流產生十進位變化(decade change)所需的閘極電壓增加量。
再者，鰭式場效電晶體元件結構(FinFET)100a具有高飽和電流(high saturation current)。大部分電子穿過超薄通 道(UTB)的中間面積(例如半導體層106的第二部分106b)，但是鰭式場效電晶體元件結構(FinFET)100a之電流並未穿過超薄通道(UTB)的表面。因此，降低了介面散射(interface scattering)並且由此提高了遷移率。因此，鰭式場效電晶體元件結構(FinFET)100a具有高電子密度和快速的電子速度。
第3A圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)之立體圖。
藉由對第1D圖之結構進行研磨製程，以獲得第3A圖之結構。在一些實施例中，研磨製程是化學機械研磨製程(chemical mechanical polishing,CMP)。
需注意的是，經過研磨製程之後，閘極結構118之上表面等高於半導體層106之第一部份106a之上表面或第三部份106c之上表面。閘極結構118完全填充於U型溝槽112之中且延伸到一部份之氧化層104之上。需注意的是，閘極結構118之閘極長度L2小於U型溝槽112之溝槽長度L1，因此，閘極長度L2之尺寸是依據溝槽長度L1而定。比起第1D圖，第3A圖之閘極結構具有較小的閘極長度L2。
第3B-3C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100b之各個製程階段之剖面圖。鰭式場效電晶體結構(FinFET device structure)100b類似於、或相同於，第2E圖之鰭式場效電晶體結構100a，除了閘極結構118之形狀不同之外。用於形成鰭式場效電晶體結構(FinFET device structure)100b之製程與材料可能類似於、相同於使用於形成鰭式場效電晶體結構100a之製程與 材料，因此在此不再贅述。
如第3B圖所示，閘極結構118完全填充於U型溝槽112之中。
之後，層間介電層結構120形成於閘極結構118與半導體層106之上，如第3C圖所示，依據本揭露之一些實施例。
第4A圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)100c之立體圖。閘極電極層116形成於一部份之U型溝槽112之中。需注意的是，U型溝槽112並未完全填滿閘極結構118。
第4B-4C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100c之各個製程階段之剖面圖。鰭式場效電晶體結構(FinFET device structure)100c類似於、或相同於，第2E圖之鰭式場效電晶體結構100a，除了閘極結構118之形狀不同之外。用於形成鰭式場效電晶體結構(FinFET device structure)100c之製程與材料可能類似於、相同於使用於形成鰭式場效電晶體結構100a之製程與材料，因此在此不再贅述。
如第4B圖所示，U型溝槽112具有溝槽長度L1以及閘極電極層116具有閘極長度L2。溝槽長度L1大於閘極長度L2。在一些實施例中，閘極長度L2為約溝槽長度L1的一半。
在閘極電極層116形成之後，層間介電層結構120形成於另一部份之U型溝槽112。
第5A圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)100d之立體圖。鰭式場效 電晶體結構(FinFET device structure)100d類似於、或相同於，第4A圖之鰭式場效電晶體結構100c，除了閘極結構118之形狀不同之外。如第5A圖所示，閘極電極層116之上表面與半導體層106之上表面等高。
第5B-5C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100d之各個製程階段之剖面圖。
如第5B圖所示，一部份之U型溝槽112被閘極電極層116所填充，另一部分是空的。
之後，層間介電層結構120形成於空的U型溝槽112之中。
如上所述，鰭式場效電晶體結構(FinFET device structure)100a,100b,100c,100d具有超薄通道(例如半導體層106之第二部份106b)，且能提升鰭式場效電晶體結構(FinFET device structure)之性能表現。鰭式場效電晶體結構(FinFET device structure)100a,100b,100c,100d具有高開啟/關閉電流(Ion/Ioff)、可忽略的源極引發能障衰退(DIBL)、低次臨限擺動(subthreshold swing,SS)值、高飽和電流、高電子密度和快的電子速度。
本揭露實施例提供半導體裝置結構與其形成方法。鰭式場效電晶體結構(FinFET device structure)包括氧化層形成於基板之上，鰭式結構形成於氧化層之上。鰭式結構由半導體層所組成，且鰭式結構包括源極結構、通道區域以及汲極結構。源極結構、通道區域以及汲極結構構成U型溝槽，且閘 極結構形成於U型溝槽之中。通道區域具有薄的厚度，以形成具有超薄通道(UTB)的鰭式場效電晶體結構。鰭式場效電晶體結構具有高開啟/關閉電流(Ion/Ioff)、可忽略的源極引發能障衰退(DIBL)、低次臨限擺動(subthreshold swing,SS)值、高飽和電流、高電子密度和快的電子速度。因此，能提升鰭式場效電晶體結構之性能表現。
在一些實施例中，本揭露提供一種鰭式場效電晶體元件結構(FinFET device structure)包括：一氧化層形成於一基板之上；一鰭式結構，形成於氧化層之上。其中鰭式結構由一半導體層所組成，半導體層包括一第一部份、一第二部份以及一第三部份，且該第二部份位於該第一部份以及該第三部份之間，該第一部份、該第二部份以及該第三部份構成一U型溝槽，且該第二部份位於該U型溝槽之下。鰭式場效電晶體元件結構尚包括：一閘極結構，形成於該U型溝槽之中，其中該閘極結構之一上表面與該半導體層之該第一部份之一上表面等高。
在一些實施例中，本揭露提供一種鰭式場效電晶體元件結構，包括：一氧化層，形成於一基板之上；一源極結構、一通道區域以及一汲極結構，形成於該氧化層之上，其中該源極結構、該通道區域以及該汲極結構構成一U型溝槽，且該通道區域形成於該U型溝槽之一底表面下。鰭式場效電晶體元件結構尚包括：一閘極結構，填充於一部份的該U型溝槽之中。
前述內文概述了許多實施例的特徵，使本技術領 域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100a‧‧‧鰭式場效電晶體元件結構
102‧‧‧基板
104‧‧‧氧化層
106‧‧‧半導體層
114‧‧‧閘極介電層
116‧‧‧閘極電極層
118‧‧‧閘極結構
L1‧‧‧溝槽長度
L2‧‧‧閘極長度

Claims (12)

  1. 一種鰭式場效電晶體元件結構(FinFET device structure)，包括：一氧化層，形成於一基板之上；一鰭式結構，形成於該氧化層之上，其中該鰭式結構由一半導體層所組成，該半導體層包括一第一部份、一第二部份以及一第三部份，且該第二部份位於該第一部份以及該第三部份之間，該第一部份、該第二部份以及該第三部份構成一U型溝槽，且該第二部份位於該U型溝槽之下；以及一閘極結構，形成於該U型溝槽之中，且位於該第一部份和該第三部份至少一者的上方。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中該第一部份、該第二部份以及該第三部份摻雜相同的導電類型之一摻雜質，且該第一部份、該第二部份以及該第三部份之摻雜濃度相同或大致相同。
  3. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中閘極結構延伸至一部份的該第一部份之上以及一部份的該第三部份之上。
  4. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中該閘極結構包括一閘極介電層與一閘極電極層，且該閘極介電層直接形成於該第二部份之上，且該閘極電極層延伸至該第一部份和該第三部份至少一者的上方。
  5. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構， 其中當俯視圖觀察時，該閘極結構具有一T型結構。
  6. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中該第一部份作為一源極結構，該第二部份作為一通道區域，且該第三部份作為一汲極結構。
  7. 一種鰭式場效電晶體元件結構，包括：一氧化層，形成於一基板之上；一源極結構、一通道區域以及一汲極結構，形成於該氧化層之上，其中該源極結構、該通道區域以及該汲極結構構成一U型溝槽，且該通道區域形成於該U型溝槽之一底表面下；一閘極結構，填充於一部份的該U型溝槽之中；以及一層間介電層(ILD)結構，填充於另一部份的該U型溝槽之中，使得該層間介電層結構在該另一部份的該U型溝槽之內，與該U型溝槽的該底面連接。
  8. 如申請專利範圍第7項所述之鰭式場效電晶體元件結構，其中當俯視圖觀察時，該閘極結構具有一T型結構。
  9. 如申請專利範圍第7項所述之鰭式場效電晶體元件結構，其中，該層間介電層(ILD)結構，延伸至該U型溝槽的外側，且設置於該閘極結構的一上表面上方。
  10. 如申請專利範圍第7項所述之鰭式場效電晶體元件結構，其中該閘極結構延伸至一部份的該源極結構之上或一部份的該汲極結構之上。
  11. 如申請專利範圍第7項所述之鰭式場效電晶體元件結構， 其中該源極結構、該通道區域以及該汲極結構摻雜相同的導電類型之一摻雜質。
  12. 如申請專利範圍第7項所述之鰭式場效電晶體元件結構，其中該閘極結構之一上表面與該源極結構之一上表面等高。
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